FR2616964A1 - Puce de circuit integre avec plots d'entree-sortie allonges - Google Patents
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Abstract
L'invention concerne la fabrication des circuits intégrés, et plus particulièrement elle concerne la forme des plots 14 de contact d'entrée-sortie de la puce 10. Pour améliorer l'encombrement et les rendements de fabrication, on donne aux plots de contact non pas la forme habituelle d'un carré, mais une forme allongée (rectangulaire ou en losange) dont les dimensions sont minimales mais permettent de loger un point de soudure dans la direction de la largeur et deux points de soudure dans la direction de la longueur. Si une soudure faite dans une moitié du plot est défectueuse, on peut la remplacer en faisant une autre soudure dans l'autre moitié. La testabilité de la puce est améliorée. Application aux puces de grande complexité nécessitant un grand nombre de plots de sortie sur une surface de puce limitée.
Description
PUCE DE CIRCUIT-INTEGRE
AVEC PLOTS D'ENTREE-SORTIE ALLONGES
La présente invention concerne la fabrication des circuits-intégrés, en particulier les circuits à très haute densité d'intégration, de forte complexité, possèdant un grand nombre de contacts de sortie.
AVEC PLOTS D'ENTREE-SORTIE ALLONGES
La présente invention concerne la fabrication des circuits-intégrés, en particulier les circuits à très haute densité d'intégration, de forte complexité, possèdant un grand nombre de contacts de sortie.
Les puces de circuit-intégré possèdent à leur périphérie des plots de contact destinés à recevoir chacun une extrémité d'une connexion reliée par ailleurs à une broche de sortie respective du boîtier contenant la puce.
La connexion est par exemple constituée par un fil d'or ou d'aluminium soudé d'un côté sur un plot de contact de la puce et de l'autre côté sur une plage conductrice faisant partie du boîtier.
Les plots de contact occupent une partie non négligeable de la surface de la puce, à la périphérie de celle-ci, et leur dimension est d'autant plus réduite que le circuit doit possèder un plus grand nombre de broches de sortie. Par broches de sortie on entend des broches de connexion entre la puce et l'environnement extérieur.
Une limite inférieure à la dimension d'un plot est la dimension (augmentée d'une marge de sécurité raisonnable) du contact soudé entre le plot et l'extrémité du fil aboutissant à la connexion. Cette dimension est d'environ 50 X 65 microns pour un fil d'une trentaine de microns de diametre.
La marge de sécurité est nécessaire pour tenir compte de l'imprécision de positionnement qui peut exister entre l'extrémité de la connexion et le plot au moment de l'opération de soudure.
On réalise maintenant couramment des circuits dont les plots sont des carrés de 140 X 140 microns avec un pas de 200 microns. On peut loger ainsi une centaine de plots de contacts sur une puce de lem de côté.
Si on a besoin de plus de plots, on les place sur deux rangées périphériques, respectivement une rangée intérieure et une rangée extérieure, les plots adjacents étant disposés en quinconce pour faciliter le passage de fils de connexion vers les plots de la rangée intérieure. La figure 1 montre une puce avec deux rangées de plots en quinconce.
Mais cette disposition entraîne une consommation de surface très importante sur la puce, surface rendue ainsi indisponible pour l'intégration de circuits. D'autre part les rendements de fabrication lors des opérations de soudure chutent par suite de la plus grande difficulté qui y a à souder des plots ainsi placés sur deux rangées périphériques. Enfin, le test des puces non encore connectées (test sur tranche) est rendu difficile du fait de l'existence de ces deux rangées. Par ailleurs, il faut encore noter que la surface minimale des plots est dictée non seulement par l'imprécision des machines de soudure mais aussi par la nécessité d'effectuer le test sur tranche à l'aide de pointes venant se poser sur les plots.
La présente invention se propose d'augmenter le nombre de plots que l'on peut loger à la périphérie de la puce sur une seule rangée tout en évitant les défauts de rendement de fabrication dus au fait que les plots de contact sont très petits et très rapprochés.
Un autre but de l'invention est de prendre en compte les problèmes qui se posent au moment du test sur tranche.
Pour augmenter le rendement de fabrication sans réduire le nombre de plots disposés à la périphérie de la puce (le nombre de plots dépend de la complexité du circuit à réaliser) et sans augmenter le périmètre de la puce (le nombre de plots que l'on peut loger dépend de la longueur du périmètre de la puce), on propose selon la présente invention de prévoir des plots en forme de quadrilatères allongés ayant deux côtés longs et deux côtés courts, les côtés longs étant orientés sensiblement dans une direction allant de l'intérieur de la surface de la puce vers l'extérieur, la longueur du quadrilatère (longueur des côtés longs) étant suffisante pour permettre de placer au moins deux points de soudure, et la largeur (longueur des côtés courts) étant suffisante pour loger un point de soudure mais insuffisante pour faire deux points de soudure.
Grâce à cette forme de plots en quadrilatères allongés, on peut faire une soudure dans une moitié du plot, et si elle ne réussit pas, on peut la recommencer dans l'autre moitié.
Le rendement de fabrication peut donc être accru, ce qui autorise une diminution jusqu'su minimum de la largeur et du pas d'espacement des plots.
A titre d'exemple, pour une connexion par fils soudés de 32 microns de diamètre dans lesquels le point de soudure s'étale sur une surface de 50 X 65 microns, on peut prévoir des plots de 75 microns de large et 200 microns de long, avec un pas de 100 microns d'un plot à l'autre (dans le sens de la largeur).
La réparabilité est ainsi assurée en prévoyant ~ne marge de sécurité minimale (10 microns en largeur) entre la largeur du plot et la largeur du point de soudure. Le nombre de plots que l'on peut loger est très élevé et évitera dans la plupart des cas le recours à deux rangées de plots en quinconce.
Par ailleurs, selon - une autre caractéristique très importante de l'invention, on prévoit de préférence que les plots allongés sont généralement orientés radialement, c'est-à-dire que les côtés des plots adjacents ne sont pas tout-à-fait parallèles mais ils convergent tous sensiblement vers une zone centrale de la puce.
Avec cette disposition radiale, on tient compte de ce qui se passe pendant le test en température des puces non encore connectées. Ce test est un test sous pointes, c'est-à-dire que des pointes de contact conductrices sont appliquées contre les plots pour amener des signaux électriques à la puce et mesurer d'autre signaux. Le test consiste notamment en des mesures de la tenue en température. Lors des variations de température les pointes se déplacent sur la surface des plots. Avec les plots allongés s'étendant radialement les pointes se déplacent sans sortir de la surface des plots.
On s'arrange lors du test pour que les traces de pointe (qui détériorent la surface du plot) se cantonnent à une moitié de la longueur du plot, l'autre moitié étant conservée intacte comme emplacement de soudure.
Si un défaut de soudure se produit on peut refaire une soudure sur la moitié qui a reçu les pointes de test.
Les plots peuvent être rectangulaires ou sensiblement rectangulaire (leurs côtés courts étant alors perpendiculaires à leurs côtés longs) ou en forme de parallèlogrammes (leurs côtés courts restent essentiellement parallèles à la direction des côtés de la puce).
Les plots selon l'invention sont utilisables pour des montages avec fils de connexion. soudés (fils d'or soudés thermiquement ou fils d'aluminium soudés par ultrasons) ainsi qu'aux montages avec rubans métalliques formant une grille soudée à plat sur des plots de contact surélevés (montage TAB de l'anglais "Tape automatic bonding" : soudure automatique sur bande).
D'autre caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels
- la figure 1 représente une vue d'une partie de la périphérie d'une puce de circuit intégré complexe avec deux rangées de plots carrés (art antérieur),
- la figure 2 représente une vue d'une partie de la périphérie d'une puce avec des plots selon l'invention (plots rectangulaires radiaux,
la figure 3 représente une vue d'une partie de la périphérie d'une puce avec des plots selon l'invention (plots en losange radiaux ),
la figure 4: représente le détail d'un plot avec un fil soudé.
- la figure 1 représente une vue d'une partie de la périphérie d'une puce de circuit intégré complexe avec deux rangées de plots carrés (art antérieur),
- la figure 2 représente une vue d'une partie de la périphérie d'une puce avec des plots selon l'invention (plots rectangulaires radiaux,
la figure 3 représente une vue d'une partie de la périphérie d'une puce avec des plots selon l'invention (plots en losange radiaux ),
la figure 4: représente le détail d'un plot avec un fil soudé.
Sur la figure 1, on a représenté en vue de dessus un quart de la surface supérieure d'une puce montée sur une embase de boîtier et reliée par des fils soudés à des plages de contact d'une couche d'interconnexions sérigraphiée sur cette embase.
La puce est désignée par la référence 10; les fils soudés par la référence 12. les plages de contact de l'embase ne sont pas représentées en détail. Chaque plage de contact de l'embase correspond à une extrémité d'un fil de connexion soudé entre l'embase et la puce.
L'autre extrémité de chaque fil de connexion 12 est soudée sur un plot de contact métallique 14 formé à la surface de la puce
La présente invention s'intéresse aux puces de circuit-intégré de forte complexité; dans la technique antérieure, on a été amené à prévoir sur la puce, comme cela est représenté sur la figure 1, deux rangées de plots de contact s'étendant tout autour de la périphérie de la puce; ces plots sont placés en quinconce pour que les fils soudés à des plots adjacents ne se gênent pas mutuellement.
La présente invention s'intéresse aux puces de circuit-intégré de forte complexité; dans la technique antérieure, on a été amené à prévoir sur la puce, comme cela est représenté sur la figure 1, deux rangées de plots de contact s'étendant tout autour de la périphérie de la puce; ces plots sont placés en quinconce pour que les fils soudés à des plots adjacents ne se gênent pas mutuellement.
Les plots de contact ainsi disposés sur deux rangées occupent beaucoup de place et conduisent à de mauvais rendements de fabrication et à des difficultés lors du test sous pointes. Leur dimension minimale est classiquement de 140 microns par 140 microns pour les puces les plus complexes actuellement industrialisées.
L'invention propose de remplacer ces plots par une seule rangée de plots allongés, beaucoup plus étroits que les plots antérieurs mais de longueur du même ordre de grandeur que la largeur des plots antérieurs. La direction d'allongement va de l'intérieur de la puce vers l'extérieur
La figure 2 représente un exemple de réalisation de l'invention, La puce de circuit-intégré est encore désignée par la référence 10; l'embase par la référence 16; les plages de contact sérigraphiées sur ltembase par la référence 18; on peut remarquer .d'ailleurs que ces plages peuvent s'étendre sur deux rangées périphériques. Les fils de connexion entre la puce et 1'embrase ne sont pas représentés pour ne pas alourdir le dessin mais un fil s'étend entre chaque plage de l'embase et un plot de contact de la puce.
La figure 2 représente un exemple de réalisation de l'invention, La puce de circuit-intégré est encore désignée par la référence 10; l'embase par la référence 16; les plages de contact sérigraphiées sur ltembase par la référence 18; on peut remarquer .d'ailleurs que ces plages peuvent s'étendre sur deux rangées périphériques. Les fils de connexion entre la puce et 1'embrase ne sont pas représentés pour ne pas alourdir le dessin mais un fil s'étend entre chaque plage de l'embase et un plot de contact de la puce.
Les plots de contact de la puce sont désignés comme à la figure 1 par la référence 14. On voit sur la figure leur forme allongée caractéristique de l'invention.
Les plots allongés sont de préférence orientés selon une direction sensiblement radiale par rapport au centre de la puce, c'est-à-dire que l'axe d'allongement des plots est sensiblement perpendiculaire aux côtés de la puce pour les plots situés vers le milieu de ces côtés, et l'axe tourne progressivement pour devenir orienté selon la diagonale de la puce pour les plots situés vers les coins de la puce.
Dans l'exemple de la figure 2, les plots -allongés ont une forme sensiblement rectangulaire, c'est-à-dire que les petits côtés sont sensiblement perpendiculaires aux grands côtés.
On remarquera que les plages de contact sérigraphiées sur l'embase sont de préférence elles aussi orientées radialement.
La figure 3 représente un autre exemple de réalisation dans lequel les plots de la puce sont en forme de losanges, dont les petits côtés restent parallèles aux côtés de la puce, les grands côtés des plots étant orientés radialement.
La figure 4 représente un détail de plots adjacents 140 et 142 avec des dimensions typiques que l'on peut obtenir selon la présente invention: les plots sont radiaux, rectangulaires, avec un grand côté de 200 microns environ et un petit côté de 75 microns environ. Le pas entre les plots est de 100 microns par exemple (c'est-à-dire que l'intervalle entre deux plots est de 25 microns).
On a représenté un fil soudé sur le plot 140 pour donner une idée de la disposition du fil par rapport au plot. Le fil est désigné par la référence 20 et il s'étend radialement selon l'orientation de la longueur du plot sur lequel il est soudé.
L'extrémité aplatie du fil, soudée sur la surface du plot est désignée par la référence 22. Cette partie de fil aplati forme un ovale dont la largeur est par exemple de 50 microns et la longueur de 65 microns pour un fil de 32 microns de diamètre
Le plot possède une surface suffisante pour loger deux points de soudure, l'un dans la partie de plot du côté intérieur de la puce, Autre dans la partie du côté extérieur. La soudure du fil peut donc se faire dans une moitié de la surface du plot et être recommencée dans l'autre moitié en cas d'échec de la première tentative. La longueur du plot permet de placer deux points de soudure, mais la largeur est minimisée et ne permet de placer qu'un point de soudure.
Le plot possède une surface suffisante pour loger deux points de soudure, l'un dans la partie de plot du côté intérieur de la puce, Autre dans la partie du côté extérieur. La soudure du fil peut donc se faire dans une moitié de la surface du plot et être recommencée dans l'autre moitié en cas d'échec de la première tentative. La longueur du plot permet de placer deux points de soudure, mais la largeur est minimisée et ne permet de placer qu'un point de soudure.
L'exemple de réalisation donné concerne des plots pour une soudure par fils d'or ou d'aluminium, mais Invention est également applicable à la soudure de rubans métal iques plans sur des plots surélevés (procédé dit "TAB" de l'anglais Tape Automatic Eonding).
Lors du test sous pointes des circuits-intégrés, test qui a lieu avant la soudure des connexions entre la puce et l'embase, les pointes de test viennent s'appliquer contre les plots de contact. On s'arrange pour que les pointes soient placées sur une moitié du plot et pour que la soudure des connections soit faite ultérieurement sur l'autre moitié.
Si les pointes de- test détériorent la surface du plot, cela ne gênera pas la soudure; seuls les soudures ratées seront refaites sur les emplacements ayant servi au test. Si le test se fait avec une montée en température pendant que les pointes sont en place, la dilatation provoquera un déplacement relatif des pointes par rapport aux plots. Ce déplacement ne fera cependant pas sortir les pointes de la surface des plots car le déplacement sera essentiellement dans une direction radiale, c'est-à-dire dans la direction de la longueur des plots.
Claims (4)
1. Clrcuit-intégré constitué par une puce (10) comportant des plots (14) de liaison d'entrée-sortie reliés par soudure à des connexions externes, caractérisé en ce que les plots sont en forme de quadrilatères allongés ayant deux côtés longs et deux côtés courts, les côtés longs étant orientés sensiblement dans une direction allant de l'intérieur de la surface de la puce vers l'extérieur, la longueur du quadrilatère étant suffisante pour permettre de placer au moins deux points de soudure, la largeur étant suffisante pour permettre de placer un point de soudure mais insuffisante pour en placer deux.
2. Circuit-intégré selon la revendication 1, caractérisé en ce que la direction générale de la longueur des plots est une direction sensiblement radiale par rapport au centre de la puce.
3. Circuit-intégré selon l'une des revendications 1 et 2, caractérisé en ce que les plots ont une forme sensiblement rectangulaire .
4. Circuit-intégré selon la revendication 2, caractérisé en ce que les plots sont en forme de losanges dont les côtés courts sont parallèles aux côtés de la puce.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8708654A FR2616964B1 (fr) | 1987-06-19 | 1987-06-19 | Puce de circuit integre avec plots d'entree-sortie allonges |
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FR8708654A FR2616964B1 (fr) | 1987-06-19 | 1987-06-19 | Puce de circuit integre avec plots d'entree-sortie allonges |
Publications (2)
Publication Number | Publication Date |
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FR2616964A1 true FR2616964A1 (fr) | 1988-12-23 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2631742A1 (fr) * | 1988-05-23 | 1989-11-24 | United Technologies Corp | Module de circuit integre a soudure amelioree des pattes |
EP0488186A1 (fr) * | 1990-11-29 | 1992-06-03 | Kabushiki Kaisha Toshiba | La forme d'une plage de contact d'un dispositif semi-conducteur pour un procédé de liaison par fil |
US5300815A (en) * | 1992-07-17 | 1994-04-05 | Lsi Logic Corporation | Technique of increasing bond pad density on a semiconductor die |
WO1995028005A2 (fr) * | 1994-04-07 | 1995-10-19 | Vlsi Technology, Inc. | Arrangement de plots de connexion decales |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2942394A1 (de) * | 1978-10-20 | 1980-05-08 | Hitachi Ltd | Halbleiteranordnung |
JPS60153153A (ja) * | 1984-01-20 | 1985-08-12 | Nec Corp | 半導体装置 |
JPS61212050A (ja) * | 1985-03-18 | 1986-09-20 | Hitachi Chiyou Lsi Eng Kk | 半導体装置 |
JPS6265449A (ja) * | 1985-09-18 | 1987-03-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1987
- 1987-06-19 FR FR8708654A patent/FR2616964B1/fr not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2942394A1 (de) * | 1978-10-20 | 1980-05-08 | Hitachi Ltd | Halbleiteranordnung |
JPS60153153A (ja) * | 1984-01-20 | 1985-08-12 | Nec Corp | 半導体装置 |
JPS61212050A (ja) * | 1985-03-18 | 1986-09-20 | Hitachi Chiyou Lsi Eng Kk | 半導体装置 |
JPS6265449A (ja) * | 1985-09-18 | 1987-03-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Non-Patent Citations (3)
Title |
---|
PATENT ABSTRACTS OF JAPAN, vol. 11, no. 254 (E-533)[2701], 18 août 1987; & JP-A-62 65 449 (MITSUBISHI ELECTRIC CORP.) 24-03-1987 * |
PATENT ABSTRACTS OF JAPAN, vol. 11, no. 46 (E-479)[2493], 12 février 1987; & JP-A-61 212 050 (HITACHI CHIYOU LSI ENG. K.K.) 20-09-1986 * |
PATENT ABSTRACTS OF JAPAN, vol. 9, no. 321 (E-367)[2044], 17 décembre 1985; & JP-A-60 153 153 (NIPPON DENKI K.K.) 12-08-1985 * |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2631742A1 (fr) * | 1988-05-23 | 1989-11-24 | United Technologies Corp | Module de circuit integre a soudure amelioree des pattes |
EP0488186A1 (fr) * | 1990-11-29 | 1992-06-03 | Kabushiki Kaisha Toshiba | La forme d'une plage de contact d'un dispositif semi-conducteur pour un procédé de liaison par fil |
US5300815A (en) * | 1992-07-17 | 1994-04-05 | Lsi Logic Corporation | Technique of increasing bond pad density on a semiconductor die |
WO1995028005A2 (fr) * | 1994-04-07 | 1995-10-19 | Vlsi Technology, Inc. | Arrangement de plots de connexion decales |
WO1995028005A3 (fr) * | 1994-04-07 | 1995-11-16 | Vlsi Technology Inc | Arrangement de plots de connexion decales |
US6037669A (en) * | 1994-04-07 | 2000-03-14 | Vlsi Technology, Inc. | Staggered pad array |
Also Published As
Publication number | Publication date |
---|---|
FR2616964B1 (fr) | 1990-03-02 |
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