FR2575334A1 - Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l'obtenir - Google Patents

Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l'obtenir Download PDF

Info

Publication number
FR2575334A1
FR2575334A1 FR8419655A FR8419655A FR2575334A1 FR 2575334 A1 FR2575334 A1 FR 2575334A1 FR 8419655 A FR8419655 A FR 8419655A FR 8419655 A FR8419655 A FR 8419655A FR 2575334 A1 FR2575334 A1 FR 2575334A1
Authority
FR
France
Prior art keywords
regions
bands
layer
introduction
areas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR8419655A
Other languages
English (en)
Other versions
FR2575334B1 (fr
Inventor
Jean-Claude Vallee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Radiotechnique Compelec RTC SA
Original Assignee
Radiotechnique Compelec RTC SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Radiotechnique Compelec RTC SA filed Critical Radiotechnique Compelec RTC SA
Priority to FR8419655A priority Critical patent/FR2575334B1/fr
Publication of FR2575334A1 publication Critical patent/FR2575334A1/fr
Application granted granted Critical
Publication of FR2575334B1 publication Critical patent/FR2575334B1/fr
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

DISPOSITIF MOS DANS LEQUEL LES REGIONS DE SOURCE SONT DISPOSEES EN BANDES ETROITES ET PARALLELES;-LES AIRES DE COURT-CIRCUIT PAR UNE COUCHE METALLIQUE ENTRE LES REGIONS DE SOURCE20 ET LES REGIONS14 DE TYPE OPPOSE A CELUI DES REGIONS DE SOURCE ET SUPPORTANT LE CANAL, SONT DISPOSEES EN TOTALITE DANS DES ZONES INACTIVESZI DU DISPOSITIF QUI ONT LA FORME DE BANDES14A PARALLELES. SOUS LES REGIONS DE SOURCE20 SONT LOCALISES DES DOMAINES16 APPARTENANT AUX REGIONS14 SUPPORTANT LE CANAL ET A FORTE CONCENTRATION DE DOPAGE, DOMAINES DONT LES PROLONGEMENTS DE MEME TYPE ET A FORTE CONCENTRATION DE DOPAGE FORMENT LESDITES BANDES14A DES ZONES INACTIVESZI. UN PROCEDE POUR REALISER CE DISPOSITIF MET EN OEUVRE UNE TECHNIQUE D'AUTO-ALIGNEMENT UTILISANT UN MASQUE UNIQUE POUR EFFECTUER TROIS INTRODUCTIONS DIFFERENTES D'IMPURETES DANS LE CORPS SEMI-CONDUCTEUR. APPLICATION AUX DISPOSITIFS MOS DE PUISSANCE.

Description

DISPOSITIF MOS DONT LES REGIONS DE SOURCE SONT DISPOSEES EN BANDES PARALLELES, ET PROCEDE POUR t 'OBTENIR11.
Ls prdsente invention concerne un dispositif MOS réalisé dans un corps semiconducteur dans lequel une première région de premier type de conductivitd constitue la région de drain, qui s'étend partiellement jusquib une surface principale, pratiquement plane dudit corps et supporte une configuxa- tion de deuxièmes ragions du second type de conductivité loca- lisée à ladite surface ainsi qu'une pluralitd de troisièmes régions, de premier type de conductivitd et h concentration de dopage sslevde, qui constituent les ragions de source et sont incluses à la surface des deuxièmes régions, alors qu'une zone superficielle droite délimitée entre les contours externes des deuxièmes et troisièmes ragions constitue une zone de canal soumise à l'effet du champ d'une grille dlectriquement conductrice, isolée du corps semiconducteur par une couche diélectrique, dispositif du genre dans lequel dune part les deuxièmes régions sont disposes notamment sous le forme d'un premier réseau de bandes étroites et parallèles, d'autre part les troisièmes régions, sous la forme d'un deuxième roseau de bandes parallèles qui sont incluses dans le premier roseau, et dans lequel enfin les deuxièmes régions comportent des domaines à concentration de dopage élevée s'étendant sous les bandes de troisième région et débouchant en surface pour y former des aires dites de court-circuit qui sont dlectriquement reliées aux troisièmes régions par une couche conductrice de contact.
Un tel dispositif est connu de la demande de brevet
Japonais publiée sous le n 58 89 864.
De manière générale, pour construire un transistor b effet de champ à grille isolée par didlectrique, et plus particulièrement un transistor de puissance, il y a lieu de prendre en compte un nombre important de facteurs physiques et géométriques dont la combinaison détermine les caractristi- ques diectriques du dispositif. En pratique cependant, les limites de la technologie conduisent à adopter des compromis de sorte que toutes les caractéristiques électriques souhaitables ne peuvent pas être obtenues simultanément.
On sait que pour des transistors MOS prévus pour fonctionner b tension relativement basse, la résistance de sa- turation à l'état passant (Ron) est due en grande partie à la résistance du canal et est donc proportionnelle à sa longueur et inversement proportionnelle a son périmètre. Une limite technique est obtenue pour une longueur de canal voisine du micromètre. Pour ne pas accroître les capacités paretes en- tre les électrodes, on a donc cherché à utiliser des structures géométriques dans lesquelles le périmètre de canal ê la longueur la plus élevée pour une surface active donnée de corps semiconducteur.
On a utilisé dans ce but des structures multicellu- laires dans lesquelles chaque cellule élémentair de forme polygonale, forme un transistor élémentaire comportant unê ré gion de source, une zone périphérique de canal, et une airecentrale, libre de région de source ob- est réalisé un court -circuit entre la région supportant le canal et la regS < n de source, au moyen d'une couche aétallique.
Il est également connu, notamment par le document japonais déjà cité, de réaliser un transistor MOS dont la structure présente une pluralité de régions de source ayant la forme de bandes étroites et parallèles, disposées par paires de bandes au sein des régions de type opposé supportant le canal, dites deuxièmes régions, qui ont aussi la forme de bandes parallèles. L 'intervalle central entre une paire de bandes de source constitue ici l'aire dite de eourt-circuit,-tandis qu'une zone de canal est contigue à celui des bords de bandes de source qui est situé vers l'extérieur de la paire.
Si l'intervalle entre deux zones consécutives de canal et occupé p-ar une partie de la région de drain ne peut être réduit en dessous d'une certaine valeur qui effeoterait alors la résistance de drain, il serait souhaitable par contre de réduire le plus possible la largeur des ragions de source de manIère b augmenter la longueur du périmètre de canal par unité de surface On est limité cependant par les possibilités technologiques de gravure de fenêtres de largeur minimale ainsi que par les tolérances de superposition de masques photographiques.
De plus, le processus de fabrication du dispositif connu comporte un nombre important d'opérations et notamment de masquages et de gravures, e sorte que pouP obtenir un ran- dement de fabrication convenable il est nécessaire d'adopter des largeurs de fenêtres et des tolérances assez importantes.
la présente invention propose une sodîfication )de la structure an forme de bandes du dispositif connu modification qui a notamment pour but de favoriser la longueur du périmètre de canal par unité de surface,
Un autre but de l'invention est de fournir un dispo- sitif dont la structure soit plus simple à réaliser.C'est poruquoi l'invention concerne également un procédé de réalisation d'un dispositif MOS qui fait appel ê un nombre rsstreint d'opérations de masquage et en particulier évite d'avoir à superposer avec précision deux masques ayant une géométrie tsna- ment détaillée.
Selon le présente i ivent en effet, un dispositif
MOS tel que défini an préambule ast notamment remarquable en ce que la totalité des aires de court-circuit est disposée dans des zones dites inactives du dispositif ayant la forme de bandes parallèles qui croisent les bandes du premier réseau et dans lesquelles la configuration de deuxièmes régions s'étend sous forme de prolongements desdits domaines b concentration de dopage élevée débouchant en surface entre les bandes de troisièmes régions, tandis que dans des zones complémentaires du dispositif, dites zones actives, dans chacune des bandes de deuxièmes régions, ledit domaine b concentration élevée cor respondant est entièrement localisé sous une bande unique de troisième région.
l'invention s'appuie sur les observations de la
Demanderesse selon lesquelles la caractéristique de tenue en tension inverse n'est que peu influencée, dans le cas de dispositifs foncticnnant à basse ou moyenne tension, ctest-a-dire inférieure h 200 volts, lorsque les aires de court-circuit sont quelque peu éloignées dea zones de canal.
te dispositif selon l'invention a l'avantage d'être particulièrement aisé a réaliser, avantage dont il sera question plus loin, mais aussi celui de permettre un allongement du périmètre de canal par unité de surface. En effet, les bandés de troisièmes régions, (source) ne sont pas disposées par paires au sein des bandes de deuxièmes régions et puisqu'aucune ouverture centrale n'est b pratiquer dans chaque bande unique de- troisième régions celle-ci peut être prévue plus étroit de même que le bande correspondante de deuxième région.Le pas du premier réseau peut donc être réduit par rapport au dispositif connu c. qui entrain un allongement correspondant du périmètre da canal par unité de surface.
Selon un mode particulier de musse en oeuvré de l'invention, le dispositif est en outre caractérisé en ce que la couche conductrice de contact est reliée & à la La surface des troisièmes régions uniquement dans les zones dites inactives du dispositif.
Selon ce mode de mise én oeuvre 11 n'r a donc pas, dans les zones actives, de contact à pratiquer sur les bandes de troisièmes régions ce qui autorise, si on le désire, à réduire encore la largeur de ces bandes et donc à diminuer encore le pas du premier réseau. Néanmoins, dans les zones actives, l'absence de contact des bandes de troisièmes régions avec une couche métallique entrain une augmentation de la résistance de source de sorte qu'un compromis doit être observé entre les différents paramètres géométriques en fonction de la résistance superficielle. # spécifique des troisièmes régions, (ctest-å-dire de leur épaisseur et leur concentration de dopage).
ta présente invention concerne également un procédé d'élaboration spécialement adapté è l'obtention d'un dispositif MOS tel que défini précédemment.
En effet, selon l'invention un procédé pour réaliser un dispositif MOS A partir d'un corps semiconducteur dont une première réglon-d'un premier type de conductivité constitue la région de drain qui s'étend partiellement jusqu'h une surface principale, pratiquement plane dudit corps, dans lequel on dtablit une configuration de deuxièmes régions ayant notamment la forme de bandes parallèlea, de second type de conductivité et localisées à la surface de la première région, ainsi qu'une pluralité de troisièmes têglons ayant la forme de bandes parallèles, de premier type de conductivite, å forte concentration de dopage, qui constituent les réglons de source et qui, incluses b la surface des deuxièmes régions, délimitent par leur contour externe par rapport aux deuxièmes régions des zones superficielles étroites dites zones de canal, soumises au champ d'une grille électriquement conductrice disposée au moins su dessus des zones de canal et qui est isolée de ces zones par une couche diélectrique, procédé qui consiste notamment å utiliser au moins une partie périphérique des ouvertures d'un masque unique pour réaliser les zones de canal par introduction dans le corps semiconducteur d'impuretés des premier et second types sous une profondeur légèrement différente, est notamment caractérisé en ce que ledit masque est réalisé en deux couches de masquage, une première couche adjacente b la surface du corps semiconducteur, en un premier matériau choisi pour pouvoir être gravé sélectivement par rapport à un deuxième matériau d'une seconde couche qui recouvre la première couche, en ce qu'on grave des premières ouvertures dans le masque, è travers les deux couches de masquage, qui ont la forme de bandes parallèles de largeur réduite par rapport å la largeur désirée pour les bandes de deuxièmes et troisièmes régions, en ce qu'on effectue une première introduction d'impuretés de dopage du second type, à forte concentration, localisée en surface au moyen desdites premières ouvertures du masque, en ce qu'on réalise dans la première couche de masquage des deuxièmes ouvertures, élargies par rapport aux premières, d'une distance déterminée, par une~ attaque sélective des flancs des ouvertures dans le premier matériau en utilisant la seconde couche de masquage avec ses premières ouvertures comme masque sélectif, en ce qu'on réalise ensuite les zones de canal en utilisant les deuxièmes ouvertures de la première couche de masquage en tant que masque, alors que l'introduction d'impuretés de second type dans le corps semiconducteur, alors effectuée, dite deuxième introduction, est réalisée a concentration et profondeur plus faibles que lors de ladite première introduction et que ladite distance déterminée d'élargissement est eu moins égale B la diffusion latérale des impuretés consécutive à la première introduction.
Le procédé selon l'invention offre l'avantage de permettre la réalisation de dowsines-e concentration de dopage élevée du second type dé conduotivité s1 étendant au moins principalement en dessous des régions de source, et ce, à partir d'une opération de photogravure dont la définition est commune à celles des deux autres opérations connues de dopage qui conduisent à la réalisation des zones superficielles de canal.
En d'autres termes, à partir d'un même masque photographique on peut obtenir des ouvertures dont au moins le contour externe est utilisé pour trois introductions différentes d'impuretés de dopage.
L'attaque sélective du flanc des ouvertures dans le matériau de la première couche de masquage est une opération, connue en soi, qui est très controlable de sorte que ladite distance déterminée d'élargissement de ces ouvertures peut être parfaitement proportionnée b la diffusion latérale des impuretés de second type introduites en premier lieu, avant l'élargissement.
Par diffusion latdrale on désigne ici la pénétration latérale des impuretés h partir du bord de l'ouverture utilisée qui s'effectue en surface du corps weiconduoteur et sous le masque. te procédé sermon l'invention permet donc de réaliser des domaines h concentration élevée de dopage dont le contour externe est situé très près de la région de même type, supportant la zone de canal et b plus faible concentration de dopage. la résistance d'accès b cette région peut donc être rendue minimale.
te procédé selon l'invention permet d'obtenir un dispositif de l'art antérieur dans lequel les régions de source sont disposées par paires de bandas parallèles entre lesquelles les doinaines de concentration élevée en porteurs du type oppcsé débouchent en surface du corps semiconducteur et fournissent des sires de court-circuit entre les deuxièmes régions et les régions de sources Il suffit pour cela de masquer la surface prévue pour lesdites aires de court-circuit avant l'introduction des impuretés de premier type constituent les sources.Il est à remarquer que ai un photomasque spécifique est nécessaire pour cette opération il reste cependant que les avantages d'auto-alignement exposés plus haut sont conservés en ce qui concerne le contour externe des ouvertures conduisant notamment b la réalisation des zones de canal.
A titre d'exemple, si l'introduction des impuretés de premier type pour l'obtention des régions de source est faite par implantation ionique, on peut utiliser b titre de masque spécifique une couche de laque photosensible photogravée h la géométrie convenable pour réserver les airas de court-circuit.
Le procédé selon l'invention peut également entre appliqué b la réalisation d'un nouveau dispositif MOS tel que défini plus haut, dans une variante de ce procédé qui est caractérisé en ce que l'on complète la configuration de deuxièmes régions par une introduction supplémentaire d'impurétés de dopage de second type, h forte concentration, qui est localisée h la surface du corps semiconducteur dans des zones dites inactives du dispositif, zones qui ont la forme de bandes parallèles qui croisent les bandes créées l'aide dudit masque unique, la concentration de dopage de cette introduction supplémentaire étant choisie inférieure, en surface, à celle des impuretés de premier type qui est introduite dans lesdites deuxièmes ouvertures.
lorsqu'on utilise cette variante de procédé pour la réalisation d'un dispositif dans lequel le liaison électrique avec les régions de source par une couche conductrice de contact se limite aux zones inactives du dispositif, la géométrie précise servant å la définition des régions de source et des zones de canal se trouve définis par un photomasque unique. Corme il n'est pas nécessaire de superposer d'autre photomasque en coïncidence précise avec ce photomasque unique, il s'ensuit que le nouveau procédé est netteisnt plus facile à mettre en oeuvre, que le-renderent de fabrication est pi élevé, et que les -divension des ouverures dnnn ledit masque unique peuvent entre choisie* nana avoir h tenir compte des tolérances dues aux erreur-.
inévitables de superposition de plusieurs photomasques comme c'est le cas dans ra plupart des procédés connus.
En effet les opérations qui conduisent X l'introduction supplémentaire d'impuretés de second type dans les zones dites inactives du dispositif, et a 'établissement d'une liaison avec une couche conductrice de contact, amont réalisées selon une géométrie qui ne requiert ni une superposition trhs- précise avec la géométrie dudit masque unique, ni des tolérances très sévères. les caractéristiques du dispositif ainsi obtenu ne sont en effet que peu influencées par les totérances des opérations définissant les zones dites inactives.
ta description qui va suivre en regard des dessins annexés fera bien comprendre comment l'invention peut être réalisée.
La figure 1 représente une vue schématique en plan d'une portion d'un dispositif selon l'invention.
La figure 2 est une vue en coupe selon la ligne Il-Il du dispositif de la figure 1.
Le figure 3 représente par une vue en plan, un ensemble schématique de disposition des contacts métalliques à la surface du dispositif.
Les figures 4A à 4E illustrent par des vues partielles, en coupe, différentes étapes de réalisation d'un dispositif MOS selon un procédé qui fait partie de l'invention.
Il est b noter que sur les figures, les dimensions représentées ne sont pas proportionnées en vue d'une meilleure clarté. Par ailleurs, sur les figures, les éléments homologues sont affectés des mêmes repères numériques.
Une portion d'un dispositif MOS selon l'invention est représenté sur les figures 1 et 2. Lefigure 1 est une vue schématique de la surface du corps semiconducteur, en l'absence des couches d'isolement et de contacts tandis que la figure 2, montre en coupe les régions et zones du corps semiconducteur ainsi que les couches qui les surmontent*
Le dispositif MOS est réalisé dans un corps semiconducteur 10 qui, dans l'exemple, est constitué d'un substrat 11, de type N+ c'est-b-dire b forte concentration de dopage, surmonté d'une couche épitaxiale 12, faiblement dopée de type N-. La couche épitaxiale 12 comporte h sa surface principale 13 opposée au substrat 11, une configuration 14 de deuxièmes régions localisées, de type de conductivité opposé b celui du substrat et de la couche épitaxiale, soit de type P, dans l'exemple. te corps semiconducteur 10 comporte encore une pluralité de troisièmes régions 20 h concentration de dopage élevée, de même type que celui du substrat 11, soit de type
N+.
lesdites deuxièmes régions de la configuration 14 sont disposées en partie sous la forme d'un premier réseau de bandes 14a étroites et parallèles tandis que les troisièmes régions 20 sont disposées sous la forme d'un deuxième réseau 20a de bandes étroites et parallèles, qui sont incluses h la surface de la configuration 14 de deuxièmes régions et à l'intérieur des bandes 14a du premier réseau.
Les bandes de troisièmes régions 20 constituent les régions de source du dispositif MOS. L'ensemble formé par le substrat et la partie de la couche épitaxiale 12 restée de type N-, qui s'étend usqu'à la surface 13 au travers des deuxièmes régions constitue la région de drain.
Comme le montre la figure 2, la partie de configuration 14 de deuxièmes régions qui présente la forme du premier réseau de bandes 14a étroites, délimite avec les contours externes des troisièmes régions 2 une zone superficielle étroite qui constitue la zone de canal 21 du dispositif NOS. A proximité de la zone de canal 21, la concentration de dopage de type P des deuxl*Xes régions est zodSre alors que sous les bandes de troisiêi régions 20, s '-tendent des domaines 16 à concentration de dopage élevée de type P±qui font partie des deuxième régions.
Dans le dispositif selon 11 invention et corne visible aux figures 1 et 2, le configuration 14 de deuxièmes régions comporte également des prolongements desdits domaines à concentration élevée de dopage sous forme de bandes 14bb parallèles entre elles, qui croisent les bandes 14a du premier réseau et débouchent en surface entre les bandes de troisièmes régions 20. les bandes 14b forment des zones dites inactives
Zi du dispositif, dépourvues de canal, et constituent des aires où un court-circuit est réalisé entre les deuxièmes régions de type P (en surface des - bandes 14b) et les troisièmes régions 20 de type N+, au moyen d'une couche métallique 22 qui constitue également le contact de source pour le dispositif. Dans des zones complémentai-res aux zones
Zi, zones qui sont appelées zones actives Za du dispositif, le domaine 16 de type P+ de chaque bande 14a de deuxième région est entièrement localisé sous une bande unique de troisième région 20. On remarque en effet que dans les zones actives Za, aucun contact n'est pris sur les bandes de troisièmes région 20, et il n'est pas non plus réalisé de contact de court-circuit avec les deuxièmes régions.C'est pourquoi, selon le mode de mise en oeuvre de l'invention représenté aux figures 1 et 2, il est possible de réaliser des bandes de troisièmes régions 20 dont la largeur peut store très petite, si on le désire, ce qui entrain un allongement du périmètre du canal 21 par unité de surface du feit que le réseau 20e des bandes correspondantes a un pas plus resserré que celui des dispositifs connus.
Cof,xsme indiqué précédemment, en choisissant la largeur des bandes de troisièmes régions 20, il y a lieu de tenir compte de la résistance forme par ces bandes au passage du courant de source, dans leurs parties situées dans les zones actives Za du dispositif, puisque la couche métallique 22 est en contact avec la surface des troisièmes régions uniquement dans les zones inactives Zi du dispositif, soit en pratique, à la surface des bandess 14b.La résistance en question a une valeur qui varie proportionnellenent avec la résisitivité superficielle des troisièmes régions* et avec la distance entre les bandes 14b et varie en proportion inverse de la largeur des bandes de troisièmes régions 20 et de leur nombre. Il est aisé pour le spécialiste de choisir les dimensions géométriques qui conviennent pour obtenir un dierJositif ayant des caractéristiques électriques déterminées et en particulier une résistance en série avec l'électrode de source qui soit inférieure h une valeur fixée è l'avance.
Le dispositif MOS décrit en exemple comporte une électrode de grille, constituée par une couche 25 de matériau semiconducteur polycristallin, isolée de la surface i3 du corps semiconducteur par une couche diélectrique 26 relativement mince. ta couche 25 constituant la grille est rendue fortement conductrice par introduction d'impuretés de dopage b forte concentration ; elle est conformée pour surplomber l'essentiel des zones actives Za du dispositif tendis qu'elle est absente dans les zones inactives Zi.
Sur la figure 1 les contours de la couche 25 ont été indiqués par des lignes en tirets 25a. Comme visible b la figure 2, la couche conductrice 25 est recouverte d'une couche isolante 27 de sorte que la couche métallique 22 de contact de source peut si on le désire et selon un mode de mise en oeuvre non représenté, recouvrir l'essentiel de la surface du dispositif. Il est cependant avantageux de découper la couche métallique 22, comme représenté à la figure 2 sous la forme-de bandes qui sont limitées pour l'essentiel b l'emplacement des bandes 14b, ce qui permet une réduction sensible de la capacité de l'électrode de source par rapport aux électrodes de grille et de drain du dispositif.
ta figure 3 représenta un exemple schématique de disposition des contacts métalliques, h la surface du dispositif MOS, vue dans laquelle les limites des diffétentes réions du corps semiconducteur ainsi que celle de la couche 25 constituant la grille, n'ont pas été représentées pour plus de clrt.
la couche métallique 22 comporte principalement des portions en forme de bande qui sont en contact avec le surface o corps semiconducteur le long des bandes 14b (figure 13 et où se trouve réalisé le court-circuit entra les deuxièmes et troisièmes régions. Elle comporte aussi une plage contact de source 220.Un contact de grille 32 affectant- la forme d'un cadre étroit proche du pourtour du corps semiconducteur, présente une plage de contact de grille 320. te contact do grille 32 est de préférence réalisé dans le méme matériau que la couche métallique 22 et par un processus opératoire simul-tené. Il est mis en contact avec la couche 25 conduetrice de grille le long du cadre étroit représenté.
Il est clair que des dispositions de couches de contact différentes de celles représentées z titre d'exemple à la figure 3 peuvent encore être utilisées. Par exemple, les couches 22 de contact de source et 32 de contact de grille peuvent aussi présenter une structure en forme de peignes imbriqués qui comprendrait, si on le désire, des doigts s'étendant sur la majeure partie des bandes de troisièmes régions, et en contacts avec celles-ci.
Ces variantes de- dispositions des couches de contact peuvent être aisément déterminées par le spécialiste de sorte que leur description détaillée n'est pas nécessaire ici.
On va décrire maintenant à l'aide des figures 4A à 4E un procédé avantageux pour la réalisation d'un dispositif
MOS notamment du type de celui représenté aux figures 1 à 3.
Il est déjà connu d'utiliser au moins une partie périphérique d'un masque unique pour réaliser les zones de canal d'un dispositif MOS par introduction à travers lesdites ouvertures et dans le corps semiconducteur, d'impuretés successivement de l'un et l'autre type de conductivité, b des concentrations et profondeurs différentes telles qu'au pourtour des ouvertures soit formées les zones de canal.
l'invention utilise une modification de ce procédé connu permettant d'économiser une opération de masquage laquelle nécessitait, selon l'art antérieur, une superposition précise sur le masque précédent et alors qu'une géométrie finement détaillée devait être mise en oeuvre.
Le corps semiconducteur est en silicium et est composé d'un substrat de type N+ surmonté d'une couche épitaxiale de type N- dopée à une concentration de l'ordre de 1.1015 At/cm3 et d'une épaisseur voisine de 15 pu.
A un stade déterminé de la réalisation du dispositif, stade qui sera précisé ultérieurement, on réalise un masque composé de deux couches en matériaux différents par exemple une première couche de masquage 100 en oxyde de silicium (SiO2) de 300 nm d'épaisseur disposée sur la surface du corps semiconducteur 10, et une seconde couche de masquage 101 en nitrure de silicium (Si3N4) de 100 nm d'épaisseur, recouvrant la précédante.
te matériau (Si02) constituant la première couche de masquage 100 est choisi pour pouvoir être gravé sélectivement par rapport au matériau (Si3N4) constituant la deuxième couche de masquage. On recouvre ensuite la structure d'une couche de laque photosensible 103 et par une opération de photomasquage on grave des premières ouvertures 110 à travers l'ensemble de deux couches de masquage 100 et 101. Ce stade du procédé est visible è la figure 4A qui représente une vue agrandie d'une portion restreinte du dispositif en voie de réalisation. Les ouvertures 110 ont la forme de bandes étroites et parallèles qui, sur la figure, sont coupées transversalement.
On retire ensuite la laque photosensible 103 et par oxydation thermique, on fait croître une couche d'oxyde 105 de 100 nm d'épaisseur à la surface du corps semiconducteur b l'intérieur des ouvertures 100 (figure 48).
On effectue alors, à travers la couche d'oxyde 105 et uniquement dans les ouvertures 110, une première introduction sélective d'impuretés acceptrices dans le corps semiconducteur 10, à concentration et profondeur relativement importantes. On utilise par exemple la technique d'implsntation ionique en réalisant une implantation d'atone de bore à une profondeur moyenne de 0,55 pm, une dose de l.î15at/cm2 et sous une tension d'accélération de 1-20kV.
Cette opération est symbolisée à la figure 48 par les flbehes 107 et il en résulte des domaines 16 de type Ps localisés près de la surface du corps semiconducteur 10.
On effectue alors une attaque sélective des flancs 111 d'ouvertures 110 dans la première couche de masquage 100 en se servant de la seconde couche de masquage 101 comme masque, attaque qui conduit également b éliminer la couche d'oxyde 105 . L'élargissement des ouvertures 110 > par attaque des flancs 111 (figure 4c) est un processus i la concentration dans le bain de l'agent d'attaque (ici, l'acide fluorhydrique), au temps d'attaque et dans une oinre mesure, h l'épaisseur de la couche soumise au traitement d'attaque.
Ce processus est relativement lent et donc parfaitement contrôlable après avoir déterminé par l'expérience, la durée de traitement nécessaire. On réalise donc un élargissement de part et d'autre des ouvertures 110 sur une distance d qui s'élève à 1,5 pm à partir de la position initiale des flancs 111.
On obtient alors, sans avoir recours à une opération de photomasque, des ouvertures agrandies, dites deuxièmes ouvertures 112. On retire ensuite la deuxième couche de masquage 101, par dissolution dans de l'acide phosphorique à 130 C par exemple.
On effectue ensuite un recuit h 1100 C sous atmosphère oxydante ce qui conduit à activer électriquement les impuretés Implantées, b restaurer la structure cristalline du corps semiconducteur et h faire crotte une couche d'oxyde 106 de 100 nm d'épaisseur b la surface du corps semiconducteur exposée dans les ouvertures 112, (voir figure 4D Ladite distance d d'élargissement des ouvertures est choisie pour autre au moins égale b la diffusion latérale du bore dons les domaines 16 consécutive à ce traitement ainsi queaux traitements thermiques ultérieurs du procédé.
On procède alors b une seconde implantation ionique d'atomes de bore ) symbolisée par les floches 115, qui est localisée dans les ouvertures 112 et est effectuée h travers la couche d'oxyde 106. Cette introduction d'impuretés est conduite de manière b obtenir une profondeur et un concentration plus faibles que lors de la première implantation, par exemple en opérant sous une tension d'accélération de 120 kV avec une dose de 2,5 1013At/cm2
On obtient alors une partie de la configuration de deuxième régions, sous la forme d'un premier réseau de bennes les comportant des domaines 16 h concentration élevée de dopage.
On procède ensuite h un retrait de la couche oxyde 106 qui ne nécessite pas en principe d'opération de photomasquage puisque l'épaisseur de cette couche est plus faible que celle de lacouche de masquage 100. Après un recuit sous atmosphère oxydante, faisant croître une nouvelle couche d'oxyde 116 de 30 nm d'épaisseur h l'intérieur des ouvertures 112, on procède, h travers la couche 116 h une introduction d'impuretés donnatrices symbolisée h la figure 4E par les flèches 120, localisée dans les fenêtres 112.Cette introduction est réalisée -dans les conditions qui procurent une concentration d'impuretés plus élevée que toutes celles réalisées jusque 1h et localisée en surface sous une profondeur la plus faible. On utilise pour cela, une implantation ionique d'atomes d'arsenic h la dose de 7.1015 At/cm2 accélérés sous une tension de 100 kV, et suivie d'un traitement thermique de recuit. On obtient ainsi des troisièmes régions 20, ou régions de source de type N+, qui ont la forme d'un deuxième réseau de bandes parallèles qui sont incluses dans le premier réseau de bandes 14a, desdites deuxièmes régions.Une zone superficielle étroite délimitée entre les bords externes des bandes de troisièmes régions 20 et des bandes 14a de deuxièmes régions constitue une zone de canal 21 pour le dispositif à effet de champ,
Le dispositif illustré aux figures 1 et 2 présente une configuration de deuxièmes régions qui, outre le preaier réseau de bandes 14e et les domaines 16 à forte concentration de dopage, comporte encore des prolongements de ces domaines b forte concentration sous la forme de bandes 14b, parallss, qui croisent les bandes 14a.
On réalise ces bandes í*t per des opêrstions indé- pendantes de celles décrites jusqu'ici, aboutissent b une in- troduction d'impuretés acceptrices, à forte concentration, lo coalisée h la surface du corps semiconducteur dans les zones dites inactives du dispositif. Les opérations de photomasquage et d'introduction d'impuretés correspondantes sont réalisées par exemple au cours d'une phase du procédé qui précède la phase décrite précédemment à propos des figures 4A à 4E.
On peut utiliser une technique de diffusion localisée de bore, procurant une profondeur de pénétration des impuretés voisine ou supérieure à celle des domaines 16. Le concentration en bore des bandes 14b, qui est mati aile près de la surface, est de préférence choisie au moins égale b celle des domaines 16 mais il est nécessaire qu'elle soit inférieure à la concentration en arsenic des bandes de troisièmes régions 20, qui doivent etre réalisées par la suite selon le procédé ddjb durit. Par ailleurs, pour obtenir les bandes 14b de type P+ dans les zones inactives du dispositif on peut utiliser des techniques courantes bien connues.
Certaines parties périphériques annexes du dispositif comme un anneau de garde et/ou une électrode de contre de la courbure de champ électrique pour la diode formée entre Fremibra et deuxième régions en vue de l'amélioration de la tenue en tension inverse de cette diode, n'ont pas dte repré- sentées sur les figures, ni décrites. Ces parties annexes sont bien connues des spécialistes qui pourront les incorporer facilement au dispositif de l'invention en utilisant le plus souvent l'une ou l'autre des opérations d'introduction d'impu retés de dopage mentionnées.
Une structure de dispositif telle que celle représentée à la figure 2, b son stade final, peut dtre obtenue de la manière suivante : on réalise d'abord les bandes 14b par diffusion localisée de bore, puis on établit le masque unique constitué des deux couches de masquage 100, 101 comme indiqué précédemment, b l'aide duquel on créé successivenent les domaines 16 de type P+, les bandes 14a de deuxièmes régions, de type P, et les bandes de troisièmes régions 20 de type N+.On termine alors le dispositif en retirant de la surface du corps semiconducteur toutes les couches isolantes résiduelles, en faisant croître une couche d'oxyde de grille telle que la couche 26 (figure 2) puis une couche 35 de silicium polycristallin rendue fortement conductrice par dopage au phosphore par exemple. la couche 23 est ensuite découpée h la forme nécessaire par une opération de photomasquage suivie d'une attaque sélective.Enfin on dépose sur la structure obtenue, une couche isolante 27, on y pratique des ouvertures correspondent essentiellement aux bandes 14b des zones inactives Zi, et à l'emplacement du contact de grille 32 (figure 3) en forme de cadre périphérique, et on réalise alors des contacts par une couche métallique découpée conformément au dessin de la figure 3
Ces dernières opérations sont couramment utilisées pour la réalisation des dispositifs MOS de l'art antérieur et sont connues en elles-mmes.
Le procédé selon l'invention lorsqu'il est appliqué la réalisation d'un dispositif dans lequel la couche conductrice de contact est reliée à la surface des troisièmes régions uniquement dans les zones dites inactives, en forme de bandes parallèles qui croisent les bandes du premier réseau de deuxièmes régions, présente l'avantage qu'un masque unique est utilisé pour obtenir les bandes de deuxièmes régions, de bandes de troisièmes régions ainsi que les domaines z forte concentration de dopage faisant partie des deuxième régions Ces opérations conduisant b la création du canal du dispositif
MOS, pour lequel on recherche un périmètre le plus long possible.
C'est pourquoi on est amené d mettre en oeuvre une géométrie de deuxièmes et troisièmes régions b structure fine. Le fait que cette géométrie est dSfinie i partir d'un masque unique, permet d'assurer facilement un rendement de fabrication élevé par la réduction corrélative du nombre de défauts et d'erreurs de positionnerent que permet ce procédé.
De nombreuses variantes peuvent être utilîsee dans l'application du procédé selon l'invention, par rapport à l'exemple décrit, particulièrement en ce qui concerne l'ordre de succession des étapes principales du procède. C'est ainsi que la réalisation des bandes 14b de type PE pourrait tout aussi bien intervenir après la création des zones de canal et des domaines 16 à forte concentration au moyen du masque unique, alors que l'exemple a indiqué un ordre inverse. Il suffit dans ce cas de tenir compte des modifications des profils de concentration d'impuretés qui interviendront lors de la réalisation des bandes 14b et de prévoir un dopage initial des bandes 14a de deuxièmes régions, des bandes de troisièmes régions 20 et des domaines 16, qui soit en conséquence. I
On a indiqué une disposition des contacts nétalliques h le surface du dispositif qui fait appel h une seule couche métallique partagée en contact de source et contact de grille, disposition qui est- préférée pour sa simplicité de réalisation.On peut cependant avoir recours h une technique de prise de contact utilisant deux couches métalliques dltinctes, isolées l'une de l'autre par une couche isolante, technique connue en soi par les spécialistes et qu'il n'est pas nécessaire de décrire ici.
Dans le dispositif selon l'invention, le totalité des aires de oourt-cirúit est disposée dans des zones inactives
Zi en forme de bandes 14b, il s'ensuit que dans lea zonas actives Za, les différentes portions de deuxièmes régions se trouvent à une certaine distance desdites aires de court-circuit, distance qui est variable sein l'emplacement de ces portions.L'expérience a montré que la tenue en tension inverse de l'électrode de drain par rapport h l'électrode commune source-deuxièmes régions, n'était pas sensiblement détériorée par la présence de la résistance introduite par cet éloignement des aires de court-circuit, et ceci, principalement pour des dispositifs b tension d aqunge moyenne ou faible ( 200 volts).
D'autre part, le procédé selon l'invention dans lequel la création de domaines 16 b forte concentration sous les bandes de troisiémes régions 20 est réalise par autoaligne- ment avec ces dernières, permet de rendre lesdits darnines 16 aussi proches qu'on le souhaite des zones de canal 21. Ainsi, l'effet de la résistance parasite d'accès b l'aire de court- circuit (bande 14b) pour un point donné d'une bande 14a de deuxième région, peut-il être minimisé.

Claims (4)

REVENDICATIONS :
1. Dispositif MOS réalisé dans un corps semiconducteur dans lequel une première région (11,12) de premier type de conductivité constitue la région de drain, qui s'étend partiellement jusqu'à une surface principale(13), pratiquement plane dudit corps et supporte une configuration (14) de deuxièmes régions du second type de conductivité localisée b ladite surface ainsi qu'une pluralité de troisièmes régions (20), de premier type de conductivité et b concentration de dopage élevée, qui constituent les régions de source et sont incluses b la surface des deuxièmes régions alors qu'une zone superficielle étroite délimitée entre les contours externes des deuxièmes et troisièmes régions constitue une zone de canal (21) soumise à l'effet du champ d'une grille électriquement conductrice, isolée du corps seminonducteur par une couche diélectrique, dispositif du genre dans lequel d'une part les deuxièmes régions sont disposées notamment sous la forme d'un premier réseau de bandes étroites et parallbles, d'autre part les troisibies régions, OW la forme d'un deuxième réseau de bandes parallèles qui sont Incluses dans le premier réseau, et dans lequel enfin les deuxièmes régions comportent des domaines (16) h concentrbtnn de dopage élevée s'étendant sous les bandes de troisième région et débouchant en surface pour y former des aires dites de court-circuit qui sont électriquement reliées aux troisièmes régions par une couche conductrice de contact, caractérisé en ce que la totalité des aires de court-circuit est disposée dans des zones dites inactives (Zi) du dispositif ayant la forez de bandes parallèles (14b) qui croisent les bandes (14a) du premier réseau et dans lesquelles la configuration (14) de deuxièmes régions s'étend sous forme de prolongements desdits domaines à concentration de dopage élevée débouchant en surface entre les bandes de troisièmes régions (20), tandis que dans des zones complémentaires du dispositif, dites zones actives (Za), dans chacune des bandes (14a) de deuxièmes régions, ledit domaine (16) à concentration élevée correspondant, est entièrement localisé sous une bande unique de troisième région (20).
2. Dispositif selon la revendication 1 caractérisé en ce que la couche conductrice de contact (22) est reliée è la surface des troisièmes régions (20) uniquement dans les zones dites inactives tZi) du dispositif.
3. Procédé pour réaliser un dispositif MOS b partir d'un corps semiconducteur dont une première région (11, 12) d'un premier type de conductivité constitue la région de drain qui s'étend partiellement jusqu' une surface principale (13), pratiquement plane dudit corps, dans lequel on établit une configuration (14) de deuxièmes régions ayant notamment la forme de bandes parallèles (14a), de second type de conductivité et localisées A la surface de la première région, ainsi qu'une pluralité de troisièmes régions (20) ayant la forme de bandes parallèles, de premier type de conductivité, à forte concentration de dopage, qui constituent les régions de source et qui, incluses à la surface des deuxièmes régions, délimitent par leur contour externe par rapport aux deuxièmes régions des zones superficielles étroites dites zones de canal (21), soumises au champ d'une grille électriquement conductrice disposée au moins au dessus des zones de canal et qui est isolée de ces zones par une couche diélectrique (26), procédé qui consiste notamment à utiliser au moins une partie périphérique des ouvertures d'un masque unique pour réaliser les zones de canal par introduction dans le corps semiconducteur d'impuretés des premier et second type sous une profondeur légèrement différente, caractérisé en ce que ledit masque est réalisé en deux couches de masquage, une première couche (100) adjacente à la surface du corps semiconducteur, en un premier matériau choisi pour pouvoir être gravé sélectivement par rapport à un deuxième matériau d'une seconde couche (101) qui recouvre la première couche, en ce qu'on grave des premières ouvertures (110) dans le masque, à travers les deux couches de masquage, qui ont la forme de bandes parallèles de largeur réduite par rapport à la largeur désirée pour les bandes de deuxièmes et troisièmes régions, en ce qu'on effectue une première introduction d'impuretés de dopage du second type, h forte concentration, localisée en surface au moyen desdites premières ouvertures (110) du masque, en ce qu'on réalise- dans la première couche de masquage (100) des deuxièmes ouvertures (112), élargies par rapport aux premières, d'une distance déterminée (d) par une attaque sélective des flancs des ouvertures dans le premier matériau en utilisant la seconde couche de masquage avec ses premières ouvertures (110) comme masque sélectif, en ce qu'on réalise ensuite les zones de canal en utilisant les deuxièmes ouvertures (112) de la première couche de masquage (100) en tant que masque, alors que l'introduction d'impuretés de second type dans le corps semiconducteur, alors effectuée, dite deuxième introduction, est réalise à concentration et profondeur plus faibles que lors de ladite première introduction et que ladite distance déterminée (d) d'élargissement est au moins égal. B la diffusion latérale des impuretés consécutive à la première introduction.
4. Procédé selon la revendication 3 caractérisé en ce que lton complète la configuration (14) de deuxièmes régions par une introduction supplémentaire d'impuretés de dopage de second type, à forte concentration, qui est localisée à la surface du corps semiconducteur dans des zones dites inactives (Zi) du dispositif, zones qui ont la forme de bandes parallèles (14b) qui croisent les bandes (14a) créées à l'aide dudit masque unique, la concentration de dopage de cette introduction supplémentaire étant choisie inférieure, en surface, à celle des impuretés de premier type qui est introduite dans lesdites deuxièmes ouvertures (112).
FR8419655A 1984-12-21 1984-12-21 Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l'obtenir Expired FR2575334B1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR8419655A FR2575334B1 (fr) 1984-12-21 1984-12-21 Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l'obtenir

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR8419655A FR2575334B1 (fr) 1984-12-21 1984-12-21 Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l'obtenir

Publications (2)

Publication Number Publication Date
FR2575334A1 true FR2575334A1 (fr) 1986-06-27
FR2575334B1 FR2575334B1 (fr) 1987-01-23

Family

ID=9310889

Family Applications (1)

Application Number Title Priority Date Filing Date
FR8419655A Expired FR2575334B1 (fr) 1984-12-21 1984-12-21 Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l'obtenir

Country Status (1)

Country Link
FR (1) FR2575334B1 (fr)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995015008A1 (fr) * 1993-11-29 1995-06-01 Harris Corporation Geometrie maillee amelioree pour dispositifs a semiconducteurs a porte mos
EP0865085A1 (fr) * 1997-03-11 1998-09-16 STMicroelectronics S.r.l. Transistor bipolaire à grille isolée avec une grande robustesse dynamique
EP2092552A1 (fr) * 2006-12-13 2009-08-26 Sumitomo Electric Industries, Ltd. Procédé de fabrication de dispositif semi-conducteur

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2082385A (en) * 1980-08-18 1982-03-03 Int Rectifier Corp Process for manufacture of high power mosfet with laterally distributed high carrier density beneath the gate oxide
JPS5788773A (en) * 1980-11-21 1982-06-02 Hitachi Ltd Semiconductor device
JPS5889864A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 絶縁ゲ−ト型半導体装置
US4462041A (en) * 1981-03-20 1984-07-24 Harris Corporation High speed and current gain insulated gate field effect transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2082385A (en) * 1980-08-18 1982-03-03 Int Rectifier Corp Process for manufacture of high power mosfet with laterally distributed high carrier density beneath the gate oxide
JPS5788773A (en) * 1980-11-21 1982-06-02 Hitachi Ltd Semiconductor device
US4462041A (en) * 1981-03-20 1984-07-24 Harris Corporation High speed and current gain insulated gate field effect transistors
JPS5889864A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 絶縁ゲ−ト型半導体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENTS ABSTRACTS OF JAPAN, vol. 6, no. 173 (E-129)[1051], 7 septembre 1982; & JP - A - 57 88 773 (HITACHI SEISAKUSHO K.K.) 02-06-1982 *
PATENTS ABSTRACTS OF JAPAN, vol. 7, no. 186 (E-193)[1331], 16 août 1983; & JP - A - 58 89 864 ((HITACHI SEISAKUSHO K.K.) 28-05-1983 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995015008A1 (fr) * 1993-11-29 1995-06-01 Harris Corporation Geometrie maillee amelioree pour dispositifs a semiconducteurs a porte mos
US5468668A (en) * 1993-11-29 1995-11-21 Harris Corporation Method of forming MOS-gated semiconductor devices having mesh geometry pattern
EP0865085A1 (fr) * 1997-03-11 1998-09-16 STMicroelectronics S.r.l. Transistor bipolaire à grille isolée avec une grande robustesse dynamique
US6169300B1 (en) 1997-03-11 2001-01-02 Sgs-Thomson Microelectronics S.R.L. Insulated gate bipolar transistor with high dynamic ruggedness
EP2092552A1 (fr) * 2006-12-13 2009-08-26 Sumitomo Electric Industries, Ltd. Procédé de fabrication de dispositif semi-conducteur
EP2092552A4 (fr) * 2006-12-13 2010-12-01 Sumitomo Electric Industries Procédé de fabrication de dispositif semi-conducteur

Also Published As

Publication number Publication date
FR2575334B1 (fr) 1987-01-23

Similar Documents

Publication Publication Date Title
EP0223780B1 (fr) Procede de fabrication de transistors mos a electrodes de siliciure metallique
FR2845203A1 (fr) Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication
FR2546664A1 (fr) Procede de fabrication de transistors a effet de champ
FR2530867A1 (fr) Dispositifs mos a barriere de schottky et leur procede de fabrication
EP0203836B1 (fr) Procédé de fabrication de transistors à effet de champ, et transistors bipolaires latéraux sur un même substrat
EP0426251A1 (fr) Procédé pour fabriquer un dispositif à transistors MIS ayant une électrode de grille en forme de &#34;T&#34; inversé
FR2822293A1 (fr) Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
FR2647596A1 (fr) Transistor a effet de champ a grille isolee et procede de fabrication
EP0420748A1 (fr) Procédé de fabrication d&#39;un circuit intégré MIS haute tension
EP0002997A2 (fr) Transistor à effet de champ à portes superposées et auto-alignées et procédé de fabrication
FR2795554A1 (fr) Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
WO2003077321A2 (fr) Diode schottky de puissance a substrat sicoi, et procede de realisation d&#39;une telle diode
FR2708142A1 (fr) Procédé de fabrication d&#39;un transistor en technologie silicium sur isolant.
EP0414618B1 (fr) Transistor MOS en couche mince avec la zone de canal reliée à la source et son procédé de fabrication
EP0190243B1 (fr) Procede de fabrication d&#39;un circuit integre de type mis
FR2575334A1 (fr) Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l&#39;obtenir
FR2485261A1 (fr) Fabrication mos auto-alignee
EP0522938B1 (fr) Procédé de fabrication d&#39;un transistor à effet de champ vertical, et transistor obtenu par ce procédé
FR2765396A1 (fr) Dispositif a semiconducteurs avec une structure d&#39;isolation et procede de fabrication
EP0065464B1 (fr) Procédé de fabrication de circuits intégrés de type MOS
EP0060761B1 (fr) Transistor bipolaire latéral sur isolant et son procédé de fabrication
FR3076397A1 (fr) Procede de fabrication d&#39;un transistor
FR2535528A1 (fr) Structure de circuit integre sur substrat isolant avec remblai isolant autour des ilots semi-conducteurs
FR2679379A1 (fr) Procede de fabrication de circuits integres avec electrodes tres etroites.
FR3059150A1 (fr) Procede de realisation d&#39;un transistor fet a grille debordante

Legal Events

Date Code Title Description
ST Notification of lapse