FR2566949A1 - Systeme d'affichage d'images video sur un ecran a balayage ligne par ligne et point par point - Google Patents

Abstract

CE SYSTEME COMPREND UNE MEMOIRE COMPOSITE 5 DANS LAQUELLE SONT MEMORISEES LES DONNEES D'IMAGE A AFFICHER POUR CHAQUE TRAME. UN PROCESSEUR D'AFFICHAGE VIDEO 12 COMMANDE L'ECRAN 8. UNE UNITE CENTRALE DE TRAITEMENT 1 PERMET LA COMPOSITION DE L'IMAGE A L'AIDE DE LA MEMOIRE ET D'UN PROCESSEUR D'ADRESSES 10, L'EXTRACTION DES DONNEES DES POINTS A AFFICHER ETANT ASSUREE PAR UNE BASE DE TEMPS BT EN SYNCHRONISME AVEC LE BALAYAGE DE L'ECRAN ET PAR UN DISPOSITIF 15 DE COMMANDE D'ACCES DYNAMIQUE QUI REPARTIT LES TEMPS D'ACCES A CELLE-CI PARMI LES DIFFERENTS ORGANES UTILISANT CETTE MEMOIRE. LA MEMOIRE 5 COMPREND UNE PREMIERE MEMOIRE DE GESTION POUR LA MEMORISATION D'UN MOT DE DONNEES POUR UNE LIGNE OU UN GROUPE DE LIGNES FAISANT PARTIE DE L'IMAGE, CHAQUE MOT CONTENANT UNE VALEUR D'ADRESSE POUR ADRESSER UNE SECONDE MEMOIRE DE GESTION QUI CONTIENT A CHACUNE DE CES ADRESSES, AU MOINS UN MOT DE DONNEES D'ATTRIBUT D'AFFICHAGE CARACTERISANT LE CONTENU DE LA OU DES LIGNES CORRESPONDANT A LA VALEUR D'ADRESSE RESPECTIVE DE LA PREMIERE MEMOIRE DE GESTION.

Description

La presante invention est relative à un système d aóFichage d images vidéo

sur un écran à

balayage ligne par ligne et point par point, utili-

sable not-amment pour visualiser des images dans des systèmes informatiques tels que des ordinateurs, des jeux vidéo, des réseaux de télétexte, etc. Le FR. 83 6OS 741 déposé le 25 Avril 1983 au nom de la Demanderesse décrit un système de ce genre comportant une mémoire composite dans laquelle sont mémorisées les données d'image à afficher pour chaque trame, cette mémoire étant connectée à un processeur d'affichage vidéo commandant ledit écran et à une unité centrale de traitement pour permettre la

composition de l'image à l'aide de la mémoire, l'ex-

1 traction de celle-ci des données relatives auxa points a aà ficher étant assurée sous la commande d'une base

de temps en synchronisme avec le balayage de l'écran.

Dans ce dispositif, la mémoire composite

comporte notamment une mémoire de gestion dans laquel-

le sont mémorisés des mots de données relatives à l'information à afficher de chaque ligne de lé'cran et une emoîire de zones destinée à la mémorisation de données relatives à de l'information intelligible à afficher dans certaines zones de l'écran définies entra une ou plusieurs paires de lignes. L'ensemble de donnees à afficher est assemblé sur l'écran à partir

des données mémorisées grace à des moyens de coordi-

nation qui font partie du processeur d'affichage vidéo. Dans un tel dispositif, on peut réduire considérablement la taille de la mémoire composite pour diminuer ainsi le nombre de circuits intégrés

nécessaires é la mise en oeuvre du dispositif.

L'invention vise à fournir un dispositif du genre indiqué ci-dessus qui permette non seulement de réduire encore davantage la quantité d'informations a

mémoriser pour l'affichage des images sur l'écran.

L invention a donc pour objet un système d'affichage d'images vidéo sur un écran d'affichage par balayage d'une trame ligne par ligne et point par point, ce dispositif comprenant une mémoire composite dans laquelle sont mémorisées les données d'image à afficher pour chaque trame, cette mémoire composite

étant connectée à un processeur d'affichage vidéo com-

mandant ledit écran à une unité centrale de traitement

et à un processeur d'adresses pour permettre la compo-

sition de l'image à l'aide de ladite mémoire, l'ex-

traction de celle-ci des données relatives aux points à afficher étant assurée sous la commande d'une base de temps en synchronisme avec le balayage de l'écran et d'un dispositif de commande d'accès dynamique à la

mémoire destiné à répartir les temps d'accès à celle-

ci parmi les différents organes du système utilisant cette mémoire, ladite mémoire composite comprenant d'une part une première mémoire de gestion destinée à la mémorisation d'un mot de données pour une ligne ou

un groupe de ligne faisant partie de l'image à affi-

cher, chaque mot contenant des données concernant cette ligne et, d'autre part, une mémoire de zones

destinée à la mémorisation de données d'image relati-

ves exclusivement à. des 'zones de l'image dans les-

quelles l'information intelligible doit être affichée,

des moyens étant prévus pour coordonner lors de l'af-

fichage l'extraction des-données des deux mémoires, ce système étant caractérisé en ce que, pour l'affichage

d'une trame, ladite première mémoire de gestion con-

tient une valeur d'adresse relative à chaque ligne de

cette trame et en ce que ladite mémoire composite com-

porte une seconde mémoire de gestion adressable par

les valeurs d'adresse contenues dans la première mé-

moire de gestion et contenant à chacune de ces adres-

ses, au moins un mot de données d'attribut d'affichage caractérisant le contenu de la ou des lignes corres-

pondant à la valeur d'adresse respective de la premiè-

re mémoire de gestion.

L'invention sera mieux comprise à l'aide de

la description qui va suivre, donnée uniquement à

titre d'exemple et faite en se référant aux dessins

annexés, sur lesquels: -

- la Fig.1 est un schéma général d'un sys-

tème d'affichage suivant l'invention; - les Fig.2A et 2B en représentent un schéma plus détaillé; - la Fig.3 est une représentation du champ

d'adresse transitant sur le bus reliant l'unité cen-

trale de traitement du système au processeur d'affi-

chage vidéo; - la Fig.4 montre une organisation possible

de la mémoire du système pour l'affichage d'informa-

tion graphique; - la Fig.5 est un diagramme illustrant les

zones principales de l'écran et leurs instants mar-

quants durant l'affichage d'une trame; - la Fig.6 représente les signaux produits par la base de temps du système pour l'affichage d'une trame;

- la Fig.7 illustre le processus d'affi-

chage lorsque l'information de couleur de tous les points de l'écran est mémorisée intégralement dans la mémoire de page du système (mode pleine page);

- la Fig.8 illustre le processus d'afficha-

ge lorsque celui-ci fait appel à des attributs de zone;

- la Fig.9 est un-exemple illustrant l'af-

fichage d'une trame d'image sur l'écran;

- la Fig.10 représente une partie du con-

tenu des mémoires lorsque l'image de la Fig.9 doit être affichée; - la Fig.11 est une représentation plus détaillée du contenu de la mémoire de zones de la Fig.10; - la Fig.12 représente en détail le libellé des adresses lorsque la trame de la Fig.9 doit être affichée; - la Fig.13 est un diagramme temporel illustrant les signaux nécessaires pour procéder à l'affichage de la trame de la Fig.9;

- la Fig.14 représente la partie du sys-

tème illustré à la Fig.2B, ainsi que le cheminement de l'information pour initialiser le pointeur de la mémoire de gestion lignes; - la Fig.15 est un schéma analogue à celui de la Fig.14 mais représentant l'accès à la mémoire de gestion lignes;

- la Fig.16 est un chronogramme des opéra-

tions illustrées sur la Fig.15; - la Fig.17 est un schéma analogue à celui de la Fig.14 mais représentant l'accès à la mémoire de gestion colonnes; la Fig.18 est un chronogramme illustrant les opérations effectuées dans le schéma de la Fig.17; - la Fig.19 est un diagramme résumant les possibilités d'affichage en mode typographique du système en fonction des diverses normes en vigueur;

- la Fig.20 montre l'organisation des mé-

moires nécessaires pour l'affichage en mode typogra-

phique;

- la Fig.21 est un schéma détaillé du pro-

-cesseur d'affichage du système; - la Fig.22 illustre le fonctionnement du processeur d'affichage lors de l'affichage de matri- ces de caractères à 8 points d'image par ligne; et - la Fig.23 illustre le fonctionnement du

processeur d'affichage lors de l'affichage de matri-

ces de caractères à 12 points d'image par ligne.

La Fig.1 représente à titre d'exemple un schéma très simplifié d'un système de visualisation dans lequel l'invention est mise en oeuvre. Ce système comporte plusieurs unités qui sont les suivantes:

- une unité centrale de traitement 1 appe-

lée ci-après CPU qui est destinée à gérer toutes les opérations du système grâce à un programme qui est contenu dans sa propre mémoire;

- un processeur d'affichage vidéo 2 appe-

lé ci-après VDP communiquant avec le CPU 1 par un bus 3 et une ligne de commande 4, la circulation de

l'information sur le bus 3 étant assurée en multi-

plexage temporel pour des adresses et des données conformément au processus qui est décrit notamment dans le FR. nô 83 03 142 déposé le 25 Février 1983 au

nom de la Demanderesse.

- une mémoire générale dynamique 5 appelée ci-après DRAM qui peut communiquer avec les autres organes du système par l'intermédiaire d'un bus 6 à temps partagé, ce dernier étant relié notamment au CPU 1 par l'intermédiaire d'une interface 7; - une unité d'affichage 8 qui peut être un poste de télévision classique ou bien un moniteur également classique, cet organe étant destiné à l'affichage des informations visuelles élaborées dans le système suivant l'invention, par exemple à l'aide d'un tube cathodique; - une unité externe 9 ou Didon à l'aide de

laquelle le système suivant l'invention peut commu-

niquer avec une source d'information externe qui peut être par exemple un émetteur de télétexte relié au

système par exemple par un canal de télévision radio-

diffusé ou par une ligne téléphonique, ou autre.

L'unité externe 9 peut charger des informations dans la mémoire 5 pour permettre après traitement dans le

système leur affichage sur l'écran de l'unité d'affi-

chage 8.

Le processeur d'affichage vidéo comprend un processeur d'adresses 10, un processeur de points 11, destiné à opérer le traitement des points ou "pixels" de l'écran de l'unité 8, par exemple pour l'obtention

de changements de formes dans l'image, et un proces-

seur d'affichage 12, ces organes communiquant tous entre eux par l'intermédiaire du bus à temps partagé 6 et d'un bus 13 sur lequel peuvent circuler des données uniquement. Les bus 6 et 13 sont raccordés à la mémoire

DRAM 5 par l'intermédiaire d'une interface 14 permet-

tant de multiplexer les données et les adresses des-

tinées à la DRAM 5.

Il est également prévu un dispositif de com-

mande 15 d'accès dynamique à la mémoire DRAM 5. Ce dispositif a été décrit en détail dans le FR-A-2406250 et dans la demande de brevet français n' 83 03 143 déposée le 25 Février 1983, tous deux au nom de la Demanderesse. Ce dispositif sera appelé ci-après circuit DMA 15. En outre, il est prévu un circuit de base de temps BT associé au processeur d'affichage 12 et communiquant notamment avec le circuit DMA 15, le moniteur de télévision 8 et ce processeur d'affichage lui-même. On a déjà indiqué ci-dessus que le CPU 1 communique avec le VDP 2 par l'intermédiaire d'un unique bus multiplexé 3 sur lequel circulent les informations sous la commande de signaux eux-mêmes transmis sur une ligne 4 de manière que les adresses qui transitent sur ce bus puissent être utilisées d'une part comme adresses de la mémoire DRAM 5 lorsque le CPU 1 communique directement avec cette mémoire moyennant quoi le champ de données consécutif est utilisé pour écrire ou lire dans la mémoire, ou d'autre part comme un champ d'instruction permettant de placer le VDP 2 dans une certaine configuration de traitement des données contenues dans le champ de

données consécutif.

Plus précisément, dans la demande de brevet français n' 83 03- 142 précitée, on indique que les informations qui circulent sur le bus 3 comportent chacune deux champs d'information dont le premier validé par le signal AL (abréviation de "Address Latch" ou "verrouillage d'adresse") transporte soit une adresse pour un accès direct à la DRAM 5, soit une instruction qui est destinée à être interprétée par le VDP 2. Le deuxième champ validé par le signal EN (abréviation de " Enable" ou "validation") contient la donnée qui transite dans l'un des deux sens sur le bus, ce sens étant déterminé par l'état du signal R/W

("Read/Write" ou "lecture/écriture"). Suivant l'uti-

lisation du premier champ (adresse pour la mémoire ou instruction interprétée), la donnée peut être destinée à la mémoire ou en provenir ou bien être utilisée par

le VDP 2 pour le placer dans l'une de ses configura-

tions de traitement (Fig.3).

La DRAM 5 utilisée dans le système suivant l'invention est une mémoire composite comprenant plusieurs zones qui peuvent être adressées à partir d'une adresse de base. Cette mémoire peut donc être composée d'au moins une mémoire de page 5a. de mémoires de gestion de lignes et de colonnes 5S et 5c (ces concepts seront expliqués par la suite), d'au moins une mémoire de zone 5d, d'au moins une mémoire de forme 5e, des mémoires de caractères typographiques

5f, une mémoire tampon 5_ qui est destinée à l'adapta-

tion des diverses vitesses de traitement, notamment de l'unité centrale de traitement 1 et de la voie externe 9 (voir à ce propos le EP-A-0 005 4490 au nom de la

Demanderesse), et éventuellement une mémoire program-

mée en language assembleur 5h pour le CPU 1, etc. Toutes ces zones de la mémoire peuvent être accédées par les organes internes au VDP 2 et par le CPU 1, ces

accès pouvant être commandés soit par le CPU 1 elle-

même, soit par l'intermédiaire du dispositif d'accès

dynamique à la mémoire 15 (voir à ce propos le FR. -

83 03 143 précitée). Toutefois, pour la compréhension

de la suite de la description, il est utile de rappe-

ler.brièvement le fonctionnement du circuit DMA 15.

Ce circuit est capable de répartir le temps

d'accès à la DRAM 5 en fonction d'une certaine prio-

rité parmi les utilisateurs du système c'est-à-dire le CPU 1, et les divers organes du VDP 2. A cet effet, le circuit DMA 15 peut être sollicité par chacun de ces utilisateurs pour préparer un accès à la mémoire soit selon un cycle unique (mono-cycle) soit sous forme d'une série d'accès consécutifs (multi-cycle). Dans ce

dernier cas, le circuit DMA 15 peut commander un cer-

tain nombre d'accès à la mémoire à l'aide de signaux d'accès de colonne (CAS) alors que l'on n'utilise qu un seul signal d'accès de rangée (RAS). Ceci est particulièrement utile par exemple lorsque le système

doit préparer l'affichage d'une page entière sur l'é-

cran moyennant quoi il est nécessaire d'accéder à un très grand nombre de positions dans la mémoire qui

sont contigues et pour lesquelles il suffit d'augmen-

ter l'adresse de colonne à chaque fois d'une unité seulement alors que l'adresse de rangée reste la même pour tous les accès de cette rangée. Il est à noter que toutes les procédures d'accès à la mémoire 5 sont

déterminées par le circuit DMA 15.

On va maintenant examiner en détail le sché-

ma représenté sur les Fig.2A et 28.

L'interface 7 est destiné à relier sélecti-

vement le CPU 1 soit au VDP 2 pour un accès indirect, soit à la DRAM 5 pour un accès direct. Il est capable

d'interpréter chaque champ d'adresse en conséquence.

L'interface comporte donc un décodeur 16

relié au bus 3 et comportant 16 sorties parmi lesquel-

les quatre sorties c'est à dire celles correspondant aux deux bits les moins significatifs sont utilisées pour la validation de quatre registres particuliers de l'interface. Ces registres sont - un registre de transfert d'adresse 17 validé par le signal ENCPUA; - un registre de transfert de donnée 18 validé par le signal ENCPUD; - un registre d'état 19 (STATUS) validé par le signal ENST; - un registre de commande 20 validé par le

signal ENCT.

Ces quatre registres sont commandés en écriture ou en lecture par le signal R/W (en écriture R/W=O) qui est appliqué à leurs entrées de commande 1 0o correspondantes. Les autres instructions résultant d'une adresse interprétée qui sont donc au nombre de 256-4=252 avec les huit bits les moins significatifs du champ d'adresses (Fig.3), sont destinées à l'exécu- tion de cycles "de premier plan" par l'intermédiaire d'un registre FG 21 qui fait partie de l'interface 7 et qui est relié entre certaines sorties du décodeur 16 et le processeur d'adresses 10 et plus précisément aux entrées d'adresses d'une mémoire permanente ou

CROM 22 faisant partie de ce processeur.

Un registre 23 de l'interface 7 appelé re-

gistre "de second plan" est destiné à être chargé avec des instructions 8G lorsqu'il est désigné par un champ

d'adresse dont l'interprétation appelle un ou plu-

sieurs cycles de second plan. On trouvera une descrip-

tion détaillée du fonctionnement de l'interface 7 et de l'interprétation des instructions FG et BG dans la demande de brevet français déposée ce jour au nom de

la Demanderesse pour ' Procédé et système pour l'affi-

chage d'informations visuelles sur un écran par ba-

layage ligne par ligne et point par point de trames vidéo". Le processeur d'adresses, outre la mémoire CROM 22 comporte deux piles de registres 24 et 25 respectivement appelées NRAM et PRAM qui peuvent être chargées et lues sur 16 bits à travers un registre de transfert 26 relié au bus 6 à temps partagé. Chaque pile est reliée à une unité arithmétique et logique ou ALU 27, elle-même connectée également directement au bus 6 par l'intermédiaire du registre de transfert 26

et de deux bus sur 16 bits 28 et 29, N et P. Le pro-

cesseur d'adresses est utilisé principalement pour fournir et calculer toutes les adresses générées par

le VDP pour accéder à la mémoire 5.

La mémoire 22, lorsqu'elle est adressée par une partie de l'instruction contenue soit dans le registre 21 FG, soit dans le registre 23 BG, permet de sélectionner une micro-instruction qui y est mémorisée afin de valider notamment un ou plusieurs registres des piles 24 et 25, une fonction arithmétique ou logique dans le ALU 27 et le transfert par le registre 26. Les opérations de l'ALU 27 sont commandées par

cinq bits des micro-instructions qui peuvent sélec-

tionner la retenue (CI=O,1 ou 2) et l'opération d'ad-

dition ou de soustraction sur le bus P ou N 24,25 ou

entre ces deux bus.

La mémoire de commande CROM 22 contient également les signaux nécessaires à la commande des autres organes du VDP 2 pour effectuer le transfert des données et des adresses entre les différents bus et les registres. Les micro-instructions adressées dans la CROM 22 sont chaque fois validées en temps partagé par le circuit DMA 15 sur la ligne 30 pour permettre l'établissement de l'ordre de priorité relatif à l'accès à la mémoire. Dans le cas représenté ici, six priorités sont ainsi établies dans l'ordre d'énumération:

1. CPU - FG

2. Voie externe (Didon 9) 3. Gestion de l'affichage 4. Affichage (processeur d'affichage 16) 5. Rafraichissement de la mémoire 5

6. CPU BG.

Il résulte donc de ce qui précède que les cycles FG de premier plan sont utilisés par le CPU 1 pour accéder directement à la mémoire ou bien pour accéder aux registres internes du VDP 2 et ce pour n'échanger avec la mémoire qu'un seul mot de 16 bits à la fois. Par contre, un cycle BG de second plan est exécuté avec la priorité la plus faible, c'est à dire lorsque le VDP 2 n'a pas d'autres cycles à exécuter pour les autres utilisateurs. Le cycle BG peut être déclenché soit par le CPU par l'intermédiaire d'un cycle FG soit par le VDP 2. Lorsque c'est le CPU qui déclenche un tel cycle ou groupe de cycles, il peut s'agir par exemple du déplacement d'un groupe de mots dans la mémoire 5, cette opération étant alors exécutée sans que le CPU n'ait de nouveau à intervenir après le cycle FG qui les a déclenché, de sorte qu'il peut continuer à travailler en FG durant l'exécution des cycles BG, le tout étant géré par le circuit DOMA selon la priorité établie (dans ce cas précis, il y aurait interruption puis reprise de l'exécution des

cycles BG).

L'avantage considérable de cet ordonnance-

ment des opérations est que les différents utilisa-

teurs de la mémoire peuvent travailler et communiquer à leur propre rythme, sans être gênés par les autres utilisateurs, le DMA permettant d'appliquer dans tous

les cas la priorité appropriée.

L'interface 14 de la DRAM 5 comprend deux

registres de transfert 31 et 32 commandés par des si-

gnaux fournis par les micro-instructions de la mémoire CROM 22 et par les signaux RAS et CAS issus du circuit DMA 15, afin de transférer les champs d'adresse et de

donnée du bus 6 vers la DRAM ou inversement. Cepen-

dant, des données peuvent également être transférées directement dans la mémoire 5 à partir du bus 13 à des adresses transférées à travers le bus 6 et le registre

32, en provenance du processeur d'adresses 10.

Le processeur de points 11 comporte une mé-

moire RAM 34 à 16 mots de 16 bits dont les rangées peuvent être adressées par des adresses Y à Y 0 n Cependant, on notera que le processeur de points peut avoir une structure bien plus complexe pour permettre l'éxécution de véritables manipulations des éléments d'image. Dans ce cas, on peut utiliser avantageusement le processeur décrit dans la demande de brevet déposée ce jour au nom de la Demanderesse et ayant pour titre "Processeur de points pour système vidéo à affichage par une trame balayée ligne par ligne et point par point",

Le processeur de points 11 comprend égale-

ment un registre 35 d'adressage qui peut être chargé

préalablement à partir du registre BG 23 et qui dé-

compte son contenu à l'aide du signal CAS. Ce registre est également capable de commander un registre de

transfert 36 par une ligne 37 pour transférer le con-

tenu des adresses de la RAM 34 sur le bus 13 lorsque

cela est nécessaire.

Le processeur d'affichage 12 (dont une des-

cription détaillée sera donnée par la suite) comprend un jeu 38 de trois convertisseurs numérique/analogique destinés à convertir des signaux de chrominance sur cinq bits (canaux RVB) en des niveaux d'intensité qui

sont utilisés pour commander les canons du moniteur 8.

32 niveaux par couleur peuvent donc être obtenus dans

l'exemple décrit ici.

Les convertisseurs 38 sont reliés aux sor-

ties de lecture d'une mémoire RAM 39 appelée " palet-

te de couleurs" dont le contenu peut être modifié de façon dynamique par le CPU 1 en fonction du programme de celui-ci. A cet effet, la mémoire 39 peut être chargée à partir de registres d'adresse et de donnée

et 41 connectés au bus 6 à temps partagé.

La mémoire RAM 39 peut être adressée par un groupe 42 de registres à décalage dont les sorties sont reliées à cette mémoire et dont les entrées d'horloge CKD (rythme de décalage) sont reliées à la

base de temps BT. Normalement, la fréquence de décala-

ge est égale à la fréquence avec laquelle les points

sont affichés sur l'écran.

Les registres à décalage 42 peuvent être

chargés de deux façons à savoir par un groupe de re-

gistres 43 appelés "registres de plans" et par un re-

gistre 44 appelé "registre de couleur de base" faisant

partie d'un bloc 45 de stockage d'attributs. Les re-

gistres de plans 43 peuvent être chargés à partir du processeur de points 11 ou de la mémoire DRAM 5 par le bus 13 tandis que le bloc 45 de stockage d'attributs peut être chargés à partir du bus 6, par exemple à

partir de la mémoire 5 ou du CPU 1.

Le principe de fonctionnement du processeur d'affichage a été décrit dans le FR.83 06 741 pour ce

qui concerne l'affichage d'images à l'aide d'une mé-

moire de gestion dans laquelle sont stockées pour cha-

que ligne à afficher les données de composition de

cette ligne.

On rappellera brièvement ci-dessous le déroulement de cette méthode d'affichage qui permet d'économiser une capacité mémoire considérable par

rapport à celle nécessaire si on stockait préalable-

ment à l'affichage les données distinctes de chaque triplet RVB des points d'image dans la mémoire de page.

La Fig.4 est un diagramme destiné à illus-

trer l'utilisation des plans mémoire. Il s'agit ici d'un concept abstrait permettant d'illustrer la façon

dont les points d'image sont mémorisés dans la mémoi-

re de page.

Chaque plan représente une zone visualisa- ble complète de l'écran et est composé de cellules de

mémoire à raison d'une par point d'image de l'écran.

Ces cellules font partie de la DRAM 5 et peuvent phy-

siquement être réparties d'une façon quelconque dans le réseau de la mémoire pourvu que les adresses en

soient toujours connues.

Ainsi, on peut représenter la définition de

la couleur d'un point par la "superposition" des cel-

lules C à C de mêmes coordonnées dans les plans mé-

1 N

moire.

Si l'on extrait le contenu des cellules de mêmes coordonnées des plans mémoire, on obtient un code de couleur binaire qui peut servir d'adresse à la mémoire de palette 39, l'adresse correspondant ainsi à un mot de 15 bits (dans l'exemple étudié ici) répartis en groupe de 5 bits utilisés pour être appliqués aux

convertisseurs numériques/analogiques 38.

Le nombre de plans utilisés peut être varia-

ble au cours de l'affichage. A supposer par exemple que l'image n'est composée que de deux couleurs, il

suffit d'un seul plan mémoire pour définir une premiè-

re couleur avec les bits de niveau "1" et l'autre avec

les bits au niveau "O". Ce système offre ainsi la pos-

sibilité de définir chaque point à partir d'une gamme N de couleurs dont le nombre est 2, N étant le nombre

de plans mémoire. Dans l'exemple décrit N = 6, de sor-

B

te que l'on peut afficher avec 2 64 couleurs diffé-

rentes pour chaque point de l'écran,

Les plans mémoire ainsi définis sont ass-

ciés à un plan de 'fond" qui définit la couleur du

fond de l'image.

Cette couleur peut apparaître par défaut dans la zone visualisable. Elle est codée par une trame entière à afficher dans le registre 44 dont le contenu progresse au rythme de l'horloge points dans les registres à décalage 42 à moins que ceux-ci ne soient chargés avec le contenu des registres de plans 43 lorsque de l'information différente du fond est à afficher. Il est à noter que s'aggisant-d'une logique à 16 bits dans l'exemple représenté, l'extraction de la mémoire de l'information de couleur se fait sur 16 bits donc pour 16 points d'image à la fois. On notera également que le contenu de la mémoire de palette peut varier au cours du fonctionnement de sorte que chaque code ou adresse qui lui est appliqué ne correspond pas

toujours à la même couleur réellement affichée.

La Fig.5 représente un diagramme d'une trame vidéo sur laquelle sont inscrits les instants marquant

les diverses opérations à exécuter pour l'affichage.

C'est la base de temps BT qui, à partir des signaux de synchronisation de trame et de ligne définis par le standard utilisé, élabore tous les signaux temporels nécessaires. La trame est donc constituée par trois zones concentriques, c'est à dire la zone visuaiisable au centre, une zone de marge et une zone de compensation extérieure qui permet une adaptation à la définition d'image de tous les types de moniteurs et appareils

d'affichage connus.

La couleur de la zone de marge est définie pour chaque trame dans un registre de marge 46 (Fig.2B) qui n'est validé que durant les périodes d'affichage de chaque ligne correspondant à la zone de marge. Pour assurer l'extraction des informations à

afficher de la mémoire DRAM 5, le système utilise di-

vers pointeurs qui font partie des piles 24 et 25 du processeur d'adresses 10. La Fig.6 montre un diagramme temporel des signaux qui sont engendrés par la base de temps OT et qui peuvent assurer tous les modes d'affichage prévus

dans le système.

Un premier mode d'affichage appelé "pleine page" consiste à mémoriser dansla mémoire DRAM 5 l'ensemble des informations d'affichage relative à une

trame à afficher et de lire successivement aux adres-

ses correspondantes les données des points en un ou plusieurs plans de couleur. Ce mode implique que les caractéristiques d'affichage ne changent pas durant

*l'affichage de la trame.

Avant l'affichage, les données d'attributs

sont mémorisées dans le bloc 45 de stockage d'attri-

buts par des cycles CPU correspondants de sorte que ce bloc contient le code de la couleur de marge, une

adresse de base pour l'adressage de la mémoire de pa-

lette 39, un nombre de plans de couleur utilisés pour l'affichage et un code de couleur de fond pour la zone

visualisable.

Lorsqu'apparait l'impulsion de synchronisa-

tion trame, l'adresse de base BAZA de la zone de mé-

moire dans laquelle la page est mémorisée est trans-

férée dans le pointeur PZA de la pile 26 (Fig.7). Du-

rant la zone active de l'écran, chaque demande d'accès REQVISU formulée par la base de temps BT et traitée par le circuit DMA 15 (voir le FR. 83 03 143 pour plus de détails), pour extraire à l'adresse courante PZA un

nombre de mots correspondant au nombre de plans pro-

grammés dans le bloc 45. Avec un format à 16 bits uti-

lisé dans l'exemple représenté, chaque demande d'accès

REQVISU correspond à un groupe de 16 points de l'é-

cran. Par exemple, dans le cas présent, le nombre de plans sélectionné étant égal à quatre, chaque demande

d'accès extrait quatre mots de seize bits de la mémoi-

re. Chaque point de l'écran est alors défini par qua-

tre bits qui par l'intermédiaire des registres 42 et 43 sont appliqués en tant qu'adresse à la mémoire de

palette 39 au rythme de l'horloge points pour sélec-

tionner une couleur parmi 16. Le processeur d'adresses incrémente le pointeur PZA à chaque mot extrait de

la mémoire.

On comprend que ce mode d'affichage utilise une capacité de mémoire très importante puisque chaque point d'image est décrit dans un nombre de bits égal

au nombre de plans mémoire choisi (pour 6 plans mémoi-

re, il faudra 60 k octets).

En général, dans une page à afficher, de nombreux points ont des caractéristiques communes. Par exemple, des zones importantes de l'image peuvent être constituées par une couleur uniforme et encadrer des

zones o une information intelligible doit apparaître.

De ce fait, on peut le plus souvent réduire considérablement la capacité mémoire pour l'affichage d'une trame, en utilisant une partie de la mémoire DRAM comme mémoire de gestion et en associant cette mémoire de gestion à une autre partie formant une mémoire de zones. Celle-ci est alors chargée comme la

mémoire de page précédemment décrite avec l'informa-

tion de tous les points d'une zone seulement de l'ima-

ge, toutes les autres parties de celle-ci étant mémo-

risées sous forme de mots qui contiennent à eux seuls l'information de tous les points d'image d'une ou de

plusieurs lignes (voir le FR. 83 06 741).

Selon l'invention, une partie de la mémoire

DRAM 5 est organisée en une mémoire de gestion compor-

tant une première partie dans laquelle sont stockés des mots caractérisant chaque ligne de la trame et une

seconde partie dans laquelle sont mémorisées des don-

nées relatives à des portions de l'image orientées selon des colonnes. Cette mémoire de gestion est alors associée également à une mémoire de zones mémorisant

de l'information intelligible.

La Fig.8 représente un diagramme illustrant

ce mode d'affichage appelé "mode graphique par attri-

buts de zone".

Pour ce mode d'affichage, on utilise une mé-

moire de gestion lignes MGL, une mémoire de gestion colonnes MGC et une mémoire de zones MZ. Dans cette dernière mémoire sont mémorisées avec un ou plusieurs plans de couleurs, les informations'intelligibles de l'image. La mémoire de gestion lignes MGL a pour rôle

d'assembler des parties de la mémoire de gestion co-

lonnes MGC, celle-ci ayant à son tour pour rôle d'as-

sembler les mémoires de page partielle qui composent les mémoires de zones MZ. Le circuit des Fig.2A et 2B est agencé pour permettre à partir des contenus de ces mémoires de reconstituer la trame considérée au moment

o elle apparaît à l'écran.

Les données contenues dans la mémoire de

gestion colonnes MGC comporte chaque fois des attri-

buts destinés à être chargé dans le bloc de stockage et le cas échéant une adresse de zone PZA qui désigne la zone à placer à l'endroit correspondant dans l'image. La donnée d'attribut contient l'adresse de base de la mémoire de palette, le nombre de plans

de couleur et le nombre d'accès à effectuer pour l'af-

fichage de la zone.

La mémoire de gestion lignes MGL est lue successivement pour chaque ligne au cours du signal de synchronisation ligne. Cette mémoire comprend donc par

exemple 250 mots de 16 bits.

Le nombre d'accès qui est mémorisé parmi les données d'attributs dans la mémoire MGC est chargée

dans le compteur d'accès qui fait partie du bloc 45.

Les Fig.9 et 10 représentent un exemple tout à fait arbitraire de l'affichage d'une image sur l'écran à l'aide du mode d'affichage graphique par attribut de zones. L'exemple décrit concerne 80 lignes de l'écran représentant respectivement: - lignes 1 à 4 - région de couleur uniforme C1; - lignes 5 à 20 - trois régions 2 à 4 avec une couleur de fond uniforme (régions 2 et 4) et un texte défini sur deux couleurs (région 3); - lignes 20 à 25 - une région 5 de couleur uniforme C1; - lignes 25 à 80 une région 6 de couleur uniforme, une région 7 représentant une pomme définie sur huit couleurs, une région 8 de couleur uniforme, une région 9 représentant une fraise définie sur 64

couleurs et une région 10 de nouveau de couleur uni-

forme. A partir de la ligne 80, on suppose que

l'image représente une région de fond de couleur uni-

forme. Par ailleurs, la marge de l'image n'est pas

montrée sur la Fig.9.

La Fig.10 montre que seules les régions 3, 7 et 9 sont définies dans la mémoire du système avec une information de couleur particulière à chaque point d'image. Ainsi, la région 3 est définie sur un plan de couleur, la région 7 sur trois plans (code à 3 bits = 8 couleurs) tandis que la région 9 est déterminée sur

6 plans.

La mémoire de gestion lignes MGL contient par chaque ligne une adresse pointant sur une adresse

de la mémoire de gestion colonnes MGC.

A chacune des adresses de cette mémoire sont

mémorisées les attributs de la région d'image concer-

née. Si la ligne suivante à afficher a le même conte-

nu, la valeur contenue dans l'emplacement de la mémoi-

re de gestion ligne, correspondant à cette ligne est

la même que pour la ligne précédente et les mêmes at-

tributs sont donc utilisés. Ainsi, la région 1 de l'écran de la Fig.9 correspondant aux quatre premières lignes est affichée avec les valeurs de l'adresse pointée par PGTC1. La région 1 n'étant constituée que par une seule couleur, seul le mot d'attribut est ici utilisé, la valeur PZA1 qui devrait correspondre à une adresse de base d'une zone de la mémoire de zones,

n'étant donc pas utilisée.

L'attribut AT-TR1 définit sur seize bits la couleur de base C1 de la mémoire de palette 39, le

nombre de plans de couleur (ici égal à zéro) le nom-

bre d'accès (ici 32 pour 512 points d'image par li-

gne). Pour afficher une ligne de fond, il suffit donc de disposer de la valeur du pointeur (PGTC1), de l'attribut ATTR1 et de l'adresse de zone ce qui totalise trois mots de 16 bits. La raison d'être du mot d'adresse de base de zone (PZA1) sera expliquée par la suite. Pour les quatre premières lignes de l'écran, il faut donc au total 6 mots de 16 bits, alors qu'avec un mode d'affichage pleine page, il faut

2566949'

32 accès x 6 plans x 4 lignes = 768 mots.

Au début de la cinquième ligne de l'écran, la valeur PGTC2 pointe sur la deuxième ligne de la

mémoire de gestion colonne MGC dans laquelle l'attri-

but ATTR2 définit les caractéristiques de la région 2. Cette attribut contient l'information de couleur de base (C1), de nombre de plans (0), de nombre d'accès

(5) et d'adresse PZA2 (non utilisée) lui est associée.

Après cinq accès (80 points d'image), le pointeur PGTC permet d'extraire ATTR3 et PZA3, ce qui définit pour la région 3 la couleur de base (C2), le nombre de

plans mémoire (1), le nombre de d'accès (22) et l'a-

dresse de la mémoire de zone MZ o sont stockées les données d'image à afficher. L'adresse de base de cette partie de la mémoire de zone est PZA3 et cette valeur est incrémentée chaque fois pour les 22 accès suivants pour extraire les données de la mémoire de zone. Dans la région 4, la ligne est de nouveau affichée sur la

base d'une seule couleur Cl.

Les régions 2 à 4 sont ainsi décrites ligne par ligne jusqu'à la ligne 19 après quoi la région 5

est traitée de la même façon que la région 1.

Les régions 6 à 10 nécessitent pour chaque ligne des accès à la mémoire de gestion colonnes HGC pour permettre l'affichage en plusieurs couleurs de-la

pomme et de la fraise.

A partir de la ligne 80, l'écran est compo-

sé de la même façon que les régions 1 et 5.

En supposant que l'on affiche l'image de la Fig.9 en mode pleine page ( écran de 512 points par ligne avec 512 lignes), il faut une mémoire de page de 98 kmots de 16 bits, pour un nombre d'accès par ligne de 32. Dans ces conditions, il faut 16 kmots pour

décrire un plan mémoire.

Si, par contre, on utilise le procédé sui-

vant l'invention, il faut: Pour la région 2: 22 x 15 = 330 Mots Pour la région 7: 8 x 55 x 3 = 1320 Mots Pour la région 9: 8 x 55 x 6 = 2640 Mots Mémoire MGL: 512 lignes = 512 Mots Mémoire MGC: adresse 1 = 2 Mots adresses 2 à 16 = 60 Mots adresses 17 à 72 = 550 Mots

---------

TOTAL............. 5414 Mots On constate donc que la taille de la mémoire est relativement très faible pour une image contenant

une certaine quantité d'informations intelligibles.

Bien entendu, cette taille de mémoire doit augmenter, si la proportion des informations intelligibles est

plus grande, mais dans la plupart des séquences d'ima-

ge, il est rare que cette information s'étende sur

plus de 50X de l'écran.

On va maintenant décrire plus en détail les principales phases d'affichage de l'image représentée

sur la Fig.9.

Les adresses de début des différentes zones mémoires utilisées sont: (Fig. 11 et 12) I à noter que

les valeurs ne sont choisies qu'à titre d'exemple).

- >0000 pour la mémoire de gestion ligne MGL, - >0200 pour la mémoire de gestion colonne MGC, - >7000 pour le texte (défini sur un plan pour obtenir deux couleurs), - >B000 pour la pomme (définie-sur trois plans pour obtenir huit couleurs), - >8000 pour la fraise (définie sur six

plans pour obtenir 64 couleurs).

La phase d'intialisation de l'affichage de

la trame consiste à préparer le contenu des différen-

tes parties de la mémoire DRAM gérant l'affichage et le VDP2 pour l'affichage à savoir: - charger l'adresse de base "BAGT", - programmer les paramètres de la base de temps BT, - charger la mémoire de palette 39, sélectionner le mode de fonctionnement

graphique par attributs de zones.

Les parties de la mémoire de zones " TEXTE", "POMME" et "FRAISE" sont chargées par le CPU1 (Fig. 2A). Chaque ligne du "TEXTE" comporte 27 accès définis sur un plan et nécessite 27 mots de 16 bits. Les bits à O" et "1" qui définissent la forme sont programmés à partir de la ligne >7000. La deuxième ligne est

située à l'adresse >7018 (27 Décimal=18 Hexadecimal).

L'adresse de début de la dernière ligne est >7195.

La "POMME" est définie sur trois plans en huit couleurs. Chaque ligne de cette zone comporte 8 accès soit 24 mots. Le contenu des plans lus durant le premier accès de cette zone est situé aux adresses >8000, >8001, >8002. L'adresse de début de la ligne

suivante est: >8018.

La "FRAISE" est définie sur 6 plans en 64 couleurs, chaque ligne de cette zone comporte 8 accès soit 48 mots. Durant le premier accès, le contenu des adresses >8000 à 8005 est lu puis transféré dans le processeur d'affichage 12. L'adresse de début de la ligne suivante est >8030 l'adresse de début de la

ligne 40 est >9008.

La Fig.12 montre que la mémoire de gestion lignes MGL sélectionne par son contenu, les zones de gestion colonnes o sont définis des attributs ATTR et

les adresses PZA, correspondant à la description de la

ligne à afficher. Les zones sont plus ou moins larges selon l'affichage. Par exemple, les quatre premières lignes de l'écran sont définies par le seul attribut "ATZI" mémorisé à l'adresse >200, les lignes 25 à 80 nécessitent cinq mémorisations d'attribut pour les différentes zones. Pour chaque ligne à afficher on retrouve dans la mémoire de gestion colonnes les

adresses des lignes de zones affichées.

Le processus d'affichage de la trame est initialisé par l'adresse "BAGT" = 0000 de début de la mémoire de gestion lignes. Les 64 emplacements de la palette 39 sont chargés.par des couleurs correspondant

aux codes mémorisés dans les mémoires de zones d'affi-

chage. En début de trame, le pointeur PGTL de la mémoire de gestion lignes MGL doit être initialisé par

l'adresse de base BAGT (Fig.13 et 14). L'horloge d'ac-

cès de la base de temps BT déclenche durant le signal de synchronisation trame ST un cycle interne "DMA cycle" qui transfére l'adresse de base "BAGT" dans le pointeur PGTL de la mémoire de gestion lignes. Les accès suivants concernant l'affichage sont déclenchés

durant la zone de visualisation verticale ZVV.

L'affichage commence par la région 1 de

quatre lignes définies dans une couleur uniforme C1.

Durant le signal de synchronisation ligne SL (Fig.15

et 16) de la zone d'affichage verticale "ZVV", la de-

mande d'accès "REQ GEST" déclenche un cycle d'accès à la mémoire de gestion lignes. L'adresse >0000 contenue dans le pointeur PGTL sélectionné par "NADD" est

transférée sur le bus 6 pour être chargée dans l'in-

terface 14 de la DRAM. Durant la même période, elle

est incrémentée puis rechargée dans le pointeur PGTL.

Les signaux "RAS' et "CAS" déclenchent la lecture à cette adresse >0000. La valeur lue >0200 est chargée dans le pointeur PGTC via le bus de données 13 et le bus 6. Une fois initialisé, le pointeur de gestion colonnes PGTC pointe sur le premier mot de la mémoire de gestion colonnes dont sont extraits les attributs de visualisation et l'adresse de la zone à afficher de l'écran correspondant à la première ligne affichée de la zone active. Cette opération est exécutée dès le premier accès de la zone de visualisation horizontale

ZVH (Fig.13).

La première demande d'accès REQ GEST (Fig.17 et 18) est générée par la base de temps BT au début de

la zone de visualisation horizontale ZVH. Elle déclen-

che par le DMA 15 un accès gestion utilisant le poin-

teur PGTC précédemment chargé avec la valeur >0200.

Cet accès à la mémoire de gestion colonne s'effectue en deux cycles, ce nombre étant préprogrammé dans le registre d'attributs et transféré à chaque cycle GEST dans le compteur GES CYCLE NB du DMA 15. Chacun des deux mots lus est pointé par la valeur contenue dans

le registre PGTC.

Au cours de chaque cycle de lecture, le con-

tenu du pointeur PGTC sélectionné par l'adresse PADD de la mémoire CROM 22 est, d'une part transmis sur le bus 6 pour être chargé dans le multiplexeur d'adresses 14 de la mémoire 5 (signal de chargement ALD} et,

d'autre part transféré.sur le bus P 29 pour être in-

crémenté dans l'additionneur 27 et rechargé dans le pointeur PGTC. Le premier mot lu est transféré dans le registre d'attributs 45 via le bus de données 13 et le bus 6. Le deuxième mot sert à initialiser le pointeur de zone affichée PZA sélectionné dans la pile N 28 par

l'adresse NADD issue de la CROM 22.

En se référant à la Fig.12. on voit que l'attribut à l'adresse >200 ATZI définit une couleur de base C1 de la palette 39, 32 accès avant la prochaine lecture de mémoire de gestion colonnes c'est

à dire la ligne complète, et le nombre de plans d'af-

fichage (0).

On remarquera que dans le cas des lignes 1 à

4 de l'écran, l'emplacement PZA de la mémoire de ges-

tion colonnes n'est pas utilisé, car aucune mémoire de

zone n'intervient par l'affichage de ces lignes.

Au début de la ligne 5, le pointeur de ges-

tion lignes PGTL est égal à >0004. Selon le même pro-

cessus, son contenu est transféré dans le pointeur

PGTC, qui est utilisé pour le premier accès à la mé-

moire de gestion colonnes de cette ligne. L'adresse >202 contient deux définitions correspondant aux deux zones de la ligne à savoir, une marge de couleur C1 de 5 x 16 points et une zone de texte définie sur un plan

de 27 x 16 points.

L'attribut ATZ2 et l'adresse sont extrait de la mémoire de gestion colonnes selon le processus

décrit précédemment.

L'attribut ATZ2 détermine une couleur de base Cl de la palette 39, 5 accès avant la prochaine lecture de la mémoire de gestion colonnes et un nombre

de plans d'affichage 0.

Durant cette région, les quatre accès ne gé-

nérent pas de cycle VISU puisqu'aucun plan mémoire n'est attribué. La couleur C1 apparaît sur l'écran. Au

cinquième accès, la base de temps BT génère une nou-

velle demande REQ GEST qui permet d'extraire de la mé-

moire de gestion colonnes, le deuxième attribut gérant

la ligne et l'adresse de la zone d'affichage.

L'attribut ATTEX (Fig.12) définit une cou-

leur de base pour la palette 39, 27 accès avant la prochaine lecture de la mémoire de gestion colonnes, c'est à dire le reste de la ligne et un nombre de

plans égal à 1.

La valeur de PZA >7000 transférée dans le processeur d'adresses 10 durant le deuxième accès GEST est utilisée dans le cycle VISU qui est déclenché immédiatement après l'accès en cours. Le cycle VISU extrait de la mémoire de zone à l'adresse >7000, les seize points définissant sur un seul plan, le début de

la zone de texte.

Le principe utilisé pour les lignes 25 à 80, est identique à celui qui vient d'être décrit pour les régions 2,3 et 4. Ces accès à la mémoire de gestion

colonnes sont déclenchés, desquels on extrait les ca-

ractéristiques des différentes zones, à savoir: une zone de couleur de base Cl sans accès à une mémoire de

zone d'affichage, une zone définie sur trois plans.

durant 8 accès à la mémoire de zone d'affichage o est

décrite la POMME, une autre zone identique à la pre-

mière, une zone définie sur six plans, durant huit ac-

cès à la-mémoire de zone d'affichage o est décrite la

FRAISE.

Le système suivant l'invention permet, grâce notamment à sa caractéristique essentielle consistant à prévoir une mémoire de gestion colonnes, à afficher

également de l'information typographique et de mélan-

ger facilement dans une même trame de l'information d'ordre graphique et typographique, étant entendu que, de plus le système s'accomode facilement à toutes les

normes d'affichage typographique actuellement en vi-

gueur. ( Standards Antiope, Ceefax, Captain, Bild-

schirmtext, etc.).

Cet aspect de l'invention sera maintenant

décrit en détail.

On sait qu'en mode typographique, on utilise habituellement des matrices de caractères qui selon

les normes précitées peuvent être réparties confor-

mément au tableau suivant (voir également la Fig.19).

N Matrice Nb. de couleurs Nb. de caractères (points) possibles 1 12 x 10 2 94 2 6x 10 4 94 3 S x 5 16 94 4 6x 10 2 94 6x 5 4 94 6 12 x 10 4 7 7 6 x 10 16 47 La Fig.19 montre que l'on peut regrouper les matrices en deux catégories A et B. certaines d'entre

elles étant du type DRGS (Dynamically redefinable cha-

racter set ou jeu de caractères à redéfinition dynami-

que). Pour permettre d'afficher les matrices, il

est nécessaire d'utiliser une partie de la DRAM 5 com-

me mémoire de forme MF (Fig.20) dans laquelle sont définies toutes les matrices utilisées dans le système considéré. Selon le nombre de couleurs avec lesquelles les caractères doivent être représentées, on utilise soit la mémoire de forme seule (deux couleurs avec des bits à 1 ou à 0) soit cette mémoire de forme associée à une mémoire DRCS qui sur plusieurs plans définit les couleurs des points de la matrice (mémoire MD de la Fig. 20). Dans la catégorie A, toutes les matrices peuvent être définies dans la mémoire MF: - Matrice 1. Les points sont directement interprétés et associés à une couleur de fond et une couleur de forme, la couleur de fond étant déterminée à l'aide du registre 44 (Fig.2B),

- Matrice 4 - Durant l'écriture de la mémoi-

re de forme MF, les points sont doublés en horizontal pour obtenir la matrice de 12 x 10, - Matrice 2 - Les six points de chaque ligne de la matrice sont définis par deux bits permettant de sélectionner quatre couleurs, - Matrice 5 - Se ramène au cas précédent, mais les lignes sont doublées pour inclure le motif

dans la largeur de la matrice.

Par contre, les matrices de la catégorie 8 ne peuvent être traitées avec la seule mémoire de forme, puisque chaque point est défini par plus de deux éléments d'information ne pouvant être traduits

par un seul bit à deux états.

Par conséquent, dans ce cas, chaque matrice est définie dans plusieurs zones de la mémoire DRAM, i savoir dans la mémoire de forme en ce qui concerne la configuration du caractère et en ce qui concerne les couleurs dans la mémoire de gestion colonnes MGC dans laquelle sont mémorisés les attributs. L'affichage des caractères de la catégorie B nécessite donc plusieurs

accès consécutifs par ligne à la mémoire DRAM 5.

On va maintenant décrire la Fig.21 sur la-

quelle on a représenté en détail le schéma du proces-

seur d'affichage 12 conçu pour traiter des informa-

tions graphique et typographique.

La Fig.2B montre que le processeur d'affi-

chage comprend un jeu de registres 43 destinés à mé-

moriser les informations de plan de mémoire. Ils sont chargés avec des mots de 16 bits selon le nombre de plans à afficher, sous la commande d'un bloc logique

47. Les registres plans 43 sont connectés aux regis-

tres à décalage 42 qui sont chargés avec leur contenu lorsqu'apparait un signal TRANSFERT engendré par le bloc de commande 47 en synchronisme avec le signal REQ

VISU provenant du DMA 15.

L'exemple décrit ici étant destiné à l'af-

fichage de six plans de couleur au maximum, il y a six

registres plans 43 et six registres à décalage 42.

Les registres à décalage 42 sont raccordés à trois multiplexeurs 48,49 et 50 destinés à élaborer les adresses de la mémoire de palette 39 en fonction du mode d'affichage en cours. Le multiplexeur 48 est utilisé en mode graphique (comme décrit ci-dessus), le multiplexeur 49 en mode typographique tandis que le multiplexeur 50 est chargé d'assurer l'affichage de la

couleur de marge.

Les sorties ADPAL 0 et ADPAL 5 des multi-

plexeurs 48,49 et 50 fournissent sélectivement les

adresses des 64 codes de couleur mémorisés dans la mé-

moire de palette 39. Les multiplexeurs 48,49 et 50 sont validés respectivement par des signaux MGEN, MTEN

et CMEN élaborés dans un bloc logique de commande 51.

Le bloc de mémorisation d'attributs 45 com-

porte ici deux registres d'attribut 52 et 53'raccor-

dés au bus 6 à temps partagé et fournissant en ce qui concerne le registre 52, le code de couleur de marge par les sorties CM5 à CM0, un bit de nombre CG1I0 représentant le nombre d'accès utilisé par cycle à la

mémoire de gestion MG et des bits MCF 5 et MCF 4 des-

tinés à déterminer la couleur de base de la mémoire de

palette 39.

Le registre 53 également raccordé au bus 6

fournit notamment des sorties T1 et T2 pour l'affi-

chage typographique, les bits CF5 à CFO déterminant la couleur de fond de la trame et un code de nombre de plans représenté par les bits P2 à PO' La pile de registres 43 est raccordée à un tampon 54 en ce qui concerne ses huit bits de plus petit poids et directement au bus DRAM 13 pour ce qui concerne ses bits de plus grand poids. Le tampon 54 est relié également au bus DRAM 13 et peut être chargé

spécifiquement pour l'affichage en mode typographique.

* Le bloc logique 51 est raccordé au registre

de commande 20 (Fig.2A) de l'interface 7 pour déter-

miner le mode d'affichage graphique ou typographi-

que. Ce registre fournit les signaux CMG et CMT dont la table de vérité est la suivante:

TABLE DE VERITE I

______________________________________________________

Mode CMG CMT

20... ... .....____________

graphique 1 O typogr. O O 8 bits

typogr.

12 bits 0 1 Le fonctionnement en mode graphique est le suivant. Avant l'affichage de la marge d'une ligne, la base de temps BT -génère le signal CMEN = O qui valide le multiplexeur 51 pour fournir les adresses de la couleur de marge à la mémoire de palette 39. Les multiplexeurs 48 et 49 sont à haute impédance pendant

l'affichage de la marge.

En dehors de la marge, le signal CMEN = 1 et le signal CMG 1 de sorte que MGEN = O. Ce signal

peut valider le multiplexeur 48 pour l'affichage gra-

phique.

Après le traitement de l'information de cha-

que groupe de 16 points de l'écran, c'est à dire à chaque fois qu'apparait le signal REQ VISU, le signal TRANSFERT place le contenu des registres plans 43 dans

les registres à décalage respectifs 42.

Entre deux demandes REQ VISU, le cycle OMA VISU élaboré par le DMA 15 ainsi que les signaux de commande RAS et CAS de la mémoire DRAM engendrent les signaux respectifs EPR1 à EPRS du bloc de commande 47 de la façon suivante: - Le premier accès de la demande REG VISU (qui, on le rappelle peut en contenir jusqu'à six dans l'exemple représenté), engendre le signal EPRI et les 16 bits du mot extrait de la mémoire et transférant partiellement par le tampon 54 sont chargés dans le premier registre de la pile 43. Le signal CTLO est positionné à " 1" pour valider la première cellule du

multiplexeur 48.

- Le deuxième accès à la mémoire DRAM engen-

dre le signal EPR2 et le signal CTL1 est positionné à

1, tandis que CTLO reste à 1.

Dans ces conditions, les deux premières cel-

lules du multiplexeur 48 sont validées.

Les accès suivants sont traités de la même façon et en fonction du nombre de plans de la zone d'image à afficher les registres de la pile 43 sont

donc chargés et les cellules du multiplexeur 48 vali-

dées avec les signaux CTLO à CTL5.

Chaque signal TRANSFERT charge le contenu des registres 43 dans les registres respectifs de la pile 42 dont le contenu est décalé au rythme du signal

CKD (horloge points) issu de la base de temps B Chaque cellule du multiplexeur 48 comporte une entrée PL5 à PLO et une

entrée CF5 à CFO et selon

la présence de l'un de ses signaux, l'information d'i-

mage est convertie en une adresse sur cinq bits de la

mémoire de palette 39.

Par exemple, si quatre plans sont utilisés pour l'affichage, les signaux CTLO,1,2 et 3 sont à "1" et les signaux CTL4 et 5 sont à "0". Les sorties PLO à PL3 sont sélectionnées pour déterminer l'adresse de la mémoire de palette 39 par les sorties ADPALO à ADPAL3 des cellules du multiplexeur 48. Les signaux CTL4 et 5

étant à zéro, leur complément CTL4 et CTL5 sélection-

nent les bits ADPAL4 et 5 de l'adresse de la mémoire de palette par des bits CF4 et CFS, les bits CF de la couleur de base étant issus du registre 53 chargé par un cycle "gestion" à partir de la mémoire de gestion

colonnes MGC.

Comme indiqué ci-dessus, le mode typographi-

que implique plusieurs cas d'affichage selon les nor-

mes mises en oeuvre. Ces cas sont fixés par les si-

gnaux CMG et CMT selon la table de vérité I donnée ci-

dessus et également en fonction des signaux T1 et T2

selon la table de vérité suivante.

TABLE DE VERITE Il Cas T1 T2 Matrice points T 2 Car. ISO, DCRS 2 couleurs 0 0 12 x 10 DCRS 4 couleurs 0 1 12 x 10 DCRS 4 couleurs 1 O 6 x 10 DCRS 16 couleurs 1 1 6 x 10

Les signaux CMG et CMT déterminent si l'af-

-fichage est réalisé avec des matrices de 8 ou de 12

points par ligne.

Les signaux CMG, CMT, T1 et T2 sont appli-

qués au bloc logique 51 dans lequel ils commandent

l' établissement de signaux qui sont appliqués au mul-

tiplexeur 49 du mode typographique.

Lorsque les signaux Ti. T2 et CMT sont à

zéro, les signaux HTA3, MTB1, MTB2 et MTB3 sont égale-

ment à zéro, les signaux MTA1 et MTA2 suivent le ni-

veau du signal PLO qui est la sortie du dernier regis-

tre à décalage de la pile 42.

Dans la partie 49C du multiplexeur 49, les signaux MTA3 et MTB3 à zéro, sélectionnent les voies 0 de sorte que les signaux MCF4 et'MCF5 qui ont été chargés préalablement dans le registre d'attributs 52 sont appliqués comme adresse de base aux entrées ADPAL

4 et ADPAL 5 de la palette 39.

Dans les parties 49B et 49C du multiplexeur

49, les signaux MTB1 et MTB2 sont à zéro et les si-

gnaux MTA1 et MTA2 suivent la polarité du signal PL0.

Chaque bit à un de ce signal sélectionne la couleur du caractère de la matrice (CCO à CC3) pour constituer l'adresse de la palette sur les entrées

ADPAL0 à ADPAL3. Chaque bit à zéro sélectionne la cou-

leur de fond (CF0 à CF3).

La Fig.22 représente schématiquement comment la mémoire de gestion fournit le contenu du registre

d'attribut 53 dans le cas de l'affichage à huit bits.

Durant chaque accès REQ VISU, le registre 53 est char-

gé par le contenu de la cellule correspondante de la

mémoire de gestion colonnes MGC qui contient les qua-

tre bits CCO à CC3 de couleur de caractère et les

quatre bits CF0 à CF3 de couleur de fond.

Seul les derniers registres des piles 42 et 43 sont utilisés ici pour transférer l'information

contenue dans la mémoire de forme MF.

Lorsqu'il s'agit d'afficher des matrices à 12 bits par ligne, le signal CMT est à un et le si-

gnal CMG est à zéro.

La Fig.23 montre le déroulement de l'affi-

chage de quelques caractères de formats différents.

La première matrice concerne un-caractère

ISO ou DRCS à 12 x 10 points.

T et T = O MTB1 = 0 et MTB2 = 0

1 2

CMT1 = 0 MTA3 = 1

Les signaux MTA2, MTA1 et MTB3 suivent la polarité du signal PLO au moyen de la porte 55 du bloc

logique 51.

si PLO = 0 MTB1 = 0, MTB2 = 0, MTB3 = 1

MTA2 =0, HMTA =0, MTB3 = 1

si PLO = 1 MTB1 = 0, MTB2 = 0, MTA3 = 1

MTA2 = 1, MTA1 = 1, MTB3 = 0

Dans le premier cas, les signaux de la cou-

leur de fond CFO à CF4 provoquent l'application à la palette 39 d'une adresse sur les entrées ADPAL 0 à ADPAL 4. Dans le second cas, ce sont les signaux CC0 à

CC4 qui engendrent l'adresse sur ces mêmes entrées.

-25 Le signal MCFS provenant du registre d'at-

tribut 52 sélectionne la couleur de base de la palette 39. La seconde matrice concerne un caractère

DRCS à quatre couleurs.

T1 = 0, TZ = 1, CMT = 1. Il en résulte:

MTA1 = 0, MTA2 = O, MTA3 = 1

MTB1 =. 1, MTB2 = 1, MTB3 = 1

Les signaux ainsi établis sélectionnent dans le multiplexeur 49:

- PLO et PL1 pour sa partie 49A.

- CF2 à CF4 et MCF5 pour ses parties 49B et 49C. Ces dernières déterminent dans la palette 39, une couleur de base et la partie 49A sélectionne avec les deux bits PLO et PL1, une couleur parmi

quatre couleurs possibles.

Pour afficher ce type de caractère, la mé-

moire de gestion colonne MGC est lue à chaque demande REQ VISU et le mot lu est chargé dans le registre 53 qui contient (Fig.23) 5 bits pour la couleur de fond, cinq bits pour la couleur de caractère et les bits Ti

et T2.

Lorsque comme c'est le cas ici T2 = 1, la mémoire de forme ne contient pas la forme elle-même du

caractère, mais une adresse qui est destinée à une mé-

moire de caractères (non représentée) prévue dans une

autre zone de la DRAM 5.

Lors du premier cycle DMA VISU suivant le

signal REQ VISU, le contenu de la cellule de la mémoi-

re de forme MF adressée par le pointeur PZA du proces-

seur d'adresses 10 est transféré dans celui-ci grâce à

un micro-code déterminé par le signal T2 dans la mé-

moire CROM 22. Deux accès à la mémoire DRAM sont en-

suite enchainés par le processeur d'adresses 10 pour extraire de la mémoire de caractères deux mots de 12

bits correspondant à la couleur des points de la ma-

trice DRCS. Les deux mots sont transférés dans les deux premiers registres de la pile 43 (Fig.21) et le

contenu de ces registres est chargé dans deux regis-

tres de la pile 42 durant l'accès suivant. L'informa-

tion de ces registres est alors extraite par décalage au rythme de l'horloge points pour obtenir les signaux PLO et PL1 appliqués à la partie 49A du multiplexeur 49. La troisième matrice contient un caractère à quatre couleurs et avec une résolution moitié. (6 points par ligne seulement). Cette résolution est déterminée par l'état du bit T1 (au niveau haut). Dans ces conditions, les registres à décalage de la pile 42 reçoient un signal de décalage égal à la moitié de la

fréquence d horloge point (CKD).

T1 = 1 et T2 = 0, il en résulte:

MTA = 1, MTA2 = O, MTA3 = 1

MTB: 1, MTB2 = 1, MTB3 = 1

De ce fait, le multiplexeur 49 détermine PLO et PH0 pour l'adresse ADPAL 0 et ADPAL 1, CF2, CF3,

CF4 et MCF5 pour les adresses ADPAL 2 à ADPAL 5.

Cette matrice en quatre couleurs est obtenue en chargeant chaque fois un mot de 12 bits issu de la mémoire de forme MF dans le registre plan de la pile

43 sélectionné par le signal EPR1. Durant l'accès sui-

vant, ce mot est transféré dans le registre à décalage correspondant de la pile 42 pour engendrer les signaux

PLO et PHO.

A cet effet, les registres des piles 42 et 43 -sont chargés en deux parties, les bits BD15 à BD10

étant placés dans la partie droite des registres res-

pectifs, tandis que le tampon 54 charge les bits 8D9 à BD4 dans les parties gauches. PHO apparaissant en huitième bit du registre à décalage et PLO en seizième bit, deux informations PLO et PHO décalés à fréquence moitié sélectionnent dans la palette 39, une couleur

parmi quatre selon le processus précédemment décrit.

La quatrième matrice contient un caractère

de type DRCS à 16 couleurs avec résolution moitié.

Les bits T1 et T2 sélectionnent:

MTA1 = 1, MTA2 = 1, MTA3 = 1

MTB1 = 1, MT82 = 1, MTB3 =

Les parties 49A et 49B du multiptexeur sé-

-lectionnent pour PLO, PHO, PL1 et PH1, les bits d'a-

dresse ADPAL O et ADPAL 1.

La partie 49C du multiplexeur séeCticnxe

CF4 et MCF5 pour la couleur de base de la palette 3g.

Il résulte de ce qui précède qu'eri mode typographique également, le système est très souple et permet d'afficher moyennant une capacité de mémoire

minimale, tous les standards typographiques connus.

Cependant, dans les deux modes d'affichage graphique et typographique, l'invention permet de réaliser très aisément des manipulations d'image en vertical ou en horizontal par une simple modification

d'une trame à l'autre des adresses de base des di-

verses mémoires de gestion. Il est ainsi possible de

procéder à une animation d'images, à charger les cou-

leurs, à faire rouler l'image (scroll) etc.

Claims (11)

REVENDICATIONS

1. Système d'affichage d'images vidéo sur un écran d'affichage (8) par balayage d'une trame ligne par ligne et point par point, ce dispositif comprenant une mémoire composite dans laquelle sont mémorisées les données d'image à afficher pour chaque trame,

cette mémoire composite étant connectée à un process-

eur d'affichage vidéo (12) commandant ledit écran (8),

à une unité centrale de traitement (1-) et à un pro-

cesseur d'adresses (10) pour permettre la composition de l'image à l'aide de ladite mémoire, l'extraction de celle-ci des données relatives aux points à afficher étant assurée sous la commande d'une base de temps (BT) en synchronisme avec le balayage de l'écran et d'un dispositif (15) de commande d'accès dynamique à la mémoire destiné à répartir les temps d'accès à

celle-ci parmi les différents organes du système uti-

lisant cette mémoire, ladite mémoire composite com-

prenant d'une part une première mémoire de gestion (MGL) destinée à la mémorisation d'un mot de données pour une ligne ou un groupe de ligne faisant partie de l'image à afficher, chaque mot contenant des données concernant cette ligne et, d'autre part, une mémoire de zones (MZ) destinée à la mémorisation de données d'image relatives exclusivement à des zones de l'image dans lesquelles l'information intelligible doit être affichée, ce système étant caractérisé en ce que, pour l'affichage d'une trame, ladite première mémoire de gestion contient une valeur d'adresse relative

chaque ligne de cette trame et en ce que ladite mé-

moire composite (5) comporte une seconde mémoire de gestion (MGC) adressable par les valeurs d'adresse contenues dans la première mémoire de gestion-et contenant à chacune de ces adresses, au moins un mot de données d'attribut d'affichage caractérisant le contenu de la ou des lignes correspondant à la valeur d'adresse respective de la première mémoire de gestion

(MGL).

2. Système suivant la revendication 1, ca- ractérisé en ce que la valeur d'attribut d'affichage stockée dans la seconde mémoire de gestion (MGL) est associée à une valeur d'adresse de début de mémoire de zone (MZ), au cas o la ligne correspondante contient

de l'information intelligible.

3. Système suivant l'une quelconque des

revendications 1 et 2, caractérisé en ce que ladite

valeur d'attribut (ATTR) contient des valeurs binai-

res relatives à la couleur de la ligne et au nombre de plans de couleur avec lesquelles la ligne doit être affichée.

4. Système suivant la revendication 3, ca-

ractérisé en ce que ladite valeur d'attribut comporte

également une valeur binaire relative au nombre d'ac-

cès devant être effectuée dans la ligne concernée, à

ladite mémoire de zone (MZ).

5. Système suivant la revendication 1, ca-

ractérisé en ce qu'il comporte également, pour l'af-

fichage en mode typographique, une mémoire de forme (MF), divisée en matrices qui contiennent chacune la forme d'un caractère à afficher et en ce que ledit mot de données d'attribut d'affichage contenu dans ladite

seconde mémoire (MGC) comprend un code binaire de cou-

leur de fond et de forme de la matrice correspondante

de la mémoire de forme.

6. Système suivant la revendication 5, ca-

ractérisé en ce que la mémoire de forme (MF) comporte

également des adresses permettant d'accéder directe-

ment à des matrices définies sur au moins deux plans de couleur et stockées dans une zone de la mémoire

générale (5).

7. Système suivant la revendication 5 ou 6.

caractérisé en ce que le mot de données d'attribut d'affichage stocké dans ladite seconde mémoire (MGC) comporte également un code représentant une valeur d'adresse, et en ce que ladite mémoire composite (5)

comporte également une troisième mémoire (MD) adres-

sable par ladite valeur d'adresse et contenant pour au moins certaines matrices à afficher un mot de données relatif à des codes de couleur supplémentaires avec

lesquelles le caractère de la matrice doit être af-

fiché.

8. Système suivant l'une quelconque des re-

vendications 5, 6 et 7, caractérisé en ce que ladite base de temps (BT) comporte une première sortie

d'horloge (CKD) à laquelle apparait un signal d'hor-

loge dont la fréquence est égale au nombre de point

par ligne de chaque matrice.

9. Système suivant l'une quelconque des re-

vendications 7 et 8, caractérisé en ce que pour défi-

nir la résolution de l'affichage des matrices de ca-

ractères, lesdits mots de données d'attribut d'affi-

chage stockés dans ladite mémoire comporte en outre un bit de définition, et en ce que ladite base de temps (BT) comporte une seconde sortie d'horloge (CKD/2) pour fournir un signal d'horloge dont la fréquence est la moitié de la fréquence du signal de la première sortie de ladite base de temps et en ce que le bit de définition est utilisé pour commuter la fréquence d'horloge d'affichage de la première à la deuxième

sortie ou inversement pour l'adaptation de l'afficha-

ge à des standards de caractères différents.

10. Système suivant l'une quelconque des re-

vendications 1 à 9, dans lequel ledit processeur

d affichage comporte une mémoire de palette (39) con-

nectée audit écran et contenant plusieurs codes de couleurs à afficher sur celui-ci, un premier groupe de registres (42) du type à décalage commandés en paral- lèle par ladite base de temps (BT) au rythme de la

fréquence de balayage des points de l'écran et conte-

nant de façon évolutive au cours de l'affichage d'un groupe de points à afficher, des valeurs binaires de couleur constituant des adresses pour ladite mémoire de palette (39), un second groupe de registres (43) destinés à mémoriser temporairement l'information de

couleur d'un groupe de points à afficher postérieure-

ment à celui dont l'information se trouve dans lesdits registres à décalage et un bloc de commande (47) pour commander périodiquement le transfert de l'information

du second groupe de registres vers le premier, ce sys-

téme étant caractérisé en outre en ce que ledit pre-

mier groupe de registres (42) est connecté à ladite mémoire de palette par l'intermédiaire de moyens de multiplexage (48,49,50) pour aiguiller l'information

contenue dans ce premier groupe de registres en fonc-

tion du mode d'affichage typographique ou graphique à exécuter.

11. Système suivant la revendication 10, ca-

ractérisé en ce que le processeur d'affichage vidéo comporte en outre des moyens de strockage d'attributs

(52,53) destinés à recevoir les mots de données d'at-

tribut d'affichage provenant de ladite seconde mémoi-

re de gestion (MGC) et en ce qu'il est prévu également un bloc logique de commande (51) connecté auxdits

moyens de stockage d'attributs (52,53) et auxdits mo-

yens de multiplexage pour placer celui dans la confi-

guration appropriée en fonction des valeurs binaires

des attributs mnmorisés a un instant considéré de l'affichage.