FR2529732A1 - Perfectionnements concernant les circuits de compteurs - Google Patents

Abstract

L'INVENTION CONCERNE LES CIRCUITS LOGIQUES DE COMPTAGE. UN CIRCUIT DE COMPTEUR A PLUSIEURS BITS UTILISE UN ENSEMBLE D'ETAGES FONDAMENTALEMENT IDENTIQUES DANS LESQUELS CHAQUE ETAGE COMPREND UN CIRCUIT DE REACTION F, UNE BASCULE COMPORTANT UNE SECTION MAITRE M ET UNE SECTION ESCLAVE S, ET UN CIRCUIT DE REPORT CC. LES DIFFERENTS ETAGES SONT CONNECTES LES UNS AUX AUTRES D'UNE MANIERE FONDAMENTALEMENT IDENTIQUE. ON PEUT AINSI REALISER DE FACON RELATIVEMENT RAPIDE ET AISEE UN COMPTEUR AYANT N'IMPORTE QUEL NOMBRE DE BITS DESIRE, AVEC UN GAIN SUR L'AIRE DE SILICIUM NECESSAIRE, PAR RAPPORT AUX CONFIGURATIONS HABITUELLES. APPLICATION AUX CIRCUITS A TRES HAUT NIVEAU D'INTEGRATION.

Description

La présente invention concerne les circuits logi-

ques et vise à procurer un circuit de compteur convenant à l'utilisation dans le cadre de circuits à très haut niveau d'intégration. Un grand nombre des compteurs disponibles utili- sent un circuit de bascule et une série de portes logiques pour chaque bit du compteur Les portes logiques utilisées ont une complexité qui augmente de façon caractéristique en même temps que le nombre de bits du compteur et, de plus, les nombres d'interconnexions entre bits augmentent lorsque le nombre de bits augmente Ceci conduit à des problèmes d'implantation pour le concepteur de circuits intégrées et nécessite, dans de nombreux cas, une aire de silicium

supérieure à ce qui est souhaitable.

is Il est souhaitable de disposer d'un circuit de compteur à plusieurs bits constitué par un étage standard pouvant être couplé à d'autres étages identiques pour former le compteur ayant le nombre de bits désiré, sans que les interconnexions entre des étages adjacents augmentent lorsque le nombre de bits nécessaires augmente Un tel compteur se caractérise par sa simplicité de conception et

une bonne utilisation de l'aire de silicium.

Conformément à l'invention, un circuit de

compteur comprend un ensemble d'étages pratiquement identi-

ques interconnectés dans lequel chaque étage, à l'exception possible des premier et dernier étages, comprend un circuit de mémoire ayant une première borne d'entrée, une seconde

borne d'entrée d'horloge qui peut être connectée à une sour-

ce de signaux d'horloge, et une borne de sortie qui est conçue de façon à être à un état logique déterminé par le

circuit de mémoire, un circuit de réaction ayant une pre-

mière borne d'entrée de réaction connectée à la borne de sortie du circuit de mémoire, une seconde borne d'entrée

d'interdiction et une borne de sortie connectée à la premiè-

re borne d'entrée du circuit de mémoire, et un circuit de report ayant des première et seconde bornas d'%ntrée et une borne de sortie; et la première borne d'entrée du circuit de report est connectée à la borne de serlie du circuit de memoire tandis que la seconde borne d'entrée du circuit de report est connectée à la seconde borne d'entrée d interdic-

tion du circuit de réaction et a la borine de sortie du cir-

cuit de report d'un étage précédent (s'il y en a un), et le

circuit de report de chaque étage est conqu de façon à pro-

duire un signal qui interdit sélectivement au circuit de mémoire d'un étage suivant de changer l'état logique de sa

borne de sortie, de façon à remplir une fonction de compta-

ge. On peut aisément concevoir un circuit de compteur ayant n'importe quel nombre de bits désiré, en utilisant un

étage pour chaque bit du nombre nécessaire Les intercon-

nexions entre étages adjacents sont fondamentalement identi-

ques et indépendantes du nombre d'étages On peut donc fabriquer dans du silicium, de façon relativement aisée, un circuit de compteur ayant nlimporte quel nombre de bits 'désiré, en utilisant l'étage de l'invention comme élément

constitutif de base.

Un compteur conforme à l'invention permet égale-

ment d'effectuer des opérations de restauration et de pré-

positionnement synchrones.

L'invention sera mieux comprise à la lecture de la

description qui va suivre de modes de réalisation et en se

référant aux dessins annexés sur lesquels: La figure 1 représente un mode de réalisation de l'invention, sous forme de schéma logique;

La figure 2 représente une configuration de cir-

cuit préférée d'un autre mode de réalisation de l'invention La figure 3 représente un circuit de compteur à plusieurs étages conforme à l'invention; et La figure 4 représente divers signaux logiques qui sont appliqués aux modes de réalisation des figures 1, 2 et

3 et sont générés par ceux-ci.

On va maintenant considérer la figure 1 sur laquelle on voit un circuit de compteur 10 qui comprend une

section de réaction (représentée dans le rectangle en poin-

tillés F), une section maître (représentée dans le rectangle en pointillés M), une section esclave (représentée dans le

rectangle en pointillés S), et un circuit de report (repré-

senté dans le rectangle en pointillés CC) Les sections M et S forment un circuit de bascule maître-esclave ayant une

borne de sortie Q et une borne de sortie complémentaire QN.

Un signal d'horloge numérique (non représenté) est appliqué à une borne CK du circuit de compteur 10 Le circuit de compteur 10 compte effectivement le nombre d'impulsions reçues sur la borne CK et il fournit une représentation du nombre d'impulsions sur les bornes de sortie Q et QN La fréquence des impulsions qui apparaissent sur les bornes de sortie Q et QN est la moitié de celle du signal d'horloge qui est appliqué sur la borne CK Le circuit 10 fonctionne

fondamentalement en compteur à un seul étage.

Le circuit CC produit des signaux sur des bornes de sortie CN et CO qui sont destinées à être connectées à

des bornes d'entrée d'un second étage fondamentalement iden-

tique, comme dans le cas d'un circuit de compteur à trois étages 1000 représenté sur la figure 3 On utilise ces signaux générés sur les bornes CN et CO pour commander le

fonctionnement d'un second étage qui génère des signaux com-

parables qui sont utilisés pour commander un troisième éta-

ge.

Le circuit de réaction F comprend fondamentale-

ment une porte NON-ET à deux entrées 12, une porte ET à quatre entrées 20, une porte ET à trois entrées 28, une porte ET à deux entrées 38, une porte NON-OU à trois entrées 44, un premier inverseur 34 et un second inverseur 46 Une première borne d'entrée de la porte NON-ET 12 est connectée à une seconde borne d'entrée de la porte ET 20,

à une borne d'invalidation DIS, et à une borne 14 Une secon-

de borne d'entrée de la porte NON-ET 12 est connectée à une troisième borne d'entrée de la porte ET 20, à une borne d'interdiction INHN et à une borne 16 Une borne de sortie de la porte NON-ET 12 est connectée à une première borne

d'entrée de la porte ET 28 et à une borne 18.

Une première borne d'entrée de l'inverseur 34 est connectée à une première borne d'entrée de la porte ET 38, à une borne de validation de mode parallèle PE, et à une borne 36 Une borne de sortie de l'inverseur 34 est connectée à

une seconde borne d'entrée de la porte ET 28, à une quatriè-

me borne d'entrée de la porte ET 20 et à une borne 24 Une seconde borne d'entrée de la porte ET 38 est connectée à uné

borne de données DAT et à une première borne 40.

Une première borne d'entrée de la porte ET 20 est connectée à la borne de sortie Q et à une borne 22 Une

borne de sortie de la porte ET 20 est connectée à une pre-

mière borne d'entrée de la porte NON-OU 44 et à une borne 26 Une borne de sortie de la porte ET 28 est connectée à une seconde borne d'entrée de la porte NON-OU 44 et à une

borne 32 Une borne de sortie de la porte ET 38 est connec-

tée à une troisième borne d'entrée de la porte NON-OU 44 et à une borne 42 Une borne de sortie de la-porte NON-OU 44 est connectée à une borne d'entrée de l'inverseur 46 et à une borne de sortie 48 du circuit de réaction F Une borne

de sortie de l'inverseur 46 est connectée à une seconde bor-

ne de sortie 50 du circuit de réaction F Les bornes de sor-

tie 48 et 50 produisent des signaux complémentaires.

La section maitre M comprend une première porte OU à deux entrées 52, une seconde porte OU à deux entrées 58, une première porte ET à deux entrées 62, une seconde porte ET à deux entrées 74, une première porte NON-OU à deux

entrées 68, et une seconde porte NON-OU à deux entrées 78.

Les première et seconde bornes d'entrée des portes OU 52 et 58 sont respectivement connectées aux bornes 48 et Une borne de sortie de la porte OU 52 est connectée à une

première borne d'entrée de la porte ET 62 et à une borne 56.

Une première borne de sortie de la porte OU 58 est connectée

à une seconde borne d'entrée de la porte ET 74 et à une bor-

ne 60 Une borne de sortie de la porte ET 62 est connectée à une seconde borne d'entrée de la porte NON-OU 68 et à une borne 66 Une première borne d'entrée de la porte NON-OU 68 est connectée à une borne de prépositionnement PD et à une

borne 72 Une borne de sortie de la porte NON-OU 68 est con-

nectée à une première borne d'entrée de la porte ET 74 et à une borne 70 qui fait fonction de première borne de sortie de M Une borne de sortie de la porte ET 74 est connectée à une première borne d'entrée de la porte NON-OU 78 et à une borne 76 Une seconde borne d'entrée de la porte NON-OU 78 est connectée à une borne de restauration CD et à une borne Une borne de sortie de la porte NON-OU 78 est connectée à une seconde borne d'entrée de la porte ET 62 et à une

seconde borne de sortie 64 de M Les bornes 70 et 64 génè-

rent des signaux complémentaires.

La section esclave S comprend une première porte ET à deux entrées 80, une seconde porte ET à deux entrées 84, une première porte NON-OU à deux entrées 88, et une seconde porte NON-OU à deux entrées 90 Les premières bornes

d'entrée des portes ET 80 et 84 sont respectivement connec-

tées aux bornes 70 et 64 Les secondes bornes d'entrée des

portes ET 80 et 84 sont connectées aux secondes bornes d'en-

trée des portes OU 52 et 58 et elles sont connectées à une borne d'horloge CK ainsi qu'à une borne 102 Une borne de sortie de la porte ET 80 est connectée à une première borne d'entrée de la porte NON-OU 88 et à une borne 82 Une borne

de sortie de la porte ET 84 est connectée à une seconde bor-

ne d'entrée de la porte NON-OU 90 et à une borne 86 Une seconde borne d'entrée de la porte NON-OU 88 est connectée à

une borne de sortie de la porte NON-OU 90, à la borne de sor-

tie QN et à une borne 30 Une borne de sortie de la porte NON-OU 88 est connectée à la borne de sortie Q et à la borne 22. Le circuit de report CC comprend une porte NON-ET à deux entrées 90 et une porte NON-OU à deux entrées 96 Une première borne d'entrée de la porte NON-ET 90 est connectée à la borne de sortie Q Une première borne d'entrée de la porte NON-OU 96 est connectée à la borne de sortie QN Une seconde entrée de la porte NON-ET 90 est connectée à une première borne d'entrée de report CNI et à une borne 92 Une seconde borne d'entrée de la porte NON-OU 96 est connectée à

une seconde borne d'entrée de report CI et à une borne 98.

Une borne de sortie de la porte NON-ET 90 est connectée à

une première borne de sortie de report CN et à une borne 94.

Une borne de sortie de la porte NON-OU 96 est connectée à

une seconde borne de sortie de report CO et à une borne 100.

La borne CD est -placée à an niveau haut, c'est-à-

dire " 1 ", lorsque le signal d'horloge (non représenté) qui est appliqué à CK accomplit une transition à partir d'un niveau bas, c'est-à-dire de "O" à " 1 " Ceci restaure les bornes de sortie Q et QN et fait en sorte qu'elles passent ou demeurent respectivement à "O" et à " 1 " La borne PD est

placée à " 1 "t lorsque le signal d'horloge accomplit une tran-

sition de "O" à " 1 " Ceci positionne les bornes de sortie Q

et QN et fait en sorte qu'elles passent ou demeurent respec-

tivement à " 1 " et à "O" Les opérations de restauration et

de positionnement sont synchrones dans la mesure oà les bor-

nes PD et CD affectent les bornes de sortie 70 et 64 de la section maitre pendant que le signal d'horloge est à " O ", et les bornes de sortie Q et QN pendant que le signal d'horloge passe à " 1 " La borne PE est placée à un niveau " 1 " et la borne DAT est placée à " 1 " pour faire en sorte que Q et QN passent ou demeurent respectivement à " 1 " et à l" 01, ou bien DAT est placée à "O" pour faire en sorte que Q et QN

passent ou demeurent respectivement à "O" et à " 1 " Par con-

séquent, la borne PE valide la borne DAT de façon que la borne de sortie Q prenne ou conserve le même état logique que celui qui est appliqué à la borne DAT Les bornes DIS et INHN sont de façon caractéristique maintenues à " 1 " et

n'affectent pas le circuit 10 dans cet état Lorsque les bor-

nes DIS et/ou INHN sont placées par impulsion à " O ", elles

interdisent le changement d'état logique des bornes Q et QN.

Dans un compteur à un bit qui comporte un seul étage constitué par le circuit 10, les bornes d'entrée CNI et CI sont respectivement maintenues à " 1 " et à "O" Les bornes de sortie CN et CO procurent une inversion des signaux de sortie qui apparaissent sur les bornes Q et QN Comme il

apparaîtra au cours de la description de la figure 3, dans

un compteur à plusieurs bits, on utilise un ensemble d'éta-

ges interconnectés, chacun d'eux étant similaire au circuit 10, et les sorties CN et CO équivalentes d'un étage sont connectées à des bornes d'entrée CI et CNI équivalentes de l'étage suivant, et elles fonctionnent de façon à interdire sélectivement le changement d'état des bornes de sortie Q et QN de l'étage suivant, de façon à établir une fonction de compteur De plus, la borne de sortie CO d'un premier

étage est connectée à la borne d'entrée INHN de l'étage sui-

vant.

On va maintenant considérer la figure 2 qui repré-

sente sous forme de schéma électrique un mode de réalisation préféré d'un circuit de compteur à un seul étage, 120 Le circuit 120 remplit les mêmes fonctions que le circuit 10 de

la figure 1 et il comprend un circuit de réaction (représen-

té à l'intérieur durectangie enpointillés FO), une section maître (représentée à l'intérieur du rectangle en pointillés

MO), une section esclave (représentée à l'intérieur du rec-

tangle en pointillés SO), et un circuit de comptage (repré-

senté à l'intérieur du rectangle en pointillés CCO) Ces

quatre parties du circuit 120 correspondent aux quatre par-

ties du circuit 10 de la figure i qui portent les mêmes références, avec un " O " supplémentaire à la fin Toutes les bornes d'entrée et de sortie du circuit 120 qui correspondent à celles du circuit 10 de la figure 1 sont identifiées par

les mêmes références, avec un 110 supplémentaire à la fin.

Le circuit 120 comprend des transistors MOS à canal N à mode de déplétion Q 10, Q 12, Q 14, Q 16, Q 18, Q 20, Q 22, Q 24, Q 26 et Q 28 et des transistors MOS à canal N à mode d'enrichissement Q 30, Q 32, Q 34, Q 36, Q 38, Q 40, Q 42, Q 44,

Q 46, Q 48, Q 50, Q 52, Q 54, Q 56, Q 58, Q 60, Q 62, Q 64, Q 66, Q 68,

Q 70, Q 72, Q 74, Q 76, Q 78, Q 80, Q 82, Q 84, Q 86 et Q 88 Les drains de Q 10, Q 12, Q 14, Q 16, Q 18, Q 20, Q 22, Q 24, Q 26 et Q 28 sont tous connectés ensemble à une borne 122 et à une

borne VDDO qui peut être connectée à une alimentation posi-

tive Les sources de Q 32, Q 34, Q 38, Q 48, Q 50, Q 52, Q 54, Q 58, Q 60, Q 62, Q 64, Q 68, Q 72, Q 74, Q 76, Q 80, Q 82, Q 84 et Q 88 sont toutes connectées ensemble à une borne 124 et à

une borne VSSO qui est destinée à être connectée à une secon-

de alimentation qui correspond de façon caractéristique au

potentiel de la masse.

La grille de Q 42 est connectée à une borne d'entrée de données DATO et à une borne 126 Les grilles de Q 34 et Q 50 sent connectées ensemble à une borne de validation de mode parallèle PEO et à une borne 128 Les grilles de Q 32 et Q 48 sont connectées ensemble à une borne d'invalidation DISO

et à une borne 130 Les grilles de Q 30 et Q 46 sont connec-

tées ensemble à une borne d'interdiction i NHNO et à une bor-

ne 132 La grille de Q 54 est connectée à une borne de res-

tauration CDO et à une borne 158 Les grilles de Q 60, Q 62,

Q 72 et Q 80 sont toutes connectées ensemble à une borne d'hor-

loge CKO et à une borne 168 La borne de grille de Q 68 est

connectée à une borne de prépositionnement PDO et à une bor-

ne 70 La borne de grille de Q 84 est connectée à une premiè-

re borne d'entrée de report CIO et à une borne 180 La borne de grille de Q 88 est connectée à une seconde borne d'entrée

de report CNIO et à une borne 186.

La grille et le drain de Q 10 sont connectés au

drain de Q 30, à la grille de Q 38 et à une borne 134 La sour-

ce de Q 30 est connectée au drain de Q 32 et à une borne 136.

La grille et la sourçe de Q 12 sont connectées au drain de Q 34, à la grille de Q 40 et à une borne 140 La source de Q 40 est connectée aux drains de Q 36 et Q 44 et à une borne 146.

La source de Q 36 est connectée au drain de Q 38 et à une bor-

ne 144 La grille de Q 36 est connectée à la grille de Q 74, aux drains de Q 76 et Q 78, à la source et à la grille de Q 24, à la grille de Q 82, à la borne de sortie QN et à une borne 142 La source de Q 44 est connectée au drain de Q 46 et à une borne 148 La source de Q 46 est connectée au drain de Q 48 et à une borne 150 La grille et la source de Q 14 sont connectées aux drains de Q 40 et Q 42, aux grilles de Q 52 et Q 64, et à une borne 152 qui constitue une première borne de sortie de F O La source de Q 42 est connectée au drain de Q 50 et à une borne 154 La grille et la source de Q 16 sont connectées au drain de Q 52, à la grille de Q 58 et à une

borne 156 qui constitue une seconde borne de sortie de F 0.

Les bornes 152 et 156 fournissent des signaux de sortie com-

plémentaires.

La grille et la source de Q 18 sont connectées aux drains de Q 54 et Q 56, aux grilles de Q 66 et Q 78 et à une

borne 160 qui constitue une première borne de sortie de MO.

La source de Q 56 est connectée aux drains de Q 58 et Q 60 et

à une borne 164 La grille et la source de Q 20 sont connec-

tées aux grilles de Q 56 et Q 70, aux drains de Q 66 et Q 68 et à une borne 162 qui constitue une seconde borne de sortie de MO Les bornes 160 et 162 fournissent des signaux de sortie complémentaires La source de Q 66 est connectée aux drains

de Q 62 et Q 64 et à une borne 166.

La grille et la source de Q 22 sont connectées aux drains de Q 70 et Q 74, aux grilles de Q 76, Q 86 et Q 44, à une borne 174 et à la borne de sortie QO de SQ La source de

Q 70 est connectée au drain de Q 72 et à une borne 172.

La source de Q 78 est connectée au drain de Q 80 et

à une borne 176 La grille et la source de Q 26 sont connec-

tées aux drains de Q 82 et Q 84, à une première borne de sortie de report COO et à une borne 178 La grille et la source de Q 28 sont connectées au drain de Q 86, à une seconde borne de sortie CNO et à une borne 182 La source de Q 86 est connec-

tée au drain de Q 88 et à une borne 184.

On va maintenant considérer la figure 3 qui repré-

sente un circuit de compteur à trois bits comprenant un éta-

ge 1, un étage 2 et un étage 3 Dans un mode de réalisation

préféré, chacun des trois étages est fondamentalement iden-

tique et est constitué fondamentalement par le circuit 120 de la figure 2 Les bornes d'entrée et de sortie de l'étage 1 ont les mêmes notations de référence que les bornes correspondantes du circuit 120 de la figure 2, mais avec un

"O" supplémentaire à la fin Les bornes d'entrée et de sor-

tie de l'étage 2 ont les mêmes notations de référence que les bornes correspondantes du circuit 10 de la figure 1, mais avec un " 1 " à la fin Les bornes d'entrée et de sortie de l'étage 3 ont les mêmes notations de référence que les bornes correspondantes du circuit 10 de la figure 1, mais avec un " 2 " à la fin Les étages 1, 2 et 3 fonctionnent fondamentalement de la même manière que les circuits 10 et

représentés respectivement sur les figures 1 et 2.

Chaque étage 1, 2 et 3 est connecté à des bornes

d'entrée DISOO, PEOO, CKOO, CDOO et PDOO La borne de sor-

tie CNOO de l'étage 1 est-connectée à la borne d'entrée CNI Ol de l'étage 2 La borne de sortie COOO de l'étage 1 est connectée aux bornes d'entrée CNI Ol et INHN 1 de l'étage 2 La borne de sortie C Ni de l'étage 2 est connectée à la borne d'entrée CI 02 de l'étage 3 La borne de sortie CO 1 de l'étage 2 est connectée aux bornes d'entrée CNI 02 et INHN 2 de l'étage 3 Les bornes de sortie CN 2 et C 02 de l'étage 3 ne sont pas nécessaires pour ce compteur à trois bits mais seraient nécessaires pour un compteur à quatre bits ayant quatre étages Des bornes de données séparées DATOO, DAT 1, et DAT 2 sont respectivement connectées à l'étage 1, à l'étage

2 et à l'étage 3.

Les bornes de sortie QOO et QNOO de l'étage 1 génèrent des signaux de sortie complémentaires qui ont une fréquence qui est de façon caractéristique la moitié de celle d'un signal d'horloge (non représenté) appliqué à la borne CKOO Les bornes de sortie Qi et QN 1 de l'étage 2 génèrent des signaux de sortie complémentaires qui ont une fréquence qui est de façon caractéristique égale au quart de celle du signal d'horloge appliqué à la borne CKOO Les bornes de sortie Q 2 et QN 2 génèrent des signaux de sortie complémentaires qui ont une fréquence qui est de façon

caractéristique égale au huitième de celle du signal d'hor-

loge appliqué à la borne CK O O. Les bornes d'entrée d'interdiction INHN, INHNO, et INHNOO et les bornes d'entrée d'invalidation DIS, DISO et DISOO sont de façon caractéristique maintenues à un niveau haut, c'est-à-dire " 1 y" Ceci permet aux bornes de sortie Q et QN, QO et QNO, et QOO et QNOO de changer d'état sous l'effet de changements d'état dans le signal d'horloge appliqué, en supposant que de tels changements ne sont pas empêchés par des signaux appliqués à d'autres bornes d'entrée Si les bornes d'entrée d'interdiction et/

ou d'invalidation sont maintenues au niveau bas, c'est-à-

dire " O ", aucune borne de sortie ne peut changer d'état.

La borne de sortie COOO de l'étage 1 applique à la borne

d'entrée INHN 1 de l'étage 2 un signal qui autorise ou empê-

che des changements d'état dans les bornes de sortie QI et

QN 1, dans le but d'établir la fréquence des signaux de sor-

tie Ql et QN 1 par rapport à la fréquence du signal d'horlo-

ge La borne de sortie COI de l'étage 2 applique à la borne

d'entrée INHN 2 de l'étage 3 un signal qui autorise ou empê-

che des changements d'état dans les bornes de sortie Q 2 et QN 2 dans le but d'établir la fréquence des signaux de sortie

Q 2 et QN 2 par rapport à la fréquence du signal d'horloge.

On va maintenant considérer la figure 4 qui repré-

sen-te, en fonction du temps T, divers signaux qui sont appli-

qués ou produits sur les diverses bornes des modes de réali-

sation des figures 1, 2 et 3 Ces signaux illustrent l'opé-

ration de comptage de base des divers modes de réalisation.

Au début du fonctionnement, une impulsion de res-

tauration est appliquée de façon caractéristique aux bornes CD, CDO, et CDOO, entre T=tl et t 3 Le signal d'horloge

appliqué aux bornes CK, CKO, et CKOO accomplit une transi-

tion de "O" à " 1 " entre T=t 2 et t 2 + Avec les bornes PD, PDO, PDOO, CI, CIO, CIOO, PE, PEO, et PEOO à "O", et avec les bornes CNI, CNIO, CNIOO, DIS, DISO, DISOO, INHN, INHNO, et INHNOO à "'1 ", tandis que les bornes DAT, DATO, et DATOO sont à " 1 " ou " O ", les bornes Q, QO, QOO, QI, et Q 2 passent ou demeurent à "O" et les bornes QN, QNO, QNOO, QN 1 (signal non représenté) et QN 2 (signal non représenté) passent ou demeurent à " 1 " Comme il est représenté, la fréquence des signaux qui apparaissent sur les bornes Q, QO, et QOO est

la moitié de la fréquence du signal d'horloge qui est appli-

qué sur les bornes CK, CKO, et CKOO Les fréquences des

signaux qui apparaissent sur les bornes Q 1 et Q 2 sont res-

pectivement le quart et le huitième de la fréquence du signal d'horloge qui est appliqué sur les bornes CK, CKO, et CKOO Les signaux qui apparaissent sur les bornes CNOO,

CI Ol, COOO, INHN 1, et CNIOI commandent (bloquent sélecti-

vement) l'étage 2 de la figure 3, de façon que la fréquence du signal de sortie qui apparaît sur les bornes Q 1 et QN 1 soit égale au quart de celle du signal d'horloge qui est appliqué sur la borne CKOO Les signaux qui apparaissent

sur les bornes CN 1, CI 02, CO 1, et INHN 2 commandent (blo-

quent sélectivement) l'étage 3 de la figure 3, de façon que la fréquence des signaux de sortie apparaissant sur les bornes Q 2 et QN 2 soit égale au huitième de la fréquence du signal d'horloge appliqué à la borne CKOO, d'une manière fondamentalement identique à celle des étages de la figure

3, chaque étage ayant la configuration du circuit 120.

On a fabriqué dans le cadre d'un circuit intégré au silicium un circuit de compteur à treize bits, utilisant 13 étages interconnectés, chacun d'eux étant similaire au circuit 120 de la figure 2 On a testé le compteur fabriqué et on a trouvé qu'il fonctionnait correctement Un " 1 " correspond de façon caractéristique à + 5 volts et un "O"

correspond de façon caractéristique à O volt.

On notera que les modes de réalisation décrits ici ne sont destinés qu'à illustrer l'invention et peuvent faire l'objet de diverses modifications Par exemple, on pourrait fabriquer le circuit 120 en utilisant des circuits CMOS, des circuits bipolaires, des circuits PMOS ou

d'autres circuits disponibles On pourrait remplacer la bas-

cule représentée par d'autres types de circuits de mémoire.

De plus, on peut former un compteur ayant n'importe quel nombre de bits désiré en utilisant un nombre de circuits

ou de circuits 10 égal au nombre de bits nécessaire.

Claims (7)

REVENDICATIONS

1 Circuit de compteur comprenant un ensemble d'étages pratiquement identiques interconnectés dans lequel chaque étage, à l'exception possible des premier et dernier étages, comprend un circuit de mémoire ayant une première borne d'entrée, une seconde borne d'entrée d'horloge qui est destinée à être connectée à une source de signaux d'horloge, et une borne de sortie qui est destinée à être placée dans

un état logique déterminé par le circuit de mémoire, carac-

térisé en ce qu'il comprend un circuit de réaction (F) ayant une première borne d'entrée de réaction ( 22) connectée à la borne de sortie du circuit de mémoire (Q), une seconde

borne d'entrée d'interdiction (INHN), et une borne de sor-

tie connectée à la première borne d'entrée ( 48) du circuit de mémoire, et un circuit de report (CC) ayant des première et seconde (CNI) bornes d'entrée et une borne de sortie (CO); et en ce que la première borne d'entrée du circuit de report est connectée à la borne de sortie (Q) du circuit de mémoire et la seconde borne d'entrée (par exemple CNI 02) du circuit de report est connectée à la seconde borne d'entrée d'interdiction (INHN 2) du circuit de réaction et à la borne de sortie (C Ol) du circuit de report d'un étage précédent

(étage 2) (s'il y en a un), et le circuit de report de cha-

que étage est conçu de façon à produire un signal qui inter-

dit sélectivement au circuit de mémoire d'un étage suivant (étage 3)de changer l'état logique de sa borne de sortie,

pour remplir ainsi une fonction de comptage.

2 Circuit selon la revendication 1, caractérisé en ce que, dans chaque étage, le circuit de mémoire est une bascule maître-esclave ayant des première ( 48) et seconde ( 50) bornes d'entrée et des première (QN) et seconde (Q)

bornes de sortie complémentaires, le circuit de report com-

porte des troisième et quatrième (CI) bornes d'entrée et des première (CO) et seconde (CN) bornes de sortie, la

seconde borne de sortie (Q) du circuit de mémoire est con-

nectée à la première borne d'entrée du circuit de report, et la première borne de sortie (QN) du circuit de mémoire est connectée à la troisième borne d'entrée du circuit de report, la première borne de sortie (CO 1) d'un circuit de report est connectée à la seconde borne d'entrée (CNI 02) du circuit de report d'un étage suivant (étage 3) (s'il y en a un), et à la seconde borne d'entrée d'interdiction (INHN 2) du circuit

de réaction du même étage suivant, la seconde borne de sor-

tie (CN 1) de chaque circuit de report est connectée à -la quatrième borne d'entrée (CI 02) du circuit de report d'un étage suivant (étage 3) (s'il y en a un), la seconde borne de sortie (Q) de chaque circuit de mémoire est connectée à la première borne d'entrée de réaction ( 22) du même étage, et chaque circuit de réaction comporte une troisième borne d'entrée de réaction ( 30) qui est connectée à la première

borne de sortie (QN) du circuit de mémoire du même étage.

3 Circuit selon la revendication 2, caractérisé en ce que chaque circuit de réaction comporte une quatrième borne d'entrée d'invalidation (DISOO), les quatrièmes bornes d'entrée d'invalidation de tous les étages étant connectées ensemble, une cinquième borne d'entrée de chargement en

parallèle (PEOO), les cinquièmes bornes d'entrée de charge-

ment en parallèle de tous les étages étant connectées ensemble, et une sixième borne d'entrée de données (DATOO), et chaque circuit de mémoire comporte une troisième borne d'entrée de prépositionnement (PDOO) et une quatrième borne

d'entrée de restauration (CDOO), toutes les troisièmes bor-

nes d'entrée de prépositionnement sont connectées ensemble et toutes les quatrièmes bornes d'entrée de restauration

sont connectées ensemble.

4 Circuit selon la revendication 3, caractérisé en ce que chaque circuit de report comprend une première porte NON-ET à deux bornes d'entrée ( 90) et une première porte NON-OU à deux bornes d'entrée ( 96), et en ce que les première et seconde bornes d'entrée du circuit de report sont respectivement connectées aux première et seconde bornes d'entrée de la première porte NON-ET, la seconde borne de sortie (CN) du circuit de report est connectée à une borne de sortie de la première porte NON-ET, les troisième et quatriè- me bornes d'entrée du circuit de report sont connectées aux première et seconde bornes d'entrée de la première porte NON-OU, et la première borne de sortie (CO) du circuit de report est connectée à une borne de sortie de la première

porte NON-OU.

Circuit selon la revendication 4, caractérisé en ce que chaque circuit de réaction comprend une seconde porte NON-ET à deux bornes d'entrée ( 12), une première porte ET à quatre bornes d'entrée ( 20), une seconde porte ET à trois bornes d'entrée ( 28), une troisième porte ET à deux

bornes d'entrée ( 38), une seconde porte NON-OU à trois bor-

nes d'entrée ( 44) et un premier circuit inverseur à une seu-

le borne d'entrée ( 34) et un second circuit inverseur à une

seule borne d'entrée ( 46) et, dans chaque étage: la premiè-

re borne de sortie (QN) de chaque circuit de mémoire est connectée à une première borne d'entrée ( 22) de la première porte ET, la seconde borne de sortie (Q) du circuit de mémoire est connectée à une troisième borne d'entrée ( 30) de

la seconde porte ET, la quatrième borne d'entrée d'invalida-

tion (DIS) est connectée à une première borne d'entrée ( 14) de la seconde porte NON-ET et à une seconde borne d'entrée

de la première porte ET, la seconde borne d'entrée d'inter-

diction (INHN) est connectée à une troisième borne d'entrée ( 16) de la première porte ET et à une seconde borne d'entrée de la seconde porte NONET, la cinquième borne d'entrée de

chargement en parallèle (PE) est connectée à une borne d'en-

trée ( 36) du premier circuit inverseur ( 34) et à une pre-

mière borne d'entrée de la troisième porte ET, une borne de

sortie ( 24) du premier inverseur est connectée à une quatriè-

me borne d'entrée de la première porte ET et à une seconde borne d'entrée de la seconde porte ET, une borne de sortie ( 18) de la seconde porte NONET est connectée à une première borne d'entrée de la seconde porte ET, une borne de sortie ( 26) de la première porte ET est connectée à une première borne d'entrée de la seconde porte NON-OU ( 44), une borne de

sortie ( 32) de la seconde porte ET est connectée à une secon-

de borne d'entrée de la seconde porte NON-OU, une borne de sortie ( 42) de la troisième porte ET est connectée à une troisième borne d'entrée de la seconde porte NON-OU, une borne de sortie de la seconde porte NON-OU est connectée à une première borne d'entrée du second circuit inverseur ( 46) et à la première borne d'entrée ( 48) du circuit de mémoire, et une borne de sortie du second circuit inverseur est connectée à la seconde borne d'entrée ( 50) du circuit de

mémoire.

6 Circuit selon la revendication 4, caractérisé en ce que chaque circuit de report comprend des premier (Q 26) et second (Q 28) dispositifs de charge, et des premier (Q 82), second (Q 84), troisième (Q 86) et quatrième (Q 88) transistors à effet de champ, ayant chacun des bornes de drain,de source et de grille, et en ce que les bornes de drain des premier et second transistors sont connectées à une première borne du premier dispositif de charge et à la première borne de sortie du circuit de report (COO), le drain du troisième transistor est connecté à une borne du second dispositif de charge et à la seconde borne de sortie (CNO) du circuit de report, le drain du troisième transistor

est connecté à la source du quatrième transistor, la premiè-

re borne de sortie (QNO) du circuit de mémoire est connectée à la borne de grille du premier transistor, et la seconde borne de sortie (QO) du circuit de mémoire est connectée à

la borne de grille du troisième transistor.

7 Circuit selon la revendication 6, caractérisé en ce que chaque circuit de réaction comprend des troisième (Ql O), quatrième (Q 12), cinquième (Q 14) et sixième (Q 16) i 8 dispositifs de charge, et des cinquième (Q 34), sixième (Q 30), septième (Q 32), huitième (Q 40), neuvième (Q 36), dixième

(Q 38), onzième (Q 44), douzième (Q 46), treizième (Q 48) quator-

zième (Q 42),quinzième (Q 50) et seizième (Q 5 S)J transistors à effet de champ ayant chacun des bornes de drain, de source

et de grille, et en ce que les bornes de grille des cinquiè-

me et quinzième transistors sont connectées à la cinquième borne d'entrée de chargement en parallèle (PEO), les bornes

de grille des sixième et douzième transistors sont connec-

tées à la seconde borne d'entrée d'interdiction (INHNO), les bornes de grille des septième et treizième transistors sont connectées à la quatrième borne d'entrée d'invalidation

(DISO), la borne de grille du neuvième transistor est con-

nectée à la première borne de sortie (QNO) du circuit de

mémoire, la borne de grille du onzième transistor est con-

nectée à la seconde borne de sortie (QO) du circuit de

mémoire, une première borne du troisième dispositif de char-

ge est connectée à la borne de grille du dixième transistor et à la borne de drain du sixième transistor, la borne de source du sixième transistor est connectée à la borne de

drain du septième transistor, une première borne du quatriè-

me dispositif de charge est connectée à la borne de drain du cinquième transistor et à la borne de grille du huitième transistor, une première borne du cinquième dispositif de charge est connectée aux bornes de drain des huitième et quatorzième transistors, à la grille du seizième transistor et à la première borne d'entrée ( 152) du circuit de mémoire, la source du huitième transistor est connectée aux bornes de

drain des neuvième et onzième transistors, la borne de sour-

ce du neuvième transistor est connectée à la borne de drain du dixième transistor, la borne de grille du quatorzième transistor est connectée à la sixième borne d'entrée de données (DATO), la borne de source du quatorzième transistor est connectée à la borne de drain du quinzième transistor, et une première borne du sixième dispositif de charge est connectée à la borne de drain du seizième-transistor et à

une seconde borne d'entrée ( 156) du circuit de mémoire.

8 Circuit selon la revendication 7, caractérisé en ce que chacun des dispositifs de charge est un transistor à effet de champ à grille isolée, à canal N et à mode de

déplétion, dont les bornes de grille et de source sont con-

nectées ensemble et sont connectées à la première borne du dispositif, et chacun des transistors est un transistor à

effet de champ à grille isolée, à canal N et à mode d'enri-

chissement.