FR2520136A1 - Circuit brouilleur parallele a autosynchronisation - Google Patents
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Abstract
L'INVENTION CONCERNE UN CIRCUIT COUPLANT PLUSIEURS VOIES DE TRANSMISSION DE DONNEES T1 A T4 A UNE VOIE COMMUNE A TRANSMISSION PLUS RAPIDE A. POUR LE BROUILLAGE DES VOIES DE TRANSMISSION T1 A T4, CE CIRCUIT COMPREND UN JEU DE BASCULES SEQUENTIELLES A1 A A7 FOURNISSANT DES SIGNAUX LOGIQUES DE TYPE PSEUDO-ALEATOIRE P1 A P4 COMBINES AUX DONNEES TRANSMISES AVANT MULTIPLEXAGE. L'INVENTION S'APPLIQUE AUX TRANSMISSIONS DE DONNEES.
Description
Il existe déjà un dispositif connu sous l'appellation de "Circuit
brouilleur parallèle à autosynchronisation" (représenté sous le repère 3 de la Fig 1) aux entrées duquel sont couplées quatre voies qui véhiculent respectivement les données tributaires T 1, T 2, T 3, T 4 (à une fréquence de 141 Mbits/s) et dont les quatre sorties sont reliées à un multiplexeur 1 piloté à 565 M Hz par un oscillateur ou horloge 2 (auquel est associé un diviseur de fréquence repéré en 2 a et dont le but est de commander le dispositif 3 à 141 M Hz); ainsi en sortie A du multiplexeur 1 les données Tl, T 2, T 3, T 4 sont-elles effectivement brouillées et envoyées sur la ligne de
transmission à une fréquence de 565 Mbits/s.
Le dispositif 3 susmentionné est cependant affecté de défauts connus que l'on peut récapituler comme suit: 1) les erreurs en ligne sont triplées; 2) il est nécessaire de prévoir des circuits logiques de commande supplémentaires afin de réduire l'éventuelle
obtention de longues séries récurrentes d'états zgro.
Dans le but de supprimer les défauts susmentionnés aux alinéas ( 1) et ( 2), il est fait usage du
système 4 prouvê appelé Circuit Brouilleur à Réinitialisa-
tion (qui est recommandé par les administ-rations française et allemande) représernté par la figure 2 sous formei svnoptique. A la figure 2 a, le circuit brouilleur réel, schématisé en 4, est en fait une source de séquences pseudo-ailatoires; cette source, ou générateur, consiste en sept blocs séquentiels identiques (ou bascules) AI, A 2, A 3, A 4, AS, A 6, A 7, portant chacun les indications D, Q, CK, PR, qui désignent respectivement l'entrée, la sortie, l'entrée de signaux d'horloge (provenant du diviseur 2 a qui fournit des impulsions d'horloge à une fréquence proche de 141 M Il Z)
et l'entrée de forçage.
Les sorties Q 1, Q 2, Q 3, Q 4, Q 5, Q 6 sont reliées directement aux entrées respectives D des bascules A 2, A 3, A 4, A 5, A 6, A 7, tandis que les sorties Q 6, Q 7 des bascules A 6, A 7 sont couplées à un circuit OU-exclusif 5 dont la
sortie est reliée à l'entrée D de la bascule Ai.
Les données tributaires Ti, T 2, T 3, T 4 sont appliquées aux circuits logiques ET 6, 7, 8, 9 conjointement avec le signal de synchronisation S (voir figure 2 a). Les sorties des circuits ET susmentionnés sont reliées aux circuits logiques OU exclusifs correspondants 16, 17, 18, 19 auxquels sont connectées les sorties respectives Q 2, Qi, Q 7, Q 5 des bascules A 2, Ai, A 7, AS Les sorties c, d, e, f des circuits 16, 17, 18, 19 sont reliées aux entrées correspondantes du multiplexeur 1 Plus précisément, le multiplexeur 1 susmentionné délivre à sa sortie A les données présentes à ses entrées, et ce sous le contrôle d'un circuit logique 10 et conformément à la table de vérité Hi de la figure 2 b; il est important de remarquer que l'entrée "a" du circuit logique 10 est reliée à la sortie Q de la première des deux bascules lla qui forment le diviseur de fréquence 2 a, l'autre entrée "b" du même circuit logique 10 étant couplée à la sortie d'un circuit ET 12 dont les deux entrées reçoivent respectivement le signal de synchronisation S et le signal provenant de la
sortie Q de la deuxième bascule llb du diviseur 2 a.
La table de vérité de la figure 2 b permet de
déduire facilement le fonctionnement du circuit décrit ci-
dessus et illustré par la fi,lure 2 a.
Plus précisément, la première colonne de la dite table indique les temps élémentaires 7 analysés par les signaux d'horloge provenant du diviseur 2 a; de la deuxième à la huitième colonne sont mentionnés les niveaux logiques des sorties Qi, Q 2, Q 3, Q 4, Q 5, Q 6, Q 7; La neuvième colonne indique les niveaux logiques du signal de forçage PR; la dixième colonne énumère les niveaux logiques du signal de synchronisation S; de la onzième à la quatorzième colonne sont illustrés les signaux Gi, G 2, G 3, G 4 engendrés par la source 4 et destinés au brouillage, et enfin de la quinzième à la dix-huitième colonne sont donnés les niveaux logiques des signaux fournis à la sortie A du multiplexeur 1 de façon séquentielle dans ce même ordre (de la quinzième à la
dix-huitière colonne).
Au temps élémentaire zéro (première colonne) le signal de forçage et le signal S sont à l'état O les sorties des bascules A 1 et A 7 sont à l'état 1, en d'autres termes, les niveaux logiques des entrées c, d sont présents à la sortie A ainsi qu'on peut le déduire de la table Hl. Aux deuxième et troisième impulsions d'horloge (le signal de forçage étant à l'état 1), le signal S est à nouveau à l'état 0, et donc la sortie A reçoit de façon séquentielle les niveaux logiques présents aux entrées c, d; ainsi, trois impulsions d'horloge suffisent pour former à la sortie A le mot de formatage F (fig 2 b, table H 2) qui,
on le sait, correspond à: " 111110100000 ".
A la quatrième impulsion d'horloge, le signal S est à l'état n" 1 ", et les quatre sorties Q 2, Q 1, Q 7, Q 5 des bascules A 2, Al, A 7, AS sont donc utilisées pour brouiller les signaux tributaires T 1, T 2, T 3, T 4 (pour cette opération, voir le contenu des quatrième ligne et suivantes
de la quinzième à la dix-huitième colonne de la table H 2).
Outre la suppression des inconvénients susmentionnés aux alinéas ( 1) et ( 2), le dispositif
illustré par la figure 2 a présente le grand avantage d'en-
aendrer le mot de formatage F développé en clair lors de
sa réinitialisation.
Mais en contrepartie, ledit circuit brouilleur à réinitialisation est affecté d'un défaut important De fait, dans la présente configuration, les signaux Ti, T 2, T 3, T 4 sont du type périodique et lorsque T 1 = T 2 = T 3 = T 4 = 0, le signal multiplexé (en sortie A) ne représente pas une succession pseudo-aléatoire de période 27 1, mais plutôt une séquence de caractère approximativement aléatoire, ce qui est pratiquement inacceptable puisqu'alors il serait nécessaire que les séquences soient aussi
aléatoires que possible.
L'objet de la présente invention est donc de
prévoir un dispositif générateur de séquences pseudo-
aléatoires d'éléments binaires, conçu de telle manière qu'à sa sortie soit généré un signal multiplexé consistant en une séquence pseudo- aléatoire de période 27 1 même en présence de signaux tributaires T 1, T 2, T 3, T 4 de niveau logique O et
contenant le mot de formatage de type " 111110100000 ".
Selon un des aspects de la présente invention, cet objet est réalisé par un dispositif générateur de séquences pseudo-aléatoires d'éléments binaires comprenant sept bascules logiques séquentielles commandées de façon synchrone par un signal de fréquence prédéterminée, chaque bascule engendrant
en sortie le niveau logique de l'entrée correspondante confor-
mément à chaque impulsion dudit signal, et engendrant en sor-
tie un niveau logique prédéterminé lorsque celui-ci est pré-
sent sur une des entrées de la bascule tel qu'il est véhiculé par une ligne de forçage (en position zéro), les sorties des première, deuxième, troisième, quatrième, cinquième, et sixième bascules étant couplées respectivement aux entrées des deuxième, troisième, quatrième, cinquième, sixième et septième bascules, et les sorties des sixième et septième bascules étant couplées aux entrées correspondantes d'un circuit OU exclusif dont la sortie est reliée à l'entrée de la première bascule Le dispositif susmentionné est associé à un circuit logique de couplage de quatre lignes discrètes véhiculant des informations codées en binaire à une fréquence égale à la fréquence dudit signal à une ligne de transmission des signaux codés en binaire avant une fréquence égale à
quatre fois la fréquence unitaire, le circuit logique susmen-
tionné étant du type comprenant quatre circuits logiques ET à deux entrées, dont les premières entrées sont respectivement reliées aux quatre lignes de transmission et dont les deuxièmes entrées sont connectées à une ligne transportant le signal de synchronisation et quatre circuits logiques OU exclusifs, comprenant au minimum chacun deux entrées, et respectivement un premier, deuxième, troisième et quatrième circuits OU exclusifs, dont les premières entrées sont reliées aux sorties correspondantes des circuits ET susmentionnés et dont les
deuxièmes entrées sont reliées au dispositif précité Un mul-
tiplexeur comporte quatre entrées auxquelles sont reliées les sorties correspondantes-des premier, deuxième, troisième et quatrième circuits OU exclusifs décrits ci-dessus et une sortie connectée à la ligne de transmission Le dispositif susmentionné est caractdrisé ar le faitu'il comprend: un cinquième circuit OU exclusif comprenant trois entrées reliées respectivement aux sorties des première, quatrième et sixième bascules sdquentielles et dont la sortie est connectée à la deuxième entrée du premier circuit OU exclusif prdcité, un sixième circuit OU exclusif dont l'entrée est reliée à la sortie de la sixième bascule séquentielle précitée et dont la sortie est reliée à la deuxième entree diu deuxième circuit OU exclusif décrit ci-dessus; un septième circuit OU exclusif comprenant trois entrées reliées respectivement aux
sorties des deuxi Jme, quatrième et cinquième bascules séquen-
tielles susmentionnées et dont la sortie est connectie à la deuxième entrée dudit troisième circuit logique OU exclusif; un huitième circuit logique OUI exclusif comprenant deux
entrées reliées aux sorties respectives des deuxime et cin-
quième bascules S 4 quentielles susmentionnées et dont la sortie est reliée à la deuxiène entrée dudit quatrième circuit
OU exclusif; le disposi Li iusmentionné dant en Sou-tre carac-
téris _r le fait ue laite ligne de fta e:e$conn'ecte une trcisième entrce dud lt quatrième circu it O ex usif, et tellee par aillersv au en dres &e =o' e N 'Uit ï
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cules sgquentielles p:4 cï%(es insi qu a t & for-
çage en position zé-ro es autres bascules sqlnt-ieles sus-
mentionndes. L'invention sera mieux comprise à la lecture de
la description détaillée qui va suivre, faite à titre d'exem-
ple non limitatif, en se reportant aux figures annexées,
parmi lesquelles:-
la figure 1 représente le diagramme synoptique d'un dispo-
sitif connu brièvement décrit ci-dessus et conçu pour pro-
duire des séquences pseudo-aléatoires d'éléments binaires; la figure 2 a représente également sous forme de diagramme synoptique, un autre dispositif connu qui est également décrit brièvement ci-dessus, et conçu pour produire des séquences pseudo-alêatoires, la figure 2 b donnant les tables de vérité des bascules logiques néccessaires à la compréhension du fonctionnement du dispositif illustré par la figure 2 a;
la figure 3 représente le diagramme synoptique du dispo-
sitif selon la présente invention; et la figure 4 donne les tables de vérité nécessaires à la
compréhension des circuits logiques principaux de la figure 3.
Il apparait clairement à la lecture de la figure 3 que les circuits logiques repérés 1, 2, 4, 2 a, 11 a, 11 b, 10, 6, 7, 8, 9, 16, 17, 18, 19 sont identiques aux circuits
portant les mêmes références à la figure 2 a.
La ligne de forçage 30 (figure 3) est reliée aux entrées de forçage sur 1 (SET) des bascules séquentielles A 1, A 3, A 4, A 6, A 7 et aux entrées de forçage sur O (RESET)
des bascules A 2, A 5 -
Selon la présente invention, entre les circuits logiques OU exclusifs 16, 17, 18, 19 (respectivement dénommés premier, deuxième, troisième et quatrième circuits OU exclusifs) et la source ou générateur 4, sont disposes quatre circuits logiques OU exclusifs 20, 21, 22, 23 (respectivement dénommés les cinquième, sixième, septième et huitième circuits OU exclusifs) qui sont reliés ainsi que le
montrent la Fig 3 et la description ci-après.
Le circuit OU exclusif 20 comprend trois entrées reliées aux sorties QI, Q 4, Q 6 des bascules Al, A 4, A 6 tandis que la sortie correspondante est reliée à la deuxième entrée du circuit 16 (la première entrée de ce
circuit est reliée à la sortie du circuit logique ET 6).
L'entrée du circuit OU exclusif 21 est reliée à la sortie Q 6 (bascule A 6) tandis que la sortie correspondante est reliée à la deuxième entrée du circuit 17 (la première entrée de ce circuit est connectée à la sortie
du circuit logique ET 7).
Le circuit OU exclusif 22 comprend trois entrées connectées respectivement aux sorties Q 2, Q 4, Q 5 (bascules A 2, A 4, AS) tandis que la sortie correspondante est reliée à la deuxième entrée du circuit 18 (la première entrée de ce
circuit est reliée à la sortie du circuit logique ET 8).
Le circuit OU exclusif 23 comprend deux entrées reliées respectivement aux sorties Q 5, Q 2 (bascules A 5, A 2), la sortie correspondante étant reliée à la troisième entrée du circuit 19 (la première entrée de ce circuit est reliée à la sortie du circuit logique ET 9 et sa deuxième entrée
est connectée à la ligne de forçage sur O (RESET) 30).
L'examen des tables de vérité K 1, K 2, K 3 (Fig4)
se rapportant respectivement aux bascules séquentielles A 7 -
A 1, aux circuits logiques ET et aux circuits logiques OU exclusifs et l'étude des raccordements réciproques des divers circuits logiques susmentionnés permettent de comprendre le mode de fonctionnement du dispositif selon la présente invention, dont la table de vérité K 4 est illustrée
par la Fig 4.
La première colonne de la dite table 4 indique le temps élémentaire d'horloge T analyse par le diviseur 2 a (fonctionnant à une fréquence proche de 141 M Hz); la deuxième colonne présente les niveaux logiques S/R présents sur la ligne de forçage 30; la troisième colonne comprend les niveaux logiques du signal de synchronisation S; de la quatrième à la dixième colonne sont indiqués les niveaux logiques des sorties Q 7, 6, 5, 4, 3, 2, 1; de la onzième à la quatorzième colonne sont mentionnés les niveaux logiques des sorties respectives P 1, P 2, r-, P 4 des circuits Ot U exclusifs 20, 21, 22, 23; de la quinziême à la dix-huitième colonne figurent les niveaux logiques des entrées c, d, e, f du multiplexeur 1 Au temps t O de l'horloge (première colonne de la table K 4), S et S/R sont à l'état 0, les sorties Pi, P 2, P 3, P 4 sont à l'état 1, et l'horloge démarre; dans la configuration décrite ci-dessus,
les entrées c, d, e, f, sont toutes à l'état 1.
Plus précisément, au temps tl de l'horloge et alors que S et S/R sont à l'état 0, le couplage particulier des circuits OU exclusifs 20, 21, 22, 23 avec la source 4 place les sorties P 1, P 2, P 3, P 4 respectivement aux états 1, 0, 1, 0, ces niveaux logiques étant également présents aux
entrées correspondantes c, d, e, f.
Au temps t 2 de l'horloge (S étant à nouveau à l'état 0), S/R passe à l'état 1; le couplage particulier susmentionné des circuits OU exclusifs 20, 21, 22, 23 avec la source 4 place les sorties Pi, P 2, P 3, P 4 respectivement aux niveaux logiques O, 0,, 1 tandis que les entrées c, d, e, f passent aux états 0, 0, 0, O: il est important de remarquer que le quatrième bit présent à l'entrée f ne correspond pas au niveau logique 1 de la sortie P 4, car l'état 1 de la ligne 30 est également présent à la deuxième
entrée du circuit OU exclusif 19.
Les trois séries de quatre bits précitées contiennent à l'entrée A du multiplexeur 1 le mot de
formatage qui, on le sait, est " 111110100000 ".
Au temps t 3 de l'horloje, le niveau logique S/R = 1 présent au temps t 2 définit une combinaison prédéterminée des niveaux logiques des sorties Q 7, 6, 5, 4, 3, 2, 1 (voir la quatrième ligne de la table K 4) qui, en synchronisation avec le fait que S/R est à l'état O et S est à l'état 1, initialise le brouillage des signaux T 1, T 2, T 3, T 4 (à cette fin, voir les entrées c, d, e, f, dont les états figurent à
la quatrième ligne précitée).
En résumé, l'approche technique selon la présente invention (c'est-à-dire l'incorporation des circuits OU
exclusifs 20, 21, 22, 23 et le couplage particulier de ceux-
ci avec les sorties des bascules A 7 à Ai) donne la possibilité d'obtenir un signai multiplex 4 (en sortie A du multiplexeur 1) dont la fréquence est proche de 565 M Hz et comprenant une séquence pseudo-aléatoire de période 2 ' 1
lorsque T 1 = T 2 = T 3 = T 4 = 0.
Enfin, le couplage de la ligne de forçage 30 avec une entrée du circuit OU exclusif 19, ainsi que le raccordement particulier de cette ligne aux entrées de
forçage sur 1 (SET} et de forçage sur O (RESET) des bascu-
les séquentielles A 7 et A 1, permet d'obtenir le mot de
formatage développé en clair.
Il reste bien évident que la description qui
précède n'a été faite qu'à titre d'exemple non limitatif et que d'autres variantes peuvent être envisagées sans
sortir pour autant du cadre de l'invention.
Claims (1)
- REVENDICATIONDispositif conçu pour engendrer des séquences pseudo-aléatoires d'éléments binaires, du type comprenant sept bascules séquentieiles identiques commandées de façon synchrone par un slgnal de f quence prédéterminé, chacune d'elles fournissant systé tiquement en sortie l nliveau logique de l'entrée corresudante ccnforme Lent à chaque impulsion formant le signal susmentionné et produisant en sortie un niveau logique prédéterminé lorsque celui-ci est présent à une ontréc de 1 adite bascule, tel qu'il e 7st véhiculé par une ligne de forçage, les sorties des premières, deuxieme, troisitme, quatrième, cinquime et sixième bascules étant respectivement reliées aux entrées des deuxième, troisième, quatrième, cinquième, sixième et septième bascules, et les sorties desdites sixième et septième bascules étant connectées aux entrées correspondantes d'un circuit logique OU exclusif dont la sortie est relive à l'entrée de la première bascule, le dispositif susmentionné étant associé à un système logique reliant quatre lignes discr Aètes véhiculant des informations codées en binaire dont la fréquence est égale à celle duditsignal, a àne ligne de trans misionr des signaux codés en binai-de ayant une fréquence quadrurle de la plmière, ledit système logique étant du type comprenant quatre circuits logiques ET à deux entrees dont les premières entrées sont reliées aux quatre lignes correspondantes et dont les deuxilmes entréessont connectées à une ligne délivrant le signal de synchro-nisation, quatre circuits logiques OU exclusifs comprenant au moins deux entrées, et respectivement un premier, deuxième, troisième et quatrième circuit OU exclusif dont les premières entrées sont reliées aux sorties correspondantes des circuits ET précités et dont les deuxièmes entrées sont connectées au dispositif décrit ci-dessus, un multiplexeur comprenant quatre entrées auxquelles sont reliées les sorties correspondantes desdits premier, deuxième, troisième et quatrième circuits OUexclusifs et dont la sortie est reliée à la ligne de trans-mission; le dispositif susmentionné étant caractérisé par le fait qu'il comprend: un cinquième circuit logique OU exclusif ( 20) comportant trois entrées reliées aux sorties respectives Q 1, Q 4, Q 6 des bascules A 1, A 4, A 6 et dont la sortie est reliée à la deuxième entrée dudit premier circuit OU exclusif ( 16), un sixième circuit logique ( 21), l'entrée de ce dernierétant reliée à la sortie Q 6 de la sixième bascule séquentiel-le précitée A 6 et sa sortie à la deuxième entrée dudit deu-xième circuit OU exclusif ( 17), un septième circuit logiqueOU exclusif ( 22) comportant trois entrées reliées respective-ment aux sorties Q 2, Q 4, Q 5 des deuxième, quatrième et cin-quième bascules séquentielles A 2, A 4, A 5 et dont la sortie est reliée à la deuxième entrée dudit troisième circuit OU exclusif ( 18), un huitième circuit logique OU exclusif { 23) comportant deux entrées reliées aux sorties respectives Q 2, Q 5 des deuxième et cinquième bascules séquentielles précitées A 2 et A 5 et dont la sortie est reliée à la deuxième entrée dudit quatrième circuit OU exclusif ( 19), ladite ligne de forçage ( 30) étant en outre reliée à la troisième entrée du quatrième circuit OU exclusif précité ( 19), ainsi qu'auxentrées de forçage sur 1 (SET) des première, troisième, qua-trième, sixième et septième bascules séquentielles A 1, A 3, A 4, A 6, A 7 précitées et aux entrées forçage sur O (RESET) desbascules séquentilles restantes A 2, AS.
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