CH660102A5

CH660102A5 - Einrichtung zur erzeugung von pseudozufalls-bitfolgen.

Info

Publication number: CH660102A5
Application number: CH171/83A
Authority: CH
Inventors: Maurizio Pioli
Original assignee: Int Standard Electric Corp
Priority date: 1982-01-15
Filing date: 1983-01-13
Publication date: 1987-03-13
Also published as: JPS58170144A; AU9154782A; FR2520136B1; ES8402437A1; AU557654B2; IT1153414B; IT8219147A0; GB2117149B; FR2520136A1; JPH0220021B2; GB2117149A; GB8301090D0; ES519024A0

Description

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PATENTANSPRUCH Einrichtung zur Erzeugung von Pseudozufalls-Bitfolgen einer Verwürfelungsschaltung (4) mit sieben aufeinanderfolgenden logischen Blöcken (A1-A7), die synchron mit einem Signal vorbestimmter Frequenz angesteuert werden und die je an ihrem Ausgang den logischen Pegel des zugehörigen Eingangs annehmen, wobei das Eingangssignal über eine Setz/Rückstell-Leitung (30) angelegt wird, wobei ferner der Ausgang des ersten, zweiten, dritten, vierten, fünften, sechsten Blocks je mit dem Eingang des zweiten, dritten, vierten, fünften, sechsten, siebenten Blocks verbunden ist und die Ausgänge des sechsten und siebenten Blocks mit den Eingängen eines EXKLUSIV-ODER-Tores (5) verbunden sind, dessen Ausgang mit dem Eingang des ersten Blocks (AI) verbunden ist, wobei ferner eine logische Schaltung vorhanden ist, um vier diskrete Leitungen (T1-T4), welche eine binär codierte Information mit einer Frequenz gleich der genannten Frequenz führen, an eine Leitung zur Übertragung von binären Codesignalen mit einer Frequenz, welche etwa viermal grösser ist als die genannte Frequenz, anzulegen, welche Logikschaltung vier UND-Tore (6-9) mit zwei Eingängen aufweist, deren erste Eingänge je mit einer der genannten vier Leitungen gekoppelt sind, und deren zweite Eingänge ein Synchronisiersignal von einer Leitung (S) erhalten, ferner vier Torschaltungen (16-19) mit mindestens zwei Eingängen, deren erster Eingang je mit einem Ausgang eines der genannten UND-Tore (6-9) und deren zweiter Eingang je mit einem der Ausgänge (G1-G3) der genannten Verwürfelungsschaltung (4) verbunden ist, und wobei endlich ein Multiplexer (1) mit vier Eingängen vorhanden ist, welche je mit dem Ausgang der ersten, zweiten, dritten bzw. vierten Torschaltung (16-19) gekoppelt sind und dessen Ausgang (A) mit einer Übertragungsleitung verbunden ist, dadurch gekennzeichnet, dass eine fünfte Torschaltung (20) mit drei Eingängen vorgesehen ist, die je mit einem der Ausgänge (Ql, Q4, Q6) des genannten ersten, vierten und sechsten Blocks (AI, A4, A6) verbunden sind und deren Ausgang mit dem zweiten Eingang der ersten Torschaltung (16) verbunden ist, weiter eine sechste Torschaltung (21), deren Eingang mit dem Ausgang (Q6) des sechsten Blocks (A6) und deren Ausgang mit dem zweiten Eingang der zweiten Torschaltung (17) verbunden ist, weiter eine siebte Torschaltung (22) mit drei Eingängen, die je mit einem Ausgang (Q2, Q4, Q5) des zweiten, vierten und fünften Blocks (A2, A4, A5) und deren Ausgang mit dem zweiten Eingang der dritten Torschaltung (18) verbunden ist, weiter eine achte Torschaltung (23) mit zwei Eingängen, die mit je einem Ausgang (Q2, Q5) des zweiten und fünften Blocks (A2, A5) und deren Ausgang mit dem zweiten Eingang der vierten Torschaltung (19) verbunden ist, weiter dadurch gekennzeichnet, dass die Setz/Rückstell-Leitung (30) mit einem dritten Eingang der vierten Torschaltung (19) und weiter mit den Setz-Eingängen (S) des ersten, dritten, vierten, sechsten und siebenten Blocks (AI, A3, A4, A6, A7) sowie mit den Rückstelleingängen (R) der verbleibenden zwei Blöcke (A2, A5) verbunden ist.

Die vorliegende Erfindung betrifft eine Einrichtung zur Erzeugung von Pseudozufalls-Bitfolgen gemäss dem Oberbegriff des einzigen Anspruchs.

Eine bekannte Einrichtung dieser Art ist in Fig. 1 gezeigt. Diese Einrichtung weist einen selbstsynchronisierenden Parallel-Verwürfler 3 auf, an dessen Eingänge vier Leitungen angeschlossen sind, welche Daten Tl, T2, T3, T4 mit einer Frequenz von 141 Mbit/s anliefern, und dessen vier Ausgänge mit einem Multiplexer 1 verbunden sind, der durch einen Taktoszillator 2 mit einer Frequenz von 565 MHz getaktet wird. Mit dem Taktoszillator 2 ist ein Frequenzteiler 2a verbunden, um eine Taktfrequenz von ungefähr 141 MHz für den Verwürfler zu erzeugen. Am Ausgang A des Multiplexers 1 sind die Daten TI, T2, T3, T4 verwürfelt und werden mit einer Frequenz von 565 Mbit/s an eine Übertragungsleitung angelegt.

Die Verwürfelungsschaltung 3 der Einrichtung nach Fig. 1 hat jedoch zwei bekannte Nachteile, nämlich

1) Leitungsfehler werden mit drei multipliziert;

2) es ist zusätzliche Steuerlogik notwendig, um die Möglichkeit zu reduzieren, dass lange wiederkehrende Folgen von ein-anderfolgenden Bits mit dem logischen Pegel «0» auftreten.

Um die unter 1) und 2) erwähnten Nachteile zu überwinden, wird der bekannte und z.B. von den deutschen und französischen Fernmeldeverwaltungen empfohlene rückstellende Verwürfler verwendet, dessen Blockschema in Fig. 2 gezeigt ist.

In Fig. 2a ist die eigentliche Verwürfelungsschaltung mit 4 bezeichnet und ist tatsächlich eine Quelle einer Pseudozufalls-Bitfolge. Diese Quelle oder dieser Generator besteht aus sieben gleichen, aufeinanderfolgenden Blöcken oder Flipflops Al, A2, A3, A4, A5, A6 und A7, dabei werden mit D, Q, Ck, PR der Eingang, der Ausgang, der Takteingang, welcher von Teiler 2a Taktimpulse mit einer Frequenz von ungefähr 141 MHz erhält, und der Setzeingang bezeichnet.

Die Ausgänge Ql, Q2, Q3, Q4, Q5 und Q6 sind direkt mit den D-Eingängen der Blöcke A2, A3, A4, A5, A6, AI verbunden, während die Ausgänge Q6 und Q7 der Blöcke A6 und A7 mit einem EXKLUSIV-ODER-Tor 5 verbunden sind, dessen Ausgang mit dem D-Eingang des Blocks AI verbunden ist.

Die Daten Tl, T2, T3, T4 gelangen zusammen mit dem Synchronisiersignal S an UND-Tore 6, 7, 8, 9. Die Ausgänge dieser UND-Tore sind je mit einem Eingang von Torschaltungen 16, 17, 18, 19 verbunden, deren zweite Eingänge mit den Ausgängen Q2, Ql, Q7, Q5 der Blöcke A2, AI, A7, A5 verbunden sind. Die Ausgänge c, d, e, f der Tore 16, 17, 18, 19 sind mit entsprechenden Eingängen des Multiplexers 1 verbunden.

Der Multiplexer 1 liefert an seinem Ausgang A die an seinen Eingängen anliegenden Daten, und zwar unter Steuerung einer Logikschaltung 10 und entsprechend der Wahrheitstabelle Hl von Fig. 2b. Es ist zu bemerken, dass der Eingang a der Logikschaltung 10 mit dem Ausgang Q des ersten von zwei Flipflops IIa verbunden ist, welche zusammen den Frequenzteiler 2a bilden, während der Eingang b der Logikschaltung 10 mit dem Ausgang eines UND-Tores 12 verbunden ist, an dessen beiden Eingängen das Synchronisationssignal S und das vom Q-Aus-gang des zweiten Flipflops IIa des Teilers 2a erhaltene Ausgangssignal anliegt.

Die Arbeitsweise der Schaltung nach Fig. 2a kann leicht der Wahrheitstabelle H2 von Fig. 2b entnommen werden.

In dieser Tabelle gibt die erste Kolonne die Elementarzeiten t an, die durch die durch den Teiler 2a gelieferten Taktsignale bestimmt sind. Die Kolonnen 2-8 geben die logischen Pegel der Ausgänge Q1-Q7 an, die neunte Kolonne gibt den Logikpegel des Setzsignals PR an, die zehnte Kolonne den logischen Pegel des Synchronisationssignals S, die Kolonnen 11 bis 14, die Signale Gl, G2, G3, G4 der Quelle 4, die für die Verwürfelung verwendet werden, und endlich geben die Kolonnen 15-18 die logischen Pegel der Signale an, die in dieser Reihenfolge, d.h. von der fünfzehnten zur achtzehnten Kolonne, am Ausgang A des Multiplexers 1 erscheinen.

Zur Elementarzeit 0 ist das Setzsignal auf «0» und das Signal S ist ebenfalls auf «0». Die Ausgänge der Blöcke A1-A7 sind «1», d.h. am Ausgang A sind die Logikpegel der Eingänge c, d vorhanden, wie aus der Tabelle Hl entnommen werden kann.

Beim zweiten und dritten Taktimpuls ist das Setzsignal auf «1», während das Signal S auf «0» ist, wodurch die an den Eingängen c, d vorhandenen logischen Pegel sequentiell an den Ausgang A angelegt werden. Durch die drei Taktimpulse er5

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scheint am Ausgang A das Rahmensynchronwort F (Fig. 2b, Tabelle H2), welches bekanntlich 11 1 110100000 ist.

Beim vierten Taktimpuls ist das Signal S auf «1», wodurch alle vier Ausgänge Q2, Ql, Q7, Q5 der Blöcke A2, Al, Al, A5 zur Durchführung der Verwürfelung der Datensignale TI, T2, T3, T4 verwendet werden, was aus Tabelle H2 ab der vierten Zeile in den Kolonnen 15-18 entnommen werden kann. Die in Fig. 2a gezeigte Einrichtung hat neben der Überwindung der Nachteile 1) und 2), welche die Einrichtung nach Fig. 1 aufweist, den grossen Vorteil, dass sie durch die Rückstellung das Rahmensynchronwort F in Klartext erzeugt.

Dennoch hat diese bekannte rückstellende Verwürfelungsschaltung einen grossen Nachteil. Wenn die Signale Tl, T2, T3, T4 periodisch sind, insbesondere wenn Tl =T2 = T3 = T4 = «0» ist, stellt das Multiplexsignal am Ausgang A keine Pseudozu-falls-Bitfolge mit einer Periode 27-l dar, sondern eine Folge mit einer nur angenäherten Zufälligkeit, was sehr nachteilig ist, da auch in diesen Fällen eine Folge erhalten werden sollte, die so zufällig als möglich ist.

Es ist nun Aufgabe der vorliegenden Erfindung, eine Einrichtung zur Erzeugung von Pseudozufalls-Bitfolgen der oben angegebenen Art vorzusehen, die so ausgelegt ist, dass an ihrem Ausgang ein Multiplexsignal erscheint, das aus einer Pseudozu-falls-Bitfolge mit einer Periode von 27-l erscheint, und zwar auch im Fall, wenn die Datensignale Tl, T2, T3, T4 gleichzeitig den logischen Pegel «0» haben, wobei das Rahmensynchronwort 111110100000 in Klartext erscheinen soll.

Gelöst wird diese Aufgabe durch die im Kennzeichen des einzigen Anspruchs genannten Merkmale.

Ein Ausführungsbeispiel der Erfindung wird nun anhand der Zeichnung näher erläutert.

In der Zeichnung zeigt:

die Fig. 1 das Blockschema einer bekannten und bereits kurz beschriebenen Einrichtung zur Erzeugung von Pseudozu-falls-Bitfolgen;

die Fig. 2a das Blockschema einer weiteren bekannten und bereits beschriebenen Einrichtung zur Erzeugung von Pseudo-zufalls-Bitfolgen;

die Fig. 2b die Wahrheitstabellen der logischen Blöcke der Einrichtung gemäss Fig. 2a;

die Fig. 3 das Blockschema einer erfindungsgemässen Einrichtung zur Erzeugung von Pseudozufalls-Bitfolgen; und die Fig. 4 die Wahrheitstabellen für die bedeutsamsten Blöcke der Einrichtung nach Fig. 3.

Aus dem Vergleich von Fig. 2a und Fig. 3 ist leicht ersichtlich, dass die mit 1, 2, 4, 2a, IIa, IIb, 10, 6, 7, 8, 9, 16, 17, 18, 19 bezeichneten logischen Blöcke in beiden Figuren gleich sind und daher auch die gleichen Bezugszeichen tragen.

Die Setz/Rückstell-Leitung 30 von Fig. 3 ist mit den Setzeingängen der Blöcke AI, A3, A4, A6, AI und mit den Rück-stell-Eingängen der Blöcke A2, A5 verbunden.

Gemäss der vorliegenden Erfindung sind zwischen den vier Torschaltungen 16, 17, 18, 19 und dem Generator 4 vier weitere Torschaltungen 20, 21, 22, 23 angeordnet, welche in der in Fig. 3 gezeigten Art angeschlossen sind und nachfolgend näher beschrieben werden.

Die fünfte Torschaltung 20 weist drei Eingänge auf, die mit den Ausgängen Ql, Q4, Q6 der Blöcke AI, A4, A6 verbunden sind, während ihr Ausgang mit dem zweiten Eingang der ersten Torschaltung 16 verbunden ist, deren erster Eingang mit dem Ausgang des UND-Tores 6 verbunden ist.

Die sechste Torschaltung 21 hat einen einzigen variablen Eingang, der mit dem Ausgang Q6 von Block A6 gekoppelt ist, während ihr Ausgang mit dem zweiten Eingang der zweiten Torschaltung 17 verbunden ist, deren erster Eingang mit dem Ausgang des UND-Tores 7 verbunden ist.

Die siebte Torschaltung 22 weist drei Eingänge auf, die mit den Ausgängen Q2, Q4, Q5 der Blöcke A2, A4, A5 verbunden sind, während ihr Ausgang mit dem zweiten Eingang der dritten Torschaltung 18 verbunden ist, mit deren erstem Eingang der Ausgang des UND-Tores 8 verbunden ist. Die achte Torschaltung 23 weist zwei mit den Ausgängen Q5, Q2 der Blöcke A5, A2 verbundene Eingänge auf, während ihr Ausgang mit dem dritten Eingang der dritten Torschaltung 19 verbunden ist. Der erste Eingang dieser Torschaltung ist mit dem Ausgang des UND-Tores 9 und ihr zweiter Eingang ist mit der Setz/Rückstell-Leitung 30 verbunden.

Aus den Wahrheitstabellen Kl, K2, K3 von Fig. 4, welche zu den Blöcken A7-A1, zu den UND-Toren 6-9 und zu den Torschaltungen 16-23 gehören, und aus der Betrachtung der Verbindungen dieser verschiedenen Logikblöcke untereinander kann die Arbeitsweise der vorliegenden Einrichtung ersehen werden, deren Wahrheitstabelle unter K4 von Fig. 4 angegeben ist.

Die Torschaltungen 16-23 können mit EXKLUSIV-ODER-Toren realisiert werden. Die Grundform eines solchen Tores und die zugehörige Wahrheitstabelle sind in Fig. 4 bei der Tabelle K3 gezeigt. Um die in Tabelle K4 geforderte Verknüpfung zu erhalten, werden pro Torschaltung zwei in Kaskade geschaltete EXKLUSIV-ODER-Tore benötigt, wobei der Ausgang des ersten Tores mit einem der Eingänge des zweiten Tores verbunden ist. Der zweite Eingang des zweiten Tores ist bei den Torschaltungen 19, 20, 23 der dritte variable Eingang, während er bei den Torschaltungen 16-18 und 23 mit zwei variablen Eingängen dauernd den einen logischen Pegel, z.B. «0» erhält. Bei der Torschaltung 21 mit nur einem variablen Eingang sind der zweite Eingang des ersten Tores und der zweite Eingang des zweiten Tores dauernd mit dem andern logischen Pegel, z.B. «1» verbunden. In Fig. 3 sind nur jene Eingänge der Torschaltungen eingezeichnet, die ein variables Signal erhalten.

Die Torschaltungen mit zwei Eingängen Hessen sich natürlich auch je durch ein einziges EXKLUSIV-ODER-Tor realisieren und jene mit nur einem Eingang durch zwei Inverter in Serie. Da die vorliegende Einrichtung mit recht hoher Bitfrequenz betrieben wird, ist es jedoch von Vorteil, für alle Signalwege die gleiche Anzahl hintereinandergeschalteter Tore zu haben, um gleiche Signallaufzeiten zu erhalten. Dazu können handelsübliche integrierte Schaltungen mit jeweils vier EXKLUSIV-ODER-Toren verwendet werden, z.B. Serie MC 14.. oder MCA 12.. von Motorola.

In der ersten Kolonne der Tabelle K4 ist die durch den mit ungefähr 141 MHz arbeitender Teiler 2a erzeugte Elementartaktzeit t angegeben, die zweite Kolonne zeigt die logischen Pegel des auf der Setz/Rückstell-Leitung 30 vorhandenen Signals, in der dritten Kolonne ist der logische Pegel des Synchronisationssignals S gezeigt, die Kolonnen 4-10 geben die logischen Pegel der Ausgänge Q7-Q1 an, die Kolonnen 11 bis 14 geben die logischen Pegel der Ausgänge PI, P2, P3, P4 der Torschaltungen 20, 21, 22, 23 an und die Kolonnen 15-18 geben die logischen Pegel der Eingänge c, d, e, f des Multiplexers 1 an. Zur Zeit t = 0 ist S auf «0» und S/R auf «0», die Ausgänge PI, P2, P3, P4 sind auf dem Pegel «0» und damit ist der Nullpunkt der Taktung eingestellt. In der erwähnten Situation haben die Eingänge c, d, e, f alle den Pegel «1».

Die Verbindungen der Torschaltungen 20, 21, 22, 23 mit der Quelle 4 bewirken, dass zur Zeit t = 1, bei welcher S und S/R je auf «0» sind, die Ausgänge PI, P2, P3, P4 auf den Pegeln «1010» sind, welche Pegel gleichzeitig an den Eingängen c, d, e, f vorhanden sind.

Zur Zeit t = 2, bei welcher S immer noch auf «0» ist, S/R jedoch auf «1» geht, bewirkt das oben erwähnte Anschlussschema der Torschaltungen 20, 21, 22, 23 an die Quelle 4, dass die Ausgänge PI, P2, P3, P4 auf den logischen Pegeln «0001»

sind, während die Eingänge c, d, e, f je auf dem logischen Pegel «0» sind, also auf «0000». Es ist zu bemerken, dass das vierte Bit am Eingang f nicht mit dem Pegel « 1 » von Ausgang

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P4 übereinstimmt, weil am zweiten Eingang Torschaltung 19 auf Leitung 30 der Pegel «1» vorhanden ist.

Die drei Sequenzen von vier Bits ergeben am Ausgang A des Multiplexers 1 das Rahmensynchronisierwort, welches bekanntlich «111110100000» ist.

Der logische Pegel «1» von S/R zur Zeit t = 2 definiert für die Zeit t = 3 des Taktes eine vorbestimmte Kombination von logischen Pegeln an den Ausgängen Q7, 6, 5, 4, 3, 2, 1 (siehe Zeile 4 von Tabelle K4), welche Kombination zusammen mit der Tatsache, dass S/R auf «0» und S auf «1» ist, den Verwür-felungsvorgang für die Signale Tl, T2, T3, T4 startet (siehe Eingänge c, d, e, f von Zeile 4).

Durch die Einführung der Torschaltungen 20, 21, 22, 23 und durch das besondere Verbindungsschema dieser Tore mit den Ausgängen der Blöcke A7-A1, wird ermöglicht, dass am Ausgang A des Multiplexers 1 ein Multiplexsignal mit einer Fre-5 quenz von ungefähr 565 MHz erhalten wird, das auch für den Fall, dass Tl =T2 = T3 = T4 = «0» ist, eine Pseudozufalls-Bitfolge mit einer Periode von 27-l ermöglicht.

Endlich ermöglicht die Kopplung der Setz/Rückstell-Leitung 30 mit einem Eingang der Torschaltung 19 und das Verbin-lo dungsschema dieser Leitung mit den Setz/bzw. Rückstelleingängen der Blöcke A7-A1, dass das Rahmensynchronwort in Klartext erhalten wird.

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4 Blätter Zeichnungen