FR2462022A1 - Procede de diffusion localisee d'or dans une plaquette semi-conductrice et composants semi-conducteurs obtenus - Google Patents
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Abstract
LA PRESENTE INVENTION CONCERNE UN PROCEDE DE DIFFUSION LOCALISEE D'OR DANS UNE PLAQUETTE SEMI-CONDUCTRICE EN UTILISANT LE VERRE DE PASSIVATION COMME ECRAN DE DIFFUSION POUR CETTE IMPURETE. SELON CE PROCEDE, UNE COUCHE DE VERRE EST UNIFORMEMENT FORMEE SUR LA SURFACE D'UNE PLAQUETTE SEMI-CONDUCTRICE 1, 2 PUIS OUVERTE EN DES FENETRES 5 DANS LESQUELLES ON SOUHAITE EFFECTUER UNE DIFFUSION LOCALISEE D'OR. ENSUITE, UN ALLIAGE D'OR 10 EST FORME PUIS EST AMENE A DIFFUSER DANS LA PLAQUETTE PAR CHAUFFAGE. APRES CELA LA COUCHE DE GLASSIVATION 4 N'EST MAINTENUE QU'AUX EMPLACEMENTS OU ELLE EST UTILE POUR REMPLIR SON ROLE DE PASSIVATION. APPLICATION A LA FABRICATION DE COMPOSANTS SEMI-CONDUCTEURS DE PUISSANCE TELS QUE DES THYRISTORS A CONDUCTION INVERSE, DES TRIACS, ETC.
Description
La présente invention concerne un procédé de diffusion localisée d'un métal tel que de l'or, du platine ou analogue dans une plaquette semiconductrice et les dispositifs obtenus par ce procédé.
Dans de nombreux dispositifs à semiconducteurs, tels que, par exemple, des triacs ou des thyristors à conduction inverse, on souhaite effectuer des diffusions localisées d'or, de platine ou analogue pour réduire la durée de vie des porteurs en certains emplacements sélectionnés de la structure d'un composants semiconducteur. On traitera ci-après uniquement de l'or mais ceci s'appliquera au cas d'autres métaux équivalents tel le platine.
Dans l'art antérieur, il était très difficle de fabriquer en pratique de tels dispositifs semiconducteurs dans le cas des dispositifs glassivés. Ceci semble résulter du fait que l'on envisageait d'employer pour effectuer des diffusions d'or localisées dans des dispositifs passivés par glassivation l'une ou l'autre des deux techniques suivantes
La première consiste à effectuer ces diffusions d'or avant la formation de la glassivation. En ce cas, les températures usuelles de frittage du verre étant supérieures à 8500C, et devant être aussi élevées que possible si l'on souhaite obtenir des couches suffisamment étanches, l'or continue de diffuser très rapidement à de telles températures à l'intérieur du semiconducteur et ainsi la diffusion d'or est affectée par l'opération de frittage et ne se trouve plus nettement localisée aux emplacements ou on le souhaite.
La première consiste à effectuer ces diffusions d'or avant la formation de la glassivation. En ce cas, les températures usuelles de frittage du verre étant supérieures à 8500C, et devant être aussi élevées que possible si l'on souhaite obtenir des couches suffisamment étanches, l'or continue de diffuser très rapidement à de telles températures à l'intérieur du semiconducteur et ainsi la diffusion d'or est affectée par l'opération de frittage et ne se trouve plus nettement localisée aux emplacements ou on le souhaite.
La deuxième consiste, après avoir formé des couches de glassivation aux endroits souhaités pour assurer une passivation satisfaisante, à masquer les emplacements où l'on souhaite ne pas effectuer la diffusion d'or par des couches de masquage classique déposées à basse température telles que de la silice pyrolytique.Il en résulte une augmentation importante des phases de fabrication et, en conséquence, les fabricants de composants semiconducteurs ont cherché à réduire les étapes supplémentaires nécessaires à la diffusion d'or localisée
Un objet de la présente invention est de prévoir un procédé pour former des zones de diffusion d'or localisées à l'intérieur d'une plaquette semiconductrice destinée à fournir des composants glassivés, ce nouveau procédé étant plus simple, plus fiable que les procédés de l'art antérieur, et ne faisant pas appel à une procédure technologique différente de celle couramment utilisée pour l'élaboration de composants glassivés.
Un objet de la présente invention est de prévoir un procédé pour former des zones de diffusion d'or localisées à l'intérieur d'une plaquette semiconductrice destinée à fournir des composants glassivés, ce nouveau procédé étant plus simple, plus fiable que les procédés de l'art antérieur, et ne faisant pas appel à une procédure technologique différente de celle couramment utilisée pour l'élaboration de composants glassivés.
Pour atteindre cet objet, le procédé selon la présente invention comprend, après les diverses étapes de formation de couches et de zones semiconductrices dans la plaquette, les étapes suivantes
- déposer initialement une couche de verre de passivation sur toute la plaquette en n'y ménageant ensuite des fenêtres qu'aux seuls emplacements où l'on souhaite effectuer la diffusion d'or;
- déposer une couche d'or uniforme sur la plaquette;
- chauffer au dessus de la température d'eutectique
Au-Si pour provoquer un alliage entre l'or et les zones superficielles semiconductrices apparentes (par exemple 4500C);
- enlever par attaque chimique la couche d'or résiduelle en excès;
- chauffer pour faire diffuser l'or à partir des zones alliées localisées.Des températures supérieures à 8400C sont alors utilisées et ne nuisent pas à la qualité de la passivation des jonctions;
- enlever localement une partie de la couche de verre dans les emplacements où l'on souhaite métalliser ultérieurement la surface de la plaquette pour la prise des contacts.
- déposer initialement une couche de verre de passivation sur toute la plaquette en n'y ménageant ensuite des fenêtres qu'aux seuls emplacements où l'on souhaite effectuer la diffusion d'or;
- déposer une couche d'or uniforme sur la plaquette;
- chauffer au dessus de la température d'eutectique
Au-Si pour provoquer un alliage entre l'or et les zones superficielles semiconductrices apparentes (par exemple 4500C);
- enlever par attaque chimique la couche d'or résiduelle en excès;
- chauffer pour faire diffuser l'or à partir des zones alliées localisées.Des températures supérieures à 8400C sont alors utilisées et ne nuisent pas à la qualité de la passivation des jonctions;
- enlever localement une partie de la couche de verre dans les emplacements où l'on souhaite métalliser ultérieurement la surface de la plaquette pour la prise des contacts.
Les divers objets, caractéristiques et avantages de la présente invention seront exposés de façon détaillée dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles
Les figures 1A, 1B et 1C représentent diverses étapes du procédé selon la présente invention;
Les figures 2 et 3 représentent des composants semiconducteurs comprenant des diffusions localisées obtenues selon le procédé de la présente invention.
Les figures 1A, 1B et 1C représentent diverses étapes du procédé selon la présente invention;
Les figures 2 et 3 représentent des composants semiconducteurs comprenant des diffusions localisées obtenues selon le procédé de la présente invention.
Il convient de souligner que les diverses figures sont fortement schématiques et qu'elles ne sont en aucun cas tracées à l'échelle. Pour les diverses dimensions de couches et profondeurs de sillons, on se référera aux divers ouvrages technologiques bien connus dans le domaine de la fabrication des composants semiconducteurs.
La figure 1A représente très schématiquement une partie d'un composant semiconducteur comprenant une couche principale centrale 1 revêtue d'une couche semiconductrice 2, du type de conductivité opposé, par exemple de type P si la couche 1 est de type N. On a représenté un dispositif de type mesa dans lequel la jonction entre les couches 1 et 2 débouche sur un sillon latéral 3 entourant chaque composant semiconducteur individuel.
Comme cela est bien connu dans la technique, l'un des procédés les plus couramment utilisés pour passiver l'affleurement de jonction au niveau du sillon 3 avant découpe de la plaquette en composants semiconducteurs élémentaires consiste à déposer une couche de verre. On parlera alors de composants glassivés. De façon générale, la glassivation est indispensable seulement dans les zones correspondant aux sillons etéventuellement à d'autres affleurements de jonction. Dans les procédés classiques, après dépôt et frittage de la couche de verte, on grave directement la couche de verre au droit des surfaces destinées aux prises de contact et des métallisations sont formées sur la plaquette semiconductrice aux emplacements souhaités.
Selon la présente invention, comme cela est représenté en figure lA, on dépose uniformément une couche de verre 4 qui est frittée puis ouverte aux seuls emplacements 5 souhaités pour la diffusion d'or localisée. Après cela, on procède au dépôt uniforme sur la plaquette d'une couche d'or 6, par exemple par évaporation sous vide. Ainsi, cette couche d'or 6 repose sur la couche de verre 4 sauf aux emplacements des fenêtres 5 où elle repose directement sur le semi-conducteur de la plaquette. Après cela, comme le montre la figure 1B, on procède à un échauffement de la plaquette pour former une zone d'alliage 10 entre l'or et la plaquette directement sousjacente dans les emplacements des fenêtres 5. La couche d'or en excès sur le verre et sur les zones d'ouverture est ensuite enlevée par attaque chimique, par exemple à l'eau régale, cette opération n'affectant pas les couches alliées 10. On a représenté dans la figure 1B la profondeur de la zone alliée 10 comme sensiblement inférieure à la profondeur de la couche semiconductrice 2.
Ceci correspond à un ordre de grandeur d'un cas réel mais n'est pas toujours nécessaire en pratique.
La figure 1C illustre l'étape de fabrication suivante, dans laquelle on procède d'abord à une deuxième étape d1échauf- fement pour faire diffuser l'or 10 dans le substrat 1 de la plaquette semiconductrice et fournir une zone 11 dopée à l'or. Après cette étape, on pourra à nouveau ouvrir des fenêtre, telles que celles désignées par les références 12 et 13 en figure 1C dans la couche de verre 4 et procéder à des métallisations dans ces fenêtres. Selon que l'on souhaite ou non métalliser la partie supérieure de la zone dans laquelle a été effectuée la diffusion d'or, cette partie supérieure correspondant à la fenêtre 5 de la figure 1A sera protégée par une couche isolante.Le plus souvent, la zone correspondant à la fenêtre 5 peut être métallisée sans inconvénient, ce qui simplifie la procédure.
On a représenté en figures lA, 1B et 1C uniquement la face supérieure d'une plaquette semiconductrice. Bien entendu, avec le procédé selon la présente invention, on pourra procéder simultanément à des diffusions localisées d'or à partir des faces supérieure et inférieure. Il sera notamment possible de prévoir une fenêtre dans la couche de verre sur la face inférieure en regard de la fenêtre 5 sur la -face supérieure, et de procéder à l'étape thermique de diffusion d'or jusqu'à ce que les diffusions se rejoignent. C'est avec des procédés de ce type que l'on fabriquera des dispositifs tels que ceux illustrés en-figures 2 et 3.
L'invention pourra notamment s'appliquer à l'obtention d'un thyristor glassivé dans lequel la zone d'amorçage initial est moins désensibilisés que le reste de la zone de conduction.
La figure 2 représente un autre exemple d'application de la présente invention. On y reconnait, très schématiquement, un dispositif semiconducteur du type thyristor à conduction inverse.
Sur la partie gauche de la structure, on retrouve des couches alternées NPNP constituant un thyristor et sur la partie droite de la figure uniquement des couches N+NP constituant une diode dont le sens de conduction est le sens inverse de celui du thyristor.
La figure 3 représente une autre application de la présente invention à un dispositif du type triac comprenant 2 thyristors NPNP en antiparallèle (dans cette figure les structures de gâchette n'ont pas été représentées pas plus d'ailleurs que dans la figure 2). On retrouve en figures 1 et 2 une région 11 dopée à l'or localisée entre ce que l'on peut appeler les éléments individuels de chacun des deux dispositifs considérés, c'est-à-dire entre le thyristor et la diode dans le cas de la figure 2 et entre les deux thyristors élémentaires constituant le triac dans le cas de la figure 3. La prévision de telles zones diffusées à l'or permet de réduire fortement la durée de vie des porteurs entre les deux dispositifs individuels et ainsi d'éviter le transfert parasite de charge de l'un à l'autre, ce qui permet d'améliorer le comportement en commutation de ces dispositfs, notamment lors de l'inversion de polarité des tensions appliquées.
Avec le procédé selon la présente invention et pour des plaquettes semiconductrices d'une épaisseur de l'ordre de 200 microns, on a pu former des zones barrières à diffusion d'or d'une largeur de l'ordre de 200 microns.
Claims (5)
1. Procédé de diffusion localisée d'or dans une plaquette semiconductrice glassivee caractérisé en ce qu'il comprend les étapes suivantes, après les diverses étapes de formation de couches et de zones semiconductrices dans la plaquette
- déposer une couche de verre de passivation sur la plaquette en y ménageant d'abord des fenêtres aux seuls emplacements ou l'on souhaite effectuer la diffusion d'or;
- déposer une couche d'or uniforme;
- chauffer pour provoquer un alliage entre l'or et les zones superficielles semiconductrices apparentes;
- enlever par attaque la couche d'or résiduelle en excès;
- chauffer pour faire diffuser l'or à partir des zones alliées; et
- enlever ensuite par gravure la couche de verre dans les emplacements où l'on souhaite métalliser la surface de la plaquette pour la prise des contacts électriques.
2. Procédé selon la revendication 1 caractérisé en ce qu'il comprend en outre l'étape consistant à protéger par une couche de silice la surface apparente de la zone dans laquelle la diffusion d'or a été effectuée pour éviter sa métallisation.
3. Application du procédé selon la revendication 1 à l'obtention d'un thyristor à conduction inverse équivalent au montage en antiparallèle d'un thyristor et d'une diode,caractérisé en ce qu'une zone correspondant sensiblement à la frontière entre le thyristor et la diode est munie d'une diffusion à l'or localisée.
4. Application du procédé selon la revendication 1 à la fabrication d'un triac constitué de deux thyristors en antiparallèle, caractérisé en ce qu'une zone de la plaquette semi-conductrice correspondant à la frontière entre les deux thyristors élémentaires est soumise à une diffusion d'or localisée.
5. Application de procédé selon la revendication 1 à l'obtention d'un thyristor glassivé dans lequel la zone d'amorçage initial est moins désensibilisée que le reste de la zone de conduction.
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1088958A (en) * | 1963-09-23 | 1967-10-25 | Ass Elect Ind | Improvements relating to the treatment of semi-conductor materials |
| CH474156A (de) * | 1964-12-16 | 1969-06-15 | Philips Nv | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| DE1939905A1 (de) * | 1968-08-02 | 1970-02-05 | Tokyo Shibaura Electric Co | Verfahren zur Herstellung von Halbleitern |
| DE1943537A1 (de) * | 1968-08-30 | 1970-03-05 | Westinghouse Brake & Signal | Halbleitervorrichtung |
| US3585463A (en) * | 1968-11-25 | 1971-06-15 | Gen Telephone & Elect | Complementary enhancement-type mos transistors |
| DE2128304A1 (de) * | 1970-06-08 | 1971-12-16 | Hitachi Ltd | Halbleiterbauelement |
| GB1327204A (en) * | 1972-01-24 | 1973-08-15 | Ass Elect Ind | Semiconductor devices |
-
1979
- 1979-07-24 FR FR7919086A patent/FR2462022A1/fr active Granted
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1088958A (en) * | 1963-09-23 | 1967-10-25 | Ass Elect Ind | Improvements relating to the treatment of semi-conductor materials |
| CH474156A (de) * | 1964-12-16 | 1969-06-15 | Philips Nv | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| DE1939905A1 (de) * | 1968-08-02 | 1970-02-05 | Tokyo Shibaura Electric Co | Verfahren zur Herstellung von Halbleitern |
| DE1943537A1 (de) * | 1968-08-30 | 1970-03-05 | Westinghouse Brake & Signal | Halbleitervorrichtung |
| US3585463A (en) * | 1968-11-25 | 1971-06-15 | Gen Telephone & Elect | Complementary enhancement-type mos transistors |
| DE2128304A1 (de) * | 1970-06-08 | 1971-12-16 | Hitachi Ltd | Halbleiterbauelement |
| GB1327204A (en) * | 1972-01-24 | 1973-08-15 | Ass Elect Ind | Semiconductor devices |
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| ST | Notification of lapse |