FI94699C - Method and circuit arrangement for generating a higher hierarchical level signal in a synchronous digital communication system - Google Patents
Method and circuit arrangement for generating a higher hierarchical level signal in a synchronous digital communication system Download PDFInfo
- Publication number
- FI94699C FI94699C FI934543A FI934543A FI94699C FI 94699 C FI94699 C FI 94699C FI 934543 A FI934543 A FI 934543A FI 934543 A FI934543 A FI 934543A FI 94699 C FI94699 C FI 94699C
- Authority
- FI
- Finland
- Prior art keywords
- circuit
- signal
- chain
- circuits
- channels
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 12
- 230000001360 synchronised effect Effects 0.000 title claims description 6
- 238000004891 communication Methods 0.000 title claims description 5
- 239000000872 buffer Substances 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 102100040577 Dermatan-sulfate epimerase-like protein Human genes 0.000 description 1
- 101000816741 Homo sapiens Dermatan-sulfate epimerase-like protein Proteins 0.000 description 1
- 240000008881 Oenanthe javanica Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Time-Division Multiplex Systems (AREA)
Description
- 94699- 94699
Menetelmä ja piirijärjestely ylemmän hierarkiatason signaalin muodostamiseksi synkronisessa digitaalisessa tietoliikennejärjestelmässä.A method and circuit arrangement for generating a higher hierarchical level signal in a synchronous digital communication system.
55
Keksinnön kohteena on oheisen patenttivaatimuksen l johdanto-osan mukainen menetelmä ja oheisen patenttivaatimuksen 3 johdanto-osan mukainen piirijärjestely ylemmän hierarkiatason signaalin muodostamiseksi synkronisessa 10 digitaalisessa tietoliikennejärjestelmässä. Keksinnön mu kainen ratkaisu on tarkoitettu käytettäväksi erityisesti SDH-järjestelmään kuuluvissa laitteissa, mutta keksintö on yhtä hyvin sovellettavissa myös vastaavassa amerikkalaisessa SONET-järjestelmässä tai missä tahansa muussa vas-15 taavassa järjestelmässä, jossa kehysrakenne muodostuu ennalta määrätystä määrästä vakiopituisia tavuja.The invention relates to a method according to the preamble of appended claim 1 and a circuit arrangement according to the preamble of appended claim 3 for generating a higher hierarchical level signal in a synchronous digital communication system. The solution according to the invention is intended to be used in particular in devices belonging to the SDH system, but the invention is equally applicable to a corresponding American SONET system or any other similar system in which the frame structure consists of a predetermined number of constant length bytes.
Synkronisissa digitaalisissa järjestelmissä, kuten SDH-järjestelmässä, muodostetaan ylemmän hierarkiatason signaali yhdistämällä alemman hierarkiatason signaaleja 20 aikajakoisesti. Ylemmän hierarkiatason signaalin sisältö vaihtelee sen mukaan, miltä tasolta ja miten sitä on ruvettu rakentamaan. STM-l-signaaliin voi siten sisältyä esim. 3 TU-3-signaalia tai 21 TU-2-signaalia tai 63 TU-12-signaalia. Tässä esityksessä käytetään esimerkkinä viimek-25 si mainittua tapausta, jossa yksi ylemmän hierarkiatason signaali, STM-l-signaali, sisältää 63 kappaletta TU-12-signaaleja.In synchronous digital systems, such as the SDH system, a higher hierarchy level signal is generated by combining lower hierarchy level signals 20 in a time division manner. The content of the higher hierarchy level signal varies depending on what level and how it has been built. The STM-1 signal can thus include e.g. 3 TU-3 signals or 21 TU-2 signals or 63 TU-12 signals. In this presentation, the latter case is used as an example, where one upper hierarchy level signal, the STM-1 signal, contains 63 TU-12 signals.
Ylemmän hierarkiatason signaalin sisältäessä useita alemman hierarkiatason signaaleja on alemman tason sig-30 naalit mapitettu ylemmän tason kehykseen käyttäen lomitusta siten, että kustakin alemman tason signaalista on • ensin otettu peräkkäin ensimmäiset tavut, sen jälkeen toiset tavut, jne. Näin ollen, STM-l-signaalin sisältäessä esim. edellä mainitut 63 kappaletta TU-12-signaaleja, 35 sijaitsevat nämä STM-l-kehyksessä siten, että ensin tulee • · - 94699 2 ensimmäisen TU-12-signaalin ensimmäinen tavu, sen jälkeen toisen TU-12-signaalin ensimmäinen tavu, jne. Viimeisen eli 63. TU-12-signaalin ensimmäisen tavun jälkeen tulee jälleen ensimmäisen TU-12-signaalin toinen tavu, jne. STM-5 1-kehyksen yhdelle riville (jonka pituus on 270 tavua) tulee jokaisesta TU-12-signaalista neljä tavua ja koko kehykseen 4x9=36 tavua. Yhden kokonaisen TU-12-kehyksen pituus on 500 με, joten se jakautuu perustapauksessa neljään peräkkäiseen STM-1-kehykseen.When a higher hierarchy level signal includes a plurality of lower hierarchy level signals, the lower level sig-30 signals are mapped to the upper level frame using interleaving so that each lower level signal is • first bytes first, then second bytes, etc. Thus, STM-1 when the signal contains e.g. the above-mentioned 63 TU-12 signals, these 35 are located in the STM-1 frame so that first the first byte of the first TU-12 signal becomes • · - 94699 byte, etc. After the last byte of the 63rd TU-12 signal, the second byte of the first TU-12 signal comes again, etc. One line of the STM-5 1 frame (270 bytes in length) comes from each TU-12 four bytes from the signal and 4x9 = 36 bytes for the whole frame. The length of one complete TU-12 frame is 500 με, so it is basically divided into four consecutive STM-1 frames.
10 Edellä lyhyesti kuvattuja kehysrakenteita sekä itse SDH-järjestelmää kuvataan tarkemmin esim. suomalaisessa patenttihakemuksessa Fl-922657 sekä siinä mainituissa viitejulkaisuissa, joihin viitataan tarkemman kuvauksen suhteen.10 The frame structures briefly described above and the SDH system itself are described in more detail, for example, in Finnish patent application Fl-922657 and in the reference publications mentioned therein, to which reference is made for a more detailed description.
15 Eräs yleinen tapa yhdistää useita signaaleja samalle linjalle ylemmän hierarkiatason signaalin muodostamiseksi on kuvattu oheisessa kuviossa 1. Tässä tapauksessa hoidetaan yhdistäminen erillisellä piirillä tai piirikortilla, jolle muodostetun multiplekserin 11 sisäänmenoihin tuodaan 20 kaikki alemman tason signaalit, toisin sanoen, käyttäen edellä mainittua esimerkkiä, 63 kappaletta TU-12-signaale-ja. Ohjausyksikössä 12 muodostetaan kehyssynkronointisig-naalin FSYNC ja kellosignaalin CLK avulla ohjaus multiplekserin valintasisäänmenoon. Ohjaussana ilmoittaa, mikä 25 sisäänmenosignaaleista valitaan kulloinkin multiplekserin ulostuloon.15 A general way of combining several signals on the same line to form a higher hierarchy level signal is illustrated in Figure 1 below. In this case, the connection is performed by a separate circuit or circuit board to which all lower level signals are applied to the inputs of the multiplexer 11, i.e. using the above example. TU-12 signals and. In the control unit 12, a control to the selection input of the multiplexer is established by means of the frame synchronization signal FSYNC and the clock signal CLK. The control word indicates which of the 25 input signals is currently selected for the output of the multiplexer.
Tällaisen ratkaisun puutteena on se, että yhdistäminen joudutaan tekemään yhdellä (isolla) piirillä, joka esim. rikkoutuessaan estää kaikkien signaalien läpimenon.The disadvantage of such a solution is that the connection has to be done with one (large) circuit, which, for example, if it breaks, prevents the passage of all signals.
30 Toinen yleinen menetelmä on toteuttaa multiplek- sointi ASIC-piirien (Application Specific Integrated Cir-' cuit, asiakaskohtainen piiri) ja kolmitilapuskurien avul la. Tätä vaihtoehtoa on kuvattu oheisessa kuviossa 2. Ylemmän hierarkiatason signaali, esim. STM-l-signaali, 35 muodostetaan dataväylälle DBUS (joka on muodostettu esim.30 Another common method is to implement multiplexing using ASICs (Application Specific Integrated Circuits) and three-state buffers. This option is illustrated in Figure 2 below. A higher hierarchy level signal, e.g. an STM-1 signal, is generated on the data bus DBUS (formed e.g.
- 94699 3 laitteen äitikortille), jota väylää ohjataan keskenään samanlaisten rinnakkaisten piirikorttien 21 avulla. Kullakin piirikortilla on yksi tai useampia ASIC-piirejä 22, joista jokainen muodostaa väylälle muodostettavaan ylemmän hie-5 rarkiatason signaaliin yhden alemman hierarkiatason signaalin (kanavan). Kukin ASIC-piiri ohjaa väylää (kellosignaalin CLK ohjaamana) kehyssynkronointisignaaliin FSYNC nähden omalla vuorollaan oman kolmitilapuskurinsa 23 avulla. Tämän ratkaisun etuna on se, että yksittäinen piiri-10 kortti voidaan ottaa pois laitteesta häiritsemättä väylän liikennettä (vain kyseistä korttia vastaavien aikavälien liikenne jää pois). Koska jokainen kanava vaatii kuitenkin oman kolmitilapuskurinsa, tulee käytännön toteutukseen hyvin paljon johtimia, esim. 63 kanavan tapauksessa 63x8 15 piirikorteilta uloslähtevää johdinta (tavun pituuden ollessa 8 bittiä). Tämän ratkaisun toinen epäkohta on se, että se kuluttaa paljon tehoa. Piirikortilta lähtevien johtimien vähentämiseksi voidaan kortilla muodostettavat signaalit multipleksoida ennen niiden kytkemistä väylälle, 20 kuten on esitetty oheisessa kuviossa 3. Tässä tapauksessa on siis kaikilla samalla piirikortilla 21 olevilla ASIC-piireillä oma multiplekserinsä 31, joka multipleksoi kaikki kortilla muodostettavat kanavat ulostuloväylän 32 kautta yhteiselle väylälle DBUS. Kunkin piirikortin multiplek-25 seri ohjaa yhteistä väylää DBUS kehyssynkronointisignaaliin FSYNC nähden omalla vuorollaan kolmitilapuskurinsa 33 avulla.- 94699 3 to the motherboard of the device), the bus of which is controlled by means of identical parallel circuit boards 21. Each circuit board has one or more ASICs 22, each of which forms one lower hierarchy level signal (channel) for the upper hierarchy level signal to be generated on the bus. Each ASIC circuit controls the bus (controlled by the clock signal CLK) with respect to the frame synchronization signal FSYNC in its own turn by means of its own three-state buffer 23. The advantage of this solution is that a single circuit-10 card can be removed from the device without disturbing the bus traffic (only the traffic of the time slots corresponding to that card is excluded). However, since each channel requires its own three-state buffer, a large number of conductors come into practice, e.g. in the case of 63 channels 63x8 15 conductors leaving the circuit boards (with a byte length of 8 bits). Another disadvantage of this solution is that it consumes a lot of power. In order to reduce the wires leaving the circuit board, the signals generated by the card can be multiplexed before they are connected to the bus 20, as shown in Figure 3 below. . The multiplek-25 Seri of each circuit board controls the common bus with respect to the DBUS frame synchronization signal FSYNC in its own turn by means of its three-state buffer 33.
Tämän ratkaisun eräs epäkohta on se, että multiplek-seripiiri ja kolmitilapuskuri vievät paljon tilaa jokai-30 sella piirikortilla. Koska käytännössä myös halutaan parantaa laitteiston toimintavarmuutta muodostamalla se useista rinnakkaisista piirikorteista, kasvattaa se edelleen pinta-alan tarvetta multiplekserien lukumäärän kasvaessa.One disadvantage of this solution is that the multiplexer circuit and the three-mode buffer take up a lot of space on each circuit board. Since in practice it is also desired to improve the reliability of the equipment by forming it from several parallel circuit boards, it further increases the space requirement as the number of multiplexers increases.
35 Piirikortilla 21 oleva multiplekseri voidaan toteut- 94699 4 k taa myös sisäisen väylän avulla, samaan tapaan kuin multi-plekseritoiminta toteutettiin kuvion 2 suoritusmuodossa ulkoisen väylän avulla. Kuviossa 4 on esitetty tällaista vaihtoehtoa, jossa piirikortille 21 on muodostettu sisäi-5 nen väylä 41, jota kukin kortilla oleva ASIC-piiri ohjaa kehyssynkronointisignaaliin FSYNC nähden omalla vuorollaan. Tässä tapauksessa on jokaiseen ASIC-piiriin muodostettu kolmitilapuskuri 42, jonka avulla ASIC-piiri ohjaa sisäistä väylää 41. Kullakin piirikortilla on yksi yhtei-10 nen kolmitilapuskuri 43, jonka kautta sisäinen väylä 41 ohjaa kaikille korteille yhteistä ulkoista väylää DBUS.The multiplexer on the circuit board 21 can also be implemented by means of an internal bus, in the same way that the multiplexer operation was implemented in the embodiment of Fig. 2 by means of an external bus. Fig. 4 shows such an alternative, in which an internal bus 41 is formed on the circuit board 21, which is controlled by each ASIC circuit on the board with respect to the frame synchronization signal FSYNC in its own turn. In this case, a three-state buffer 42 is formed in each ASIC circuit, by means of which the ASIC circuit controls the internal bus 41. Each circuit board has one common three-state buffer 43, through which the internal bus 41 controls the external bus DBUS common to all cards.
Kunkin ASIC-piirin kolmitilapuskuri on kytketty yhteiselle JA-portille 44, joka antaa ohjauksen yhteiselle kolmitila-puskurille 43 hoitaen näin piirikortin ohjausta väylälle 15 DBUS.The three-state buffer of each ASIC circuit is connected to a common AND gate 44, which provides control to the common three-state buffer 43, thus handling the circuit board control on the DBUS 15 bus.
Kuviossa 4 esitetty vaihtoehto olisi edellä esitetyistä paras vaihtoehto ylemmän hierarkiatason signaalin muodostamiseen, ellei siinä esiintyisi ajoitusongelmia, jotka vaativat käytännössä kaksinkertaistamaan sisäisen 20 väylän nopeuden. Tämä johtuu siitä, että ASIC-piirien ajoituksissa on niin suuria eroja, että on olemassa vaara, että kaksi piiriä ohjaa sisäistä väylää samanaikaisesti, jolloin ASIC-piirit rikkoutuvat. Jotta voitaisiin varmistaa, ettei samanaikaista ohjausta tapahdu, joudutaan kel-25 lotaajuus kaksinkertaistamaan, jolloin saadaan varmuusväli kahden peräkkäisen ohjauksen väliin. Tämä puolestaan lisää huomattavasti laitteen tehonkulutusta. Kellotaajuuden kaksinkertaistamista käytetään monissa eri sovelluksissa sekä kaupallisissa piireissä.The alternative shown in Figure 4 would be the best alternative to generating a higher hierarchy level signal if it did not have timing problems that require a practical doubling of the internal bus speed. This is because the timing differences of the ASICs are so large that there is a risk that two circuits will control the internal bus at the same time, causing the ASICs to break. In order to ensure that simultaneous control does not take place, the kel-25 lot frequency must be doubled, thus providing a safety interval between two consecutive controls. This in turn significantly increases the power consumption of the device. Clock frequency doubling is used in many different applications as well as in commercial circuits.
30 Esillä olevan keksinnön tarkoituksena on päästä eroon edellä kuvatuista epäkohdista ja saada aikaan sellainen menetelmä ja kytkentäjärjestely, joiden avulla ylemmän hierarkiatason signaali on muodostettavissa mahdollisimman yksinkertaisesti. Tämä päämäärä saavutetaan 35 keksinnön mukaisella menetelmällä ja kytkentäjärjestelyl- < ·The object of the present invention is to overcome the drawbacks described above and to provide a method and a switching arrangement by means of which a signal of a higher hierarchy level can be generated as simply as possible. This object is achieved by a method and a coupling arrangement according to the invention.
IIII
94699 5 lä, joista menetelmälle on tunnusomaista se, mitä kuvataan oheisen patenttivaatimuksen 1 tunnusmerkkiosassa ja piiri-järjestelylle se, mitä kuvataan oheisen patenttivaatimuksen 3 tunnusmerkkiosassa.94699 5, the method being characterized by what is described in the characterizing part of the appended claim 1 and the circuit arrangement by what is described in the characterizing part of the appended claim 3.
5 Keksinnön ajatuksena on muodostaa ylemmän hierarkia tason signaali ketjuttamalla ne piirit, joissa muodostetaan alemman hierarkiatason signaaleja, yhteen, ja yhdistämällä ketjussa kunkin piirin kohdalla ylemmän hierarkiatason kehysrakenteeseen niiden aikavälien data, joita 10 vastaavat kanavat muodostetaan kyseisessä piirissä.The idea of the invention is to generate a higher hierarchy level signal by concatenating the circuits in which the lower hierarchy level signals are formed, and combining in the chain for each circuit the upper hierarchy level frame structure the data of the time slots corresponding to the channels formed in that circuit.
Keksinnön mukaisella ratkaisulla saavutetaan mm. seuraavat edut: - ASIC-piirillä ei tarvita vaikeasti hallittavia puskuripiirejä, eikä kellotaajuuden kasvattamista.With the solution according to the invention, e.g. the following advantages: - The ASIC circuit does not require buffer circuits that are difficult to control, nor does it need to increase the clock frequency.
15 - Ei tarvita isoa multiplekseriä jokaisessa ASIC- piirissä.15 - No large multiplexer is required in each ASIC.
- Piirikortilta lähtee ulos vain yksi dataväylä.- Only one data bus leaves the circuit board.
- Rikkinäinen piiri ei riko rinnakkaisia piirejä.- A broken circuit does not break parallel circuits.
- Yhdessä ASIC-piirissä ei tarvita ylimääräistä 20 logiikkaa.- An additional 20 logic is not required in one ASIC.
Seuraavassa keksintöä ja sen edullisia suoritusmuotoja kuvataan tarkemmin viitaten esimerkinomaisesti kuvioihin 5-8 oheisissa piirustuksissa, joissa kuvio 1 esittää ylemmän hierarkiatason signaalin 25 muodostamista tunnetulla tavalla yhdellä multiplekseripii-rillä, kuvio 2 esittää ylemmän hierarkiatason signaalin muodostamista toisella tunnetulla tavalla käyttäen kolmi-tilapuskureita, 30 kuvio 3 esittää ylemmän hierarkiatason signaalin muodostamista kolmannella tunnetulla tavalla käyttäen yhtä yhteistä multiplekseripiiriä piirikorttia kohti, kuvio 4 esittää ylemmän hierarkiatason signaalin muodostamista neljännellä tunnetulla tavalla käyttäen 35 piirikortin sisäistä väylää, 94699 6 kuvio 5 esittää keksinnön mukaista periaatteellista kytkentäjärjestelyä ylemmän hierarkiatason signaalin muodostamiseksi, kuvio 6 esittää keksinnön mukaista ratkaisua yhden 5 ASIC-piirin osalta, kuvio 7 esittää kuvion 6 piirissä käytettävää laskuria viiveen kompensoimiseksi, ja kuvio 8 on ajoituskaavio, joka havainnollistaa kuvioissa 6 ja 7 esitettyjen elimien toimintaa.The invention and its preferred embodiments will now be described in more detail with reference to Figures 5-8 in the accompanying drawings, in which Figure 1 shows the generation of a higher hierarchy signal in a known manner by one multiplexer circuit, Figure 2 shows the generation of a higher hierarchy signal in another known manner using 3 shows the generation of an upper hierarchy signal in a third known manner using one common multiplexer circuit per circuit board, Fig. 4 shows the generation of an upper hierarchy signal in a fourth known manner using 35 internal circuits of the circuit board, 94699 6 Figure 5 shows a basic switching arrangement according to the invention solution for one of the 5 ASIC circuits, Fig. 7 shows a counter used in the circuit of Fig. 6 and Fig. 8 is a timing diagram illustrating the operation of the members shown in Figs. 6 and 7.
10 Kuviossa 5 on esitetty keksinnön mukaista ratkaisua, jonka mukaan ylemmän hierarkiatason signaali muodostetaan ketjuttamalla ASIC-piirien kautta siten, että jokainen piiri lisää omien aikaväliensä datan lähetettävään kehykseen. Yksittäisellä piirikortilla on M kappaletta ASIC-15 piirejä ASIC1, ASIC2,...ASICM (eri piirikorteilla voi olla keskenään erilaiset määrät piirejä), ja piirikortille on muodostettu ASIC-piirien jakama väylä 51 siten, että väylä kulkee ketjun ensimmäiseltä ASIC-piiriltä (ASICM) jokaisen ASIC-piirin kautta ketjun viimeiselle ASIC-piirille 20 (ASIC1) ketjuttaen ASIC-piirit tällä tavoin yhteen. Ketjun viimeinen ASIC-piiri on kytketty piirikortin yhteisen kolmitilapuskurin 52 kautta ohjaamaan ulkoista väylää DBUS, jolle ylemmän hierarkiatason signaali, tässä esimerkkitapauksessa STM-l-signaalin hyötykuormaosa, muodos-25 tetaan. Ketjussa olevien ASIC-piirien välillä siirretään ketjutettavan datan CH_DATA lisäksi ketjutettava enable-signaali CH_EN, joka syötetään ketjun viimeiseltä ASIC-piiriltä (ASIC1) ohjaamaan piirikortin yhteistä kolmitila-puskuria. Kolmitilapuskurina voidaan käyttää esim. totee-30 mipaalu-, open collector - tai open drain -tyyppistä tran-sistorirakennetta.Figure 5 shows a solution according to the invention, according to which the signal of the upper hierarchy level is formed by concatenation via ASIC circuits so that each circuit adds data of its own time slots to the frame to be transmitted. A single circuit board has M ASIC-15 circuits ASIC1, ASIC2, ... ASICM (different circuit boards may have different numbers of circuits), and a bus 51 divided by ASIC circuits is formed on the circuit board so that the bus passes from the first ASIC circuit in the chain (ASICM ) through each ASIC circuit to the last ASIC circuit 20 (ASIC1) of the chain, thus concatenating the ASIC circuits. The last ASIC circuit in the circuit is connected via a common three-state buffer 52 of the circuit board to control the external bus DBUS, for which a higher hierarchy level signal, in this example the payload portion of the STM-1 signal, is formed. In addition to the concatenable data CH_DATA, a concatenable enable signal CH_EN is transmitted between the ASICs in the chain, which is input from the last ASIC circuit in the chain (ASIC1) to control the common three-state buffer of the circuit board. As a three-state buffer, a transceiver structure of the totee-30 mic pole, open collector or open drain type, for example, can be used.
Kuviossa 6 on esitetty keksinnön mukaista ratkaisua yhden ketjussa olevan ASIC-piirin osalta. Jokaisessa ASIC-piirissä on ensinnäkin synkronointiyksikkö 61, joka kertoo 35 kyseessä olevan ASIC-piirin järjestysnumeron ketjussa.Figure 6 shows a solution according to the invention for one ASIC in a chain. First, each ASIC circuit has a synchronization unit 61 which multiplies 35 the sequence number of the ASIC circuit in question in the chain.
• ·• ·
IIII
94699 7 Tämä yksikkö saa ohjaustietonsa esim. laitteen mikroprosessorilta (ei esitetty kuviossa), joka syöttää kullekin ASIC-piirille sen oman (ohjelmoitavan) viivearvon D_SEL, joka kertoo ASIC-piirin järjestysnumeron ketjussa.94699 7 This unit receives its control information, for example, from the device's microprocessor (not shown), which supplies each ASIC circuit with its own (programmable) delay value D_SEL, which indicates the sequence number of the ASIC circuit in the chain.
5 Tässä esimerkissä käytetään ketjun viimeiselle piirille (ASIC1) arvoa 4, viimeistä edelliselle (ASIC2) arvoa 6, kolmanneksi viimeiselle (ASIC3) arvoa 8, jne. Kahden peräkkäisen ASIC-piirin viivearvon ero on siis 2 (kaksi kellojaksoa), millä kompensoidaan rekisterien 70 ja 72 10 (kuvataan jäljempänä) aiheuttama viive ketjussa.5 In this example, a value of 4 is used for the last circuit in the chain (ASIC1), a value of 6 for the last previous (ASIC2), a value of 8 for the third (ASIC3), etc. The difference between the delay values of two consecutive ASICs is 2 (two clock cycles). and 72 10 (described below) delay in the chain.
Kuviossa 7 on esitetty tarkemmin ketjuviiveen kompensointia synkronointiyksikössä 61. Viivearvo DSEL tuodaan laskurille 71, joka laskee jatkuvasti nollasta lukuun 9719 (luku muodostuu siitä, että STM-l-kehyksessä on yh-15 deksällä rivillä 270 aikaväliä, ja yhden TU-12-kehyksen pituus vastaa neljää STM-l-kehystä, eli 9x270x4=9720). Ketjun viimeinen ASIC-piiri (ASIC1) lataa arvon 4 laskuriin, kun se saa synkronointipulssin sisäänmenoonsa LD. Vastaavasti ketjun viimeistä edellinen ASIC-piiri (ASIC2) 20 lataa arvon 6 laskuriin, kun se saa synkronointipulssin sisäänmenoonsa LD. Muodostamalla tällä tavalla piirikoh-tainen vaihe-ero synkronointisignaaliin nähden kompensoidaan ASIC-piirien erilainen sijainti ketjussa. Laskurin arvoa inkrementoidaan jokaisella kellopulssilla ja maksi-25 miarvonsa saavutettuaan laskuri pyörähtää jälleen nollaan.Figure 7 shows in more detail the chain delay compensation in the synchronization unit 61. The delay value DSEL is applied to a counter 71 which continuously counts from zero to 9719 (the figure consists of having 15 time slots 270 in the STM-1 frame and nine TU-12 frames. corresponds to four STM-1 frames, i.e. 9x270x4 = 9720). The last ASIC circuit in the chain (ASIC1) loads the value 4 into the counter when it receives a synchronization pulse at its input LD. Correspondingly, the last previous ASIC circuit (ASIC2) 20 in the chain loads the value 6 into the counter when it receives a synchronization pulse at its input LD. By forming a circuit-specific phase difference with respect to the synchronization signal in this way, the different position of the ASIC circuits in the chain is compensated. The value of the counter is incremented with each clock pulse and when it reaches its maximum value of 25, the counter rotates to zero again.
Kuvioon 6 palaten, ASIC-piirissä muodostetaan kukin TU-12-kanava omassa kanavayksikössään 62, joita on siis N kappaletta, kun ASIC-piirillä muodostetaan N kappaletta TU-12-kanavia (N voi olla mielivaltainen kokonaisluku vä-30 Iillä 1...63). Ensimmäiselle kanavayksikölle 62 sisääntu-levaa dataa on merkitty viitemerkillä RlDATA ja viimeiselle vastaavasti viitemerkillä RNDATA. Vastaavia kellosignaaleja on merkitty viitemerkeillä R1CLK ja RNCLK. Kana-vayksiköille sisääntulevat datasignaalit ovat tyypillises-35 ti CCITT:n suositusten G.703 tai G.704 mukaisia 2048 • • » - 94699 8 kbit/s signaaleja. Koska TU-12-kanavien muodostus tapahtuu sinänsä tunnetusti, eikä se liity varsinaiseen keksinnölliseen ajatukseen, ei sitä käsitellä tässä yhteydessä tämän enempää.Returning to Fig. 6, in the ASIC circuit, each TU-12 channel is formed in its own channel unit 62, thus there are N, while the ASIC circuit forms N TU-12 channels (N can be an arbitrary integer with 1 ... 63). The incoming data for the first channel unit 62 is denoted by R1DATA and the last by RNDATA. Corresponding clock signals are denoted by R1CLK and RNCLK. The data signals input to the channel units are typically 2048 • • »- 94699 8 kbit / s signals according to CCITT recommendations G.703 or G.704. Since the formation of TU-12 channels takes place as is known per se and is not related to the actual inventive idea, it will not be discussed further in this context.
5 Synkronointiyksiköltä 61 kanavayksiköt 62 saavat lisäksi signaalin TU12_SYNC, joka kertoo, missä kohdassa on ensimmäisen TU-12-kanavan paikka STM-l-kehyksessä ja joka erottaa TU-12-kehyksen eri neljännekset toisistaan, sekä signaalin TU12_EN, joka kertoo, mitkä STM-1-kehyksen 10 rivin aikavälit kuuluvat TU-12-kanaville. Kukin kanavayk-sikkö 62 saa lisäksi laitteen mikroprosessorilta 6-bitti-sen ohjaussanan SLOTX (X=1...N), joka kertoo kanavayksi-kölle, mitä TU-12-aikaväliä se saa käyttää. Tämän mukaan kanavayksikkö muodostaa oman enable-signaalinsa SLX_EN 15 (X=l...N). Nämä signaalit kytketään enkooderille 64, jo kainen omaan sisäänmenoonsa (0...N). Enkooderi koodaa mul-tiplekseriä 65 varten enable-signaalin, joka syötetään multiplekserin valintasisäänmenoon SEL. Tämä enable-sig-naali määrää, missä multiplekserin sisäänmenossa esiintyvä 20 signaali valitaan kulloinkin multiplekserin ulostuloon.The channel units 62 further receive a signal TU12_SYNC from the synchronization unit 61 indicating the location of the first TU-12 channel in the STM-1 frame and separating the different quarters of the TU-12 frame, and a signal TU12_EN indicating which STM-1 1-frame 10-row time slots belong to TU-12 channels. In addition, each channel unit 62 receives a 6-bit control word SLOTX (X = 1 ... N) from the device's microprocessor, which tells the channel unit which TU-12 time slot it is allowed to use. According to this, the channel unit generates its own enable signal SLX_EN 15 (X = 1 ... N). These signals are connected to the encoder 64, already at its own input (0 ... N). For the multiplexer 65, the encoder encodes an enable signal which is applied to the selection input SEL of the multiplexer. This enable signal determines which signal at the input of the multiplexer is currently selected at the output of the multiplexer.
Multiplekserissä 65 tapahtuu siis omalla ASIC-piirillä muodostettavien kanavien yhdistäminen siten, että multiplekseri valitsee ulostuloonsa kussakin aikavälissä (enable-signaalin avulla) aktiiviseksi ilmoitetun kanavan 2 5 datan.Thus, the multiplexer 65 combines the channels to be established by its own ASIC circuit so that the multiplexer selects the data of the channel 2 5 declared active at its output in each time slot (by means of the enable signal).
ASIC-piirin toisessa multiplekserissä 74 yhdistetään omalta ASIC-piiriltä tulevien kanavien data ketjun edellisissä ASIC-piireissä muodostettujen kanavien dataan. Tätä varten syötetään ensimmäisen multiplekserin 65 ulostu- 30 losignaali toisen multiplekserin 74 ensimmäiseen sisään- menoon (sisäänmeno 1) ja väylältä 51 vastaanotettava ket-judata CH_DATA D-kiikun muodostaman rekisterin 70 kautta toisen multiplekserin 74 toiseen sisäänmenoon (sisäänmeno 0). Multiplekseri 74 valitsee ulostuloonsa joko ketjudatan 35 tai jonkun oman ASIC-piirin kanavista (kanavan datan).The second multiplexer 74 of the ASIC circuit combines the data of the channels from its own ASIC circuit with the data of the channels formed in the previous ASIC circuits of the chain. To this end, the output signal of the first multiplexer 65 is input to the first input of the second multiplexer 74 (input 1) and the ket-judata CH_DATA to be received from the bus 51 via the register 70 formed by the D-flip-flop to the second input of the second multiplexer 74 (input 0). The multiplexer 74 selects for its output either chain data 35 or one of the channels of its own ASIC circuit (channel data).
• · 94699 9• · 94699 9
Huomattakoon, että ketjun ensimmäisessä piirissä ei tarvita D-kiikkuja 69 ja 70, TAI-porttia 68 eikä multiplekseriä 74. Mikäli piirit on toteutettu ASIC-piireinä, mainitut piirielimet ovat piirissä, mutta ne on poistettu käytöstä.It should be noted that the first circuit of the chain does not require D-flip-flops 69 and 70, an OR gate 68 or a multiplexer 74. If the circuits are implemented as ASIC circuits, said circuit elements are in the circuit but are disabled.
5 Kultakin kanavayksiköltä 62 on signaali SLX_EN5 Each channel unit 62 has a signal SLX_EN
(X=1...N) kytketty N kappaletta sisäänmenoja omaavan TAI-portin 67 sitä vastaavaan sisäänmenoon, jolloin TAI-portin 67 ulostulosta saadaan tieto, jos jokin TU-12-kanavista on aktiivinen. TAI-portin ulostulo on kytketty suoraan toisen 10 multiplekserin 74 valintasisäänmenoon, jolloin tämä signaali priorisoi oman ASIC-piirin datan lähettämisen ketju-datan CH_DATA lähettämiseen nähden. TAI-portin 67 ulostulo on lisäksi kytketty toisen TAI-portin 68 ensimmäiseen sisäänmenoon. TAI-portin 68 toiseen sisäänmenoon on kyt-15 ketty D-kiikun muodostamalta rekisteriltä 69 saatava ket-juenable-signaali CH_EN (vrt. kuvio 5) , joka syötetään edelliseltä ASIC-piiriltä rekisterin 69 sisäänmenoon D. Toisessa TAI-portissa 68 yhdistetään ketjun edellisten ASIC-piirien muodostamien SLOTX_EN signaalien muodostamaan 20 ketjuenable-signaaliin oman ASIC-piirin muodostamat SLOTX_EN-signaalit. Yhdistetty signaali kytketään D-kiikun muodostaman rekisterin 71 ulostulosta joko ketjun seuraavalle ASIC-piirille (rekisterin 69 sisäänmeno D), jolloin se on esitetty signaalina CH_EN, tai jos on kysy-25 myksessä ketjun viimeinen ASIC-piiri, ohjaamaan piirikortin yhteistä kolmitilapuskuria 52, jolloin se on esitetty signaalina STM-1_EN.(X = 1 ... N) connected to the corresponding input of the OR gate 67 with N inputs, whereby the output of the OR gate 67 provides information if one of the TU-12 channels is active. The output of the OR gate is connected directly to the selection input of the second multiplexer 74, this signal prioritizing the transmission of data from its own ASIC circuit over the transmission of chain data CH_DATA. The output of the OR gate 67 is further connected to the first input of the second OR gate 68. Connected to the second input of the OR gate 68 is a ket-juenable signal CH_EN from the register 69 formed by the D-flip-flop (cf. Fig. 5), which is input from the previous ASIC circuit to the input D of the register 69. The second OR gate 68 connects the previous To the 20 chainable signals generated by the SLOTX_EN signals generated by the ASIC circuits, the SLOTX_EN signals generated by the ASIC circuit. The combined signal is coupled from the output of register 71 formed by D-flip-flop to either the next ASIC circuit in the chain (register D input D 69), in which case it is represented as CH_EN, or, if the last ASIC circuit in the chain is in question, to control the common three-state buffer 52 it is shown as signal STM-1_EN.
Kuviossa 8 on havainnollistettu ketjutuksen ajoitusta muutamaa aikaväliä koskevana esimerkkinä. Kuviossa 30 on ylimpänä esitetty synkronointisignaali FSYNC (joka on tässä tapauksessa taajuudeltaan 2,0 kHz, vastaten yhden TU-12-kehyksen taajuutta). Tässä tapauksessa on esitetty STM-l-kehyksen toisen, neljännen, kuudennen ja seitsemännen TU-12-kanavan muodostamista, jotka tässä esimerkissä 35 muodostetaan siten, että toinen ja seitsemäs TU-12-kanava - 94699 10 muodostetaan ketjun toiseksi viimeisessä ASIC-piirissä (ASIC2), ja neljäs ja kuudes TU-12-kanava ketjun viimeisessä ASIC-piirissä (ASIC1). (Huomattakoon, että STM-1-kehyksessä on jokaisella rivillä ensin otsikkoalueen ta-5 vuja sekä täytetavuja yhteensä 18 kappaletta, jolloin TU-12-kanavat alkavat vasta laskurin lukemasta 18. Tässä tapauksessa on AU-4-osoitin valittu osoittamaan kiinteää paikkaa 522.) Toiseksi viimeisen ASIC-piirin osalta on satunnaisesti valittu ensimmäinen ja neljäs kanavayksikkö 10 (signaalit SL1_EN ja SL4_EN) ja viimeisen ASIC-piirin osalta ensimmäinen ja toinen kanavayksikkö (signaalit SL1_EN ja SL2_EN). Vaakarivillä, jonka edessä on viite-merkki 71:, on esitetty laskurin 71 lukemia. Kuten kuviosta voidaan havaita, on ketjun viimeisen ASIC-piirin las-15 kurilla arvo 4 synkronointipulssin jälkeen, ja vastaavasti ketjun toiseksi viimeisen ASIC-piirin (ASIC2) laskurilla arvo 6. Kun otetaan huomioon, että piirissä ASIC2 muodostetut enable-signaalit tulevat läpi yhteensä kolmesta rekisteristä (vrt. kuva 6) ennen kuin ne esiintyvät ketjun 20 viimeisen ASIC-piirin ulostulossa ja vastaavasti piirissä ASIC1 muodostetut enable-signaalit tulevat läpi yhdestä rekisteristä, saadaan viimeisen ASIC-piirin ulostuloon kuvion mukainen STM-l_EN-signaali (näiden aikavälien osalta) . Uloslähtevään ylemmän hierarkiatason signaaliin STM-1 25 OUT saadaan näin TU-12-kanavien kaksi, neljä, kuusi ja seitsemän ensimmäiset tavut (Vl-tavut).Figure 8 illustrates the timing of concatenation as an example for a few time slots. Fig. 30 shows at the top the synchronization signal FSYNC (which in this case has a frequency of 2.0 kHz, corresponding to the frequency of one TU-12 frame). In this case, it is shown to form the second, fourth, sixth and seventh TU-12 channels of the STM-1 frame, which in this example 35 are formed so that the second and seventh TU-12 channels - 94699 10 are formed in the second last ASIC of the chain ( ASIC2), and the fourth and sixth TU-12 channels in the last ASIC circuit of the chain (ASIC1). (Note that in the STM-1 frame, each line first has a total of 18 header area bytes and padding bytes, with the TU-12 channels only starting at counter 18. In this case, the AU-4 pointer is selected to indicate a fixed position 522. ) Second, for the last ASIC, the first and fourth channel units 10 (signals SL1_EN and SL4_EN) are randomly selected, and for the last ASIC, the first and second channel units (signals SL1_EN and SL2_EN) are selected. The horizontal line, preceded by the reference mark 71:, shows the readings of the counter 71. As can be seen from the figure, the counter of the last ASIC circuit in the chain has a value of 4 after the synchronization pulse, and the counter of the second last ASIC circuit of the chain (ASIC2) has a value of 6. Considering that the enable signals generated in the ASIC2 circuit pass through a total of three from the register (cf. Fig. 6) before they appear at the output of the last ASIC circuit of the chain 20 and the enable signals generated in the circuit ASIC1, respectively, pass through one register, the STM-1_EN signal according to the figure is obtained at the output of the last ASIC circuit (for these time slots). The outgoing upper hierarchy level signal STM-1 25 OUT thus provides the first, four, six and seven bytes (VI bytes) of the TU-12 channels.
Kuviossa 8 toimintaa havainnollistettiin vain TU-12-kanavien kaksi, neljä, kuusi ja seitsemän osalta, todellisuudessa toiminta on vastaavanlainen kaikkien kanavien 30 osalta, jolloin muodostuu täydellinen STM-l-signaalin hyötykuormaosa. Lopullinen STM-l-signaali saadaan lisäämällä VC-4-kehyksen otsikkotavut ja STM-l-kehyksen otsik-kotavut AU-4-osoittimineen. Tämä lisäys voidaan tehdä ketjun viimeisessä piirissä tai myöhemmissä vaiheissa.In Fig. 8, the operation was illustrated only for the two, four, six and seven channels of the TU-12, in reality the operation is similar for all the channels 30, forming a complete payload part of the STM-1 signal. The final STM-1 signal is obtained by adding the header bytes of the VC-4 frame and the header bytes of the STM-1 frame with the AU-4 pointer. This addition can be made in the last circuit of the chain or in later stages.
35 Koska lisäys tehdään sinänsä tunnetusti, eikä se liity li 94699 11 varsinaiseen keksinnölliseen ajatukseen, ei sitä kuvata tässä yhteydessä tarkemmin.35 Since the addition is made as is known per se and is not related to the actual inventive idea of li 94699 11, it will not be described in more detail in this context.
Mikäli kaikkia Τϋ-12-kanavia ei haluta muodostaa samalla piirikortilla 21, vaan halutaan lisätä laitteen 5 käyttövarmuutta muodostamalla kanavat useammalla kuin yhdellä rinnakkaisella piirikortilla, kuten kuvataan kuviossa 5, on tilanne aivan samanlainen, mutta kunkin piirikortin kolmitilapuskuri ohjaa ulkoista väylää niissä aikaväleissä, joita vastaavat kanavat muodostetaan ky-10 seisellä piirikortilla. Ylemmän hierarkiatason signaali muodostuu näin ollen lopullisesti vasta ulkoiselle väylälle DBUS.If it is not desired to establish all hal-12 channels on the same circuit board 21, but to increase the reliability of the device 5 by establishing channels on more than one parallel circuit board, as shown in Figure 5, the situation is quite similar, but the three-mode buffer of each circuit board controls the external bus in the corresponding time slots. the channels are formed by a ky-10 standing circuit board. The upper hierarchy signal is thus only finally generated on the external bus DBUS.
Vaikka keksintöä on edellä selostettu viitaten oheisten piirustusten mukaisiin esimerkkeihin, on selvää, 15 ettei keksintö ole rajoittunut siihen, vaan sitä voidaan muunnella monin tavoin edellä ja oheisissa patenttivaatimuksissa esitetyn keksinnöllisen ajatuksen puitteissa.Although the invention has been described above with reference to the examples according to the accompanying drawings, it is clear that the invention is not limited thereto, but can be modified in many ways within the scope of the inventive idea set forth above and in the appended claims.
Esim. piirikortti voidaan toteuttaa, perinteisen piirile-vytekniikan sijaan, käyttäen MCM- tai vastaavaa tekniikkaa 20 (MCM, Multichip Module, useita piirilastuja sisältävä piirimoduuli). Erillinen piiri 22 voi puolestaan olla ASIC-piiri tai kaupallisesti saatavilla oleva IC-piiri tai MCM- tai piirilevytekniikalla toteutettu yksikkö. Termit piiri ja piirikortti onkin ymmärrettävä laajemmassa mie-25 lessä edellä kuvatut vaihtoehdot kattavina.For example, the circuit board can be implemented, instead of the traditional circuit board technique, using MCM or a similar technique 20 (MCM, Multichip Module). The separate circuit 22 may in turn be an ASIC circuit or a commercially available IC circuit or a unit implemented with MCM or circuit board technology. The terms circuit and circuit board must therefore be understood in a broader sense to encompass the alternatives described above.
Claims (5)
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FI934543A FI94699C (en) | 1993-10-14 | 1993-10-14 | Method and circuit arrangement for generating a higher hierarchical level signal in a synchronous digital communication system |
AU78152/94A AU7815294A (en) | 1993-10-14 | 1994-10-13 | Forming a higher hierarchy level signal in a synchronous digital communication system |
PCT/FI1994/000461 WO1995010899A1 (en) | 1993-10-14 | 1994-10-13 | Forming a higher hierarchy level signal in a synchronous digital communication system |
DE4497673T DE4497673T1 (en) | 1993-10-14 | 1994-10-13 | Formation of a signal of a higher hierarchical level in a synchronous digital communication system |
GB9607821A GB2297228B (en) | 1993-10-14 | 1994-10-13 | Forming a higher hierarchy level signal in a synchronous digital communication system |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FI934543 | 1993-10-14 | ||
FI934543A FI94699C (en) | 1993-10-14 | 1993-10-14 | Method and circuit arrangement for generating a higher hierarchical level signal in a synchronous digital communication system |
Publications (4)
Publication Number | Publication Date |
---|---|
FI934543A0 FI934543A0 (en) | 1993-10-14 |
FI934543A FI934543A (en) | 1995-04-15 |
FI94699B FI94699B (en) | 1995-06-30 |
FI94699C true FI94699C (en) | 1995-10-10 |
Family
ID=8538781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FI934543A FI94699C (en) | 1993-10-14 | 1993-10-14 | Method and circuit arrangement for generating a higher hierarchical level signal in a synchronous digital communication system |
Country Status (5)
Country | Link |
---|---|
AU (1) | AU7815294A (en) |
DE (1) | DE4497673T1 (en) |
FI (1) | FI94699C (en) |
GB (1) | GB2297228B (en) |
WO (1) | WO1995010899A1 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5768269A (en) * | 1995-08-25 | 1998-06-16 | Terayon Corporation | Apparatus and method for establishing frame synchronization in distributed digital data communication systems |
US5793759A (en) * | 1995-08-25 | 1998-08-11 | Terayon Corporation | Apparatus and method for digital data transmission over video cable using orthogonal cyclic codes |
US5745837A (en) * | 1995-08-25 | 1998-04-28 | Terayon Corporation | Apparatus and method for digital data transmission over a CATV system using an ATM transport protocol and SCDMA |
US5805583A (en) * | 1995-08-25 | 1998-09-08 | Terayon Communication Systems | Process for communicating multiple channels of digital data in distributed systems using synchronous code division multiple access |
US5991308A (en) * | 1995-08-25 | 1999-11-23 | Terayon Communication Systems, Inc. | Lower overhead method for data transmission using ATM and SCDMA over hybrid fiber coax cable plant |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4719624A (en) * | 1986-05-16 | 1988-01-12 | Bell Communications Research, Inc. | Multilevel multiplexing |
DE3819259A1 (en) * | 1988-06-06 | 1989-12-07 | Siemens Ag | METHOD FOR INPUTING AND OUTPUTING SIGNALS IN OR FROM SUB AREAS OF THE ADDITIONAL SIGNALS OF TRANSPORT MODULES OF A SYNCHRONOUS DIGITAL SIGNAL HIERARCHY |
DE3934248A1 (en) * | 1989-10-13 | 1991-04-18 | Standard Elektrik Lorenz Ag | MULTIPLEXER AND DEMULTIPLEXER, ESPECIALLY FOR MESSAGE TRANSMISSION NETWORKS WITH A SYNCHRONOUS HIERARCHY OF DIGITAL SIGNALS |
DE4238899A1 (en) * | 1992-11-19 | 1994-05-26 | Philips Patentverwaltung | Transmission system of the synchronous digital hierarchy |
-
1993
- 1993-10-14 FI FI934543A patent/FI94699C/en active
-
1994
- 1994-10-13 DE DE4497673T patent/DE4497673T1/en not_active Ceased
- 1994-10-13 WO PCT/FI1994/000461 patent/WO1995010899A1/en active Application Filing
- 1994-10-13 AU AU78152/94A patent/AU7815294A/en not_active Abandoned
- 1994-10-13 GB GB9607821A patent/GB2297228B/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2297228A (en) | 1996-07-24 |
AU7815294A (en) | 1995-05-04 |
FI94699B (en) | 1995-06-30 |
FI934543A (en) | 1995-04-15 |
GB2297228B (en) | 1998-06-24 |
GB9607821D0 (en) | 1996-06-19 |
DE4497673T1 (en) | 1996-11-14 |
FI934543A0 (en) | 1993-10-14 |
WO1995010899A1 (en) | 1995-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
AU671278B2 (en) | Method for disassembling and assembling frame structures containing pointers | |
US7245641B2 (en) | Variable length packet switching system | |
FI90486C (en) | Method and apparatus for implementing elastic buffering in a synchronous digital communication system | |
JP3974855B2 (en) | Data transmission device | |
FI94699C (en) | Method and circuit arrangement for generating a higher hierarchical level signal in a synchronous digital communication system | |
FI90484C (en) | Method and apparatus for monitoring the level of elastic buffer memory utilization in a synchronous digital communication system | |
US7684442B2 (en) | Method and circuit for processing data in communication networks | |
US7260092B2 (en) | Time slot interchanger | |
US7688833B2 (en) | Synchronous transmission network node | |
EP1596612B1 (en) | Network element with multistage lower order switching matrix | |
US7016344B1 (en) | Time slot interchanging of time slots from multiple SONET signals without first passing the signals through pointer processors to synchronize them to a common clock | |
US20020026568A1 (en) | Serial data mapping apparatus for synchronous digital hierarchy | |
US7542484B2 (en) | Managing payload specific latencies in a cross-connect system | |
FI91347B (en) | Method for performing time slot switching and time switch | |
US7978736B2 (en) | Efficient provisioning of a VT/TU cross-connect | |
US20060268730A1 (en) | Obtaining channel status in a network-based data transport architecture | |
KR0153688B1 (en) | A tu aligning apparatus using dram in synchornous transmission system | |
KR100460514B1 (en) | SDH transmission system | |
KR100263382B1 (en) | Unit of arranging tributary unit pointer and administration unit pointer for time slot interchange function in fiber loop carrier system | |
FI94811B (en) | A method and apparatus for aligning signal frames used in a synchronous digital communication system | |
KR100243697B1 (en) | A signal conversion and phase alignning apparatus | |
KR100201329B1 (en) | A circuit for generating vc payload clock according to justification in a synchronous multiplexer | |
KR19990061492A (en) | Branch / coupling apparatus in optical subscriber transmitter | |
KR20050019952A (en) | Frame detecting apparatus and method in communication system using digital signal 3 | |
KR970056286A (en) | 24x3 crossover switch circuit for test access in synchronous transmission systems |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
BB | Publication of examined application |