ES2625528T3 - Dispositivo de envío de datos, dispositivo de recepción de datos y método de sincronización de tramas - Google Patents

Abstract

Un receptor de datos (200, 350, 570, 650), que comprende un módulo de procesamiento (210, 360, 560, 660) y un módulo de decodificación (220, 370, 570, 670), en donde: el módulo de procesamiento (210, 360, 560, 660) está configurado para recibir primeros datos de recepción, adquirir, en de conformidad con una secuencia de formación que está en los primeros datos de recepción y para facilitar la estimación de canal o la ecualización de canal, una señal de indicación que indica una posición límite de la secuencia de formación, y proporcionar, a la salida, segundos datos de recepción obtenidos después de que se retire la secuencia de formación de los primeros datos de recepción y la señal de indicación para el módulo de decodificación (220, 370, 570, 670), en donde los primeros datos de recepción se obtienen mediante un transmisor de datos (100, 310, 510, 610) insertando, en función de una posición límite de una palabra código de corrección de errores hacia adelante, FEC, de la secuencia de formación en los datos codificados por FEC; y el módulo de decodificación (220) está configurado para determinar una posición límite de una palabra código de FEC en los segundos datos de recepción en función de la señal de indicación y para realizar una decodificación FEC sobre la palabra código de FEC en función de la posición límite, en donde el módulo de decodificación (220, 370, 570, 670) comprende: una unidad de memorización intermedia, configurada para memorizar N bloques de datos continuos si las secuencias de formación de N ciclos se insertan en una sola palabra código de FEC, en donde los datos incluidos en un solo bloque de datos es una parte entre posiciones indicadas por señales de indicación adyacentes en los segundos datos de recepción; una unidad de decodificación, configurada para realizar una decodificación FEC sobre los N bloques de datos continuos; una unidad de verificación, configurada para comprobar si un resultado obtenido de la decodificación FEC es correcto; y una unidad de determinación, configurada para determinar, si un resultado de verificación obtenido por la unidad de verificación es correcto, que una posición indicada por una primera señal de indicación correspondiente a los N bloques de datos continuos es la posición límite de la palabra código de FEC en los segundos datos de recepción, en donde N es un número entero mayor que 1.

Description

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DESCRIPCION

Dispositivo de envm de datos, dispositivo de recepcion de datos y metodo de sincronizacion de tramas CAMPO DE LA INVENCION

La presente invencion se refiere al campo de las comunicaciones y en particular, a un transmisor de datos, un receptor de datos y un metodo de sincronizacion de trama en el campo de las comunicaciones.

ANTECEDENTES DE LA INVENCION

Una red de transporte optico (OTN), basada en las tecnologfas de multiplexacion por division de longitud de onda, de una red de organizacion de capas opticas, sera una red de transporte central de la siguiente generacion. Un canal unico de una OTU4 (Unidad de Transporte de Canal Optico 4) definido por el Sector de Normalizacion de la Union Internacional de Telecomunicaciones transmite datos de 112 Gbits por segundo, y una tecnologfa de correccion de error hacia delante (FEC) fuera de banda forzada se utiliza para mejorar la fiabilidad de la transmision de datos. La correccion FEC fuera de banda recomendada por la OTU4 es una tecnologfa de decodificacion FEC de decision no programada con una sobrecarga del 7 %.

En un extremo de transmision de un sistema de red OTN, un modulo de entramado de la unidad OTU completa el entramado de OTU4 y la codificacion FEC del 7 % para datos y envfa una palabra codigo de FEC a un modulo optico para realizar la modulacion de datos. En un extremo de recepcion, despues de ser demodulada por el modulo optico, una senal procedente de un canal se procesa por un convertidor de analogico a digital (ADC), un procesador de senales digitales (Digital Signal Processor, DSP) y dispositivos similares, para obtener datos de tramas OTU4 y un modulo de decodificacion de tramas OTU4 realiza la decodificacion FEC del 7 % y la decodificacion de tramas OTU4. En una capa de control de acceso al soporte del sistema, una palabra codigo de FEC y una trama de OTU4 comparten una cabecera de trama. Por lo tanto, despues de que una senal se transmita desde una capa ffsica a la capa de control de acceso al soporte, la capa de control de acceso al soporte necesita buscar primero informacion de cabecera de trama y luego, determinar una palabra codigo de FEC en funcion de la informacion de cabecera de trama y realizar el procesamiento de decodificacion de FEC.

Con el desarrollo de un sistema de transmision optica, se establecen requisitos mas estrictos para las tecnologfas de FEC. En particular, el desarrollo de un sistema de transmision optica a larga distancia de 100 Gbps, en comparacion con un sistema de 40 Gbps, requiere un aumento de un al menos 4 dB en el rendimiento de ganancia de FEC. Por lo tanto, una transmision optica a larga distancia de 100 Gbps o un sistema de tasa de transmision mas alta utilizara una tecnologfa FEC de mas alto rendimiento, tal como una tecnologfa FEC de la decision programada (Soft Decision, SD).

En un sistema de comunicaciones opticas digitales a alta velocidad, una entrada FEC SD es informacion programada cuantizada de multiples bits y por lo tanto, una tasa de interfaz de un modulo de algoritmo DSP se doblara varias veces en comparacion con una tasa de lmea de canal. A modo de ejemplo, si una FEC de SD cuantizada de 4 bits se aplica a un sistema de transmision optica de 100 Gbps, las tasas de transmision de datos de la interfaz de un modulo de decodificacion FEC de SD y un modulo DSP de extremo frontal alcanzara una tasa de 400 Gbps. Por lo tanto, la organizacion denominada Optical Internetworking Forum recomienda que se desarrolle un decodificador FEC de SD despues de un modulo de algoritmo DSP y se integre por el modulo DSP en un extremo de modulo optico para realizar la FEC en la capa ffsica.

Si la decodificacion FEC se procesas en la capa ffsica, una manera de realizar la decodificacion FEC mediante busqueda de informacion de cabecera de trama en la capa de control de acceso al soporte en la tecnica anterior, ya no es aplicable y no puede realizarse una decodificacion FEC en la capa ffsica. Ademas, un rendimiento de alta ganancia de SD FEC puede permitir que un sistema tenga un lfmite de rendimiento de FEC (FEC limit) relativamente alto, de modo que una tasa de error binaria hacia delante pueda alcanzar 2.5e-2. Sin embargo, si se utiliza un mecanismo de alineacion de trama de OTU, un tiempo medio para la ocurrencia de la perdida de trama es corto, y el sistema resulta inestable.

Actualmente, para resolver el problema de decodificacion FEC en la capa ffsica, una cabecera de trama FEC adicional se inserta en la cabecera de cada palabra codigo de FEC de SD, con el fin de poner en practica una alineacion de trama utilizando la cabecera de trama FEC adicional. Despues de la recepcion de datos, un decodificador busca primero una cabecera de trama FEC adicional, realiza la sincronizacion de trama en conformidad con la cabecera de trama FEC y luego, realiza una decodificacion FEC.

En un caso en donde la decodificacion FEC se pone en practica en la capa ffsica, una cabecera de trama FEC necesita insertarse en el extremo de transmision, lo que ocupara una sobrecarga adicional, que da lugar a un aumento en la tasa de transmision de lmea del sistema. La busqueda de una cabecera de trama para realizar la alineacion de tramas se requiere todavfa antes de la decodificacion FEC en el extremo de recepcion y por lo tanto, un sistema de alto rendimiento todavfa requiere una gran cantidad de recursos.

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El documento US 2010/008678 A1 da a conocer sistemas y metodos para la transmision y recepcion de red de transporte optico (OTN) de la norma ITU G.709 de multiples canales. El metodo de transmision acepta una trama de OTN canonica de ITU G.709 incluyendo una seccion de sobrecarga (OH) de la unidad OTU, una seccion de ODU y una seccion de paridad de correccion de error hacia delante (FEC). Una envolvente de senal de formacion se anade a la trama OTN de ITU G.709 y al menos una parte de una trama OTN de formacion mejorada (TE) se memoriza en un soporte de memoria tangible en preparacion para el desglose. El metodo desglosa la trama OTN de formacion mejorada en n flujos paralelos para suministrar n tramas en paralelo de TE_OTN-PFs (Parallel Frames) en una salida.

SUMARIO DE LA INVENCION

Las formas de realizacion de la presente invencion dan a conocer un transmisor de datos, un receptor de datos y un metodo de transmision de trama, que puede utilizar una secuencia de formacion originalmente existente para poner en practica una sincronizacion de trama para una palabra codigo de FEC en una capa ffsica, con lo que se impide que la sincronizacion de trama introduzca una sobrecarga adicional y para impedir que aumente una tasa de transmision de lmea del sistema.

En un aspecto de la idea inventiva, la presente invencion da a conocer un receptor de datos, que incluye un modulo de procesamiento y un modulo de decodificacion, en donde: el modulo de procesamiento esta configurado para recibir primeros datos de recepcion, adquirir, en funcion de una secuencia de formacion que esta en los primeros datos de recepcion y para servir de ayuda en la estimacion de canal o ecualizacion de canal, una senal de indicacion que indica una posicion lfmite de la secuencia de formacion, y proporcionar, a la salida, segundos datos de recepcion obtenidos despues de que se retire la secuencia de formacion desde los primeros datos de recepcion y la senal de indicacion para el modulo de decodificacion, en donde los primeros datos de recepcion se obtienen por un transmisor de datos insertando, en funcion de una posicion lfmite de una palabra codigo de FEC de correccion de error hacia delante, la secuencia de formacion en datos codificados de FEC; y el modulo de decodificacion esta configurado para determinar una posicion lfmite de una palabra codigo de FEC en los segundos datos de recepcion en funcion de la senal de indicacion y realizar una decodificacion FEC sobre la palabra codigo de FEC en funcion de la posicion lfmite, y el modulo de decodificacion comprende: una unidad de memorizacion intermedia, configurada para memorizar N bloques de datos continuos si secuencias de formacion de N ciclos se insertan en una palabra codigo de FEC, en donde los datos incluidos en un bloque de datos es una parte entre las posiciones indicadas por las senales de indicacion adyacentes en los segundos datos de recepcion; una unidad de decodificacion, configurada para realizar una decodificacion FEC sobre los N bloques de datos continuos; una unidad de verificacion, configurada para verificar si un resultado obtenido de la decodificacion FEC es correcto; y una unidad de determinacion, configurada para determinar, si un resultado de la verificacion obtenido por la unidad de verificacion es correcto, que una posicion indicada por una primera senal de indicacion correspondiente a los N bloques de datos continuos es la posicion lfmite de la palabra codigo de FEC en los segundos datos de recepcion, en donde N es un numero entero mayor que 1.

En otro aspecto de la idea inventiva, la presente invencion da a conocer un metodo de sincronizacion de trama, que incluye: la adquisicion, en funcion de una secuencia de formacion que esta en los primeros datos de recepcion, y para servir de ayuda en la estimacion de canal o ecualizacion de canal, de una posicion lfmite de la secuencia de formacion, en donde los primeros datos de recepcion se obtienen por un transmisor de datos insertando, en funcion de una posicion lfmite de una palabra codigo de FEC de correccion de error hacia delante, la secuencia de formacion en datos codificados de FEC, la determinacion de una posicion lfmite de una palabra codigo de FEC en segundos datos de recepcion de conformidad con la posicion lfmite de la secuencia de formacion, en donde los segundos datos de recepcion se obtienen despues de que se elimine la secuencia de formacion desde los primeros datos de recepcion; y la realizacion de una decodificacion FEC sobre la palabra codigo de FEC en funcion de la posicion lfmite de las palabra codigo de FEC. La determinacion de una posicion lfmite de una palabra codigo de FEC en los segundos datos de recepcion en funcion de la posicion lfmite de la secuencia de formacion que comprende: memorizar N bloques de datos continuos si las secuencias de formacion de N ciclos se insertan en una palabra codigo de FEC, en donde los datos incluidos en un bloque de datos es una parte entre posiciones indicadas por senales de indicacion adyacentes en los segundos datos de recepcion, la realizacion de una decodificacion FEC en los N bloques de datos continuos; la verificacion de si un resultado obtenido de la decodificacion FEC es correcto; y la determinacion, si un resultado de la verificacion es correcto, de que una posicion lfmite de una primera secuencia de formacion correspondiente a los N bloques de datos continuos es la posicion lfmite de la palabra codigo de FEC en los segundos datos de recepcion, en donde N es un numero entero mayor que 1.

En conformidad con las soluciones tecnicas, una secuencia de formacion se inserta en una palabra codigo de FEC, y la secuencia de formacion puede utilizarse para poner en practica una sincronizacion de trama para la palabra codigo de FEC. Una secuencia de formacion se utiliza originalmente, en la tecnica anterior, para servir de ayuda en la ecualizacion del canal y operaciones similares y en las formas de realizacion de la presente invencion, la secuencia de formacion originalmente existente se utiliza para realizar una sincronizacion de trama. De este modo, no necesita insertarse ninguna cabecera de trama de FEC adicional. Por lo tanto, puede reducirse una sobrecarga adicional, puede mejorarse la eficiencia de utilizacion de la secuencia de formacion y no se aumentara la tasa de

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transmision de lmea del sistema.

BREVE DESCRIPCION DE LOS DIBUJOS

Para describir las soluciones tecnicas en las formas de realizacion de la presente invencion con mayor claridad, a continuacion se introducen brevemente los dibujos adjuntos requeridos para describir las formas de realizacion. Evidentemente, los dibujos adjuntos en la siguiente descripcion ilustran algunas formas de realizacion de la presente invencion y un experto en esta tecnica puede derivar todavfa otros dibujos a partir de estos dibujos adjuntos sin necesidad de esfuerzos creativos.

La Figura 1 es un diagrama de bloques estructural de un transmisor de datos en conformidad con una forma de realizacion de la presente invencion;

La Figura 2 es un diagrama de bloques estructural de un receptor de datos en conformidad con una forma de realizacion de la presente invencion;

La Figura 3 es un diagrama esquematico de una primera forma de realizacion de un sistema que incluye un transmisor de datos y un receptor de datos;

La Figura 4 es un diagrama esquematico de una palabra codigo de FEC y una palabra codigo de FEC con una secuencia de formacion insertada en conformidad con una primera forma de realizacion;

La Figura 5 es un diagrama esquematico de una segunda forma de realizacion de un sistema que incluye un transmisor de datos y un receptor de datos;

La Figura 6 es un diagrama esquematico de una tercera forma de realizacion de un sistema que incluye un transmisor de datos y un receptor de datos;

La Figura 7 es un diagrama esquematico de una palabra codigo de FEC y una palabra codigo de FEC con una secuencia de formacion insertada en conformidad con una tercera forma de realizacion;

La Figura 8 es un diagrama de flujo de un metodo de sincronizacion de trama en conformidad con una forma de realizacion de la presente invencion; y

La Figura 9 es un diagrama de flujo de otro metodo de sincronizacion de trama en conformidad con una forma de realizacion de la presente invencion.

DESCRIPCION DETALLADA DE LAS FORMAS DE REALIZACION

A continuacion se describen de forma clara y completa las soluciones tecnicas en las formas de realizacion de la presente invencion haciendo referencia a los dibujos adjuntos en las formas de realizacion de la presente invencion. Evidentemente, las formas de realizacion descritas son solamente una parte y no la totalidad de las formas de realizacion de la presente invencion. Todas las demas formas de realizacion obtenidas por un experto en esta tecnica sobre la base de las formas de realizacion de la presente invencion sin necesidad de esfuerzos creativos, deberan caer dentro del alcance de proteccion de la presente invencion.

A continuacion se describe primero un diagrama de bloques estructural de un transmisor de datos 100 en conformidad con una forma de realizacion de la presente invencion haciendo referencia a la Figura 1.

Segun se ilustra en la Figura 1, el transmisor de datos 100 incluye un modulo de codificacion 110 y un modulo de procesamiento 120. El modulo de codificacion 110 esta configurado para realizar una codificacion FEC sobre los datos enviados para obtener una palabra codigo de FEC, y proporcionar, a la salida, la palabra codigo de FEC y una senal de indicacion para indicar una posicion lfmite de la palabra codigo de FEC al modulo de procesamiento 120. El modulo de procesamiento 120 esta configurado para insertar una secuencia de formacion en la palabra codigo de FEC en conformidad con la senal de indicacion, de modo que un receptor de datos determine la posicion lfmite de la palabra codigo de FEC en conformidad con la secuencia de formacion.

El modulo de codificacion 110 proporciona, a la salida, simultaneamente, una palabra codigo de FEC obtenida mediante la codificacion y la senal de indicacion que indica la posicion lfmite de la palabra codigo de FEC al modulo de procesamiento 120, de modo que el modulo de procesamiento 120 pueda determinar la posicion lfmite de la palabra codigo de FEC en funcion de la senal de indicacion e insertar la secuencia de formacion en funcion de la posicion lfmite de la palabra codigo de FEC. La secuencia de formacion insertada necesita originalmente insertarse en la palabra codigo de FEC para servir de ayuda en la estimacion de canal, ecualizacion de canal y funciones similares. En la forma de realizacion de la presente invencion, una manera de insertar la secuencia de formacion se cambia para permitir que la secuencia de formacion sirva de ayuda a la realizacion de la sincronizacion de trama, con lo que se mejora la eficiencia de utilizacion de la secuencia de formacion. La insercion de la secuencia de

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formacion en funcion de la senal de indicacion impide el problema de que aumente una tasa de transmision de lmea del sistema debido a la insercion de una cabecera de trama FEC adicional en la tecnica anterior. Ademas, debido a la mejora de la utilizacion de la secuencia de formacion, no se anade ninguna sobrecarga adicional a un sistema, se puede mejorar el rendimiento del sistema y se impide que un sistema de alto rendimiento consuma una gran cantidad de recursos para poner en practica la sincronizacion de trama en una capa ffsica.

La codificacion FEC realizada por el modulo de codificacion 110 puede ser una codificacion FEC de decision no programada o una codificacion FEC de decision programada, y la codificacion FEC se pone en practica en la capa ffsica. La posicion lfmite de la palabra codigo de FEC indicada por la senal de indicacion puede ser una posicion inicial de la palabra codigo de FEC o una posicion final de la palabra codigo de FEC. Los datos incluidos en una palabra codigo de FEC pueden determinarse en funcion de una posicion lfmite. A modo de ejemplo, si la longitud de una palabra codigo de FEC es conocida, los datos de palabra codigo de FEC pueden obtenerse directamente despues de que se determine posicion lfmite; y si la longitud de una palabra codigo de FEC es variable o desconocida, una parte entre dos senales de indicacion adyacentes son los datos de una palabra codigo de FEC.

En conformidad con la longitud de una palabra codigo de FEC y la longitud de un ciclo de secuencia de formacion, una secuencia de formacion puede insertarse de multiples manera. La secuencia de formacion insertada puede servir de ayuda a un extremo de recepcion para adquirir una senal de indicacion que indica una posicion lfmite de la palabra codigo de FEC. Los datos de la secuencia de formacion insertados en una palabra codigo de FEC pueden ser datos de secuencia de formacion de un ciclo o datos de secuencia de formacion de multiples ciclos. Tambien es posible que los datos de la secuencia de formacion de un ciclo se inserten en multiples palabras codigo de FEC. Debido a una diferencia en las maneras de transmitir las palabras codigo de FEC en canales ffsicos, es posible que una secuencia de formacion insertada en una sola palabra codigo de FEC se inserte en multiples canales ffsicos simultaneamente.

En conformidad con una forma de realizacion de la presente invencion, el modulo de procesamiento 120 puede configurarse para insertar, en un caso en donde una palabra codigo de FEC se transmite en paralelo por intermedio de al menos dos canales ffsicos, una secuencia de formacion en la palabra codigo de FEC en alineacion en correspondencia con una senal de indicacion. Para conocer mas detalles, puede hacerse referencia a la descripcion siguiente de la Figura 3 y Figura 4.

En conformidad con una forma de realizacion de la presente invencion, el modulo de procesamiento 120 puede configurarse para alinear, en un caso en donde una palabra codigo de FEC se transmite en serie a traves de uno de al menos dos canales ffsicos del modulo de procesamiento 120, la palabra codigo de FEC con otra palabra codigo de FEC que se transmite a traves de otro canal ffsico en los al menos dos canales ffsicos, insertan una secuencia de formacion en la palabra codigo de FEC en conformidad con una senal de indicacion, e insertan, en alineacion con la secuencia de formacion, otra frecuencia de formacion en la otra palabra codigo de FEC. En este caso, la secuencia de formacion insertada en la palabra codigo de FEC y la otra secuencia de formacion insertada en la otra palabra codigo de FEC constituye datos de secuencia de formacion de un solo ciclo, o puede constituir datos de secuencia de formacion de multiples ciclos. Para conocer mas detalles, puede hacerse referencia a la descripcion sobre la Figura 5.

En conformidad con una forma de realizacion de la presente invencion, haciendo caso omiso de si se transmite, o no, una palabra codigo de FEC por intermedio de un canal ffsico o multiples canales ffsicos, las secuencias de formacion de un numero entero de ciclos puede insertarse en una palabra codigo de FEC. A modo de ejemplo, en donde secuencias de formacion de multiples ciclos se insertan en una palabra codigo de FEC, puede hacerse referencia a la descripcion relativa a la Figura 6 y Figura 7.

La coincidencia de un ciclo de longitud de una palabra codigo de FEC con un ciclo de una secuencia de formacion, es decir, hacer que una palabra codigo de FEC incluya secuencias de formacion de un numero entero de ciclos, permite a un extremo de recepcion adquirir una posicion lfmite de la palabra codigo de FEC en conformidad con las secuencias de formacion.

A continuacion se describe posteriormente un diagrama de bloques estructural de un receptor de datos 200 de conformidad con una forma de realizacion de la presente invencion haciendo referencia a la Figura 2.

Segun se ilustra en la Figura 2, el receptor de datos 200 incluye un modulo de procesamiento 210 y un modulo de decodificacion 220. El modulo de procesamiento 210 esta configurado para recibir primeros datos de recepcion, adquirir, en conformidad con una secuencia de formacion en los primeros datos de recepcion, una senal de indicacion que indica una posicion ffmite de la secuencia de formacion, proporcionar, a la salida, segundos datos de recepcion obtenidos despues de que la secuencia de formacion se elimine desde los primeros datos de recepcion y la senal de indicacion para el modulo de decodificacion 220, en donde los primeros datos de recepcion se obtiene un transmisor de datos insertando, en conformidad con una posicion lfmite de una palabra codigo de FEC de correccion de error hacia delante, la secuencia de formacion en los datos codificados de FEC. El modulo de decodificacion 220 esta configurado para determinar una posicion lfmite de una palabra codigo de FEC en los segundos datos de recepcion en funcion de la senal de indicacion y realizar la decodificacion FEC sobre la palabra codigo de FEC en

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conformidad con la posicion Kmite.

Los primeros datos de recepcion recibidos por el receptor 200 incluyen la secuencia de transmision que se inserta en la palabra codigo de FEC por el transmisor de datos en conformidad con la posicion limitacion de la palabra codigo de FEC. El modulo de procesamiento 210 puede adquirir la posicion lfmite de la secuencia de formacion en funcion de la secuencia de formacion en los primeros datos de recepcion, en donde la posicion lfmite de la secuencia de formacion esta relacionada con la posicion lfmite de la palabra codigo de FEC. A continuacion, el modulo de decodificacion 220 determina la posicion lfmite de la palabra codigo de FEC determina la posicion lfmite de la palabra codigo de FEC en funcion de la senal de indicacion. Ademas, los segundos datos de recepcion que incluyen la palabra codigo de FEC pueden obtenerse despues de que se elimine la secuencia de formacion desde los primeros datos de recepcion. El modulo de procesamiento 210 envfa los segundos datos de recepcion y la senal de indicacion al modulo de decodificacion 220, de modo que el modulo de decodificacion 220 pueda determinar la palabra codigo de FEC en los segundos datos de recepcion en conformidad con la senal de indicacion y luego, puede realizar la decodificacion SD FEC sobre la palabra codigo de FEC.

Puesto que una secuencia de formacion que necesita originalmente insertarse en la palabra codigo de FEC para servir de ayuda en la estimacion de canal, la ecualizacion de canal y funciones similares se utiliza por el receptor de datos 200 para determinar la posicion lfmite de la palabra codigo de FEC, la secuencia de formacion no puede proporcionar solamente una funcion en la tecnica anterior, sino tambien puede servir de ayuda para realizar una sincronizacion de trama de la palabra codigo de FEC, con lo que se mejora la eficiencia de utilizacion de la secuencia de formacion. Ademas, puesto que la posicion lfmite de la palabra codigo de FEC puede adquirirse en funcion de la secuencia de formacion, no ocurre un problema de que una tasa de transmision de lmea de sistema aumente debido a una cabecera de trama FEC adicional utilizada en la tecnica anterior. Ademas, debido a la mejora de la utilizacion de la secuencia de formacion, no se anade ninguna sobrecarga adicional a un sistema, puede mejorarse el rendimiento del sistema y se impide que un sistema de alto rendimiento consuma una gran cantidad de recursos para poner en practica la sincronizacion de trama en una capa ffsica.

En conformidad con la forma de realizacion de la presente invencion, el modulo de procesamiento 210 puede realizar un calculo pertinente para adquirir la senal de indicacion en funcion de la secuencia de formacion. El modulo de procesamiento 210 puede configurarse para realizar un calculo de auto-correlacion o de correlacion cruzada en funcion de la secuencia de formacion y adquirir la senal de indicacion en conformidad con un resultado del calculo.

A modo de ejemplo, en un calculo de correlacion cruzada, el receptor de datos 200 puede generar localmente una secuencia de formacion local, que es la misma que la secuencia de formacion insertada por el transmisor, utilizar la secuencia de formacion local para atravesar los primeros datos de recepcion para realizar un calculo pertinente, y cuando se produce un maximo de correlacion, determinar que la posicion lfmite de la secuencia de formacion se encuentra, con lo que se adquiere la senal de indicacion. En un calculo de auto-correlacion, el receptor de datos 200 puede realizar un calculo de auto-correlacion en los primeros datos de recepcion en funcion de una caractenstica de la secuencia de formacion por sf misma, y cuando se produce un maximo de correlacion, determinar que la posicion lfmite de la secuencia de formacion se encuentra, con lo que se adquiere la senal de indicacion, en donde la posicion lfmite de la secuencia de formacion puede ser una posicion inicial de la secuencia de formacion.

Despues de que el modulo de procesamiento 210 adquiera la senal de indicacion en funcion de la secuencia de formacion, el modulo de decodificacion 220 es capaz de determinar la posicion lfmite de la palabra codigo de FEC en conformidad con la senal de indicacion en multiples maneras. Una manera para que el modulo de decodificacion 220 determine la posicion lfmite de la palabra codigo de FEC puede relacionarse con el numero de ciclos de secuencia de formacion insertados en la palabra codigo de FEC.

En conformidad con una forma de realizacion de la presente invencion, el modulo de decodificacion 220 puede configurarse para determinar, si se insertan las secuencias de formacion de un ciclo en una palabra codigo de FEC, que una posicion indicada por una senal de indicacion es la posicion lfmite de la palabra codigo de FEC en los segundos datos de recepcion. Para conocer mas detalles, puede hacerse referencia a la descripcion ilustrada en la Figura 3 y en la Figura 5.

De conformidad con una forma de realizacion de la presente invencion, el modulo de decodificacion 220 puede incluir una unidad de memorizacion intermedia, una unidad de decodificacion, una unidad de verificacion y una unidad de determinacion. La unidad de memorizacion intermedia esta configurada para memorizar N bloques de datos continuos si las secuencias de formacion de los N ciclos se insertan en una sola palabra codigo de FEC, en donde los datos incluidos en un bloque de datos es una parte entre las posiciones indicadas por las senales de indicacion adyacentes en los segundos datos de recepcion. La unidad de decodificacion esta configurada para realizar la decodificacion FEC sobre los N bloques de datos continuos. La unidad de verificacion esta configurada para verificar si un resultado obtenido desde la decodificacion FEC es correcto o no lo es. La unidad de determinacion esta configurada para determinar, si un resultado de verificacion obtenido por la unidad de verificacion es correcto, que una posicion indicada por una primera senal de indicacion correspondiente a los N bloques de datos continuos es la posicion lfmite de la palabra codigo de FEC en los segundos datos de recepcion, en donde N es un numero entero mayor que 1. Para conocer mas detalles, puede hacerse referencia a la descripcion sobre la Figura 6

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y la Figura 7.

A modo de ejemplo, puede establecerse una ventana de datos, y los datos para la decodificacion FEC se seleccionan a partir de la unidad de memorizacion intermedia a traves de la ventana de datos. La longitud de la antena es la misma que la longitud de una palabra codigo de FEC, es decir, la longitud de los N ciclos de secuencias de formacion insertados en una sola palabra codigo de FEC. Una posicion inicial de la ventana se determina en conformidad con una senal de indicacion, y la posicion inicial de la ventana se solapa con una determinada senal de indicacion cada vez que se seleccionan datos a traves de la ventana. Cuando se realiza una operacion de deslizamiento de ventana, la ventana se desplaza hacia atras en una posicion de senal de indicacion, y su posicion inicial se solapa con una senal de indicacion siguiente.

Los datos entre posiciones indicadas por dos senales de indicacion adyacentes en los segundos datos de recepcion pueden referirse como un bloque de datos, un bloque de datos corresponde a un solo ciclo de secuencia de formacion, y las secuencias de formacion de un ciclo se insertan en un bloque de datos. La longitud de la ventana incluye las secuencias de formacion de N ciclos. Por lo tanto, la ventana incluye N bloques de datos y N bloques de datos pueden seleccionarse desde la ventana cada vez. Si los N bloques de datos corresponden a una sola palabra codigo de FEC, la decodificacion FEC de los N bloques de datos es correcta, de no ser asf, la decodificacion FEC es incorrecta. Si la decodificacion FEC es incorrecta, la ventana necesita deslizarse hacia atras para seleccionar nuevos bloques de datos para la decodificacion FEC, con el fin de determinar si los nuevos bloques de datos constituyen una palabra codigo de FEC en funcion de un resultado de la decodificacion FEC. Por lo tanto, en conformidad con una forma de realizacion de la presente invencion, el modulo de decodificacion 220 puede incluir, ademas, una unidad de deslizamiento de ventana, configurada para seleccionar, si el resultado de la verificacion obtenido por la unidad de verificacion es incorrecto, N nuevos bloques de datos continuos por intermedio del deslizamiento de la ventana y proporcionar, a la salida, los N nuevos bloques de datos continuos para la unidad de decodificacion, de modo que la unidad de decodificacion realice la decodificacion FEC sobre los N nuevos bloques de datos continuos y la unidad de verificacion verifique si un resultado de la decodificacion FEC es correcto o no.

A modo de ejemplo, si N es 3, ello indica que las secuencias de formacion de tres ciclos estan insertados en una sola palabra codigo de FEC, y los tres bloques de datos se seleccionan desde la ventana para la decodificacion FEC cada vez. Si la decodificacion de los tres bloques de datos seleccionados es incorrecta cuando la posicion inicial de la ventana se solapa con una primera senal de indicacion, ello indica que la primera senal de indicacion no indica una posicion inicial de una palabra codigo de FEC. A continuacion, se realiza una operacion de deslizamiento de la ventana para permitir que la posicion inicial de la ventana se solape con una segunda senal de indicacion. Si la decodificacion de los tres bloques de datos recientemente seleccionados es correcta cuando la posicion inicial de la ventana se solapa con la segunda senal de indicacion, ello indica que la segunda senal de indicacion indica la posicion inicial de la palabra codigo de FEC.

En un caso en donde las secuencias de formacion de N ciclos se insertan en una sola palabra codigo de FEC, si el modulo de decodificacion 220 ha determinado una senal de indicacion que indica una posicion ffmite de la palabra codigo de FEC, una posicion ffmite de otra palabra codigo de FEC puede obtenerse directamente en conformidad con el numero N de ciclos, y el modulo de decodificacion 220 no necesita determinar de nuevo, en conformidad con un resultado de la verificacion, que la senal de indicacion corresponde a la posicion ffmite de las palabra codigo de FEC. Por lo tanto, en conformidad con una forma de realizacion de la presente invencion, el modulo de decodificacion 220 puede configurarse, ademas, para determinar, en un caso en donde una senal de indicacion que indica una posicion ffmite de una palabra codigo de FEC en los segundos datos de recepcion ha sido determinada, que una posicion indicada por una senal de indicacion que esta separada de la senal de indicacion por MxN+N-1 senales de indicacion es una posicion ffmite de otra palabra codigo de FEC en los segundos datos de recepcion, en donde M es un numero entero no inferior a 0. Para conocer mas detalles, puede hacerse referencia a la descripcion ilustrada en la Figura 6 y en la Figura 7.

A continuacion se describen las operaciones pertinentes de un transmisor y de un receptor con referencia a las formas de realizacion espedficas. En primer lugar, una primera forma de realizacion sobre la realizacion de la sincronizacion de trama utilizando una secuencia de formacion se describe haciendo referencia a la Figura 3 y la Figura 4.

En un sistema 300 que incluye un transmisor de datos 310 y un receptor de datos 350 segun se ilustra en la Figura 3, el sistema 300 utiliza la modulacion coherente DP-QPSK (Dual Polarization Quaternary Phase Shift keying, desplazamiento de fase en cuaternaria de polarizacion dual) y se transmiten datos de 126 Gbps a traves de cuatro canales ffsicos XI, XQ, YI e YQ, en donde un solo ciclo de secuencia de formacion en los cuatro canales ffsicos corresponde a una palabra codigo de FEC de SD, de modo que la longitud de la palabra codigo de FEC de SD coincide con la longitud del ciclo de secuencia de formacion. Si el sistema 300 es un sistema de modulacion de orden superior, a modo de ejemplo, SP-16QAM, una palabra codigo de FEC de SD se transmite a traves de ocho canales ffsicos y un solo ciclo de secuencia de formacion en los ocho canales ffsicos, corresponde a una sola palabra codigo de FEC de SD.

En el transmisor de datos 310, un modulo de codificacion FEC de SD 320 trata datos de OTU4 procedentes de un

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modulo de entramado de OTU como una parte de carga de FEC de SD y realiza la codificacion FEC de SD sobre los datos de OTU4. Despues de la codificacion, el modulo de codificacion FEC de SD 320 proporciona, a la salida, los datos codificados y una senal de indicacion que indica una posicion ffmite de una palabra codigo de FEC obtenida despues de la codificacion a un modulo de procesamiento de DSP (Digital Signal Processing, procesamiento de senales digitales) 330. La senal de indicacion puede expresarse utilizando una senal FP (Frame Pointer, puntero de trama) y la senal FP puede ser una senal de bit unico para indicar una posicion de cabecera de trama de la palabra codigo de FEC de SD.

Despues de introducir el modulo de procesamiento DSP 330, una palabra codigo de FEC se distribuye a cuatro canales ffsicos para su transmision. El modulo de procesamiento DSP 330 no solamente necesita insertar una secuencia de formacion de conformidad con la manera descrita en la forma de realizacion de la presente invencion, sino tambien necesita poner en practica otras funciones, tales como una precodificacion de modulacion, segun la tecnica anterior.

La parte (a) de la Figura 4 ilustra una palabra codigo de FEC transmitida a traves de cuatro canales ffsico. Una fila representa datos transmitidos a traves de un canal ffsico. De los 990 bits ilustrados en la parte (a) de la Figura 4, 840 bits son una longitud de bits de informacion, y 150 bits son una sobrecarga de FEC. Por lo tanto, la longitud de bits de informacion de una palabra codigo de fEc de SD es 840 x 4 bits, la sobrecarga de FEC es 150 x 4 bits, la longitud de palabra de codigo total es 990 x 4 y la secuencia de formacion necesita insertarse en los 990 x 4 bits.

El modulo de procesamiento DSP 330 inicia la insercion de una secuencia de formacion en una posicion ffmite de la palabra codigo de FEC en funcion de la senal FP. La Parte (b) de la Figura 4 ilustra la secuencia de formacion insertada. En esta forma de realizacion, las secuencias de formacion insertadas en una palabra codigo son datos en un solo ciclo de secuencia de formacion. Por supuesto, un experto en esta tecnica puede considerar tambien que los datos en un numero entero de ciclos de secuencias de formacion pueden insertarse tambien en una sola palabra de codigo.

Segun se ilustra en la parte (b) de la Figura 4, el ciclo de secuencia de formacion esta constituido de una parte maestra y cuatro partes esclavas, y la longitud de la parte maestra y la longitud de cada parte esclava son ambas de 210 bits; para la parte maestra, la longitud de una secuencia de formacion es de 20 bits y la longitud de sus bits de datos es 190 bits; para la pate esclava, la longitud de su secuencia de formacion es 10 bits y la longitud de sus bits de datos es de 200 bits, y los bits de datos de la ultima parte esclava estan constituidos de datos de OTU4 de 50 bits y una sobrecarga de FEC de 150 bits. La longitud de una palabra codigo de FEC de SD coincide con un ciclo de secuencia de formacion de los cuatro canales ffsicos. Por lo tanto, una posicion inicial de la secuencia de formacion en los cuatro canales ffsicos es compatible con una posicion de cabecera de trama de una palabra codigo de FEC de SD y una posicion inicial de la palabra codigo de FEC de SD se encuentra si la posicion inicial de la secuencia de formacion se adquiere.

En esta forma de realizacion, la longitud de los datos de la palabras codigo de FEC y la longitud de datos de la secuencia de formacion son solamente un ejemplo, una manera de insertar una secuencia de formacion en una palabra codigo de FEC es tambien a modo de ejemplo solamente, y ambos no constituyen ninguna limitacion sobre una manera de puesta en practica de la presente invencion.

Segun se describio con anterioridad, el modulo de procesamiento DSP 330 procesa, en funcion con una manera de modulacion del sistema, una palabra codigo de FEC en datos de multiples canales ffsicos, a modo de ejemplo, cuatro canales ffsicos bajo una modulacion DP-QPSK, inserta una secuencia de formacion en la palabra codigo de FEC en funcion con una senal FP y luego, envfa los datos de baja velocidad de multiples canales procesados a un modulo optico. El modulo optico envfa una senal a un extremo de recepcion en conformidad con una manera de procesamiento en la tecnica anterior.

En el receptor 350, un modulo de convertidor de analogico a digital (Analog-to-Digital, ADC) de los cuatro canales ffsicos realiza una conversion de analogico a digital sobre los datos recibidos y luego, un modulo de procesamiento DSP 360 realiza un procesamiento de senales digitales. Una senal en la que se realiza un procesamiento DSP se envfa a un modulo de decodificacion de FEC SD 370 para su decodificacion.

Ademas de una interfaz para transmitir una palabra codigo de FEC, las interfaces entre el modulo de procesamiento DSP 360 y el modulo de decodificacion FEC SD 370 incluyen, ademas, una interfaz de senal FP de bit unico para transmitir una senal FP. El modulo de procesamiento DSP 360 puede indicar una posicion ffmite de una secuencia de formacion para el modulo de decodificacion FEC SD 370 por intermedio de la senal FP, lo que sirve de ayuda al modulo de decodificacion FEC SD 370 para determinar una posicion ffmite de la palabra codigo de FEC. El modulo de procesamiento DSP 360 no solamente necesita adquirir, de conformidad con la manera de la forma de realizacion de la presente invencion, una senal que indica una posicion ffmite de una secuencia de formacion, sino que tambien necesita realizar otras funciones, tales como procesamiento de senales digitales, de conformidad con la tecnica anterior.

Mas concretamente, en el receptor de datos 350, el modulo de procesamiento DSP 360 recibe senales desde

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multiples canales ffsicos y realiza, en conformidad con una secuencia de formacion, la alineacion de sincronizacion de trama sobre las senales utilizando un algoritmo de sincronizacion de s^bolos de auto-correlacion/correlacion cruzada, con el fin de obtener una senal FP para indicar una posicion ffmite del ciclo de secuencia de formacion. En esta forma de realizacion, las secuencias de formacion de un ciclo se insertan en una sola palabra codigo de FEC, y por lo tanto, la senal FP indica una cabecera de trama de la palabra codigo de FEC. Despues de completar el procesamiento de la senal, el modulo de procesamiento DSP 360 envfa la senal FP y una senal de datos en paralelo al modulo de decodificacion FEC SD 370. El modulo de decodificacion FEC SD 370 obtiene informacion de ffmite de trama, es decir, realiza un entramado, en funcion de la senal FP y realiza la decodificacion FEC.

A continuacion, una segunda forma de realizacion en la que se realiza la sincronizacion de trama utilizando una secuencia de formacion se describe haciendo referencia a la Figura 5.

La segunda forma de realizacion es basicamente la misma que la primera forma de realizacion, y las diferencias son las siguientes: 1. La longitud de una palabra codigo de FEC en la segunda forma de realizacion es mas corta y los datos en un solo ciclo de secuencia de formacion en cada canal ffsico corresponden a una palabra codigo de FEC completa, mientras que la longitud de una palabra codigo de FEC en la primera forma de realizacion es mas larga y los datos en el ciclo de secuencia de formacion en los cuatro canales ffsicos corresponde a una palabra codigo de FEC completa; y 2. Un receptor de datos en la segunda forma de realizacion realiza la decodificacion FEC sobre los datos de cada canal ffsico por separado, mientras que un receptor de datos en la primera forma de realizacion realiza la decodificacion FEC despues de combinar los datos de los cuatro canales ffsicos.

En un transmisor de datos 510 de un sistema 500, un modulo de codificacion FEC SD 520 realiza la codificacion FEC SD sobre los datos de OTU4 desde un modulo de entramado de OTU, y luego, envfa una palabra codigo de FEC obtenida despues de la codificacion FEC SD y una senal FP para indicar una cabecera de trama de la palabra codigo de FEC en paralelo a un modulo de procesamiento dSp 530. El modulo de procesamiento dSp 530 transmite cada palabra codigo de FEC obtenida a partir del modulo de codificacion FEC SD 520 por intermedio de uno de los cuatro canales ffsicos, XI, WQ, YI e YQ. De este modo, cuatro palabras codigo de FEC se transmiten en paralelo en los cuatro canales ffsicos. El modulo de procesamiento DSP 530 alinea las palabras codigo de FEC de SD a enviarse a traves de los cuatro canales ffsicos e inserta, en funcion de la senal FP, las secuencias de formacion en las cuatro palabras codigo de FEC que se transmiten a traves de los cuatro canales ffsicos.

Las cuatro palabras codigo de FEC que se transmiten a traves de los cuatro canales ffsicos pueden ser segun se ilustra en la parte (a) de la Figura 4, pero cada palabra codigo de FEC en la segunda forma de realizacion corresponde a un solo canal. Cuatro palabras codigo de FEC, con secuencia de formacion insertadas, pueden ser segun se ilustra en la parte (b) de la Figura 4, pero los datos en un solo ciffndrico de secuencia de formacion en la segunda forma de realizacion se insertan en cuatro palabras codigo de FEC; sin embargo, para cada canal ffsico, una palabra codigo de FEC incluye tambien solamente un ciclo de secuencias de formacion. En la segunda forma de realizacion, los datos en un ciclo de secuencia de formacion se inserta en cuatro palabras codigo de FEC en cuatro canales ffsicos; sin embargo, un experto en esta tecnica puede considerar tambien que los datos en un numero entero positivo de ciclos de secuencias de formacion pueden insertarse en las cuatro palabras codigo de FEC en cuatro canales ffsicos.

En un receptor de datos 550 del sistema 500, un modulo de procesamiento DSP 560 puede realizar, en conformidad con una secuencia de formacion, la alineacion de sincronizacion de trama utilizando un algoritmo de sincronizacion de sfmbolos de auto-correlacion/correlacion cruzada para senales recibidas desde multiples canales ffsicos, con el fin de obtener una senal FP que indica una posicion ffmite de un ciclo de secuencia de formacion, es decir, una senal de cabecera de trama de una palabra codigo de FEC en este ejemplo. Despues de completar el procesamiento de la senal, el modulo de procesamiento DSP 560 envfa la senal FP y una senal de datos de cada canal ffsico en paralelo a los cuatro modulos de decodificacion FEC SD 570 y una senal de datos de un canal ffsico correspondiente a un solo modulo de decodificacion FEC SD. Cada modulo de decodificacion FEC SD 570 obtiene la informacion de ffmite de trama de una palabra codigo en un canal ffsico correspondiente a una senal FP y realiza la decodificacion FEC por separado.

Una tercera forma de realizacion en la que se realiza la sincronizacion de trama utilizando una secuencia de formacion se describe a continuacion haciendo referencia a la Figura 6 y la Figura 7.

La tercera forma de realizacion es basicamente la misma que la primera forma de realizacion, y las diferencias son como sigue: 1. Una palabra codigo de FEC de SD en la tercera forma de realizacion es un codigo largo y los datos de al menos dos ciclos de secuencia de formacion se insertan en una palabra codigo de FEC, mientras que los datos de un ciclo de secuencia de formacion se insertan en una palabra codigo de FEC en la primera forma de realizacion; y 2. Una palabra codigo de FEC en la tercera forma de realizacion tiene multiples ciclos de secuencia de formacion y por lo tanto, un modulo de decodificacion FEC SD necesita determinar una cabecera de trama de una palabra codigo de FEC en conformidad con la senal FP, mientras que una palabra codigo de FEC en la primera forma de realizacion tiene solamente un ciclo de secuencia de formacion y por lo tanto, el modulo de decodificacion FEC SD utiliza directamente la senal FP como una senal de indicacion que indica una cabecera de trama de la palabra codigo de FEC.

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En un transmisor de datos 610 de un sistema 600, un modulo de codificacion FEC SD 620 env^a una palabra codigo de FEC codificada y una senal FP que indica una cabecera de trama de una palabra codigo de FEC en paralelo a un modulo de procesamiento DSP 630. En el modulo de procesamiento DSP 630, cada palabra codigo de FEC de SD se transmite a traves de cuatro canales ffsicos, WI, WQ, YI e YQ, las palabras codigo de FEC de SD a enviarse a traves de los cuatro canales ffsicos estan alineadas y los datos en al menos dos ciclos de secuencia de formacion se insertan cada palabra codigo de FEC. De este modo, los datos en un solo ciclo de secuencia de formacion corresponden a un sub-bloque de una palabra codigo de FEC, en donde el sub-bloque puede referirse tambien como un bloque de datos.

Se supone que los datos en dos ciclos de secuencia de formacion se insertan en una sola palabra codigo de FEC, de modo que una palabra codigo de FEC de SD con secuencias de formacion insertadas es segun se ilustra en la Figura 7. Las secuencias de formacion se ilustran en la Figura 7. El modulo de procesamiento DSP 630 inicia la insercion de datos en dos ciclos de secuencia de formacion a partir de una cabecera de trama de la palabra codigo de FEC en conformidad con la senal FP.

En un receptor de datos 650 del sistema 600, un modulo de procesamiento DSP 660 obtiene, en conformidad con una secuencia de formacion, una senal FP que indica una posicion lfmite de un ciclo de secuencia de formacion utilizando un algoritmo de sincronizacion de sfmbolos de auto-correlacion/correlacion cruzada. Despues de completar el procesamiento de la senal, el modulo de procesamiento DSP 660 envfa la senal FP y una senal de datos en paralelo al modulo de decodificacion FEC SD 670.

En la tercera forma de realizacion, los datos en multiples ciclos de secuencia de formacion se insertan en una palabra codigo de FEC, y por lo tanto, el modulo de decodificacion FEC SD 670 necesita determinar una cabecera de trama de la palabra codigo de FEC en conformidad con la senal FP.

El modulo de decodificacion FEC SD 670 puede determinar una posicion lfmite de una palabra codigo de FEC realizando las operaciones siguientes: a) Memorizar un sub-bloque de una palabra codigo de FEC recibida, determinar un sub-bloque utilizando una senal FP y seleccionar, de forma secuencial los N sub-bloques de palabras codigo para su decodificacion, en donde N es el numero de ciclos de secuencias de formacion insertadas en una palabra codigo de FEC; b) Comprobar los bits de palabras codigo decodificados utilizando una matriz de verificacion, a modo de ejemplo, realizar una operacion de multiplicacion de palabras codigo en conformidad con una matriz H; c) Si un resultado de la verificacion es 0, considerar que la decodificacion de palabras codigo es correcta y los N sub- bloques de palabras codigo son una palabra codigo de FEC completa; y si el resultado de la verificacion no es 0, sucesivamente “deslizar una ventana” hacia atras para seleccionar N sub-bloques de palabras codigo y retornar a la etapa b).

Despues de que el modulo de decodificacion FEC SD 670 haya determinado una senal FP para indicar una cabecera de trama de la palabra codigo de FEC, el modulo de decodificacion FEC SD 670 puede determinar directamente la cabecera de trama de la palabra codigo de FEC en conformidad con la senal FP, sin la necesidad de realizar la manera precedente para determinar una palabra codigo de FEC completa. Mas concretamente, despues de que el modulo de decodificacion FEC SD 670 encuentre una cabecera de trama de una palabra codigo de FEC, una senal FP que esta separada de una senal FP que indica la cabecera de trama por MxN+N-1 senales FP indican una cabecera de trama de una palabra codigo de FEC. A modo de ejemplo, se supone que los datos en tres ciclos de secuencias de formacion se insertan en una palabra codigo de FEC. Cuando el modulo de decodificacion FEC SD 670 determina que una quinta senal FP indica una cabecera de trama de la palabra codigo de FEC, el modulo de decodificacion FEC SD 670 puede determinar directamente que una senal FP que esta separada de la quinta senal FP por 2, 5, 8 o las senales FP similares, indica una cabecera de trama de la palabra codigo de FEC, es decir, una octava, undecima, decimotercera o senal FP similar que indica las cabeceras de tema de las palabras codigo de FEC.

El modulo de decodificacion FEC SD 670 puede obtener informacion de lfmite de trama de cada sub-bloque en conformidad con la senal FP y luego, obtener una cabecera de trama de una palabra codigo de FEC en una manera de verificacion. De este modo, la decodificacion FEC puede realizarse sobre una palabra codigo de FEC determinada. En general, la iniciacion puede realizarse cuando el sistema 600 esta con alimentacion de energfa, con el fin de obtener una senal FP que indique una cabecera de trama de una palabra codigo de FEC.

En conformidad con el transmisor de datos o el receptor de datos dados a conocer en la forma de realizacion de la presente invencion, una manera de insercion de una secuencia de formacion que se insertara originalmente en una palabra codigo de FEC se cambia en una palabra codigo de FEC, de modo que la secuencia de formacion pueda no solamente realizar una funcion existente, sino que tambien sirva de ayuda para realizar una sincronizacion de tramas de la palabra codigo de FEC. De este modo, la sincronizacion de tramas de la palabra codigo de FEC puede ponerse en practica sin necesidad de anadir una sobrecarga de entramado FEC adicional, y es mejor un grado de combinacion del sistema, con el fin de que una secuencia de formacion en un algoritmo DSP pueda utilizarse completamente. Ademas, insertando una secuencia de formacion para servir de ayuda a la realizacion de una sincronizacion de tramas es simple con baja complejidad y puede soportar la alineacion de tramas en un caso en

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donde una tasa binaria de errores sea elevada, a modo de ejemplo, 2e-2.

Lo que antecede describe un transmisor de datos y un receptor de datos que se requieren para realizar una sincronizacion de tramas utilizando una secuencia de formacion y a continuacion se describe un diagrama de flujo de un metodo de sincronizacion de tramas en conformidad con una forma de realizacion de la presente invencion haciendo referencia a la Figura 8 y la Figura 9.

Segun se ilustra en la Figura 8, un metodo de sincronizacion de tramas 800 incluye las etapas siguientes.

S810: Realizar una codificacion FEC sobre los datos enviados para obtener una palabra codigo de FEC.

S820: Determinar una posicion ffmite de la palabra codigo de FEC.

S830: Insertar una secuencia de formacion en la palabra codigo de FEC en conformidad con la posicion ffmite, de modo que un receptor de datos determine la posicion ffmite de la palabra codigo de FEC en funcion de la secuencia de formacion.

Para las operaciones de S810 a S830 puede hacerse referencia a las operaciones del modulo de codificacion 110 y el modulo de procesamiento 120 incluidos en el receptor de datos 100 en la Figura 1. Para evitar una repeticion, no se proporcionan aqu detalles adicionales.

En conformidad con una forma de realizacion de la presente invencion, en S830, en un caso en donde una palabra codigo de FEC se transmite en paralelo por intermedio de al menos dos canales ffsicos, una secuencia de formacion se inserta en la palabra codigo de FEC en alineacion en funcion de una posicion ffmite. Para un ejemplo pertinente, puede hacerse referencia a la descripcion ilustra en la Figura 3 y en la Figura 4.

En conformidad con una forma de realizacion de la presente invencion, en S830, en un caso en donde una palabra codigo de FEC se transmite en serie a traves de uno de los al menos dos canales ffsicos, la palabra codigo de FEC puede alinearse con otra palabra codigo de FEC que se transmite a traves de otro canal ffsico en los al menos dos canales ffsicos, una secuencia de formacion puede insertarse en la palabra codigo de FEC en conformidad con una posicion ffmite, y otra secuencia de formacion puede insertarse, en alineacion con la secuencia de formacion, en la otra palabra codigo de FEC. Para un ejemplo pertinente, puede hacerse referencia a la descripcion ilustrada en la Figura 5.

En conformidad con la forma de realizacion de la presente invencion, en S830, las secuencias de formacion de N ciclos pueden insertarse en la palabra codigo de FEC en conformidad con la posicion ffmite, en donde N es un numero entero mayor que 0. Para un ejemplo pertinente, puede hacerse referencia a la descripcion ilustrada en la Figura 6 y Figura 7.

En conformidad con el metodo de sincronizacion de tramas dado a conocer en la forma de realizacion de la presente invencion, una secuencia de formacion que se insertara originalmente en una palabra codigo de FEC se inserta en funcion de una senal de indicacion para servir de ayuda a la realizacion de la sincronizacion de tramas. De este modo, el problema de que una tasa de transmision de ffnea del sistema aumente debido a la insercion de una cabecera de trama FEC adicional en la tecnica anterior, se impide en esta forma de realizacion; ademas, debido a la mejor utilizacion de la secuencia de formacion, ninguna sobrecarga adicional se anade a un sistema, se puede mejorar el rendimiento del sistema y se impide que un sistema de alto rendimiento consuma una gran cantidad de recursos para realizar una sincronizacion de tramas en una capa ffsica.

El metodo 800 en la Figura 8 es un metodo de sincronizacion de tramas descrito desde la vista de un extremo transmisor, y a continuacion se describe un metodo de sincronizacion de tramas desde la perspectiva de un extremo receptor haciendo referencia a la Figura 9.

Segun se ilustra en la Figura 9, un metodo de sincronizacion de tramas 900 incluye las etapas siguientes:

S910: En conformidad con una secuencia de formacion en los primeros datos de recepcion, adquirir una posicion ffmite de la secuencia de formacion, en donde los primeros datos de recepcion se obtienen por el transmisor de datos insertando, en funcion de una posicion ffmite de una palabra codigo de FEC, la secuencia de formacion en los datos codificados de FEC.

S920: Determinar una posicion ffmite de una palabra codigo de FEC en segundos datos de recepcion recibidos en conformidad con la posicion ffmite de la secuencia de formacion, en donde los segundos datos de recepcion se obtienen despues de que se elimine la secuencia de formacion desde los primeros datos de recepcion.

S930: Realizar una decodificacion FEC sobre la palabra codigo de FEC en conformidad con la posicion ffmite de la palabra codigo de FEC.

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Para las operaciones de S910 a S930, puede hacerse referencia a las operaciones del modulo de procesamiento 210 y el modulo de decodificacion 220 incluidos en el receptor de datos 200 que se ilustra en la Figura 2, Para evitar una repeticion, no se proporcionan aqu detalles adicionales.

En conformidad con una forma de realizacion de la presente invencion, en S920, si las secuencias de formacion de un solo ciclo estan insertadas en una palabra codigo de FEC, una posicion Kmite de una secuencia de formacion puede determinarse como una posicion Kmite de una palabra codigo de FEC en los segundos datos de recepcion. A modo de un ejemplo pertinente, puede hacerse referencia a la descripcion sobre la Figura 3, la Figura 4 y la Figura 5.

En conformidad con la forma de realizacion de la presente invencion, en S930, si las secuencias de formacion de N ciclos se insertan en una palabra codigo de FEC, pueden memorizarse N bloques de datos continuos y los datos incluidos en un bloque de datos es una parte entre las posiciones indicadas por las senales de indicacion adyacentes en los segundos datos de recepcion; la decodificacion FEC se realiza en los N bloques de datos continuos; en donde se verifica que un resultado obtenido a partir de la decodificacion FEC es correcto; si el resultado de la verificacion es correcto, una posicion lfmite de una primera secuencia de formacion correspondiente a los N bloques de datos continuos se determina como una posicion lfmite de una palabra codigo de FEC en los segundos datos de recepcion, en donde N es un numero entero mayor que 1.

Si el resultado de la verificacion es incorrecto, se seleccionan N nuevos bloques de datos continuos mediante un deslizamiento de la ventana, se realiza una decodificacion FEC sobre los N nuevos bloques de datos continuos y se verifica que un resultado de la decodificacion FEC es correcto.

A continuacion, en un caso en donde una posicion lfmite de una secuencia de formacion correspondiente a una posicion lfmite de una palabra codigo de FEC se determina, una posicion lfmite que esta separada de la posicion ifmite de la secuencia de formacion por secuencias de formacion de MxN+N-1 ciclos, puede determinarse como una posicion lfmite de otra palabra codigo de FEC en los segundos datos de recepcion, en donde M es un numero entero no inferior a 0. Para un ejemplo pertinente, puede hacerse referencia a la descripcion sobre la Figura 6 y la Figura 7.

En conformidad con una forma de realizacion de la presente invencion, en S910, puede realizarse un calculo de auto-correlacion o correlacion cruzada en conformidad con una secuencia de formacion, y una senal de indicacion se adquiere en funcion de un resultado del calculo.

De conformidad con el metodo de sincronizacion de tramas dado a conocer en la forma de realizacion de la presente invencion, una senal de indicacion se adquiere en funcion de una secuencia de formacion insertada en una palabra codigo de FEC, con lo que se determina una posicion lfmite de la palabra codigo de FEC y se realiza una sincronizacion de tramas. De este modo, el problema de que una tasa de transmision de lmea del sistema aumente debido a la insercion de una cabecera de trama FEC adicional en la tecnica anterior se impide en esta forma de realizacion; ademas, debido a la mejora de la utilizacion de la secuencia de formacion, ninguna sobrecarga adicional se anade a un sistema, puede mejorarse el rendimiento del sistema y se impide que un sistema de alto rendimiento consuma una gran cantidad de recursos para realizar la sincronizacion de tramas en una capa ffsica.

Un experto en esta tecnica puede conocer que, en combinacion con los metodos descritos en las formas de realizacion dadas a conocer en esta especificacion, las etapas y unidades pueden realizarse mediante equipos electronicos, programas informaticos o una de sus combinaciones. Para describir, con claridad, la intercambiabilidad entre el hardware y el software, lo que antecede ha descrito, en general, composiciones y etapas de cada forma de realizacion en conformidad con las funciones. Si estas funciones se realizan en un modo de hardware o de software dependera de las aplicaciones particulares y de las condiciones de limitaciones de diseno de las soluciones tecnicas. Un experto en esta tecnica puede utilizar diferentes metodos para poner en practica las funciones descritas para cada aplicacion particular, pero no debe considerarse que la puesta en practica va mas alla del alcance de la presente invencion.

Las etapas de los metodos descritos en combinacion con las formas de realizacion pueden realizarse utilizando hardware, un programa informatico ejecutado por un procesador, o una de sus combinaciones. El programa informatico puede colocarse en una memoria de acceso directorio (RAM), una memoria, una memoria de solamente lectura (ROM), una memoria ROM electricamente programable, una memoria ROM electricamente programable y borrable, un registro, un disco duro, un disco magnetico extrafble, un CD-ROM, o un soporte de memorizacion de cualquier otra forma bien conocida en el campo tecnico.

Aunque algunas formas de realizacion de la presente invencion han sido ilustradas y descritas, un experto en esta tecnica debe entender que se pueden realizar varias modificaciones para estas formas de realizacion sin desviarse por ello del principio de la presente invencion y dichas modificaciones caeran dentro del alcance de la presente invencion.

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   REIVINDICACIONES

   1. Un receptor de datos (200, 350, 570, 650), que comprende un modulo de procesamiento (210, 360, 560, 660) y un modulo de decodificacion (220, 370, 570, 670), en donde:

   el modulo de procesamiento (210, 360, 560, 660) esta configurado para recibir primeros datos de recepcion, adquirir, en de conformidad con una secuencia de formacion que esta en los primeros datos de recepcion y para facilitar la estimacion de canal o la ecualizacion de canal, una senal de indicacion que indica una posicion lfmite de la secuencia de formacion, y proporcionar, a la salida, segundos datos de recepcion obtenidos despues de que se retire la secuencia de formacion de los primeros datos de recepcion y la senal de indicacion para el modulo de decodificacion (220, 370, 570, 670), en donde los primeros datos de recepcion se obtienen mediante un transmisor de datos (100, 310, 510, 610) insertando, en funcion de una posicion lfmite de una palabra codigo de correccion de errores hacia adelante, FEC, de la secuencia de formacion en los datos codificados por FEC; y

   el modulo de decodificacion (220) esta configurado para determinar una posicion lfmite de una palabra codigo de FEC en los segundos datos de recepcion en funcion de la senal de indicacion y para realizar una decodificacion FEC sobre la palabra codigo de FEC en funcion de la posicion lfmite, en donde el modulo de decodificacion (220, 370, 570, 670) comprende:

   una unidad de memorizacion intermedia, configurada para memorizar N bloques de datos continuos si las secuencias de formacion de N ciclos se insertan en una sola palabra codigo de FEC, en donde los datos incluidos en un solo bloque de datos es una parte entre posiciones indicadas por senales de indicacion adyacentes en los segundos datos de recepcion;

   una unidad de decodificacion, configurada para realizar una decodificacion FEC sobre los N bloques de datos continuos;

   una unidad de verificacion, configurada para comprobar si un resultado obtenido de la decodificacion FEC es correcto; y

   una unidad de determinacion, configurada para determinar, si un resultado de verificacion obtenido por la unidad de verificacion es correcto, que una posicion indicada por una primera senal de indicacion correspondiente a los N bloques de datos continuos es la posicion lfmite de la palabra codigo de FEC en los segundos datos de recepcion, en donde N es un numero entero mayor que 1.
2. 2. El receptor de datos (200, 350, 570, 650) segun la reivindicacion 1, en donde el modulo de decodificacion (220, 370, 570, 670) esta configurado para determinar, si secuencias de formacion de un solo ciclo se insertan en una palabra codigo de FEC, que una posicion indicada por la senal de indicacion es la posicion lfmite de la palabra codigo de FEC en los segundos datos de recepcion.
3. 3. El receptor de datos (200, 350, 570, 650) segun la reivindicacion 1, en donde el modulo de decodificacion (220, 370, 570, 670) comprende, ademas:

   una unidad de deslizamiento de ventana, configurada para seleccionar, si el resultado de la verificacion obtenido por la unidad de verificacion es incorrecto, N nuevos bloques de datos continuos mediante un deslizamiento de ventana, y proporcionar, a la salida, los N nuevos bloques de datos continuos a la unidad de decodificacion, de modo que la unidad de decodificacion realice una decodificacion FEC sobre los N nuevos bloques de datos continuos y que la unidad de verificacion compruebe si un resultado de la decodificacion FEC es correcto.
4. 4. El receptor de datos (200, 350, 570, 650) segun la reivindicacion 1, en donde el modulo de decodificacion (220, 370, 570, 670) esta configurado para determinar que una senal de indicacion separada de la primera senal de indicacion por MxN+N-1 senales de indicacion indica una posicion lfmite de otra palabra codigo de FEC en los segundos datos de recepcion, en donde M un numero entero no inferior a 0.
5. 5. El receptor de datos (200, 350, 570, 650) segun cualquiera de las reivindicaciones 1 a 4, en donde el modulo de procesamiento (210, 360, 560, 660) esta configurado para realizar un calculo por auto-correlacion o por correlacion cruzada en funcion de la secuencia de formacion y para adquirir la senal de indicacion en funcion de un resultado del calculo.
6. 6. Un metodo de sincronizacion de tramas, que comprende: la recepcion de primeros datos de recepcion;

   la adquisicion (S910) de conformidad con una secuencia de formacion que esta en los primeros datos de recepcion y para facilitar la estimacion de canal o la ecualizacion de canal, de una senal de indicacion que indica una posicion ifmite de la secuencia de formacion, en donde los primeros datos de recepcion se obtienen por un transmisor de

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   datos (100, 310, 510, 610) insertando, en conformidad con una posicion Umite de una palabra codigo de correccion de error hacia adelante FEC, la secuencia de formacion en los datos codificados por FEC;

   la determinacion (S920) de una posicion lfmite de una palabra codigo de FEC en los segundos datos de recepcion en funcion de la posicion lfmite de la secuencia de formacion, en donde los segundos datos de recepcion se obtienen despues de que se elimine la secuencia de formacion desde los primeros datos de recepcion; y

   la puesta en practica (S930) de la decodificacion FEC sobre la palabra codigo de FEC en funcion de la posicion lfmite de la palabra codigo de FEC;

   en donde la determinacion (S920) de una posicion lfmite de una palabra codigo de FEC en los segundos datos de recepcion en funcion de la posicion lfmite de la secuencia de formacion comprende:

   la memorizacion intermedia de N bloques de datos continuos si secuencias de formacion de N ciclos se insertan en una sola palabra codigo de FEC, en donde los datos incluidos en un bloque de datos es una parte entre posiciones indicadas por senales de indicacion adyacentes en los segundos datos de recepcion;

   la puesta en practica de la decodificacion de FEC sobre los N bloques de datos continuos;

   la verificacion de si un resultado obtenido a partir de la decodificacion de FEC es correcto; y

   la determinacion, si un resultado de la verificacion es correcto, de que una posicion lfmite de una primera secuencia de formacion correspondiente a los N bloques de datos continuos es la posicion lfmite de la palabra codigo de FEC en los segundos datos de recepcion, en donde N es un numero entero mayor que 1.
7. 7. El metodo de sincronizacion de trama segun la reivindicacion 6, en donde la determinacion (S920) de una posicion lfmite de una palabra codigo de FEC en segundos datos de recepcion en conformidad con la posicion lfmite de la secuencia de formacion comprende:

   determinar, si secuencias de formacion de un ciclo se insertan en una palabra codigo de FEC, que la posicion lfmite de la secuencia de formacion es la posicion lfmite de la palabra codigo de FEC en los segundos datos de recepcion.
8. 8. El metodo de sincronizacion de trama segun la reivindicacion 6, que comprende, ademas:

   la seleccion, si el resultado de la verificacion es incorrecto, de N nuevos bloques de datos continuos mediante un deslizamiento de ventana, la puesta en practica de la decodificacion FEC sobre los N nuevos bloques de datos continuos y la verificacion de que es correcto un resultado de la decodificacion FEC.
9. 9. El metodo de sincronizacion de trama segun la reivindicacion 6 que comprende, ademas:

   la determinacion de que una posicion lfmite separada de la posicion lfmite de la primera secuencia de formacion por secuencias de formacion de MxN+N-1 ciclos es una posicion lfmite de otra palabra codigo de FEC en los segundos datos de recepcion, en donde M un numero entero no inferior a 0.
10. 10. El metodo de sincronizacion de trama segun cualquiera de las reivindicaciones 6 a 9, en donde la adquisicion (S910), en conformidad con una secuencia de formacion en los primeros datos de recepcion, de una posicion lfmite de la secuencia de formacion comprende:

    la realizacion de un calculo de auto-correlacion o correlacion cruzada en funcion de la secuencia de formacion, y la adquisicion de la senal de indicacion en funcion de un resultado del calculo.