WO2012163033A1 - 数据发送器、数据接收器和帧同步方法 - Google Patents

数据发送器、数据接收器和帧同步方法 Download PDF

Info

Publication number
WO2012163033A1
WO2012163033A1 PCT/CN2011/081552 CN2011081552W WO2012163033A1 WO 2012163033 A1 WO2012163033 A1 WO 2012163033A1 CN 2011081552 W CN2011081552 W CN 2011081552W WO 2012163033 A1 WO2012163033 A1 WO 2012163033A1
Authority
WO
WIPO (PCT)
Prior art keywords
fec
training sequence
data
boundary position
fec codeword
Prior art date
Application number
PCT/CN2011/081552
Other languages
English (en)
French (fr)
Inventor
喻凡
常德远
肖治宇
Original Assignee
华为技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 华为技术有限公司 filed Critical 华为技术有限公司
Priority to PCT/CN2011/081552 priority Critical patent/WO2012163033A1/zh
Priority to EP11866960.5A priority patent/EP2775648B1/en
Priority to ES11866960.5T priority patent/ES2625528T3/es
Priority to CN201180002527.2A priority patent/CN103190107B/zh
Publication of WO2012163033A1 publication Critical patent/WO2012163033A1/zh
Priority to US14/266,544 priority patent/US20140237323A1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H04L1/0042—Encoding specially adapted to other signal generation operation, e.g. in order to reduce transmit distortions, jitter, or to improve signal shape
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0605—Special codes used as synchronising signal
    • H04J3/0608—Detectors therefor, e.g. correlators, state machines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1652—Optical Transport Network [OTN]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0047—Decoding adapted to other signal detection operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0202—Channel estimation
    • H04L25/0224—Channel estimation using sounding signals
    • H04L25/0226—Channel estimation using sounding signals sounding signals per se

Definitions

  • the present invention relates to the field of communications, and more particularly to data transmitters, data receivers, and frame synchronization methods in the field of communications. Background technique
  • OTN Optical Transport Network
  • OTU4 Optical Channel Transport Unit 4
  • FEC Forward Error Correction
  • the OTU4 framing and 7% FEC encoding of the data are completed in the OTU framing module, and the FEC codeword is sent to the optical module for data modulation.
  • the signal from the channel is demodulated by the optical module, and then processed by an analog-to-digital converter (ADC) and a digital signal processor (DSP) to obtain OTU4 frame data.
  • ADC analog-to-digital converter
  • DSP digital signal processor
  • the decoding of 7% FEC and the de-frameping of OTU4 are performed by the OTU4 deframing module.
  • the FEC codeword and the OTU4 frame share a frame header, so after the signal is handed over from the physical layer to the medium access control layer, the frame header information needs to be searched first, thereby determining according to the frame header information.
  • the FEC codeword is subjected to FEC decoding processing.
  • the input of the SD FEC is multi-bit quantized soft information, so the interface rate with the DSP algorithm module will be doubled compared to the channel line rate, for example, 4-bit quantized SD FEC is applied to the 100G optical transmission system.
  • the SD FEC decoding module and the front-end DSP module interface data rate will reach 400Gbps
  • the Optical Internet Forum recommends that the SD FEC decoder be placed after the DSP algorithm module, and integrated with the DSP module on the optical module side.
  • the layer implements FEC decoding.
  • the prior art does not apply the method of searching for the frame header information in the medium access control layer to perform FEC decoding, and the FEC decoding of the physical layer cannot be implemented.
  • the high gain performance of SD FEC can make the system have a higher FEC limit (FEC limit ), so that the forward error rate can reach 2.5e-2, but if the OTU's framing mechanism is utilized, frame loss occurs. The average time is small and the system is unstable.
  • an extra FEC frame header is inserted at the head of each SD FEC codeword to implement frame fixation through an additional FEC frame header.
  • the decoder After receiving the data, the decoder first searches for an additional FEC frame header, performs frame synchronization according to the FEC frame header, and then performs FEC decoding.
  • the FEC frame header needs to be inserted at the transmitting end, which will occupy additional overhead, resulting in an increase in the system line rate, and the search frame header still needs to be determined before the receiving end FEC decoding. Frame processing still requires more resources for high throughput systems.
  • the embodiments of the present invention provide a data transmitter, a data receiver, and a frame synchronization method, which can implement frame synchronization of FEC codewords in a physical layer by using an existing training sequence, thereby avoiding extra overhead caused by frame synchronization and not improving the system. Line rate.
  • the present invention provides a data transmitter, including an encoding module and a processing module: the encoding module is configured to perform forward error correction FEC encoding on the transmitted data to obtain an FEC codeword, and output the method to the processing module. Decoding an FEC codeword and an indication signal for indicating a boundary position of the FEC codeword; the processing module, configured to insert a training sequence in the FEC codeword according to the indication signal, so that the data receiver is configured according to the The training sequence determines the boundary location of the FEC codeword.
  • the present invention provides a data receiver, including a processing module and a decoding module, the processing module, configured to receive first received data, and obtain an indication according to a training sequence in the first received data.
  • An indication signal of a boundary position of the training sequence and outputting, to the decoding module, second received data and the indication signal obtained by removing the training sequence from the first received data, where the first received data
  • the decoding module configured to determine the second receiving according to the indication signal The boundary position of the FEC codeword in the data, and FEC decoding the FEC codeword according to the boundary location.
  • the present invention provides a frame synchronization method, including: performing forward error correction FEC encoding on a transmission data to obtain an FEC codeword; determining a boundary position of the FEC codeword; and performing the FEC according to the boundary position.
  • a training sequence is inserted into the codeword so that the data receiver determines the boundary position of the FEC codeword based on the training sequence.
  • the present invention provides a frame synchronization method, including: acquiring a boundary position of the training sequence according to a training sequence in a first received data, where the first received data is forwarded by a data transmitter according to forward error correction FEC
  • the boundary position of the codeword is obtained by inserting the training sequence into the FEC-encoded data; determining a boundary position of the FEC codeword in the second received data according to a boundary position of the training sequence, where the second received data is Obtaining the training sequence after removing the training sequence from the first received data; performing FEC decoding on the FEC codeword according to a boundary position of the FEC codeword.
  • the training sequence can be utilized to implement frame synchronization of the FEC codeword. Since the training sequence is used in the prior art to assist channel equalization and the like, the embodiment of the present invention performs frame synchronization by using the originally existing training sequence, thereby eliminating the need to insert an additional FEC frame header, thereby reducing overhead and improving The use of training sequences is efficient and does not increase the system line rate.
  • FIG. 1 is a block diagram showing the structure of a data transmitter in accordance with an embodiment of the present invention.
  • FIG. 2 is a block diagram showing the structure of a data receiver in accordance with an embodiment of the present invention.
  • FIG 3 is a schematic diagram of a first embodiment of a system including a data transmitter and a data receiver.
  • Figure 4 is a diagram showing the FEC codeword involved in the first example and the FEC codeword inserted with the training sequence.
  • Figure 5 is a schematic diagram of a second embodiment of a system including a data transmitter and a data receiver.
  • 6 is a schematic diagram of a third embodiment of a system including a data transmitter and a data receiver.
  • Figure 7 is a diagram showing the FEC codeword and the FEC codeword inserted with the training sequence involved in the third embodiment.
  • FIG. 8 is a flowchart of a frame synchronization method according to an embodiment of the present invention.
  • 9 is a flow chart of another frame synchronization method in accordance with an embodiment of the present invention. detailed description
  • the data transmitter 100 includes an encoding module 110 and a processing module 120.
  • the encoding module 110 is configured to FEC encode the transmitted data to obtain the FEC codeword, and output the FEC codeword and the indication signal for indicating the boundary position of the FEC codeword to the processing module 120.
  • the processing module 120 is configured to insert a training sequence in the FEC codeword according to the indication signal, so that the data receiver determines the boundary position of the FEC codeword according to the training sequence.
  • the encoding module 110 simultaneously outputs the encoded FEC codeword to the processing module 120 and indicates the
  • the indication signal of the FEC codeword boundary position may cause the processing module 120 to determine the FEC codeword boundary position based on the indication signal and insert the training sequence according to the FEC codeword boundary position.
  • the inserted training sequence is originally required to be inserted into the FEC codeword to assist in channel estimation, channel equalization, etc.
  • the training sequence can also be used to assist in frame synchronization by changing the insertion manner of the training sequence. Thereby, the use efficiency of the training sequence can be improved.
  • the FEC coding performed by the coding module 110 may be a hard decision FEC coding or a soft decision FEC coding, and FEC coding is implemented at the physical layer.
  • the boundary position of the FEC codeword indicated by the indication signal may be the start position of the FEC codeword or the end position of the FEC codeword. Based on the boundary position, the data contained in a FEC code word can be determined. For example, when the length of the FEC codeword is known, after determining the boundary position, the FEC codeword data can be directly obtained; when the length of the FEC codeword is variable or unknown, the portion between the adjacent two indication signals is an FEC. Code word data.
  • the training can be inserted in various ways according to the length of the FEC codeword and the length of the training sequence period.
  • the sequence, the inserted training sequence can help the receiving end obtain an indication signal indicating the boundary position of the FEC codeword.
  • the training sequence data inserted into one FEC codeword may be one cycle of training sequence data or a plurality of cycles of training sequence data. It is also possible to insert one cycle of training sequence data into a plurality of FEC code words.
  • the FEC codewords are transmitted differently in the physical channel such that training sequences inserted into one FEC codeword may be inserted simultaneously in multiple physical channels.
  • the processing module 120 is operative to align the insertion training sequence in the FEC codeword according to the indication signal if the FEC codeword is transmitted in parallel through at least two physical channels.
  • the detailed description can be referred to the description in conjunction with Figs. 3 and 4.
  • the processing module 120 may be configured to: when the FEC codeword is serially transmitted by one of the at least two physical channels in the processing module 120, the FEC codeword and the at least two physical channels Other FEC codewords transmitted on other physical channels are aligned, and a training sequence is inserted in the FEC codeword according to the indication signal, and other training sequences are inserted in the other FEC codewords in alignment with the training sequence.
  • the training sequence inserted in the FEC code word and the other training sequences inserted in other FEC code words constitute one cycle of training sequence data, and it is also possible to constitute training data of a plurality of cycles.
  • an integer number of cycles of training sequences can be inserted in one FEC codeword regardless of whether the FEC codeword is transmitted through one physical channel or through multiple physical channels.
  • An example of inserting a plurality of periodic training sequences in one FEC code word can be referred to the description in conjunction with Figs. 6 and 7.
  • the receiving end By matching the FEC codeword length period with the training sequence period, that is, including an integer number of periodic training sequences in one FEC codeword, it is advantageous for the receiving end to acquire the boundary position of the FEC codeword according to the training sequence.
  • the data receiver 200 includes a processing module 210 and a decoding module 220.
  • the processing module 210 is configured to receive the first received data, acquire an indication signal indicating a boundary position of the training sequence according to the training sequence in the first received data, and output, to the decoding module 220, the first obtained after the training sequence is removed from the first received data. And receiving the data and the indication signal, wherein the first received data is obtained by the data transmitter inserting the training sequence into the FEC-encoded data according to the boundary position of the forward error correction FEC codeword.
  • the decoding module 220 is configured to determine a boundary position of the FEC codeword in the second received data according to the indication signal, and perform FEC decoding on the FEC codeword according to the boundary position.
  • the first received data received by the receiver 200 includes a training sequence in which the data transmitter inserts in the FEC codeword according to the boundary position of the FEC codeword.
  • the processing module 210 may obtain a boundary position of the training sequence according to the training sequence in the first received data, where the boundary position of the training sequence is related to the boundary position of the FEC codeword.
  • the decoding module 220 determines the boundary location of the FEC codeword based on the indication signal.
  • the second received data including the FEC codeword can be obtained after the training sequence is removed from the first received data.
  • the processing module 210 sends the second received data and the indication signal to the decoding module 220, so that the decoding module 220 can determine the FEC codeword in the second received data according to the indication signal, so that the FEC codeword can be SD FEC decoded.
  • the training sequence can not only have the role of the prior art, but also Helps to perform frame synchronization of FEC codewords, thereby improving the efficiency of the training sequence.
  • the boundary position of the FEC code word can be acquired according to the training sequence, there is no problem that the system line rate is increased by the prior art using the extra FEC frame header.
  • no additional overhead is added to the system, which can improve system performance without causing high-throughput systems to consume more resources for realizing frame synchronization of the physical layer.
  • the processing module 210 may perform the correlation calculation according to the training sequence acquisition indication signal.
  • the processing module 210 is configured to perform autocorrelation or cross-correlation calculation according to the training sequence, and obtain an indication signal according to the calculation result.
  • the data receiver 200 may locally generate a local training sequence identical to the training sequence inserted by the transmitter, and perform correlation calculation by traversing the first received data by using the local training sequence, and when the correlation peak appears, determining Find the boundary position of the training sequence to obtain the indication signal.
  • the data receiver 200 may perform autocorrelation calculation on the first received data according to the characteristics of the training sequence itself, and when the correlation peak appears, determine the boundary position of the training sequence to be found, thereby obtaining the indication signal.
  • the boundary position of the training sequence may refer to the starting position of the training sequence.
  • the decoding module 220 may determine the boundary position of the FEC codeword according to the indication signal in various manners.
  • the manner in which the decoding module 220 determines the boundary position of the FEC codeword may be related to the number of cycles of the training sequence inserted in an FEC codeword.
  • the decoding module 220 can be used to insert a FEC code word.
  • a training sequence having a period is entered, determining the position indicated by the indication signal is in the second received data
  • the decoding module 220 may include a buffer unit, a decoding unit, a verification unit, and a determination unit.
  • the buffer unit is configured to buffer consecutive N data blocks when a training sequence of N cycles is inserted in an FEC codeword, and the data included in one data block is a portion of the second received data between the positions indicated by the adjacent indication signals.
  • the decoding unit is configured to perform FEC decoding on the consecutive N data blocks.
  • the check unit is used to verify whether the result obtained by FEC decoding is correct.
  • the determining unit is configured to determine, when the check result obtained by the check unit is correct, a position indicated by the first indication signal corresponding to the consecutive N data blocks as a boundary position of the FEC codeword in the second received data, where Is an integer greater than 1.
  • a data window can be set to select FEC decoded data in the buffer unit through the data window.
  • the length of the window is the same as the length of the FEC codeword, that is, the length of the N training sequence periods inserted in one FEC codeword.
  • the starting position of the window is determined according to the indication signal, and the starting position of the window each time the data is taken through the window. Coincident with an indication signal. When the sliding window operation is performed, the window moves backward by an indication signal position whose starting position coincides with the next indication signal.
  • the data between the positions indicated by the two adjacent indication signals in the second received data may be referred to as data blocks, one data block corresponding to one training sequence period, and one cycle of the training sequence inserted in one data block.
  • the length of the window contains N cycles of training sequences, so the window contains N data blocks, and N data blocks can be fetched from the window each time. If the N data blocks correspond to one FEC code word, the FEC decoding of the N data blocks is correct, otherwise the FEC decoding error. When the FEC decoding error occurs, the window needs to be slid backward, and a new data block is selected for FEC decoding to determine whether the new data blocks constitute a FEC code word according to the FEC decoding result.
  • the decoding module 220 may further include a sliding window unit, configured to: when the verification result obtained by the verification unit is incorrect, the sliding window selects a new continuous N data blocks, and the new The consecutive N data blocks are output to the decoding unit, so that the decoding unit performs FEC decoding on the new consecutive N data blocks and the check unit verifies whether the result of the FEC decoding is correct.
  • a sliding window unit configured to: when the verification result obtained by the verification unit is incorrect, the sliding window selects a new continuous N data blocks, and the new The consecutive N data blocks are output to the decoding unit, so that the decoding unit performs FEC decoding on the new consecutive N data blocks and the check unit verifies whether the result of the FEC decoding is correct.
  • N 3 cycles of training sequence ⁇ ij are inserted into one FEC codeword
  • the window takes 3 data blocks at a time for FEC decoding.
  • the starting position of the window coincides with the first indication signal
  • the selected three data blocks are decoded incorrectly, it indicates that the first indication signal does not indicate the starting position of the FEC codeword, and then the sliding window operation is performed.
  • Make the starting position of the window The second indication signal coincides. If the new 3 data blocks selected when the start position of the window coincides with the second indication signal is decoded correctly, it indicates that the second indication signal indicates the starting position of the FEC code word.
  • the boundary position of the other FEC codewords may be based on the number of cycles N Directly obtained, without the decoding module 220 again determining which indication signal corresponds to the boundary position of the FEC codeword according to the verification result.
  • the decoding module 220 is further configured to determine, when the indication signal indicating the boundary position of the FEC codeword in the second received data has been determined, the interval M x N+ from the indication signal
  • the position indicated by the indication signal of the N-1 indication signals is the boundary position of other FEC code words in the second received data, where M is an integer not less than 0.
  • the system 300 uses coherent DP-QPSK (Dual Polarization Quaternary Phase Shift keying) modulation, and 126 Gbps data passes.
  • the four physical channels of XI, XQ, YI, and YQ are transmitted.
  • One training sequence period of the four physical channels corresponds to one SD FEC codeword, so that the codeword length of the SD FEC matches the training sequence period length.
  • system 300 is a higher order modulation system, such as DP-16QAM, then one SD FEC codeword is transmitted over eight physical channels, one of the eight physical channels corresponding to one SD FEC codeword.
  • SD FEC encoding module 320 takes the OTU4 data from the OTU framing module as the payload portion of the SD FEC and SD FEC encodes it. After encoding, the SD FEC encoding module 320 outputs the encoded data to the DSP (Digital Signal Processing) processing module 330 and an indication signal indicating the boundary position of the encoded FEC codeword.
  • the indication signal can be represented by a FP (Frame Pointer) signal, and the FP signal can be a single-bit signal for indicating the position of the frame header of the SD FEC codeword.
  • the FEC codeword After entering the DSP processing module 320, the FEC codeword is divided into four physical channels for transmission.
  • the DSP processing module 320 not only needs to insert the training sequence in a manner consistent with embodiments of the present invention, but also needs to implement other functions such as modulation precoding as in the prior art.
  • One FEC code word transmitted through four physical channels is shown in (a) of FIG. among them, One line represents the data transmitted on one physical channel.
  • the 840 bits in the 990 bits shown in (a) of Figure 4 are the information bit length, and the 150 bits are the FEC overhead. Therefore, the information bit length of an SD FEC code word is 840 x.
  • the 4-bit, FEC overhead is 150 x 4 bits, and the total length of the codeword is 990 x 4 bits, and the training sequence needs to be inserted in the 990 4 bits.
  • the DSP processing module 330 inserts the training sequence ⁇ 1 from the boundary position of the FEC codeword based on the FP signal.
  • the inserted training sequence is shown in (b) of Fig. 4.
  • the training sequence inserted in one codeword is data within a training sequence period.
  • data in a positive integer number of training sequence periods can also be inserted in one codeword.
  • the training sequence period is composed of one main path and four slave paths, and the lengths of the main path and the slave path are both 210 bits, wherein the length of the main path training sequence is 20 bits, and the data is The bit length is 190 bits; the slave training sequence has a length of 10 bits and the data bit length is 200 bits.
  • the last slave data bit consists of 50 bits of OTU4 data and 150 bits of FEC overhead.
  • the SD DEC codeword length matches the training sequence period of the four physical channels, so the starting position of the training sequence in the four physical channels coincides with the frame header position of an SD FEC codeword, and the starting position of the training sequence is obtained. The starting position of the SD FEC code word is also found.
  • the FEC codeword length data and the training sequence length data are just an example, and the manner in which the training sequence is inserted in the FEC codeword is merely an example, and the two do not impose any limitation on the implementation of the present invention.
  • the DSP processing module 330 processes the FEC codeword into data of multiple physical channels according to the system modulation mode, for example, four physical channels under DP-QPSK modulation, and inserts a training sequence according to the FP signal, and then processes the same. Send low-speed data to multiple channels to the optical module. The signal is transmitted by the optical module to the receiving end in accordance with the processing of the prior art.
  • ADC analog-to-digital
  • the interface between the DSP processing module 360 and the SD FEC decoding module 370 has a single-bit FP signal interface for transmitting FP signals in addition to the interface for transmitting FEC code words.
  • DSP processing module 360 can indicate the boundary location of the training sequence to SD FEC coding module 370, thereby facilitating SD FEC coding module 370 to determine the boundary location of the FEC codeword.
  • the DSP processing module 360 not only needs to acquire a signal indicating the boundary position of the training sequence in the manner of the embodiment of the present invention, but also needs to implement such as digital signal processing as in the prior art. He functions.
  • the DSP processing module 360 receives signals from a plurality of physical channels, and performs frame synchronization alignment on the signals according to a training sequence using an autocorrelation/cross-correlation symbol synchronization algorithm to obtain An FP signal indicating the boundary position of the training sequence period. Since in this embodiment, a training sequence of one cycle is inserted into one FEC code word, the FP signal indicates the frame header of the FEC code word.
  • the DSP processing module 360 completes the processing of the signal, the FP signal is transmitted to the SD FEC decoding module 370 in parallel with the data signal.
  • the SD FEC decoding module 370 obtains frame boundary information, that is, a fixed frame based on the FP signal, and performs FEC decoding.
  • the second example is basically the same as the first example, except that: 1.
  • the second example has a shorter FEC codeword length, and the data in one training sequence period on each physical channel corresponds to a complete FEC codeword, and
  • the FEC codeword of the first example has a long length, and the training sequence period data in the four physical channels corresponds to one complete FEC codeword.
  • the data receiver of the second example separately performs FEC decoding on each physical channel data.
  • the data receiver of the first example combines the four physical channel data and performs FEC decoding together.
  • the SD FEC encoding module 520 performs SD FEC encoding on the OTU4 data from the OTU framing module, and the FEC codeword obtained by SD FEC encoding and the FP indicating the frame header of the FEC codeword.
  • the signals are sent in parallel to the DSP processing module 530.
  • the DSP processing module 530 transmits each FEC codeword obtained from the SD FEC encoding module 520 through one of four physical channels XI, XQ, YI, YQ, such that four FEC codewords are transmitted in parallel on four physical channels. .
  • the DSP processing module 530 aligns the SD FEC code words to be transmitted in the four physical channels, and inserts the training sequence into the four FEC code words transmitted in the four physical channels according to the FP signal.
  • the four FEC code words transmitted in the four physical channels can be as shown in (a) of Fig. 4, except that in the second example, each FEC code word corresponds to one channel.
  • the four FEC code words inserted with the training sequence can be as shown in (b) of FIG. 4, except that in the second example, data in one training sequence period is inserted into four FEC code words, but for each physical channel. In other words, there is still only one cycle of training sequences in an FEC codeword.
  • data in one training sequence period is inserted in four FEC code words of four physical channels, those skilled in the art may also think that four FEC codes may be in four physical channels. Insert a positive integer number of training sequence periods of data into the word.
  • the DSP processing module 560 can be based on the training sequence ⁇ ij .
  • the auto-correlation/cross-correlation symbol synchronization algorithm is used to perform frame synchronization alignment on the received signals from multiple physical channels to obtain an FP signal indicating the boundary position of the training sequence period, which is a frame of the FEC codeword in this example. Head signal.
  • the FP signal is sent to the four SD FEC decoding modules 570 in parallel with the data signals of each physical channel, and the data signals of one physical channel correspond to one SD FEC decoding module.
  • Each SD FEC decoding module 570 obtains frame boundary information of codewords in the corresponding physical channel according to the FP channel, and performs FEC decoding separately.
  • the third example is basically the same as the first example, except that:
  • the SD FEC codeword is a long code, and at least two training sequence periods of data are inserted in one FEC codeword, and at the first In the example, a training sequence period data is inserted into an FEC codeword.
  • the SD FEC decoding module needs to determine the FEC codeword according to the FP signal.
  • the frame header and since there is only one training sequence period in one FEC codeword in the first example, the SD FEC decoding module directly uses the FP signal as an indication signal indicating the frame header of the FEC codeword.
  • SD FEC encoding module 620 transmits the encoded FEC codeword and the FP signal indicating the header of the FEC codeword to DSP processing module 630 in parallel.
  • each SD FEC codeword is transmitted through four physical channels XI, XQ, YI, YQ, and the SD FEC codewords to be transmitted in the four physical channels are aligned, and inserted in each FEC codeword.
  • the data in at least two training sequence periods, such that the data in one training sequence period corresponds to a sub-block of one FEC code word, and the sub-block may also be referred to as a data block.
  • FIG. 7 An SD FEC codeword with a training sequence inserted is shown in FIG.
  • the training sequence is shown in Figure 7.
  • the DSP processing module 630 inserts data within two training sequence periods from the frame header of the FEC codeword based on the FP signal.
  • the DSP processing module 660 uses the autocorrelation/cross-correlation symbol synchronization algorithm to obtain an FP signal indicating the boundary position of the training sequence period based on the training sequence. After the DSP processing module 660 completes the processing of the signal, the FP signal is sent to the SD FEC decoding module 670 in parallel with the data signal.
  • the SD FEC decoding module 670 needs to determine the frame header of the FEC code word based on the FP signal.
  • the SD FEC decoding module 670 can determine the boundary position of the FEC codeword by performing the following operations: a) buffering the sub-block of the received FEC codeword, determining a sub-block by using the FP signal, and sequentially performing N codeword sub-blocks.
  • N is the number of cycles of the training sequence inserted in one FEC codeword; b) verifying the decoded codeword bits with a check matrix, for example, performing codeword multiplication according to the H matrix; c) When the check result is 0, it is considered that the codeword is decoded correctly, and the N codeword sub-blocks are a complete FEC codeword. When the check result is not 0, N codewords are sequentially taken back to the "sliding window". Subblock and return b) step.
  • the SD FEC decoding module 670 After the SD FEC decoding module 670 has determined the FP signal for indicating the frame header of the FEC codeword, the SD FEC decoding module 670 can directly determine the frame header of the FEC codeword based on the FP signal without performing the above. The way to determine the complete FEC codeword. Specifically, when the SD FEC decoding module 670 finds the frame header of an FEC codeword, the FP signal that is spaced from the FP signal indicating the frame header by the MX N+N-1 FP signals indicates an FEC codeword. Frame header position.
  • the SD FEC decoding module 670 determines that the fifth FP signal indicates the frame header of the FEC codeword, then the SD FEC decoding The module 670 can directly determine that the FP signal of the FP signal separated by 2, 5, 8 or the like indicates the frame header of the FEC codeword, that is, the FP signals of the 8th, 11th, 14th, etc. indicate the FEC code.
  • the frame header of the word indicates that the FP signal of the FP signal separated by 2, 5, 8 or the like indicates the frame header of the FEC codeword, that is, the FP signals of the 8th, 11th, 14th, etc. indicate the FEC code.
  • the frame header of the word is, the FP signals of the 8th, 11th, 14th, etc. indicate the FEC code.
  • the SD FEC decoding module 670 can obtain the frame boundary information of each sub-block according to the FP signal, and then the frame header of the FEC code word can be obtained by using the verification method, so that the FEC code word can be FEC decoded.
  • initialization may be performed while system 600 is powered up to obtain an FP signal indicating the frame header of the FEC codeword.
  • the training sequence can not only implement the existing functions, but also help Perform frame synchronization of the FEC codeword.
  • the frame synchronization of the SD FEC codeword can be realized without adding additional FEC framing overhead, and the system is better combined, and the training sequence in the DSP algorithm can be fully utilized.
  • the training sequence is inserted to help achieve the implementation of frame synchronization, which is low in complexity and can support framing in the case of high bit error rate such as 2e-2.
  • the frame synchronization method 800 includes: In S810, performing FEC encoding on the transmission data to obtain an FEC codeword;
  • a training sequence is inserted in the FEC codeword according to the boundary position, so that the data receiver determines the boundary position of the FEC codeword based on the training sequence.
  • the insertion training sequence may be aligned in the FEC codeword according to the boundary position.
  • the FEC codeword may be combined with other physical channels in the at least two physical channels if the FEC codeword is serially transmitted through one of the at least two physical channels Other FEC codewords transmitted on the alignment; the training sequence is inserted in the FEC codeword according to the boundary position; other training sequences are inserted in the other FEC codewords in alignment with the training sequence.
  • Reference examples can be referred to in connection with FIG.
  • N cycles of the training sequence may be inserted in the FEC codeword according to the boundary position, and N is an integer greater than 0.
  • a related example can be referred to the description in conjunction with Figs. 6 and 7.
  • frame synchronization is facilitated by inserting a training sequence originally inserted into the FEC codeword according to the indication signal, which not only does not occur in the prior art by inserting an extra FEC frame header.
  • the problem of increased system line rate, and also due to improved use of the training sequence, does not add extra overhead to the system, can improve system performance, and does not make high-throughput systems costly for real-time frame synchronization. More resources.
  • the method 800 in Fig. 8 is a frame synchronization method described from the transmitting side, and the frame synchronization method is described from the receiving side in conjunction with Fig. 9.
  • the frame synchronization method 900 includes:
  • the boundary position of the training sequence is obtained according to the training sequence in the first received data, and the first received data is obtained by the data transmitter inserting the training sequence in the FEC-encoded data according to the boundary position of the FEC codeword;
  • the FEC codeword is FEC decoded according to the boundary position of the FEC codeword.
  • the operations of S910 to S930 reference may be made to the operations of the processing module 210 and the decoding module 220 included in the data receiver 200 of FIG. 2. To avoid repetition, details are not described herein again.
  • the boundary position of the training sequence is determined to be the boundary position of the FEC codeword in the second received data.
  • a related example can be referred to the description in conjunction with Figs. 3, 4 and 5.
  • N training sequences when N training sequences are inserted in one FEC codeword, consecutive N data blocks are buffered, and data included in one data block is adjacent to the second received data. a portion between the positions indicated by the signal; performing FEC decoding on consecutive N data blocks; verifying whether the result obtained by FEC decoding is correct; and when the verification result is correct, determining the first corresponding to the consecutive N data blocks
  • the boundary position of the training sequences is the boundary position of the FEC codeword in the second received data, where N is an integer greater than one.
  • the sliding window selects a new consecutive N data blocks to perform FEC decoding on the new consecutive N data blocks and verify whether the FEC decoding result is correct.
  • the boundary position of the training sequence with the boundary position interval M N+N-1 of the training sequence may be determined as the second received data.
  • autocorrelation or cross-correlation calculation may be performed according to a training sequence, and an indication signal is acquired according to the calculation result.
  • frame synchronization is achieved by acquiring an indication signal according to a training sequence inserted into an FEC codeword, thereby determining a boundary position of the FEC codeword, and not only does the prior art insert additional
  • RAM random access memory
  • ROM read only memory
  • electrically programmable ROM electrically erasable programmable ROM
  • registers hard disk, removable disk, CD-ROM, or any other form of storage medium known in the art. in.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

本发明实施例提供了数据发送器、数据接收器和帧同步方法。数据发送器包括编码模块和处理模块，其中，编码模块，用于对发送数据进行前向纠错FEC编码得到FEC码字，并向处理模块输出FEC码字和用于指示FEC码字的边界位置的指示信号；处理模块，用于根据指示信号在FEC码字中插入训练序列，以便数据接收器根据训练序列确定FEC码字的边界位置。数据接收器包括处理模块和译码模块。根据上述技术方案，通过利用原本会插入到FEC码字中的训练序列来帮助进行帧同步，不会增加系统开销，从而不会提高系统线路速率，并由于训练序列使用效率的提高，可以改善系统性能。

Description

数据发送器、 数据接收器和帧同步方法 技术领域
本发明涉及通信领域， 并且更具体地， 涉及通信领域中的数据发送器、 数据接收器和帧同步方法。 背景技术
以波分复用技术为基础在光层组织网络的光传送网 （ Optical Transport Network, OTN )将是下一代的骨干传送网。 国际电信联盟远程通信标准化 组织定义的 OTU4 ( Optical channel Transport Unit 4, 光通道传送单元 4 ), 单 信道每秒传输 112G比特数据， 强制带外前向纠错（ Forward Error Correct, FEC )技术用来提高数据传输的可靠性。 OTU4建议的带外 FEC是开销 7% 的硬判决译码 FEC技术。
在 OTN系统中，在发送端， 在 OTU成帧模块完成数据的 OTU4组帧和 7% FEC的编码， 将 FEC码字发送给光模块进行数据调制。 在接收端， 来自 信道的信号经光模块解调后， 通过模数转换器（ Analog to Digital Converter, ADC )和数字信号处理器（ Digital Signal Processor, DSP )等的信号处理， 得到 OTU4帧数据， 由 OTU4解帧模块完成 7% FEC的译码和 OTU4解帧。 在该系统中， 在介质访问控制层， FEC码字和 OTU4帧共用一个帧头， 因此 当信号从物理层上交给介质访问控制层之后， 需要先搜索帧头信息， 从而根 据帧头信息确定 FEC码字并进行 FEC译码处理。
随着光传输系统的发展， 对 FEC 技术提出了更高的要求， 特别是 lOOGbps长距离光传输系统的发展， 相对于 40Gbps速率的系统， 要求至少 4dB更强的 FEC增益性能。 因此， 下一代长距离 100G光传输或者更高速率 的系统将采用具有更高性能的 FEC技术，如软判决（ Soft Decision , SD ) FEC 技术。
在高速数字光通信系统中， SD FEC的输入为多比特量化的软信息， 因 而与 DSP算法模块的接口速率将比信道线路速率成倍提高， 例如 4比特量 化的 SD FEC应用于 100G光传输系统时， SD FEC的译码模块与前端 DSP 模块的接口数据速率将达到 400Gbps, 因此光互联论坛组织建议将 SD FEC 译码器置于 DSP算法模块之后， 与 DSP模块集成在光模块端实现， 在物理 层实现 FEC译码。
当将 FEC译码置于物理层处理时， 现有技术通过在介质访问控制层搜 索帧头信息从而进行 FEC译码的方式不再适用， 不能实现物理层的 FEC译 码。 此外， SD FEC的高增益性能本来可以使得系统具有较高的 FEC性能限 ( FEC limit ), 使前向误码率可以达到 2.5e-2, 但是如果利用 OTU的定帧机 制， 发生失帧的平均时间小， 系统不稳定。
目前， 为了解决物理层的 FEC译码问题，在每个 SD FEC码字的头部插 入额外的 FEC帧头， 以通过额外的 FEC帧头实现定帧。译码器收到数据后， 首先搜索额外的 FEC帧头，根据 FEC帧头进行帧同步，然后进行 FEC译码。
在物理层实现 FEC译码的情况下， 在发送端需要插入 FEC帧头， 这部 分将占用额外的开销， 导致系统线路速率增大， 在接收端 FEC译码前仍然 需要进行搜索帧头的定帧处理，对于高吞吐量的系统仍需要较多资源的实现 代价。 发明内容
本发明实施例提供了数据发送器、 数据接收器和帧同步方法， 可以利用 原本存在的训练序列在物理层实现 FEC码字的帧同步， 从而可以避免帧同 步引入额外开销， 并且不会提高系统线路速率。
一方面， 本发明提供了一种数据发送器， 包括编码模块和处理模块： 所 述编码模块， 用于对发送数据进行前向纠错 FEC编码得到 FEC码字， 并向 所述处理模块输出所述 FEC码字和用于指示所述 FEC码字的边界位置的指 示信号； 所述处理模块， 用于 ^据所述指示信号在所述 FEC码字中插入训 练序列， 以便数据接收器根据所述训练序列确定所述 FEC码字的边界位置。
另一方面， 本发明提供了一种数据接收器， 包括处理模块和译码模块： 所述处理模块， 用于接收第一接收数据， 根据所述第一接收数据中的训练序 列获取指示所述训练序列的边界位置的指示信号， 并向所述译码模块输出从 所述第一接收数据去除所述训练序列后得到的第二接收数据和所述指示信 号， 其中， 所述第一接收数据由数据发送器根据前向纠错 FEC码字的边界 位置在经 FEC 编码后的数据中插入所述训练序列而得到； 所述译码模块， 用于根据所述指示信号确定所述第二接收数据中的 FEC码字的边界位置， 并根据所述边界位置对该 FEC码字进行 FEC译码。 再一方面， 本发明提供了一种帧同步方法， 包括： 对发送数据进行前向 纠错 FEC编码得到 FEC码字； 确定所述 FEC码字的边界位置； 根据所述边 界位置在所述 FEC码字中插入训练序列， 以便数据接收器根据所述训练序 列确定所述 FEC码字的边界位置。
又一方面， 本发明提供了一种帧同步方法， 包括： 根据第一接收数据中 的训练序列获取所述训练序列的边界位置， 所述第一接收数据由数据发送器 根据前向纠错 FEC码字的边界位置在经 FEC编码后的数据中插入所述训练 序列而得到； 根据所述训练序列的边界位置确定第二接收数据中的 FEC码 字的边界位置，所述第二接收数据由从所述第一接收数据中去除所述训练序 列后得到； 根据所述 FEC码字的边界位置对所述 FEC码字进行 FEC译码。
根据上述技术方案， 通过在 FEC码字中插入训练序列， 可以利用训练 序列来实现 FEC码字的帧同步。 由于在现有技术中本来就会使用训练序列 来辅助信道均衡等， 而本发明实施例利用原本存在的训练序列进行帧同步， 从而无需插入额外的 FEC 帧头， 因此可以减小额外开销， 提高训练序列的 使用效率， 并且不会提高系统线路速率。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例中所需要 使用的附图作筒单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的 一些实施例， 对于本领域技术人员来讲， 在不付出创造性劳动的前提下， 还 可以根据这些附图获得其他的附图。
图 1是根据本发明实施例的数据发送器的结构框图。
图 2是根据本发明实施例的数据接收器的结构框图。
图 3是包含数据发送器和数据接收器的系统的第一实施例的示意图。 图 4是在第一例子中涉及的 FEC码字和插入有训练序列的 FEC码字的 示意图。
图 5是包含数据发送器和数据接收器的系统的第二实施例的示意图。 图 6是包含数据发送器和数据接收器的系统的第三实施例的示意图。 图 7是在第三实施例中涉及的 FEC码字和插入有训练序列的 FEC码字 的示意图。
图 8是根据本发明实施例的帧同步方法的流程图。 图 9是根据本发明实施例的另一帧同步方法的流程图。 具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例的技术方案进行清 楚、 完整地描述， 显然， 所描述的实施例是本发明的一部分实施例， 而不是 全部实施例。 根据本发明中的所述实施例， 本领域技术人员在没有做出创造 性劳动的前提下所获得的所有其他实施例， 都应属于本发明保护的范围。
下面，首先结合图 1描述根据本发明实施例的数据发送器 100的结构框 图。
如图 1所示， 数据发送器 100包括编码模块 110和处理模块 120。 编码 模块 110用于对发送数据进行 FEC编码得到 FEC码字， 并向处理模块 120 输出 FEC码字和用于指示 FEC码字的边界位置的指示信号。 处理模块 120 用于根据指示信号在 FEC码字中插入训练序列， 以便数据接收器根据训练 序列确定 FEC码字的边界位置。
编码模块 110同时向处理模块 120输出编码得到的 FEC码字和指示该
FEC码字边界位置的指示信号，可以使处理模块 120根据指示信号确定 FEC 码字边界位置， 并根据 FEC码字边界位置来插入训练序列。 插入的训练序 列原本就需要插入到 FEC码字中来辅助进行信道估计、 信道均衡等， 在本 发明实施例中， 通过改变训练序列的插入方式， 使得训练序列还可以用于帮 助进行帧同步， 从而可以提高训练序列的使用效率。 通过根据指示信号插入 训练序列， 不会出现现有技术通过插入额外的 FEC 帧头而导致的系统线路 速率提高的问题， 并且由于对训练序列的改进使用， 不会为系统增加额外的 开销， 可以改善系统性能， 同时不会使高吞吐量的系统为实现物理层的帧同 步而耗费较多的资源。
编码模块 110进行的 FEC编码可以是硬判决 FEC编码， 也可以是软判 决 FEC编码， 在物理层实现 FEC编码。 指示信号所指示的 FEC码字的边界 位置可以是 FEC码字的起始位置， 也可以是 FEC码字的结束位置。 根据边 界位置， 可以确定出一个 FEC码字包含的数据。 例如， 当 FEC码字的长度 已知时， 确定边界位置之后， 可以直接得到 FEC码字数据； 当 FEC码字的 长度可变或者未知时， 相邻两个指示信号之间的部分为一个 FEC码字数据。
可以根据 FEC码字长度和训练序列周期长度， 通过多种方式插入训练 序列， 所插入的训练序列能够帮助接收端获取指示 FEC码字边界位置的指 示信号。 插入到一个 FEC码字中的训练序列数据可以是一个周期的训练序 列数据， 也可以是多个周期的训练序列数据。 还有可能在多个 FEC码字中 插入一个周期的训练序列数据。 FEC码字在物理通道中传输方式的不同， 使 得插入到一个 FEC码字中的训练序列可能在多个物理通道中同时插入。
根据本发明的一个实施例， 处理模块 120可用于在 FEC码字通过至少 两个物理通道并行传输的情况下， 根据指示信号在 FEC码字中对齐插入训 练序列。 具体描述可以参考结合图 3和图 4进行的说明。
根据本发明的一个实施例， 处理模块 120可用于在 FEC码字通过处理 模块 120中的至少两个物理通道之一串行传输的情况下， 将 FEC码字与在 所述至少两个物理通道中的其他物理通道上传输的其他 FEC码字对齐， 并 根据指示信号在 FEC码字中插入训练序列， 在其他 FEC码字中与训练序列 相对齐地插入其他训练序列。 在该情况下， 在 FEC码字中插入的训练序列 和在其他 FEC码字中插入的其他训练序列构成一个周期的训练序列数据， 也有可能构成多个周期的训练序列数据。具体描述可以参考结合图 5进行的 说明。
根据本发明的实施例， 无论 FEC码字通过一个物理通道传输还是通过 多个物理通道传输， 在一个 FEC码字中可以插入整数个周期的训练序列。 在一个 FEC码字中插入多个周期的训练序列的例子可以参考结合图 6和图 7 进行的说明。
通过将 FEC码字长度周期与训练序列周期相匹配， 即在一个 FEC码字 中包含整数个周期的训练序列， 有利于接收端根据训练序列获取 FEC码字 的边界位置。
接下来，结合图 2描述根据本发明实施例的数据接收器 200的结构框图。 如图 2所示， 数据接收器 200包括处理模块 210和译码模块 220。 处理 模块 210用于接收第一接收数据，根据第一接收数据中的训练序列获取指示 训练序列的边界位置的指示信号， 并向译码模块 220输出从第一接收数据去 除训练序列后得到的第二接收数据和指示信号， 其中， 第一接收数据由数据 发送器根据前向纠错 FEC码字的边界位置在经 FEC编码后的数据中插入训 练序列而得到。译码模块 220用于根据指示信号确定第二接收数据中的 FEC 码字的边界位置， 并根据边界位置对该 FEC码字进行 FEC译码。 接收器 200接收的第一接收数据中， 包含有数据发送器在 FEC码字中 根据 FEC码字的边界位置插入的训练序列。 处理模块 210根据第一接收数 据中的训练序列， 可以获取训练序列的边界位置， 训练序列的边界位置与 FEC码字的边界位置相关。 再由译码模块 220根据指示信号来确定 FEC码 字的边界位置。 此外， 从第一接收数据中去除训练序列后可以得到包含 FEC 码字的第二接收数据。处理模块 210将第二接收数据和指示信号发送给译码 模块 220, 这样译码模块 220根据指示信号可以在第二接收数据中确定 FEC 码字， 从而可以对 FEC码字进行 SD FEC译码。
由于数据接收器 200确定 FEC码字的边界位置利用了原本需要插入到 FEC码字中来辅助进行信道估计、信道均衡等的训练序列， 使得训练序列不 仅可以具有现有技术中的作用， 还可以帮助进行 FEC码字的帧同步， 从而 可以提高训练序列的使用效率。 此外， 由于可以根据训练序列获取 FEC码 字的边界位置， 因此不会出现现有技术利用额外的 FEC 帧头而导致的系统 线路速率提高的问题。 并且， 由于对训练序列的改进使用， 不会为系统增加 额外的开销， 可以改善系统性能， 同时不会使高吞吐量的系统为实现物理层 的帧同步而耗费较多的资源。
根据本发明的实施例， 处理模块 210根据训练序列获取指示信号可以通 过相关计算。处理模块 210可用于根据训练序列进行自相关或者互相关计算， 并根据计算结果获取指示信号。
例如， 在互相关计算中， 数据接收器 200可以在本地生成与发送器插入 的训练序列相同的本地训练序列，通过利用本地训练序列遍历第一接收数据 进行相关计算， 当出现相关峰时， 确定找到训练序列的边界位置， 从而获取 指示信号。 在自相关计算中， 数据接收器 200可以根据训练序列本身的特性 对第一接收数据进行自相关计算， 当出现相关峰时， 确定找到训练序列的边 界位置， 从而获取指示信号。 其中， 训练序列的边界位置可以是指训练序列 的起始位置。
处理模块 210根据训练序列获取指示信号之后，译码模块 220可以通过 多种方式根据指示信号确定 FEC码字的边界位置。 译码模块 220确定 FEC 码字的边界位置的方式可以与在一个 FEC码字中插入的训练序列的周期数 有关。
根据本发明的一个实施例， 译码模块 220可用于当一个 FEC码字中插 入有一个周期的训练序列时，确定指示信号指示的位置为第二接收数据中的
FEC码字的边界位置。 具体描述参考结合图 3至图 5进行的说明。
根据本发明的一个实施例，译码模块 220可以包括緩存单元、译码单元、 校验单元和确定单元。 緩存单元用于当一个 FEC码字中插入有 N个周期的 训练序列时，緩存连续 N个数据块，一个数据块包含的数据为第二接收数据 在相邻指示信号指示的位置之间的部分。译码单元用于对所述连续 N个数据 块进行 FEC译码。 校验单元用于校验 FEC译码得到的结果是否正确。 确定 单元用于当校验单元得到的校验结果正确时，确定所述连续 N个数据块对应 的第一个指示信号指示的位置为第二接收数据中的 FEC码字的边界位置， 其中 N为大于 1的整数。 具体描述可以参考结合图 6和图 7进行的说明。
例如， 可以设置一个数据窗口， 通过数据窗口在緩存单元中选取进行 FEC译码的数据。 该窗口的长度与 FEC码字长度相同， 即在一个 FEC码字 中插入的 N个训练序列周期长度， 窗口的起始位置根据指示信号确定，每次 通过窗口取数据时， 窗口的起始位置与某一指示信号相重合。 当进行滑窗操 作时， 窗口向后移动一个指示信号位置， 其起始位置与下一个指示信号相重 合。
可以将相邻两个指示信号在第二接收数据中指示的位置之间的数据称 为数据块， 一个数据块对应一个训练序列周期， 在一个数据块中插入有一个 周期的训练序列。 窗口的长度包含了 N个周期的训练序列，所以在窗口中包 含 N个数据块， 每次可以从窗口中取到 N个数据块。 如果这 N个数据块对 应一个 FEC码字， 则 N个数据块的 FEC译码正确， 否则 FEC译码错误。 当 FEC译码错误时， 需要将窗口向后滑动， 选择新的数据块来进行 FEC译码， 以根据 FEC译码结果判断这些新的数据块是否构成一个 FEC码字。 因此， 根据本发明的一个实施例， 译码模块 220还可以包括滑窗单元， 用于当校验 单元得到的校验结果不正确时，滑窗选择新的连续 N个数据块，将该新的连 续 N个数据块输出给译码单元， 以使译码单元对该新的连续 N个数据块进 行 FEC译码并由校验单元校验该 FEC译码的结果是否正确。
例如， 当 N为 3时， 说明在一个 FEC码字中插入有 3个周期的训练序 歹 ij , 窗口每次取 3个数据块进行 FEC译码。 当窗口的起始位置与第一个指 示信号重合时， 如果选择的 3个数据块译码错误， 则说明该第一个指示信号 没有指示 FEC码字的起始位置， 于是进行滑窗操作， 使窗口的起始位置与 第二个指示信号相重合。如果窗口的起始位置与第二个指示信号重合时选择 的新的 3个数据块译码正确， 则说明该第二个指示信号指示了 FEC码字的 起始位置。
在一个 FEC码字中插入有 N个周期的训练序列的情况下， 如果译码模 块 220已经确定了指示 FEC码字边界位置的指示信号， 那么其他 FEC码字 的边界位置将可以根据周期数 N直接得到，而无需译码模块 220再次根据校 验结果来判断哪个指示信号对应着 FEC码字的边界位置。 因此， 根据本发 明的一个实施例， 译码模块 220还可用于在已确定指示第二接收数据中的 FEC 码字的边界位置的指示信号的情况下， 确定与该指示信号间隔 M x N+N-1个指示信号的指示信号所指示的位置为第二接收数据中其它 FEC码 字的边界位置， 其中 M是不小于 0的整数。 具体描述可以参考结合图 6和 图 7进行的说明。
下面， 结合具体的实施例来描述发送器和接收器的相关操作。 首先， 结 合图 3和图 4描述利用训练序列进行帧同步的第一例子。
在图 3所示的包含数据发送器 310和数据接收器 350的系统 300中， 系 统 300采用相干 DP-QPSK ( Dual Polarization Quaternary Phase Shift keying, 双偏振正交相移键控）调制， 126Gbps数据经过 XI、 XQ、 YI、 YQ四个物 理通道进行传输， 4个物理通道中的一个训练序列周期对应一个 SD FEC码 字， 使得 SD FEC的码字长度与训练序列周期长度匹配。 如果系统 300是更 高阶的调制系统， 例如 DP-16QAM, 那么一个 SD FEC码字通过 8个物理通 道传输， 8个物理通道中的一个训练序列周期对应一个 SD FEC码字。
在数据发送器 310中， SD FEC编码模块 320将来自 OTU成帧模块的 OTU4数据作为 SD FEC的负载部分并对其进行 SD FEC编码。 编码之后， SD FEC编码模块 320向 DSP ( Digital Signal Processing, 数字信号处理 )处 理模块 330输出编码后的数据以及指示经编码后得到的 FEC码字的边界位 置的指示信号。该指示信号可以用 FP ( Frame Pointer, 帧头指针）信号表示， FP信号可以是单比特信号， 用于指示 SD FEC码字的帧头位置。
FEC码字进入 DSP处理模块 320后， 被分到四个物理通道传输。 DSP 处理模块 320不仅需要按照本发明实施例的方式插入训练序列，还需要按照 现有技术那样实现诸如调制预编码等的其他功能。
在图 4的（a )中示出了通过四个物理通道传输的一个 FEC码字。 其中， 一行代表一个物理通道上传输的数据， 如图 4的 （a )所示的 990比特中的 840比特为信息位长度， 150比特为 FEC开销， 因此一个 SD FEC码字的信 息位长度为 840 x 4比特， FEC开销为 150 x 4比特， 码字总长度为 990 x 4 比特， 需要在该 990 4比特中插入训练序列。
DSP处理模块 330根据 FP信号从 FEC码字的边界位置开始插入训练序 歹l。 在图 4 中的 （b ) 中示出了插入的训练序列。 在该实施例中， 一个码字 中插入的训练序列为一个训练序列周期内的数据， 当然本领域技术人员也可 以想到在一个码字中也可以插入正整数个训练序列周期内的数据。
如图 4中的 （b )所示， 该训练序列周期由 1个主路和 4个从路组成， 主路和从路的长度都为 210比特， 其中主路训练序列长度为 20比特， 数据 比特长度为 190比特； 从路训练序列长度为 10比特， 数据比特长度为 200 比特， 最后一个从路的数据比特由 50比特的 OTU4数据和 150比特的 FEC 开销构成。 SD DEC码字长度与 4个物理通道的训练序列周期匹配， 因此 4 个物理通道中的训练序列的起始位置与一个 SD FEC码字的帧头位置相一 致， 获取了训练序列的起始位置也就找到了 SD FEC码字的起始位置。
在该实施例中， FEC码字长度数据和训练序列长度数据只是一个例子， 在 FEC码字中插入训练序列的方式也只是个例子， 这两者并不对本发明的 实现方式构成任何限制。
如上所述， DSP处理模块 330根据系统调制方式将 FEC码字处理为多 个物理通道的数据，例如 DP-QPSK调制下的 4个物理通道，并根据 FP信号 在其中插入训练序列， 再将处理为多通道的低速数据发送给光模块。 由光模 块按照现有技术的处理方式将信号发送给接收端。
在接收器 350中， 4个物理通道的模数转换器（ Analog-to-Digital, ADC ) 模块对接收到的数据进行模数转换， 然后经 DSP处理模块 360进行数字信 号处理。 DSP处理后的信号发送给 SD FEC译码模块 370进行译码。
DSP处理模块 360与 SD FEC译码模块 370之间的接口除了用于传输 FEC码字的接口之外， 还有一个单比特 FP信号接口， 用于传送 FP信号。 通过 FP信号， DSP处理模块 360可以向 SD FEC译码模块 370指示训练序 列的边界位置，从而可以帮助 SD FEC译码模块 370确定 FEC码字的边界位 置。 DSP处理模块 360不仅需要按照本发明实施例的方式获取指示训练序列 的边界位置的信号，还需要按照现有技术那样实现诸如数字信号处理等的其 他功能。
具体来说， 在数据接收器 350中， DSP处理模块 360接收到来自多个物 理通道的信号， 根据训练序列， 采用自相关 /互相关的符号同步算法， 对信号 进行帧同步对齐， 得到用于指示训练序列周期的边界位置的 FP信号。 由于 在该实施例中， 一个 FEC码字中插入一个周期的训练序列， 所以该 FP信号 指示 FEC码字的帧头。 DSP处理模块 360完成信号的处理之后， 将 FP信号 与数据信号并行发送给 SD FEC译码模块 370。 SD FEC译码模块 370根据 FP信号得到帧边界信息即定帧， 并进行 FEC译码。
接下来， 结合图 5描述利用训练序列进行帧同步的第二例子。
第二例子与第一例子基本相同， 不同之处在于： 一， 第二例子的 FEC 码字长度较短，每个物理通道上的一个训练序列周期内的数据对应一个完整 的 FEC码字， 而第一例子的 FEC码字长度较长， 4个物理通道内的训练序 列周期数据对应一个完整的 FEC码字； 二， 第二例子的数据接收器对每个 物理通道数据单独进行 FEC译码， 而第一例子的数据接收器将 4个物理通 道数据合并后一起进行 FEC译码。
在系统 500的数据发送器 510中， SD FEC编码模块 520对来自 OTU成 帧模块的 OTU4数据进行 SD FEC编码，将 SD FEC编码得到的 FEC码字与 用于指示 FEC码字的帧头的 FP信号并行发送给 DSP处理模块 530。 DSP处 理模块 530将从 SD FEC编码模块 520得到的每个 FEC码字通过 4个物理通 道 XI、 XQ、 YI、 YQ之一传输， 这样， 在 4个物理通道上并行传输有 4个 FEC码字。 DSP处理模块 530将在 4个物理通道中待发送的 SD FEC码字相 对齐，并根据 FP信号在 4个物理通道传输的 4个 FEC码字中插入训练序列。
在 4个物理通道中传输的 4个 FEC码字可以如图 4的 （ a )所示， 只是 在第二例子中每个 FEC码字对应一个通道。 插入有训练序列的 4个 FEC码 字可以如图 4的 （b )所示， 只是在第二例子中一个训练序列周期内的数据 插入到了 4个 FEC码字中， 但是对于每个物理通道而言， 在一个 FEC码字 中仍然只有一个周期的训练序列。 虽然， 在第二例子中， 在 4个物理通道的 4个 FEC码字中插入 1个训练序列周期内的数据，但是本领域技术人员也可 以想到， 可以在 4个物理通道的 4个 FEC码字中插入正整数个训练序列周 期的数据。
在系统 500的数据接收器 550中， DSP处理模块 560可以根据训练序歹 ij , 采用自相关 /互相关的符号同步算法，对接收到的来自多个物理通道的信号进 行帧同步对齐， 得到指示训练序列周期的边界位置的 FP信号， 在该例子中 也就是 FEC码字的帧头信号。 DSP处理模块 560完成信号处理之后， 将 FP 信号与每个物理通道的数据信号并行发送给 4个 SD FEC译码模块 570, — 个物理通道的数据信号对应一个 SD FEC译码模块。 每个 SD FEC译码模块 570根据 FP信道得到相应物理通道内码字的帧边界信息， 分别进行 FEC译 码。
下面， 结合图 6和图 7描述利用训练序列进行帧同步的第三例子。
第三例子与第一例子基本相同， 不同之处在于： 一， 在第三例子中 SD FEC码字为长码， 在一个 FEC码字中至少插入两个训练序列周期的数据， 而在第一例子中在一个 FEC码字中插入一个训练序列周期的数据； 二， 由 于第三例子中一个 FEC码字中有多个训练序列周期，所以 SD FEC译码模块 需要根据 FP信号确定 FEC码字的帧头，而由于第一例子中一个 FEC码字中 只有一个训练序列周期，所以 SD FEC译码模块直接将 FP信号作为指示 FEC 码字的帧头的指示信号。
在系统 600的数据发送器 610中， SD FEC编码模块 620将编码后的 FEC 码字和指示 FEC码字的帧头的 FP信号并行发送给 DSP处理模块 630。 在 DSP处理模块 630中， 每个 SD FEC码字通过 4个物理通道 XI、 XQ、 YI、 YQ进行传输， 4个物理通道中待发送的 SD FEC码字对齐， 在每个 FEC码 字中插入至少两个训练序列周期内的数据， 这样， 一个训练序列周期内的数 据对应一个 FEC码字的子块， 子块也可以被称为数据块。
假设在一个 FEC码字中插入有 2个训练序列周期内的数据， 那么插入 有训练序列的一个 SD FEC码字如图 7所示。在图 7中示出了训练序歹! , DSP 处理模块 630根据 FP信号从 FEC码字的帧头开始插入两个训练序列周期内 的数据。
在系统 600的数据接收器 650中， DSP处理模块 660根据训练序列， 采 用自相关 /互相关的符号同步算法， 得到指示训练序列周期的边界位置的 FP 信号。 DSP处理模块 660完成信号的处理后， 将 FP信号与数据信号并行发 送给 SD FEC译码模块 670。
由于在第三例子中在一个 FEC码字中插入有多个训练序列周期内的数 据， 所以 SD FEC译码模块 670需要根据 FP信号确定 FEC码字的帧头。 SD FEC译码模块 670通过执行如下操作可以确定 FEC码字的边界位 置： a )緩存接收到的 FEC码字的子块， 通过 FP信号可以确定一个子块， 顺序取 N个码字子块进行译码， 其中 N为一个 FEC码字中插入的训练序列 的周期数； b )对译码后的码字比特用校验矩阵进行校验， 例如根据 H矩阵 进行码字乘运算； c ) 当校验结果为 0时， 认为码字译码正确， 该 N个码字 子块为一个完整的 FEC码字， 当校验结果不为 0时， 依次向后 "滑窗"取 N 个码字子块并返回 b ) 步骤。
当 SD FEC译码模块 670已经确定出用于指示 FEC码字的帧头的 FP信 号之后， 那么 SD FEC译码模块 670可以直接根据该 FP信号确定 FEC码字 的帧头， 而无需再执行上述方式来确定完整的 FEC码字。 具体而言， 当 SD FEC译码模块 670找到一个 FEC码字的帧头后，与指示该帧头的 FP信号间 隔 M X N+N-1个 FP信号的那个 FP信号指示了一个 FEC码字的帧头位置。 举例来说， 假设一个 FEC码字中插入有 3个训练序列周期内的数据， 则当 SD FEC译码模块 670确定了第 5个 FP信号指示 FEC码字的帧头时， 那么 SD FEC译码模块 670可以直接确定间隔 2个、 5个、 8个等的 FP信号的那 个 FP信号指示 FEC码字的帧头， 也就是第 8个、 第 11个、 第 14个等的 FP 信号指示 FEC码字的帧头。
SD FEC译码模块 670根据 FP信号可以得到各个子块的帧边界信息，接 着通过利用校验的方式可以得到 FEC码字的帧头， 从而可以对确定的 FEC 码字进行 FEC译码。 通常， 可以在系统 600上电时进行初始化以得到指示 FEC码字的帧头的 FP信号。
根据本发明实施例提供的数据发送器或数据接收器， 通过在 FEC码字 中改变原本会插入到 FEC码字中的训练序列的插入方式， 使得训练序列不 仅可以实现现有功能， 还可以帮助进行 FEC码字的帧同步。 这样， 无需增 加额外的 FEC定帧开销就可以实现 SD FEC码字的帧同步，并且系统结合度 更好， 可以充分利用 DSP 算法中的训练序列。 此外， 插入训练序列来帮助 实现帧同步的实现筒单，复杂度低，并可以支持例如 2e-2的高误码率情况下 的定帧。
上面描述了通过训练序列实现帧同步所需的数据发送器和数据接收器， 接下来结合图 8和图 9描述根据本发明实施例的帧同步方法的流程图。
如图 8所示， 帧同步方法 800包括： 在 S810中， 对发送数据进行 FEC编码得到 FEC码字；
在 S820中， 确定 FEC码字的边界位置；
在 S830中， 根据边界位置在 FEC码字中插入训练序列， 以便数据接收 器根据训练序列确定 FEC码字的边界位置。
S810至 S830的操作可以参考图 1的数据发送器 100包括的编码模块 110 和处理模块 120的操作， 为了避免重复， 在此不再赘述。
根据本发明的一个实施例， 在 S830中， 可以在 FEC码字通过至少两个 物理通道并行传输的情况下， 根据边界位置在 FEC码字中对齐插入训练序 歹 t 相关例子可以参考结合图 3和图 4进行的描述。
根据本发明的一个实施例， 在 S830中， 可以在 FEC码字通过至少两个 物理通道之一串行传输的情况下， 将 FEC码字与在所述至少两个物理通道 中的其他物理通道上传输的其他 FEC码字对齐； 根据边界位置在 FEC码字 中插入训练序列； 在其他 FEC码字中与训练序列相对齐地插入其它训练序 歹 t 相关例子可以参考结合图 5进行的描述。
根据本发明的实施例， 在 S830中， 可以根据边界位置在 FEC码字中插 入 N个周期的训练序列， N为大于 0的整数。 相关例子可以参考结合图 6 和图 7进行的描述。
根据本发明实施例提供的帧同步方法，通过根据指示信号插入原本会插 入到 FEC码字中的训练序列来帮助实现帧同步， 不仅不会出现现有技术通 过插入额外的 FEC 帧头而导致的系统线路速率提高的问题， 并且还由于对 训练序列的改进使用， 不会为系统增加额外的开销， 可以改善系统性能， 同 时不会使高吞吐量的系统为实现物理层的帧同步而耗费较多的资源。
图 8中的方法 800是从发送端描述的帧同步方法， 下面结合图 9从接收 端描述帧同步方法。
如图 9所示， 帧同步方法 900包括：
在 S910中，根据第一接收数据中的训练序列获取训练序列的边界位置， 第一接收数据由数据发送器根据 FEC码字的边界位置在经 FEC编码后的数 据中插入训练序列而得到；
在 S920中， 根据训练序列的边界位置确定第二接收数据中的 FEC码字 的边界位置， 第二接收数据由从第一接收数据中去除训练序列后得到；
在 S930中， 根据 FEC码字的边界位置对 FEC码字进行 FEC译码。 S910至 S930的操作可以参考图 2的数据接收器 200包括的处理模块 210 和译码模块 220的操作， 为了避免重复， 在此不再赘述。
根据本发明的一个实施例， 在 S920中， 可以在一个 FEC码字中插入有 一个周期的训练序列时，确定训练序列的边界位置为第二接收数据中的 FEC 码字的边界位置。 相关例子可以参考结合图 3、 图 4和图 5的描述。
根据本发明的实施例， 在 S930中， 可以在一个 FEC码字中插入有 N个 周期的训练序列时，緩存连续 N个数据块，一个数据块包含的数据为第二接 收数据在相邻指示信号指示的位置之间的部分；对连续 N个数据块进行 FEC 译码； 校验 FEC译码得到的结果是否正确； 当校验结果正确时， 确定所述 连续 N 个数据块对应的第一个训练序列的边界位置为第二接收数据中的 FEC码字的边界位置， 其中 N为大于 1的整数。
当校验结果不正确时，滑窗选择新的连续 N个数据块， 以对该新的连续 N个数据块进行 FEC译码并校验该 FEC译码的结果是否正确。
之后， 在确定与 FEC码字的边界位置对应的训练序列的边界位置的情 况下，可以确定与该训练序列的边界位置间隔 M N+N-1周期的训练序列的 边界位置为第二接收数据中其它 FEC码字的边界位置， 其中 M是不小于 0 的整数。 相关例子可以参考结合图 6和图 7进行的描述。
根据本发明的一个实施例， 在 S910中， 可以根据训练序列进行自相关 或互相关计算， 并根据计算结果获取指示信号。
根据本发明实施例提供的帧同步方法， 通过根据插入到 FEC码字中的 训练序列来获取指示信号， 从而确定 FEC码字的边界位置而实现帧同步， 不仅不会出现现有技术通过插入额外的 FEC 帧头而导致的系统线路速率提 高的问题，并且还由于对训练序列的改进使用，不会为系统增加额外的开销， 可以改善系统性能， 同时不会使高吞吐量的系统为实现物理层的帧同步而耗 费较多的资源。
本领域技术人员可以意识到，结合本文中所公开的实施例中描述的各方 法步骤和单元， 能够以电子硬件、 计算机软件或者二者的结合来实现， 为了 清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描 述了各实施例的步骤及组成。 这些功能究竟以硬件还是软件方式来执行， 取 决于技术方案的特定应用和设计约束条件。本领域技术人员可以对每个特定 的应用使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发 明的范围。
结合本文中所公开的实施例描述的方法步骤可以用硬件、处理器执行的 软件程序、 或者二者的结合来实施。 软件程序可以置于随机存取存储器
( RAM ), 内存、 只读存储器 （ROM )、 电可编程 ROM、 电可擦除可编程 ROM, 寄存器、 硬盘、 可移动磁盘、 CD-ROM或技术领域内所公知的任意 其它形式的存储介质中。
尽管已示出和描述了本发明的一些实施例， 但本领域技术人员应该理 解，在不脱离本发明的原理和精神的情况下，可对这些实施例进行各种修改， 这样的修改应落入本发明的范围内。

Claims

权利要求
1. 一种数据发送器， 其特征在于， 包括编码模块和处理模块： 所述编码模块，用于对发送数据进行前向纠错 FEC编码得到 FEC码字， 并向所述处理模块输出所述 FEC码字和用于指示所述 FEC码字的边界位置 的指示信号；
所述处理模块， 用于根据所述指示信号在所述 FEC码字中插入训练序 列， 以便数据接收器根据所述训练序列确定所述 FEC码字的边界位置。
2. 根据权利要求 1所述的数据发送器， 其特征在于， 所述处理模块用 于在所述 FEC码字通过至少两个物理通道并行传输的情况下， 根据所述指 示信号在所述 FEC码字中对齐插入所述训练序列。
3. 根据权利要求 1所述的数据发送器， 其特征在于， 所述处理模块用 于在所述 FEC码字通过所述处理模块中的至少两个物理通道之一串行传输 上传输的其他 FEC码字对齐， 并根据所述指示信号在所述 FEC码字中插入 所述训练序列， 在所述其他 FEC码字中与所述训练序列相对齐地插入其他 训练序列。
4. 根据权利要求 1所述的数据发送器， 其特征在于， 所述处理模块用 于才 据所述指示信号在所述 FEC码字中插入 N个周期的所述训练序列， 所 述 N为大于 0的整数。
5. 一种数据接收器， 其特征在于， 包括处理模块和译码模块： 所述处理模块， 用于接收第一接收数据， 根据所述第一接收数据中的训 练序列获取指示所述训练序列的边界位置的指示信号， 并向所述译码模块输 出从所述第一接收数据去除所述训练序列后得到的第二接收数据和所述指 示信号， 其中， 所述第一接收数据由数据发送器根据前向纠错 FEC码字的 边界位置在经 FEC编码后的数据中插入所述训练序列而得到；
所述译码模块，用于根据所述指示信号确定所述第二接收数据中的 FEC 码字的边界位置， 并根据所述边界位置对该 FEC码字进行 FEC译码。
6. 根据权利要求 5所述的数据接收器， 其特征在于， 所述译码模块用 于当一个 FEC码字中插入有一个周期的训练序列时， 确定所述指示信号指 示的位置为所述第二接收数据中的 FEC码字的边界位置。
7. 根据权利要求 5所述的数据接收器， 其特征在于， 所述译码模块包 括：
緩存单元， 用于当一个 FEC码字中插入有 N个周期的训练序列时， 緩 存连续 N个数据块，一个数据块包含的数据为所述第二接收数据在相邻指示 信号指示的位置之间的部分；
译码单元， 用于对所述连续 N个数据块进行 FEC译码；
校验单元， 用于校验所述 FEC译码得到的结果是否正确；
确定单元， 用于当所述校验单元得到的校验结果正确时， 确定所述连续 N 个数据块对应的第一个指示信号指示的位置为所述第二接收数据中的 FEC码字的边界位置， 其中所述 N为大于 1的整数。
8. 根据权利要求 7所述的数据接收器， 其特征在于， 所述译码模块还 包括：
滑窗单元， 用于当所述校验单元得到的校验结果不正确时， 滑窗选择新 的连续 N个数据块， 将所述新的连续 N个数据块输出给所述译码单元， 以 使所述译码单元对该新的连续 N个数据块进行 FEC译码并由所述校验单元 校验该 FEC译码的结果是否正确。
9. 根据权利要求 7所述的数据接收器， 其特征在于， 所述译码模块用 于确定与所述第一个指示信号间隔 M x N+N-1 个指示信号的指示信号指示 所述第二接收数据中其它 FEC码字的边界位置，其中 M是不小于 0的整数。
10. 根据权利要求 5至 9任一项所述的数据接收器， 其特征在于， 所述 处理模块用于根据所述训练序列进行自相关或者互相关计算， 并根据计算结 果获取所述指示信号。
11. 一种帧同步方法， 其特征在于， 包括：
对发送数据进行前向纠错 FEC编码得到 FEC码字；
确定所述 FEC码字的边界位置；
根据所述边界位置在所述 FEC码字中插入训练序列， 以便数据接收器 根据所述训练序列确定所述 FEC码字的边界位置。
12. 根据权利要求 11所述的帧同步方法， 其特征在于， 所述根据所述 边界位置在所述 FEC码字中插入训练序列包括：
在所述 FEC码字通过至少两个物理通道并行传输的情况下， 根据所述 边界位置在所述 FEC码字中对齐插入所述训练序列。
13. 根据权利要求 11所述的帧同步方法， 其特征在于， 所述根据所述 边界位置在所述 FEC码字中插入训练序列包括：
在所述 FEC码字通过至少两个物理通道之一串行传输的情况下， 将所 FEC码字对齐；
根据所述边界位置在所述 FEC码字中插入所述训练序列；
在所述其他 FEC码字中与所述训练序列相对齐地插入其它训练序列。
14. 根据权利要求 11至 13中任一项所述的帧同步方法， 其特征在于， 所述根据所述边界位置在所述 FEC码字中插入训练序列包括：
根据所述边界位置在所述 FEC码字中插入 N个周期的所述训练序列， 所述 N为大于 0的整数。
15. 一种帧同步方法， 其特征在于， 包括：
根据第一接收数据中的训练序列获取所述训练序列的边界位置， 所述第 一接收数据由数据发送器根据前向纠错 FEC码字的边界位置在经 FEC编码 后的数据中插入所述训练序列而得到；
根据所述训练序列的边界位置确定第二接收数据中的 FEC码字的边界 位置， 所述第二接收数据由从所述第一接收数据中去除所述训练序列后得 到；
根据所述 FEC码字的边界位置对所述 FEC码字进行 FEC译码。
16. 根据权利要求 15所述的帧同步方法， 其特征在于， 所述根据所述 训练序列的边界位置确定第二接收数据中的 FEC码字的边界位置包括： 当一个 FEC码字中插入有一个周期的训练序列时， 确定所述训练序列 的边界位置为所述第二接收数据中的 FEC码字的边界位置。
17. 根据权利要求 15所述的帧同步方法， 其特征在于， 所述根据所述 训练序列的边界位置确定第二接收数据中的 FEC码字的边界位置包括： 当一个 FEC码字中插入有 N个周期的训练序列时， 緩存连续 N个数据 块，一个数据块包含的数据为所述第二接收数据在相邻指示信号指示的位置 之间的部分；
对所述连续 N个数据块进行 FEC译码；
校验 FEC译码得到的结果是否正确；
当校验结果正确时，确定所述连续 N个数据块对应的第一个训练序列的 边界位置为所述第二接收数据中的 FEC码字的边界位置， 其中所述 N为大 于 1的整数。
18. 根据权利要求 17所述的帧同步方法， 其特征在于， 还包括： 当校验结果不正确时，滑窗选择新的连续 N个数据块， 以对该新的连续 N个数据块进行 FEC译码并校验该 FEC译码的结果是否正确。
19. 根据权利要求 17所述的帧同步方法， 其特征在于， 还包括： 确定与所述第一个训练序列的边界位置间隔 M X N+N-1 周期的训练序 列的边界位置为所述第二接收数据中其它 FEC码字的边界位置， 其中 M是 不小于 0的整数。
20. 根据权利要求 15至 19任一项所述的帧同步方法， 其特征在于， 所 述根据第一接收数据中的训练序列获取所述训练序列的边界位置包括： 根据所述训练序列进行自相关或互相关计算， 并根据计算结果获取所述 指示信号。
PCT/CN2011/081552 2011-10-31 2011-10-31 数据发送器、数据接收器和帧同步方法 WO2012163033A1 (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
PCT/CN2011/081552 WO2012163033A1 (zh) 2011-10-31 2011-10-31 数据发送器、数据接收器和帧同步方法
EP11866960.5A EP2775648B1 (en) 2011-10-31 2011-10-31 Data sender, data receiver and frame synchronization method
ES11866960.5T ES2625528T3 (es) 2011-10-31 2011-10-31 Dispositivo de envío de datos, dispositivo de recepción de datos y método de sincronización de tramas
CN201180002527.2A CN103190107B (zh) 2011-10-31 2011-10-31 数据发送器、数据接收器和帧同步方法
US14/266,544 US20140237323A1 (en) 2011-10-31 2014-04-30 Data Transmitter, Data Receiver, and Frame Synchronization Method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2011/081552 WO2012163033A1 (zh) 2011-10-31 2011-10-31 数据发送器、数据接收器和帧同步方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/266,544 Continuation US20140237323A1 (en) 2011-10-31 2014-04-30 Data Transmitter, Data Receiver, and Frame Synchronization Method

Publications (1)

Publication Number Publication Date
WO2012163033A1 true WO2012163033A1 (zh) 2012-12-06

Family

ID=47258334

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2011/081552 WO2012163033A1 (zh) 2011-10-31 2011-10-31 数据发送器、数据接收器和帧同步方法

Country Status (5)

Country Link
US (1) US20140237323A1 (zh)
EP (1) EP2775648B1 (zh)
CN (1) CN103190107B (zh)
ES (1) ES2625528T3 (zh)
WO (1) WO2012163033A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014131199A1 (zh) * 2013-03-01 2014-09-04 华为技术有限公司 一种前向纠错码码字同步的方法、设备与系统

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768950B2 (en) 2015-06-25 2017-09-19 International Business Machines Corporation Codeword synchronization for fiber channel protocol
CN106559141B (zh) * 2015-09-25 2020-01-10 华为技术有限公司 一种信号发送、接收方法、装置及系统
US10455501B2 (en) * 2016-12-22 2019-10-22 Macom Connectivity Solutions, Llc Power optimization mechanisms for framers by serializing frame alignment processes for multiple lanes
CN108429921B (zh) * 2017-02-14 2020-12-18 北京金山云网络技术有限公司 一种视频编解码方法及装置
CN110620634A (zh) * 2018-06-19 2019-12-27 中兴通讯股份有限公司 一种前向纠错的切换方法、装置及计算机存储介质
US10831489B2 (en) 2018-08-23 2020-11-10 International Business Machines Corporation Mechanism for completing atomic instructions in a microprocessor
DE102019216557A1 (de) * 2019-10-28 2021-04-29 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. MAßNAHMEN ZUR ERMÖGLICHUNG EINER KANALNACHFÜHRUNG BEI DIGITALER ÜBERTRAGUNG
EP4207669A4 (en) * 2020-09-19 2023-10-18 Huawei Technologies Co., Ltd. METHOD AND DEVICE FOR INITIALIZING A COMMUNICATION CONNECTION
US12095556B2 (en) 2023-01-11 2024-09-17 Calix, Inc Forward error correction decode processing power reduction

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233715A (zh) * 2006-06-26 2008-07-30 三菱电机株式会社 通信装置
CN101631000A (zh) * 2008-06-25 2010-01-20 英特尔公司 在串行链路中用于编码的链路和线路级分组方案
US20100050056A1 (en) * 2008-08-25 2010-02-25 Dong Wan Kim Receiver for reducing power consumption and digital broadcast receiving system including the same
CN102035616A (zh) * 2009-09-30 2011-04-27 国际商业机器公司 以太网前向纠错层接收的数据流的帧边界检测和同步系统
US20110110470A1 (en) * 2009-11-12 2011-05-12 Cambridge Silicon Radio Limited Frame boundary detection

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0775099A (ja) * 1993-05-07 1995-03-17 Philips Electron Nv マルチプレックス直交振幅変調テレビジョン送信用送信方式、送信機及び受信機
US5844920A (en) * 1996-11-07 1998-12-01 Cirrus Logic, Inc. Thermal asperity compensation using multiple sync marks for retroactive and split segment data synchronization in a magnetic disk storage system
US5831690A (en) * 1996-12-06 1998-11-03 Rca Thomson Licensing Corporation Apparatus for formatting a packetized digital datastream suitable for conveying television information
DE69937912T2 (de) * 1999-05-21 2008-12-24 Fujitsu Ltd., Kawasaki Digitales Teilnehmerleitungsverfahren, -gerät und -system unter Verwendung synchroner Verarbeitung
WO2001043310A2 (en) * 1999-12-03 2001-06-14 Broadcom Corporation Embedded training sequences for carrier acquisition and tracking
US7110349B2 (en) * 2001-03-06 2006-09-19 Brn Phoenix, Inc. Adaptive communications methods for multiple user packet radio wireless networks
US7046746B1 (en) * 2001-03-19 2006-05-16 Cisco Systems Wireless Networking (Australia) Pty Limited Adaptive Viterbi decoder for a wireless data network receiver
WO2007100185A1 (en) * 2006-02-28 2007-09-07 Lg Electronics Inc. Digital broadcasting system and method of processing data
US8275080B2 (en) * 2006-11-17 2012-09-25 Comtech Mobile Datacom Corporation Self-supporting simplex packets
CA2682524A1 (en) * 2007-03-29 2008-10-09 Sirius Xm Radio Inc. Methods and apparatus for interoperable satellite radio receivers
EP2171900A2 (en) * 2007-06-21 2010-04-07 Thomson Licensing Apparatus and method for use in a mobile/handheld communications system
MX2010004146A (es) * 2007-10-15 2010-05-17 Thomson Licensing Aparatos y metodos para codificar y decodificar se?ales.
CN101436917B (zh) * 2007-11-12 2012-06-27 华为技术有限公司 用于以太网无源光网络的数据编译码方法及装置
US8125979B2 (en) * 2008-07-08 2012-02-28 Applied Micro Circuits Corporation Multi-channel optical transport network training signal wrapper
US20100098042A1 (en) * 2008-10-21 2010-04-22 Paul Wilkinson Dent Using the same multiplexed radio resource for pilot and information signals
US8185808B2 (en) * 2008-11-07 2012-05-22 Lg Electronics Inc. Transmitting/receiving system and method of processing broadcast signal in transmitting/receiving system
US8205141B2 (en) * 2009-04-29 2012-06-19 Applied Micro Circuits Corporation Virtual lane forward error correction in multilane distribution
WO2011036864A1 (ja) * 2009-09-25 2011-03-31 パナソニック株式会社 符号化装置、復号装置、符号化方法、復号方法、及び通信システム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233715A (zh) * 2006-06-26 2008-07-30 三菱电机株式会社 通信装置
CN101631000A (zh) * 2008-06-25 2010-01-20 英特尔公司 在串行链路中用于编码的链路和线路级分组方案
US20100050056A1 (en) * 2008-08-25 2010-02-25 Dong Wan Kim Receiver for reducing power consumption and digital broadcast receiving system including the same
CN102035616A (zh) * 2009-09-30 2011-04-27 国际商业机器公司 以太网前向纠错层接收的数据流的帧边界检测和同步系统
US20110110470A1 (en) * 2009-11-12 2011-05-12 Cambridge Silicon Radio Limited Frame boundary detection

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2775648A4 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014131199A1 (zh) * 2013-03-01 2014-09-04 华为技术有限公司 一种前向纠错码码字同步的方法、设备与系统
CN104885392A (zh) * 2013-03-01 2015-09-02 华为技术有限公司 一种前向纠错码码字同步的方法、设备与系统
CN104885392B (zh) * 2013-03-01 2016-11-16 华为技术有限公司 一种前向纠错码码字同步的方法、设备与系统
US9866243B2 (en) 2013-03-01 2018-01-09 Huawei Technologies Co., Ltd. Forward error correction codeword synchronization method, device, and system

Also Published As

Publication number Publication date
ES2625528T3 (es) 2017-07-19
CN103190107B (zh) 2015-09-23
CN103190107A (zh) 2013-07-03
EP2775648B1 (en) 2017-03-01
US20140237323A1 (en) 2014-08-21
EP2775648A4 (en) 2014-10-15
EP2775648A1 (en) 2014-09-10

Similar Documents

Publication Publication Date Title
WO2012163033A1 (zh) 数据发送器、数据接收器和帧同步方法
US8205140B2 (en) Method and apparatus for the use of network coding in a wireless communication network
US8397148B2 (en) Low complexity decoding algorithm for tail-biting convolutional codes
CN102761509B (zh) Ofdm系统的接收系统及降低接收系统内存的方法
CN104065599B (zh) 数字通信中的统计自适应软判决前向纠错
WO2009067899A1 (fr) Procédé et dispositif de codage de données et de décodage de données
US9329929B2 (en) Soft maximum likelihood sequence estimation in digital communication
WO2011003329A1 (zh) 64b/66b编解码装置及实现64b/66b编解码的方法
WO2008110107A1 (fr) Procédé et appareil de codage/décodage et de réception/envoi de données
WO2014106319A1 (zh) 以太网中处理数据的方法、物理层芯片和以太网设备
JP2009535939A (ja) ビタビ復号装置および技術
TW200835171A (en) Reciever for the GEO satellite reverse link using tail-biting code
WO2015000100A1 (zh) 实现Turbo均衡补偿的方法以及Turbo均衡器和系统
US20100054360A1 (en) Encoder, Transmission Device, And Encoding Process
KR101212856B1 (ko) 통신 시스템에서 데이터를 복호하는 방법 및 장치
CN114257334A (zh) 一种数据编码方法、数据解码方法及通信装置
US10958488B2 (en) Signal transmission method and system
CN110474718B (zh) 一种数据编码方法、同步方法、系统及通信系统
EP1564894A1 (en) Method and device for sequence estimation
KR100958792B1 (ko) Ｍｉｍｏ 시스템을 위한 가속화된 터보 송수신 장치 및방법
CN113890544B (zh) 基于并行耦合极化码编译码方法
CN114337925B (zh) 非正交多址接入下基于极化码与物理层的联合编译码方法
WO2013185355A1 (zh) 数据处理方法、装置及系统
US20080195918A1 (en) Preferential transmission of non-coded data over forward error correction code data for efficient power management of a remote device
EP2451107B1 (en) Method and arrangement for extracting information from signals in receivers

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11866960

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2011866960

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2011866960

Country of ref document: EP