ES2289183T3 - Clasificacion de insercion. - Google Patents
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Abstract
Un sistema para procesar datos de comunicación recibidos, en el que un conjunto de valores aleatorios representa valores de una secuencia de derivación del intraámbulo de una señal de comunicación, los N valores más significativos del conjunto de valores aleatorios representan N valores de repuesta de canal de la señal de comunicación, y la suma de los valores aleatorios que no incluye los N valores más significativos del conjunto de valores aleatorios representa el ruido de la señal de comunicación que comprende: una pluralidad de N elementos clasificadores SEi (150) conectados en serie, para cada entero i de 1 a N, dispuestos para procesar secuencialmente el conjunto de valores; cada elemento clasificador SEi (150) dispuesto para recibir secuencialmente los valores aleatorios en paralelo e incluyendo: un registro Ri (101) dispuesto para almacenar un valor más significativo; y un comparador Ci (102) de dos elementos dispuesto para comparar el valor Ri almacenado con un valor recibido del conjunto de valores aleatorios; y cada elemento clasificador SEi (150) para i>1, incluyendo también: un multiplexor Mi (100) dispuesto para seleccionar entre el valor recibido y un valor almacenado en el registro y que carga el valor seleccionado en el registro Ri (101) cuando el valor recibido es mayor que el valor Ri almacenado; el elemento clasificador SE1 (150) configurado para cargar el valor recibido en el registro R1 (101) cuando el valor recibido es mayor que el valor almacenado en R1; y dichos elementos clasificadores SE1 a SEN (150) conectados en serie de tal forma que, para cada i>1, el valor del multiplexor Mi (100) almacenado en el registro es recibido del registro Ri+1 (101) cuando el comparador Ci-1 (102) determina que el valor recibido es mayor que el valor Ri+1 almacenado, por lo que los registros R1 a RN (101) almacenan los N valores más significativos en un orden descendente después de procesar secuencialmente la serie de valores aleatorios; y un circuito adicionador (105)configurado para sumar valores de la serie de valores aleatorios que no están almacenados como los valores más significativos después del procesamiento secuencial de la serie de valores aleatorios, recibiendo también secuencialmente el circuito adicionador (105) los valores aleatorios en paralelo con dichos elementos de clasificación y un valor almacenado en el registro procedente del registro RN (101) cuando el comparador CN (102) determina que un valor recibido es mayor que el valor almacenado RN que incluye: un registro RS (106) configurado para almacenar la suma de los valores aleatorios no almacenados como valores más significativos; y un adicionador (105) que suma el valor almacenado en el registro RS (106) con el menor de los valores aleatorios recibidos y el valor almacenado en el registro del registro RN (101) y almacena el valor sumado en el registro RS (106).
Description
Clasificación de inserción.
El invento se refiere generalmente a sistemas
inalámbricos de comunicación. En particular, el invento se refiere
a un clasificador de inserción en conjunción con la estimación de la
varianza de ruido dentro de un acceso múltiple por división en el
tiempo (TDMA), o de un receptor de acceso múltiple por división de
código o por división de tiempo (TD-CDMA).
Los sistemas de comunicación que utilizan
señales TDMA y TD-CDMA son bien conocidos en la
técnica. Para simplificar, ambos tipos de señales en adelante son
mencionados como TDMA. En las comunicaciones entre un equipo de
usuario (UE) y una estación base, la señal TDMA tiene una
estructura de trama con una pluralidad de cuotas de tiempo. Para
ciertos tipos de señales cada una de las cuotas de tiempo incluye
dos ráfagas de impulsos de datos que están separadas por un
intraámbulo específico del usuario. Las ráfagas de impulsos de datos
transmiten los datos deseados y el intraámbulo específico del
usuario se usa para realizar la estimación de canal. El intraámbulo
contiene una serie de chips que, a su vez, son procesados a través
de un filtro para producir una serie de derivaciones de respuesta
de canal.
Entre la serie de derivaciones de respuesta de
canal están las derivaciones de señal, que representan la señal de
comunicación, con las restantes derivaciones que representan el
ruido. Dependiendo del tipo específico de estructura del sistema
TDMA, se designa el número de derivaciones de señal mediante un
valor fijo predeterminado.
Se proporciona la solicitud de patente europea
que tiene la publicación Nº EP 0.441.533 expone un aparato para
recibir y almacenar automáticamente palabras de datos de acuerdo a
la magnitud. Una pila de autoclasificación expuesta comprende un
dispositivo de clasificación que comprende medios para comparar
simultáneamente datos con los contenidos de cada registro de pila,
y medios lógicos y de conmutación para insertar automáticamente los
nuevos datos en el registro correcto en la pila mientras que al
mismo tiempo empuja hacia abajo un puesto los contenidos de ése y
de los siguientes registros. Toda la operación se realiza en un
ciclo de reloj, el mismo que para una pila no clasificable
convencional.
La Patente de EEUU Nº 5.504.919 expone un
clasificador de alta velocidad optimizado que tiene una pluralidad
de elementos de proceso conectados en serie. Cada elemento de
proceso incluye una unidad de clasificación usada para almacenar un
elemento clasificado, y una unidad de comparación/control acoplada a
la unidad de clasificación. En este clasificador, todos los
elementos clasificados se comparan con el elemento de entrada
simultáneamente, y después se dividen en un grupo LE en el que los
elementos clasificados son menos que o igual al elemento de
entrada, y un grupo G en el que los elementos clasificados son
mayores que el elemento de entrada. Aceptamos que los elementos
clasificados están ordenados en una secuencia descendente de
izquierda a derecha. En la operación de inserción los elementos
clasificados en el grupo LE son desplazados hacia la derecha
simultáneamente, y el elemento de entrada es cargado en la posición
entre el grupo LE y el grupo G. En la operación de borrado
solamente los elementos clasificados en el grupo LE son desplazados
a la izquierda simultáneamente. Con el fin de acelerar la velocidad
de operación el clasificador adopta una estrategia de
predesplazamiento.
La solicitud de Patente Europea que tiene la
publicación Nº EP 0.333.346 expone un circuito de cableado rígido
para clasificar datos que incluyen medios de entrada para introducir
una nueva palabra multibit de una serie de palabras multibits para
ser clasificada, una pluralidad de comparadores y los respectivos
dispositivos de almacenamiento, estando cada comparador conectado
para recibir una palabra multibit clasificada almacenada en su
dispositivo de almacenamiento asociado y la nueva palabra multibit
de los medios de entrada y para comparar las palabras multibit
simultáneamente con comparaciones de otros comparadores y
proporcionar una salida de comparación, y medios de control
responsables de las salidas de comparación para almacenar la nueva
palabra multibit en un dispositivo de almacenamiento de tal forma
que esté en posición apropiada con respecto a las palabras multibit
clasificadas almacenadas en otros dispositivos de
almacenamiento.
Un receptor TDMA debe cribar las derivaciones de
respuesta del canal para determinar qué derivaciones son las
derivaciones de la señal. Las derivaciones de la señal son aquellas
derivaciones que tienen el valor más alto. Un clasificador se usa
convencionalmente para identificar las derivaciones más
significativas como las derivaciones de la señal. Varias
iteraciones del clasificador son típicas de un sistema que usa
métodos de clasificación ascendente convencionales. Es deseable
proporcionar un clasificador con un número mínimo de componentes de
equipos informáticos y dispuestos para proporcionar un alto grado de
eficacia de clasificación.
El presente invento proporciona un sistema que
tiene un circuito de clasificación que determina un número
seleccionado de los valores más altos de un conjunto de valores. El
sistema se usa para un receptor TDMA como un clasificador de
inserción para identificar valores pico de una respuesta de canal de
comunicación y para determinar la suma de los valores no pico. Los
valores resultantes se usan después de forma convencional para
procesar los datos de comunicación recibidos.
Para una profundidad de clasificación N, el
circuito de clasificación está configurado para almacenar N valores
pico de respuesta de canal clasificados en orden descendente de un
conjunto de L valores. Los L-N valores restantes de
respuesta del canal son considerados ruido y se suman usando un
adicionador simple, y se almacenan en un registro simple como un
valor de ruido total. El circuito clasificador comprende N elementos
clasificadores conectados en serie. Cada elemento clasificador
tiene un comparador y un registro. Un conjunto de valores de
respuesta de canal es secuencialmente procesado introduciendo cada
valor simultáneamente a todos los elementos clasificadores en
paralelo. Procesando el conjunto de respuestas de canal con entradas
paralelas a cada elemento clasificador minimiza el tiempo de
operación del sistema de tal forma que el número de ciclos de reloj
es igual al número de valores de respuesta de canal procesados.
La varianza del ruido de la señal de
comunicación puede calcularse aplicando a la suma de los valores no
pico un factor de desmultiplicación predeterminado adecuado para el
tipo específico de sistema de comunicación.
Otros objetos y ventajas del invento serán
evidentes a los expertos en la materia a partir de la siguiente
descripción.
La Figura 1 muestra un diagrama de bloques de un
único elemento clasificador de un circuito clasificador de
inserción.
La Figura 2 muestra un diagrama de bloques de un
circuito clasificador de inserción con elementos clasificadores
múltiples conectados en serie.
La Figura 3A muestra un intraámbulo TDMA típico
con 57 derivaciones de respuesta de canal.
La Figura 3B muestra una tabla de contenidos de
registro clasificador de inserción durante varios impulsos de
reloj.
La Figura 4 muestra un diagrama de bloques de un
circuito clasificador de inserción con tres elementos
clasificadores.
La Figura 5 muestra el algoritmo para usar el
clasificador de inserción para determinar la varianza de ruido de
una señal de comunicación.
La Figura 6 muestra un diagrama de bloques del
acumulador cuadrático de respuesta de canal que deriva la entrada
del circuito clasificador de inserción de las Figuras 2 y 4.
El presente invento se describe con referencia a
las figuras del dibujo en el que iguales números representan
iguales elementos. Con referencia a la Figura 1, se muestra un
elemento clasificador 150, que comprende el bloque de construcción
básico de un circuito clasificador 200 mostrado en la Figura 2.
Preferiblemente, el circuito clasificador 200 se usa para
clasificar conjuntos de valores de potencia de respuesta de canal de
señales de comunicación (valores CR), pero se puede utilizar para
clasificar cualquier conjunto de valores aleatorios.
La Figura 1 ilustra la configuración de un
elemento clasificador 150, que está adaptado para una conexión
aguas abajo a un elemento clasificador igual. El elemento
clasificador 150 comprende un conmutador multiplexor (MUX)
100_{i}, un registro 101_{i}, un comparador 102_{i} y una
puerta AND 104_{i}.
El elemento clasificador 150 tiene dos salidas,
a saber una salida de habilitación 120_{i} del comparador
102_{i} y una salida de desplazamiento 130_{i} de un registro
101_{i}. El elemento clasificador 150 tiene dos entradas, es
decir una entrada de habilitación 120_{i-1} de la
puerta AND 104_{i} y un valor de entrada de desplazamiento
130_{i-1} del MUX 100_{i}. Como se muestra en la
Figura 2, el elemento clasificador 150 está conectado aguas abajo
de un circuito igual acoplando la entrada de desplazamiento aguas
abajo a la salida de desplazamiento aguas arriba, tal como están
ambos representados por 130_{i}.
El elemento clasificador 150 también tiene un
valor CR de entrada asociado como entrada al MUX 100_{i} y al
comparador 102_{i}. Cuando los elementos clasificadores múltiples
150 están conectados en serie en una cascada para procesar un
conjunto de valores CR, los valores CR individuales se introducen en
paralelo a todos los elementos clasificadores para procesamiento.
La introducción paralela de los valores CR para procesamiento da
lugar a un tiempo de ciclo de procesamiento de cada valor CR que es
igual al tiempo del ciclo de procesamiento de un elemento
clasificador, ya que el mismo valor CR es procesado por cada uno de
los elementos clasificadores durante el mismo ciclo.
La introducción del valor CR es una entrada de
"A" al comparador 102_{i}. El comparador también tiene una
entrada "B" 130_{i} que recibe el valor actual del registro
101_{i}. Si el valor CR es mayor que el valor de registro actual,
es decir la entrada "A" es mayor que la entrada "B", la
salida de habilitación 120_{i} del comparador 102_{i} es un
valor "alto", en caso contrario es un valor "bajo".
\newpage
El MUX 100_{i} está acoplado al registro
101_{i} por una salida MUX 125_{i} para generar bien el valor
CR de la entrada CR o el valor del registro aguas arriba a través de
la entrada de desplazamiento 130_{i-1}. La puerta
AND 104_{i} está acoplada al MUX 100_{i} a través de una salida
121_{i} de la puerta AND. La salida 121_{i} de la puerta AND
104_{i} es alta cuando ambas entradas de habilitación 120_{i} y
120_{i-1} son altas. La salida 121_{i} de la
puerta 104_{i} es alta cuando ambas entradas de habilitación
121_{i} y 120_{i-1} son altas, en caso
contrario la salida 121_{i} es baja. Cuando la salida 121_{i} es
alta, el MUX 100_{i} dirige la entrada
130_{i-1} del valor al registro 101_{i}; cuando
la salida 121_{i} es baja, el MUX 100_{i} dirige la entrada CR
al registro 100_{i} a través de la salida MUX 125_{i}.
El registro 101_{i} recibe un impulso de reloj
durante cada ciclo, que activa el registro para cambiar su valor
cargando la salida 125_{i} del MUX 100 si la salida del comparador
120_{i} es alta. En caso contrario el valor del registro
permanece inalterado.
Cuando el elemento clasificador 150 está
conectado en una serie de elementos iguales, cuando la salida
120_{i} del comparador es alta, la salida de todos los
comparadores aguas abajo también es alta. Esto da lugar a que ambos
impulsos de cada puerta AND 104_{i} de todos los elementos
clasificadores aguas abajo también sean altos, de forma que el
valor del registro 100_{i} es pasado al registro del siguiente
elemento aguas abajo en cada caso. Así, empezando con el primer
registro que tiene un valor más bajo que el valor CR que está siendo
procesado, los valores del registro se desplazan hacia abajo a la
vez que se mantiene una clasificación automática de los valores
procesados.
Como se muestra en la Figura 2, cualquier número
deseado N de elementos clasificadores 150_{i} ... 150_{N} puede
ser conectado en serie para configurar un circuito clasificador 200.
El primer elemento clasificador 150_{i} se modifica ligeramente
para eliminar el MUX y la puerta AND ya que la única entrada al
primer circuito clasificador 150_{i} es la entrada del valor
CR.
El último elemento clasificador 150_{N} en el
circuito clasificador 200 tiene su salida 120_{N} del habilitador
del comparador y la salida 130_{N} del valor del registro
acopladas a un MUX 110. El MUX 110 tiene una entrada de valor CR y
saca el valor CR a un adicionador/acumulador 105 durante cada ciclo
a menos que la salida 120_{N} de habilitación del comparador sea
alta. Para una salida 120_{N} del habilitador alta, la salida
130_{N} del registro 101_{N} es pasada a través del MUX al
adicionador/acumulador 105. El adicionador/acumulador 105 añade la
entrada del valor del MUX 110 a un valor almacenado. Esta suma es
sacada a un registro 106 como un valor de ruido y también es
devuelta al adicionador analógico y su valor es almacenado para el
siguiente ciclo.
En operación, el circuito clasificador 200
recibe un valor CR nuevo para cada ciclo. Una vez enviado el impulso
de reloj a todos los registros en los elementos clasificadores
150_{i}-150_{N}, ese valor CR será almacenado
en uno de los registros o será pasado a través del MUX 110 al
adicionador analógico 105. Cuando el valor CR se almacena en uno de
los registros 150_{1}-150_{N} todas las salidas
del comparador aguas abajo serán altas, de forma que el valor del
registro en el elemento clasificador 150_{N} pasará a través del
MUX 110 para ser sumado por el sumador/acumulador 105. Por lo
tanto, a la terminación del procesamiento de un valor arbitrario L
de valores aleatorios, los valores N más altos se almacenarán en los
registros 101_{1}-101_{N} en orden descendente
y todos los valores no almacenados así habrán sido sumados por el
sumador/acumulador 105. Cuando el conjunto de valores aleatorios
son valores CR que incluyen N valores de la señal, los N valores de
la señal estarán contenidos en los registros
150_{1}-150_{N} y los restantes valores habrán
sido sumados para representar un valor de ruido en el registro
106.
A pesar de que el circuito clasificador 200 es
particularmente útil en la clasificación de los valores CR, se
puede emplear para clasificar cualquier conjunto de valores. Si el
conjunto tiene L valores y L<N, todos los L valores estarán en
los registros 150_{1}-150_{N} y la salida del
sumador/acumulador 105 será 0.
La Figura 2 muestra el circuito 200 de
clasificación de inserción que tiene un número deseado de N
elementos clasificados 150 ... 150_{N} en cascada para producir
una profundidad N de clasificación. A pesar del límite en el número
de N elementos clasificados es un factor de tamaño de circuito
deseado y de consideraciones de consumo de energía, los límites de
tiempo no son constrictivos debido a las características de la
entrada paralela de la serie de N elementos clasificadores. Durante
cada ciclo del proceso, el registro 101_{i}, de cada elemento
clasificador 150 en el circuito clasificador 200 conserva su valor
actualmente almacenado, o actualiza su valor con el valor CR actual
de respuesta de canal, o actualiza su valor con el valor CR
almacenado de respuesta de canal del registro
101_{i-1} directamente aguas arriba.
Volviendo a la Figura 3A, se muestra un flujo de
datos representativo de un intraámbulo TDMA de longitud L_{m} =
57 chips. Éstos son procesados para proporcionar un conjunto de 57
derivaciones de respuesta de canal de las que los valores CR son
derivados para procesamiento de acuerdo con el circuito clasificador
del presente invento. La Figura 6 muestra un diagrama de bloques de
un circuito para producir valores CR. Las derivaciones de respuesta
de canal comprenden componentes reales e imaginarios. Las
derivaciones de respuesta de canal reales son almacenadas por los
registros R_{CRI1} y R_{CRI2} como valores duplicados, y después
elevados al cuadrado por un multiplicador 201. Igualmente, las
derivaciones de respuesta de canal imaginarias son almacenadas por
duplicado en los registros R_{CRI1} y R_{CRI2} y elevados al
cuadrado por un multiplicador 202. Un adicionador 203 recibe los
valores reales e imaginarios elevados al cuadrado y envía la suma a
un registro PSA. El registro PSA por consiguiente almacena valores
reales ya que el cuadrado de los componentes imaginarios es un
número real. Estos valores son los valores CR preferidos que son
clasificados por el circuito 200 clasificador de inserción.
Un número predeterminado N de valores CR está
destinado a representar una estimación de respuestas de canal que
contiene la señal de comunicación real, mientras que el restante
número M de respuestas de canal tiene valores que son menores que
cada uno de los N valores pico, y por tanto se supone que son ruido
en el canal. Por lo tanto, para el ejemplo mostrado en la Figura
3A, el número M de respuestas de canal que representan ruido
son:
M = L_{m} - N = 57-3 = 54.
M = L_{m} - N = 57-3 = 54.
Se debería admitir que el número L_{m} de
respuestas de canal puede ser un número distinto de 57, y que el
número N de elementos de señal también puede variar. Algunos valores
típicos en los sistemas TDMA son L_{m} = 28, 32, 64, 57 y 114,
mientras que los valores de los elementos de señal son típicamente N
= 6 o N = 10. En el siguiente ejemplo que sigue, se describirá para
simplificar una disposición de elementos clasificadores en los que
N = 3. La Figura 4 muestra un circuito clasificador 300 de inserción
con tres registros 100_{1}, 100_{2}, 100_{3} que contienen
valores del elemento clasificador P1, P2, y P3, respectivamente. En
el momento t = 0 cada elemento clasificador se inicializa de forma
que los registros 101_{1}, 100_{2}, y 100_{3} contienen el
valor 0. Esto está reflejado en la tabla de registro mostrada en la
Figura 3B en el momento t = 0. Como se muestra en la Figura 3A, se
supone que una secuencia de 57 respuestas de canal será cargada en
el circuito 300 clasificador de inserción, un valor a la vez, con
cada impulso de reloj.
En el momento t = 1, el primer valor de
respuesta de canal CR = 10 está presente en el lado A de los
comparadores 102_{1}, 102_{2} y 102_{3}, la entrada de
registro 101_{1}, y la entrada baja (0) de los multiplexores
100_{2} y 100_{3}. Simultáneamente, cada comparador 102_{1},
102_{2}, 102_{3} evalúa la expresión 10>0 y produce una
salida alta hacia las señales de habilitación 120_{1}, 102_{2} y
102_{3}. El registro 101_{1} recibe la señal de habilitación
alta 120_{1} y, en consecuencia, carga el valor "10" de su
entrada. El MUX 100_{2} recibe una entrada de habilitación alta
121_{2} de la puerta AND 104_{2} mientras que el registro
101_{2}, con su entrada de habilitación alta 120_{2} carga el
valor "0" del registro 101_{1}.
Igualmente, el valor "0" del registro
101_{2} es transferido a través del MUX 100_{3} y posteriormente
se carga en el registro 101_{3}, ya que el MUX 100_{3} y el
registro 101_{3} tienen una señal de habilitación alta 121_{3}.
El valor del contenido inicial P3 = 0 del registro 101_{3} es
pasado a través del MUX 110 a la entrada del adicionador 105 y al
registro 106 como el primer valor NOISE almacenado. Por lo tanto,
como se muestra en la Figura 3B en el momento t = 1, el primer
impulso de reloj produce valores del registro de P1 = 10, P2 = 0,
P3 = 0 y NOISE = 0.
En el siguiente impulso de reloj en t = 2, el
valor de respuesta de canal CR = 3 se carga en cada elemento
clasificado del circuito clasificador 300 en la entrada baja (0) de
los multiplexores 100_{2}, 100_{3}, y 110, y las entradas
"A" de los comparadores 102_{1}, 102_{2} y 102_{3}. El
valor de respuesta de canal CR=3 está presente en el registro
101_{1}, pero el registro 101_{1} no carga este valor ya que la
condición (A<B) está presente en el comparador 102_{1} y la
señal de habilitación 120_{1} es baja como un resultado. El
registro 101_{2} carga el valor "3" del lado bajo del MUX
100_{2}, ya que la señal de habilitación 121_{2} es baja en el
MUX 100_{2} y la señal de habilitación 120_{2} es alta en el
registro 101_{2}. El valor P2 = 0 del registro 101_{2}
previamente almacenado es pasado a través del MUX 100_{3} y es
cargado en el registro 101_{3}, ya que las señales de
habilitación 120_{3} y 121_{3} son altas. El MUX 110 recibe el
valor "0" del registro 101_{3} que, a su vez, es cargado en
la entrada "A" del adicionador 105, y es sumado con la suma
NOISE = 0 almacenada del impulso de reloj anterior t = 0. El valor
nuevo total de NOISE en el registro 106 pasa a ser: NOISE = A + B =
0 + 0 = 0. Por lo tanto, los valores del elemento clasificado
después del segundo impulso de reloj son P1 = 10, P2 = 3, P3 = 0, y
NOISE = 0, como se muestra en la Figura 3B en t = 2.
El anterior proceso se repite en cada impulso de
reloj sucesivo. Después de la ocurrencia del tercer impulso de
reloj (t = 3), el tercer valor CR = 9 de respuesta de canal CR = 9
es conservado por el segundo registro 101_{2} y el segundo valor
CR = 3 de respuesta de canal es desplazado al tercer registro
101_{3}. No hasta que la respuesta de canal CR = N + 1 haga que
el circuito clasificador 300 de inserción produzca un valor de
ruido, ya que hay N registros representativos de la señal de canal.
Por lo tanto, después del cuarto impulso de reloj (t = 4), el
circuito clasificador de inserción 300 admite el más bajo de los
cuatro primeros valores CR de respuesta de canal como NOISE, que en
este ejemplo es la cuarta respuesta de canal CR = 2. En el quinto
impulso de reloj (t = 5), el valor CR = 12 de respuesta de canal es
cargado en el primer registro 101_{1}, reemplazando al anterior
valor de pico P_{1} del cuarto impulso de reloj P_{1} = 10. El
registro 101_{2} recibe el valor "10" del MUX 100_{2}, y
el anterior contenido del registro 101_{2} es almacenado en el
registro 101_{3} a través del MUX 100_{3}. El valor "3"
del registro 101_{3} es pasado a través del MUX 110, es enviado al
puerto adicionador "A" 105, y es añadido al valor NOISE = 2
para un valor de ruido total NOISE = 5 en el registro 106.
Este proceso se repite hasta que todos los 57
valores CR son clasificados por el circuito clasificador 300 de
inserción. Al final, el registro 101_{1} contendrá el valor pico
de respuesta de canal, P1_{MAX}, el registro 101_{2} contendrá
P2_{MAX}, el registro 101_{2} contendrá P2_{Max}, y el
registro 101_{3} contendrá P3_{MAX}, donde P1_{MAX} \geq
P2_{MAX} \geq P3_{MAX}. Después de 57 impulsos de reloj, el
registro 106 contendrá el valor de ruido total NOISE, que es la suma
de M=54 valores de ruido.
La Figura 5 muestra un algoritmo que hace uso
del circuito clasificador 200 de inserción. La señal de entrada CR
representa la suma de los cuadrados de las derivaciones de respuesta
de canal reales e imaginarias producidas por el circuito 400 de la
Figura 6. El circuito clasificador 200 de inserción incluye las
funciones de los bloques 510, 515 y 525. El bloque 510 de selección
y clasificación de los N elementos de respuesta de canal más
significativos se consigue por las comparaciones realizadas por los
comparadores 102_{1} ...102_{N} de elementos clasificadores, y
el almacenamiento y desplazamiento de los registros de elementos
clasificadores 101_{1}...101_{N}. Los comparadores 102_{1}
...102_{N} de los elementos clasificadores y los registros
101_{1}...101_{N} igualmente realizan la función de selección
del bloque 515 de los M elementos de respuesta de canal menos
significativos pasando y no almacenando los valores menos
significativos en los registros 101_{1}...101_{N}. La función
suma del bloque 525 es realizada por el adicionador 105 y es
almacenada en el registro 106. El bloque 520 se realiza por la
derivación de los registros 101_{1}...101_{N} y sumando los
valores clasificados almacenados por ellos una vez terminado el
procesamiento de las series de valores CR (no mostrado en la Figura
2) para formar el valor P_{G} que representa la estimación de
potencia del canal. La varianza del ruido \sigma^{2} se
consigue multiplicando el valor P_{S}, la suma de los valores de
ruido almacenados en el registro NOISE, con un factor de
desmultiplicación predeterminado C_{S} que es una función del
número de rutas y de la longitud de canal del sistema
particular.
A pesar de que el invento ha sido descrito en
parte haciendo referencia detallada a ciertas realizaciones
específicas, se entiende que tales detalles son más bien
instructivos más que constructivos. Los entendidos en la materia
apreciarán que se pueden hacer muchas variaciones en la estructura y
en el modo de operación sin apartarse del ámbito del invento tal
como está definido por las reivindicaciones.
Claims (4)
1. Un sistema para procesar datos de
comunicación recibidos, en el que un conjunto de valores aleatorios
representa valores de una secuencia de derivación del intraámbulo
de una señal de comunicación, los N valores más significativos del
conjunto de valores aleatorios representan N valores de repuesta de
canal de la señal de comunicación, y la suma de los valores
aleatorios que no incluye los N valores más significativos del
conjunto de valores aleatorios representa el ruido de la señal de
comunicación que comprende:
una pluralidad de N elementos clasificadores
SE_{i} (150) conectados en serie, para cada entero i de 1 a N,
dispuestos para procesar secuencialmente el conjunto de valores;
cada elemento clasificador SE_{i} (150)
dispuesto para recibir secuencialmente los valores aleatorios en
paralelo e incluyendo:
un registro R_{i} (101) dispuesto para
almacenar un valor más significativo; y
un comparador C_{i} (102) de dos elementos
dispuesto para comparar el valor R_{i} almacenado con un valor
recibido del conjunto de valores aleatorios; y
cada elemento clasificador SE_{i} (150) para
i>1, incluyendo también:
un multiplexor M_{i} (100) dispuesto para
seleccionar entre el valor recibido y un valor almacenado en el
registro y que carga el valor seleccionado en el registro R_{i}
(101) cuando el valor recibido es mayor que el valor R_{i}
almacenado;
el elemento clasificador SE_{1} (150)
configurado para cargar el valor recibido en el registro R_{1}
(101) cuando el valor recibido es mayor que el valor almacenado en
R_{1}; y
dichos elementos clasificadores SE_{1} a
SE_{N} (150) conectados en serie de tal forma que, para cada
i>1, el valor del multiplexor Mi (100) almacenado en el registro
es recibido del registro R_{i+1} (101) cuando el comparador
C_{i-1} (102) determina que el valor recibido es
mayor que el valor R_{i+1} almacenado, por lo que los registros
R_{1} a R_{N} (101) almacenan los N valores más significativos
en un orden descendente después de procesar secuencialmente la
serie de valores aleatorios; y
un circuito adicionador (105) configurado para
sumar valores de la serie de valores aleatorios que no están
almacenados como los valores más significativos después del
procesamiento secuencial de la serie de valores aleatorios,
recibiendo también secuencialmente el circuito adicionador (105) los
valores aleatorios en paralelo con dichos elementos de
clasificación y un valor almacenado en el registro procedente del
registro R_{N} (101) cuando el comparador C_{N} (102) determina
que un valor recibido es mayor que el valor almacenado R_{N} que
incluye:
un registro R_{S} (106) configurado para
almacenar la suma de los valores aleatorios no almacenados como
valores más significativos; y
un adicionador (105) que suma el valor
almacenado en el registro R_{S} (106) con el menor de los valores
aleatorios recibidos y el valor almacenado en el registro del
registro R_{N} (101) y almacena el valor sumado en el registro
R_{S} (106).
2. El sistema de la reivindicación 1, en el que
los elementos clasificadores SE_{1} a SE_{N} (150) y el
circuito adicionador (105) operan en paralelo para procesar un valor
aleatorio durante cada ciclo de procesamiento, de tal forma que el
número de ciclos necesario para la clasificación y suma es igual al
número de valores en la serie de valores aleatorios que son
clasificados, por lo que la velocidad de reloj del circuito
clasificador no está afectada por el número N de elementos
clasificadores.
3. Un método para procesar datos de comunicación
recibidos, en el que un conjunto de valores aleatorios representa
valores de secuencia de derivación de intraámbulo de una señal de
comunicación, los N valores más significativos de la serie de
valores aleatorios representan N valores de respuesta de canal de la
señal de comunicación, y una suma de los valores aleatorios que no
incluye los N valores más significativos del conjunto de valores
aleatorios, representando la suma el ruido de la señal de
comunicación, el método para determinar los N valores de respuesta
de canal y el ruido de la señal de comunicación comprendiendo:
procesar secuencialmente la serie de valores
aleatorios utilizando un circuito adicionador (105) que tiene un
registro R_{S} (106) iniciado con un valor cero y una serie de
elementos clasificadores SE_{i} (150), para cada entero i de 1 a
N, teniendo cada elemento clasificador SE_{i} (150) un registro
R_{i} (101) iniciado con un valor cero, y un comparador C_{i}
(102);
recibir secuencialmente los valores aleatorios
en paralelo por cada elemento clasificador SE_{i} (150) y el
circuito adicionador (105);
para cada valor aleatorio recibido, el primer
elemento clasificador SE_{1} (150):
compara el valor R_{1} almacenado con el valor
recibido; y
almacena el valor seleccionado en el registro
R_{1} cuando el valor recibido es mayor que el valor R_{1}
existente almacenado;
para cada valor aleatorio recibido, cada
elemento clasificador SE_{i}, para i>1:
compara el valor R_{i} almacenado con el valor
recibido; y
almacena un nuevo valor en el registro R_{i}
(101) cuando el valor aleatorio es mayor que el valor R_{i}
existente almacenado, y siendo el nuevo valor el valor aleatorio,
excepto cuando el elemento clasificador SE_{i-1}
(150) determina que el valor recibido es mayor que el valor
almacenado R_{i+1}, en cuyo caso el nuevo valor almacenado en el
registro R_{1} (101) es el valor R_{i+1} del registro, por lo
que los N valores más significativos son almacenados en un orden
descendente en los registros R_{1} a R_{N} (101) después de
procesar todos los valores del conjunto de valores aleatorios; y
para cada valor aleatorio recibido, el circuito
adicionador (105):
suma el valor almacenado en el registro R_{S}
(106) con el menor de los valores aleatorios recibidos y el valor
R_{N} almacenado; y
almacena el valor sumado en el registro R_{S}
(106), por lo que la suma de la serie de valores aleatorios que no
están almacenados como los valores más significativos se almacena en
el registro R_{S} (106) después de terminado el procesamiento
secuencial de la serie de valores aleatorios.
4. El método de la reivindicación 3, en el que
los elementos clasificadores SE_{1} a SE_{N} (150) y el
circuito adicionador (105) operan en paralelo para procesar un valor
aleatorio durante cada ciclo de procesamiento, de forma tal que el
número de ciclos necesario para la clasificación y suma es igual al
número de valores en la serie de valores aleatorios que están
clasificados, por lo que la velocidad de reloj del circuito
clasificador no está afectada por el número N de elementos
clasificadores.
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