EP4670273A1 - Elektrische schaltungsanordnung zur erzeugung von stromgesteuerten elektrischen signalen - Google Patents

Elektrische schaltungsanordnung zur erzeugung von stromgesteuerten elektrischen signalen

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Publication number
EP4670273A1
EP4670273A1 EP24706955.2A EP24706955A EP4670273A1 EP 4670273 A1 EP4670273 A1 EP 4670273A1 EP 24706955 A EP24706955 A EP 24706955A EP 4670273 A1 EP4670273 A1 EP 4670273A1
Authority
EP
European Patent Office
Prior art keywords
transistor
circuit arrangement
transistors
electrical circuit
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP24706955.2A
Other languages
English (en)
French (fr)
Inventor
Natalie Butz
Armin Taschwer
Max EICKENSCHEIDT
Oscar Cota
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Neuroloop GmbH
Original Assignee
Neuroloop GmbH
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Filing date
Publication date
Application filed by Neuroloop GmbH filed Critical Neuroloop GmbH
Publication of EP4670273A1 publication Critical patent/EP4670273A1/de
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03F3/45—Differential amplifiers
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    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61N—ELECTROTHERAPY; MAGNETOTHERAPY; RADIATION THERAPY; ULTRASOUND THERAPY
    • A61N1/00—Electrotherapy; Circuits therefor
    • A61N1/18—Applying electric currents by contact electrodes
    • A61N1/32—Applying electric currents by contact electrodes alternating or intermittent currents
    • A61N1/36—Applying electric currents by contact electrodes alternating or intermittent currents for stimulation
    • A—HUMAN NECESSITIES
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    • A61N1/36—Applying electric currents by contact electrodes alternating or intermittent currents for stimulation
    • A61N1/3605—Implantable neurostimulators for stimulating central or peripheral nerve system
    • A61N1/36125—Details of circuitry or electric components

Definitions

  • the invention relates to an electrical circuit arrangement for generating current-controlled electrical signals for functional intracorporeal stimulation in the manner of a regulated cascode current mirror, comprising a first, second, third and fourth transistor, each with associated source, drain and gate terminals, of which the gate terminal of the first and second transistors are connected to one another to form a current mirror, of which the third and first transistors are connected as an input cascode, in which the drain terminal of the third transistor is connected to the gate terminal of the first and second transistors, its source terminal is connected to the drain terminal of the first transistor and its gate terminal is connected to an output of an operational amplifier with at least two inputs, of which one input of the operational amplifier is connected to the drain terminal of the second transistor and the other input of the operational amplifier is connected to the source terminal of the third transistor and the drain terminal of the first transistor, which are at the same potential, and of which the second and fourth transistors are connected as an output cascode in such a way that the source terminal of the fourth transistor the drain terminal of the second transistor and the drain terminal of the fourth transistor are
  • Functional electrical stimulation or neural stimulation is a technique for treating various types of neurological dysfunctions by stimulating nerves with electrical charge.
  • the range of applications extends from pacemakers and retinal implants to peripheral nerve stimulators.
  • a known medical implant which is the subject of the document EP 3204 105 B1 and serves for the location-selective detection of neuronal electrical signals that spread along at least one nerve fiber, as well as for the selective electrical stimulation of at least one nerve fiber, uses an electrode arrangement designed as a wound cuff for the electrical signal transmission between the nerve fiber and the implant, which has a large number of electrode contacts that come into direct contact with the epineurium of the nerve fiber bundle, preferably the vagus nerve.
  • Each individual electrode contact must be coordinated with one another and electrically polarized or activated on the basis of a medical-therapeutic or analytical target.
  • the electrode contacts are each electrically connected to at least one stimulation channel, each of which can be tapped at a separate output contact of an electrical circuit arrangement arranged on the implant side.
  • the pulse width t_w and the stimulus current amplitude l_stim can be controlled independently of impedance fluctuations.
  • current-controlled stimulation it must be taken into account that with high load impedances, high voltages are required to achieve a certain current level, which makes high-voltage resistant CMOS processes necessary for the development of application-specific ICs (ASICs).
  • the current source for each of the stimulation channels is a current mirror, which represents a controllable current source with the highest possible output resistance.
  • Figure 1 shows a known regulated cascode current mirror disclosed in the article, comprising a first, second, third and fourth transistor (T1, T2, T3, T4), each with associated source, drain and gate terminals, of which the gate terminal of the first and second transistors (T1, T2) are connected to one another and to an input potential (Vj n ) that can be assigned to the cascode current mirror to form a current mirror, and of which the third and first transistors (T3, T1) are connected as an input cascode.
  • T1, T2, T3, T4 each with associated source, drain and gate terminals, of which the gate terminal of the first and second transistors (T1, T2) are connected to one another and to an input potential (Vj n ) that can be assigned to the cascode current mirror to form a current mirror, and of which the third and first transistors (T3, T1) are connected as an input cascode.
  • the drain terminal of the third transistor (T3) is connected to the input potential (Vj n ), its source terminal to the drain terminal of the first transistor (T1) and its gate terminal to an output (A) of an operational amplifier (OPA).
  • the operational amplifier OPA has two inputs, one of which is connected to the drain terminal of the second transistor (T2) and the other input (-) of the operational amplifier (OPA) to the source terminal at the same potential (Va). Connection of the third transistor (T3) and drain connection of the first transistor (T1).
  • the source connection of the fourth transistor (T4) is connected to the drain connection of the second transistor (T2), whose gate connection is connected to the input potential (Vin) and whose drain connection is connected to an output contact (out) that can be assigned to the electrical circuit arrangement and at which a voltage potential (V ou t) assigned to the current-controlled electrical signals can be tapped.
  • the invention is based on the object of developing an electrical circuit arrangement for generating current-controlled electrical signals for functional intracorporeal stimulation in the form of a regulated cascode current mirror in such a way that the quality of the stimulation channel that can be tapped at at least one output contact in the form of current-controlled electrical signals is to be improved compared to known circuit topologies.
  • the circuit structure must be designed to be as compact as possible, i.e. small in size, and yet diverse in terms of different switchable connection options between the stimulation channels and the output contacts connected to the electrode contacts.
  • An electrical circuit arrangement for generating current-controlled electrical signals for functional intracorporeal stimulation in the manner of a regulated cascode current mirror according to the features of the preamble of claim 1 is characterized in that the gate terminal of the fourth transistor is switchably connected to at least one constantly predeterminable voltage potential.
  • the fourth transistor is biased according to the solution with a constant electrical voltage, which preferably originates from an external supply voltage source.
  • the fourth transistor is not regulated, which means that the circuit topology is comparable to that of an input-controlled current mirror, but with a significantly higher output resistance, since the output resistance increases by the intrinsic gain of the fourth transistor.
  • the output resistance at the drain terminal of the fourth transistor that can be achieved with the circuit topology according to the solution is therefore significantly higher than in the known case of the regulated fourth transistor, see Figure 1, whose gate terminal is connected to the gate terminals of the first and second transistors and thus pushes the electrical potential at the drain terminal of the second transistor so low that the second transistor changes its operating range, i.e. from the saturation range to the linear range, in which a transistor has a significantly lower output resistance than in the saturation range.
  • a further advantage of the circuit topology according to the solution concerns an improved robustness against possible drain voltage fluctuations, since on the one hand the first and second transistors are operated in strong inversion instead of in the linear range and on the other hand the fourth transistor, whose gate voltage is now constant and detached from the control circuit, acts as a buffer, whereby undesirable voltage fluctuations, especially at the drain terminal of the fourth transistor, which is directly connected to the electrode contacts, cannot be directly noticeable in the current amplitudes.
  • the fourth transistor serves as a static switch and thus has a switching function.
  • the supply voltage e.g. 1.8 V
  • the control or supply voltage of 0 V or 1.8 V is applied to the fourth transistor.
  • a high-voltage protection transistor connected in series with the source-drain path is preferably arranged between the output contact and the fourth transistor.
  • all other transistors i.e. the first, second, third and fourth transistors, to be designed as low-voltage transistors that can be controlled with electrical voltages of up to a maximum of ⁇ 1.8 V, whereas the high-voltage transistor in the sense of the invention can be operated with electrical control voltages of up to a maximum of ⁇ 20 V, but preferably with ⁇ 18 V.
  • Low-voltage transistors can be made smaller than high-voltage transistors, so that this opens up the possibility of further miniaturization of the entire electrical circuit arrangement.
  • a second circuit arrangement which is inverted to the first circuit arrangement and is capable of generating current-controlled electrical signals which are inverted to the current-controlled electrical signals of the first electrical circuit arrangement.
  • the second circuit arrangement also has a fourth transistor, similar to the first, which is connected to the output contact of the first circuit arrangement.
  • both circuit arrangements Due to the inverted circuit structure of both circuit arrangements, one serves as a current source for the realization of positive stimulation channels and the others as a current sink to realize negative stimulation channels.
  • both circuit arrangements have the same structure, but are realized with inverted transistor types (n-MOS; p-MOS).
  • the current mirror formed by the first and second transistors of the electrical circuit arrangement designed according to the solution is constructed as an n-bit digital-analog converter, preferably a 5-bit digital-analog converter, and has 2 n -1 second transistors in each case.
  • the drain connections of the 2 n -1 second transistors are each connected to the source connection of one of 2 n -1 fourth transistors, the drain connections of which are each connected to an output contact of the electrical circuit arrangement.
  • the drain terminals of the 2 n -1 second transistors are also connected or connectable to one another, so that those bits that are activated are always routed via correspondingly connected then terminals.
  • a stimulation channel it is possible to switch a stimulation channel to different or multiple output contacts and the electrode contacts connected to them, which, for example, directly contact the vagus nerve.
  • a circuit matrix is used for this purpose, to which the drain connection of at least one fourth transistor of the electrical circuit arrangement and a number m output contacts are connected. Additional high-voltage transistors are provided between each of the m output contacts and the fourth transistors that are part of the circuit matrix, both to protect against harmful overvoltages and for reasons of a desired reduction in component size.
  • FIG. 3 Representation of an extended circuit arrangement
  • Fig. 4 schematically shows a circuit matrix.
  • the electrical circuit arrangement according to the solution shown in Figure 2 also has the already explained first, second, third and fourth transistors T1, T2, T3 and T4, of which the first and third transistors T1 and T3 connected in series are connected as a regulated input cascode and the first and second transistors T1, T2 are connected as current mirrors.
  • the gate connections of the first and second transistors T1, T2 are connected both to one another and to the input potential Vin, which is applied to the input contact (in) of the circuit arrangement.
  • the fourth transistor T4 is added as an output cascode, the source-drain path of which is connected in series with the source-drain path of the second transistor T2.
  • the fourth transistor T4 is supplied with a constant supply voltage VDD and serves as a switch.
  • the supply voltage VDD is typically 1.8 V, which is switchably applied to the gate connection of the fourth transistor T4.
  • the base current l re f is made available via a reference current source, which is scaled by means of the circuit arrangement according to the solution and can be tapped as stimulation current at the output out of the circuit arrangement.
  • the third transistor T3 is connected to an output A of an operational amplifier OPA, whose output voltage Vc regulates the third transistor T3, which operates in saturation.
  • the operational amplifier OPA has two inputs, the positive input "+” of which is connected to the voltage potential Vb, which is present between the second and fourth transistors T2 and T4 connected in series.
  • the negative input of the operational amplifier OPA is connected to the voltage potential V a , which is present between the first and third transistors T1, T3 connected in series.
  • a first control path R1 corresponds to a negative feedback of the source voltage V a applied to the third transistor T3 via the negative input of the operational amplifier OPA
  • a second control path R2 concerns a positive feedback via the third, first and second transistors T3, T1 and T2 via the positive input "+" of the operational amplifier OPA.
  • the output resistance R ou t at the output contact out is significantly increased.
  • Rout A ⁇ Rds2 ⁇ g m 4 ⁇ Rds4
  • Rds2 small-signal resistance between drain and source terminals of the second transistor
  • g m 4 small-signal transconductance of T4
  • Rds4 small-signal resistance between drain and source terminals of the fourth transistor.
  • the third transistor T3 can be dimensioned small and in particular smaller than the fourth transistor T4, whereby the requirements for the operational amplifier OPA for controlling the third transistor T3 are far are lower than in the case of the known circuit concept with a regulated output stage, ie with a regulated fourth transistor T4, see circuit arrangement in Figure 1.
  • FIG. 2 A further development of the electrical circuit arrangement shown in Figure 2 is an optional additional monitoring circuit component CM, which is also referred to as a compliance monitor and is shown in dashed lines in Figure 2.
  • the monitoring circuit component CM is used to detect abnormal operating states of the electrical circuit arrangement, which are characterized by irregular voltage potentials that can form at certain nodes of the circuit arrangement. If, for example, the voltage potential Vout that can be tapped at the output out of the circuit arrangement falls to a minimum potential prevailing within the circuit arrangement, an irregular state has occurred in which a potential crossing occurs within the circuit arrangement, which must be detected.
  • the monitoring circuit component CM shown in Figure 2 it is a comparator K which has two comparator inputs Ke1, Ke2 and a comparator output Ka.
  • the comparator input Ke1 is connected to the gate terminals of the first and second transistors (T1, T2), and thus to the input contact (in) of the circuit arrangement to which the input potential Vin is applied.
  • the comparator input Ke2 is connected to the potential Vc applied to the output (A) of the operational amplifier (OPA).
  • the voltage potentials within the circuit arrangement are selected such that the input potential Vin in normal operation is always smaller than the voltage potential Vc amplified by the operational amplifier OPA.
  • all potentials at the circuit nodes of the circuit arrangement ideally remain constant at their operating point. However, if potential shifts occur at the operating points that deviate from the normal state and are greater than the initial potential difference specified by Vc-Vin, preferably 140 mV, the circuit arrangement no longer works reliably and correctly.
  • Vin Vc
  • there is a voltage identity or voltage crossing which is a very suitable detection feature. The moment at which the voltage crossing or so-called “crossing" takes place can be defined by the circuit design, depending on how large the initial potential difference between Vin and Vc is chosen.
  • the comparator K Depending on the potential difference between the input potential Vin and the potential Vc present at the output of the operational amplifier OPA, the comparator K generates a signal S which serves as a warning signal as soon as a critical operating condition occurs, as explained above.
  • the warning signal S can be used as an operation termination criterion for the circuit operation of the circuit arrangement or as a control variable to adapt the supply voltage VDD to the required output voltage Vout as part of power management.
  • the supply voltage VDD of the circuit arrangement should always be slightly higher than the output potential Vout that can be tapped at the output out.
  • the two voltage potentials VDD and Vout should not be chosen too differently in order to keep any power loss occurring in the circuit as low as possible. For this reason, so-called "compliance monitoring" is advantageous.
  • Figure 3 shows an advantageous extended circuit arrangement, comprising a first circuit arrangement I and a second circuit arrangement II, which are designed as mirror images of each other and are connected to each other only via the respective fourth transistor T4 with at least one output contact out.
  • the first circuit arrangement I serves as a current sink for the generation of negative stimulation channels and the second circuit arrangement II serves as Current source for generating positive stimulation channels.
  • Both circuit arrangements I and II are mirror images but each have inverted transistor types, ie either n-MOS transistors (T1, T2, T3, T4) in the case of the first circuit arrangement I, or p-MOS transistors (T1* T2* T3*, T4*) in the case of the second circuit arrangement II.
  • the first circuit arrangement I is operated in a lower voltage domain, ie between the voltage potentials vivo and vlvi, compared to the second circuit arrangement II, which is operated between the voltage potentials vhvo and vhvi.
  • both circuit arrangements can provide at least one output contact out with positive or negative stimulation signals, preferably in a timely manner.
  • the fourth transistors T4 and T4* are controlled or switched by static switching signals enbit_x.
  • the first and second transistors T1 or T1* and T2 or T2* which are each connected as current mirrors IDAC,N, IDAC,P, each represent a stimulation channel and are implemented in the form of a 5-bit digital-analog converter (DAC).
  • the first transistor T1 or T1* is each connected to 2 5 -1 second transistors T2 or T3.
  • a high-voltage transistor THV or THV* is connected between the fourth transistor T4 or T4* and the output contact out in order to protect the circuit arrangement from external overvoltages.
  • the high-voltage transistors THV or THV* are also switched with static switching signals enE_x, whereby enbit_x and enE_x are independent of each other.
  • the switching signal Enbit_x decides on the Current amplitude at the output out and the switching signal enE_x selects the electrode that is connected to the output out.
  • the first transistor T1 or T1* is connected to the second transistors T2 or T2* via a dynamic switch S en .
  • a switch S en When the switch S en is closed, a source-drain current of 20 pA flows through the second transistor T2 or T2*.
  • a further second transistor T2hc or T2hc* is also provided, which can be switched on as required via a switch She.
  • Another option that extends the functionality of the circuit arrangement is the additional highly dynamic switches Shs, which can realize faster or shorter switching times, thereby making steeper rising edges of the stimulation current achievable. If the switches Shs and She are closed at the same time, the switches Shs ensure that at least a slowdown in the current rise times caused by the many transistors (T2 + T2hc, or T2* + T2hc*) is compensated.
  • monitoring circuit component CM explained in conjunction with Figure 2 can be added to circuit arrangements I and II for monitoring purposes.
  • circuit arrangement is a circuit matrix sw_matrix, which is shown schematically and in more detail in Figure 4.
  • circuit arrangement is required as illustrated in Figure 3 and is composed of the circuit arrangements I and II.
  • the schematic representation of the individual stimulation channels k of circuit arrangement II has been omitted due to the otherwise identical structure to circuit arrangement I.
  • the latter in contrast to the high-voltage transistors THV can be made much smaller, so that the entire circuit arrangement can be miniaturized.
  • T1, T2, T3, T4 first, second, third and fourth transistor

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Abstract

Beschrieben wird eine elektrische Schaltungsanordnung zur Erzeugung von stromgesteuerten elektrischen Signalen zur funktionellen intrakorporalen Stimulation in Art eines geregelten Kaskodenstromspiegels, umfassend einen ersten, zweiten, dritten und vierten Transistor mit jeweils zugeordneten Source-, Drain- und Gate-Anschlüssen, von denen der zweite und vierte Transistor als Ausgangskaskode derart verschaltet sind, dass der Source-Anschluss des vierten Transistors mit dem Drain-Anschluss des zweiten Transistors und der Drain-Anschluss des vierten Transistors mit einem der elektrischen Schaltungsanordnung zuordenbaren Ausgangskontakt verbunden sind, an dem ein den stromgesteuerten elektrischen Signalen zugeordnetes Spannungspotenzial abgreifbar ist. Die Erfindung zeichnet sich dadurch aus, dass der Gate-Anschluss des vierten Transistors mit wenigstens einem konstant vorgebbaren Spannungspotenzial schaltbar verbunden ist.

Description

Elektrische Schaltungsanordnung zur Erzeugung von stromgesteuerten elektrischen Signalen
Technisches Gebiet
Die Erfindung bezieht sich auf eine elektrische Schaltungsanordnung zur Erzeugung von stromgesteuerten elektrischen Signalen zur funktionellen intrakorporalen Stimulation in Art eines geregelten Kaskodenstromspiegels, umfassend einen ersten, zweiten, dritten und vierten Transistor mit jeweils zugeordneten Source-, Drain- und Gate-Anschlüssen, von denen zur Ausbildung eines Stromspiegels der Gate- Anschluss jeweils des ersten und zweiten Transistors miteinander verbunden sind, von denen der dritte und erste Transistor als Eingangskaskode verschaltet sind, bei der der Drain-Anschluss des dritten Transistors mit dem Gate-Anschluss des ersten und zweiten Transistors, dessen Source-Anschluss mit dem Drain-Anschluss des ersten Transistors sowie dessen Gate-Anschluss mit einem Ausgang eines Operationsverstärkers mit wenigstens zwei Eingängen verbunden sind, von denen der eine Eingang des Operationsverstärkers mit dem Drain-Anschluss des zweiten Transistors und der andere Eingang des Operationsverstärkers mit den auf gleichem Potenzial liegenden Source-Anschluss des dritten Transistors sowie Drain-Anschluss des ersten Transistors verbunden sind, und von denen der zweite und vierte Transistor als Ausgangskaskode derart verschaltet sind, dass der Source-Anschluss des vierten Transistors mit dem Drain-Anschluss des zweiten Transistors und der Drain-Anschluss des vierten Transistors mit einem der elektrischen Schaltungsanordnung zuordenbaren Ausgangskontakt verbunden sind, an dem ein den stromgesteuerten elektrischen Signalen zugeordnetes Spannungspotenzial abgreifbar ist. Stand der Technik
Die funktionelle elektrische Stimulation oder neuronale Stimulation (FES/FNS) ist eine Technik zur Behandlung verschiedener Arten von neurologischen Funktionsstörungen durch Stimulation der Nerven mit elektrischer Ladung. Der Anwendungsbereich reicht von Herzschrittmachern und Netzhaut-Implantaten bis hin zu peripheren Nervenstimulatoren.
Ein bekanntes medizinisches Implantat, das Gegenstand der Druckschrift EP 3204 105 B1 ist und zur ortsselektiven Erfassung neuronaler elektrischer Signale, die sich längs wenigstens einer Nervenfaser ausbreiten, sowie zur selektiven elektrischen Stimulation der wenigstens einen Nervenfaser dient, nutzt zur elektrischen Signalübertragung zwischen Nervenfaser und Implantat eine als Wickelmanschette ausgebildete Elektrodenanordnung, die eine Vielzahl unmittelbar mit dem Epineurium des Nervenfaserbündels, vorzugsweise des Vagus-Nervs, in Berührung tretende Elektrodenkontakte aufweist. Jeden einzelnen Elektrodenkontakt gilt es aufeinander abgestimmt und unter Zugrundelegung einer medizinisch-therapeutischen oder analytischen Zielvorgabe elektrisch zu polarisieren bzw. zu aktivieren. Hierzu sind die Elektrodenkontakte jeweils mit wenigstens einem Stimulationskanal elektrisch verbunden, von denen jeder einzelne an einem separaten Ausgangskontakt einer Implantat-seitig angeordneten elektrischen Schaltungsanordnung abgreifbar ist.
Grundsätzlich existieren drei Möglichkeiten einen Stimulationskanal und eine damit verbundene Polarisierung einzelner Elektrodenkontakte zu realisieren, nämlich mittels spannungs-, ladungs-, oder ström basierter Stimulation. Sie sind physikalisch miteinander verbunden, beschreiben jedoch unterschiedliche Ansätze für die Ladungsabgabe, d. h. gesteuert durch eine Spannungsquelle, durch eine kapazitive Entladung oder durch eine Stromquelle. Im Weiteren wird jedoch das Prinzip der mittels Stromquelle erzeugten Ladungsabgabe verfolgt, d.h. “current-controlled Stimulation“, kurz CCS.
So gilt es die über die Elektrodenkontakte lokal an das Epineurium applizierte elektrische Ladung zu kontrollieren, da die Metallelektrodenkontakt-Elektrolyt- Grenzfläche am Epineurium durch eine maximal zulässige Ladung charakterisiert ist, die von dem jeweiligen Elektrodenkontakt in das biologische Gewebe übertragen werden kann.
So können bei einer stromgesteuerten Stimulation die Pulsbreite t_w sowie die Stimulus-Stromamplitude l_stim unabhängig von Impedanzschwankungen gesteuert werden. Zudem sind Ladung und Strom direkt miteinander verbunden, durch Q = l_stim * t_w, wenn eine rechteckige Stimulation angewendet wird. Jedoch gilt es bei einer stromgesteuerten Stimulation zu berücksichtigen, dass bei hohen Lastimpedanzen hohe Spannungen erforderlich sind, um ein bestimmtes Stromniveau zu erreichen, was Hochvolt resistente CMOS-Prozesse für die Entwicklung anwendungsspezifischer ICs (ASICs) notwendig macht.
Als Stromquellen für jeden der Stimulationskanäle dient jeweils ein Stromspiegel, der eine steuerbare Stromquelle mit einem möglichst hohen Ausgangswiderstand darstellt.
In einem Artikel von 0. Charion and W. Redman-White, “Ultra high-compliance cmos current mirrors for low voltage charge pumps and references,” Sept. 2004, pp. 227- 230, sind mögliche Architekturen für derartige Stromspiegel dargestellt. Neben einer Reihe sich in der Komplexität voneinander unterscheidenden Stromspiegeln zeigt Figur 1 einen in dem Artikel offenbarten, bekannten geregelten Kaskoden- stromspiegel, umfassend einen ersten, zweiten, dritten und vierten Transistor (T1 , T2, T3, T4) mit jeweils zugeordneten Source-, Drain- und Gate-Anschlüssen, von denen zur Ausbildung eines Stromspiegels der Gate-Anschluss jeweils des ersten und zweiten Transistors (T1 , T2) miteinander sowie mit einem dem Kaskodenstromspiegel zuordenbaren Eingangspotenzial (Vjn) verbunden sind, und von denen der dritte und erste Transistor (T3, T1 ) als Eingangskaskode verschaltet sind. Hierzu ist der Drain-Anschluss des dritten Transistors (T3) mit dem Eingangspotential (Vjn), dessen Source-Anschluss mit dem Drain-Anschluss des ersten Transistors (T1) sowie dessen Gate-Anschluss mit einem Ausgang (A) eines Operationsverstärkers (OPA) verbunden. Der Operationsverstärker OPA weist zwei Eingänge auf, von denen der eine Eingang (+) des Operationsverstärkers (OPA) mit dem Drain-Anschluss des zweiten Transistors (T2) und der andere Eingang (-) des Operationsverstärkers (OPA) mit dem auf gleichem Potenzial (Va) liegenden Source- Anschluss des dritten Transistors (T3) sowie Drain-Anschluss des ersten Transistors (T1 ) verbunden sind. Ferner ist der Source-Anschluss des vierten Transistors (T4) mit dem Drain-Anschluss des zweiten Transistors (T2), dessen Gate-Anschluss mit dem Eingangspotenzial (Vin) und dessen Drain-Anschluss mit einem der elektrischen Schaltungsanordnung zuordenbaren Ausgangskontakt (out) verbunden, an dem ein den stromgesteuerten elektrischen Signalen zugeordnetes Spannungspotenzial (Vout) abgreifbar ist.
Darstellung der Erfindung
Der Erfindung liegt die Aufgabe zu Grunde eine elektrische Schaltungsanordnung zur Erzeugung von stromgesteuerten elektrischen Signalen zur funktionellen intrakorporalen Stimulation in Art eines geregelten Kaskodenstromspiegels derart weiterzubilden, so dass die Güte und Qualität, der an wenigstens einem Ausgangskontakt abgreifbaren Stimulationskanals in Form stromgesteuerter elektrischer Signale gegenüber bekannten Schaltungstopologien verbessert werden soll. Ferner gilt es den Schaltungsaufbau insbesondere hinsichtlich der Skalierbarkeit von Anzahl sowie auch der Kombinierbarkeit von Stimulationskanälen möglichst kompakt, d.h. kleinbauend, und dennoch vielgestaltig in Hinblick auf unterschiedlich schaltbare Verbindungmöglichkeiten zwischen den Stimulationskanälen und den mit den Elektrodenkontakten verbundenen Ausgangskontakten zu gestalten.
Die Lösung der der Erfindung zugrunde liegenden Aufgabe ist im Anspruch 1 angegeben. Den Erfindungsgedanken in vorteilhafter Weise weiterbildende Merkmale sind Gegenstand der Unteransprüche sowie der weiteren Beschreibung unter Bezugnahme auf die Zeichnungen zu entnehmen.
Eine lösungsgemäße elektrische Schaltungsanordnung zur Erzeugung von stromgesteuerten elektrischen Signalen zur funktionellen intrakorporalen Stimulation in Art eines geregelten Kaskodenstromspiegels nach den Merkmalen des Oberbegriffes des Anspruches 1 zeichnet sich dadurch aus, dass der Gate- Anschluss des vierten Transistors mit wenigstens einem konstant vorgebbaren Spannungspotenzial schaltbar verbunden ist. Im Gegensatz zu dem eingangs erläuterten, bekannten Schaltungskonzept, bei dem die Gate-Spannung des vierten Transistors durch die Gate-Spannung des ersten und zweiten Transistors mitgeregelt wird, siehe Figur 1 , ist der vierte Transistor lösungsgemäß mit einer konstanten elektrischen Spannung vorgespannt, die vorzugsweise von einer externen Versorgungsspannungsquelle herrührt.
Grundsätzlich gilt für eine Stromquelle, je höher ihr Ausgangswiderstand, desto besser die Stromquelle. Lösungsgemäß ist der vierte Transistor nicht geregelt, wodurch die Schaltungstopologie mit jener eines eingangsgesteuerten Stromspiegels vergleichbar ist, allerdings mit einem signifikant erhöhten Ausgangswiderstand, da sich der Ausgangswiderstand um die intrinsische Verstärkung des vierten Transistors erhöht. Der mit der lösungsgemäßen Schaltungstopologie erzielbare Ausgangswiderstand am Drain-Anschluss des vierten Transistors ist somit deutlich höher als im bekannten Fall des geregelt betriebenen vierten Transistors, s. Figur 1 , dessen Gate-Anschluss mit den Gate-Anschlüssen des ersten und zweiten Transistors verbunden ist und somit das elektrische Potenzial am Drain-Anschluss des zweiten Transistors so tief drückt, so dass der zweite Transistor seinen Arbeitsbereich wechselt, d.h. vom Sättigungsbereich in den Linearbereich, in dem ein Transistor einen deutlich niedrigeren Ausgangswiederstand besitzt als im Sättigungsbereich.
Ein weiterer Vorteil der lösungsgemäßen Schaltungstopologie betrifft eine verbesserte Robustheit gegenüber möglichen Drain-Spannungsschwankungen, da zum einen der erste und zweite Transistor anstelle im linearen Bereich in starker Inversion betrieben werden und zum anderen der vierte Transistor, dessen Gate- Spannung nun konstant und von dem Regelkreis losgelöst ist, als Puffer wirkt, wodurch unerwünschte Spannungsschwankungen, besonders am Drain-Anschluss des vierten Transistors, der direkt mit den Elektrodenkontakten verbunden ist, sich nicht direkt in den Stromamplituden bemerkbar machen können. Ferner dient der vierte Transistor als statischer Schalter und verfügt somit über eine Schalterfunktion. Im Betrieb liegt am Gate-Anschluss des vierten Transistors die Versorgungsspannung, bspw. von 1 ,8 V, an. Je nach Schalterstellung liegt am vierten Transistor somit die Steuer- bzw. Versorgungsspannung von 0 V oder 1 ,8 V an.
Gilt es besonders hohe Stimulationsströme zu generieren, bspw. bis zu 2 mA und mehr, ist eine maximale Gate-Source-Spannung vorteilhaft. Selbst bei kleinsten Bauformen zur Realisierung des vierten Transistors vorzugsweise mit kleinsten Abmaßen von Breite/Länge, B/L=1-3 pm / 500 nm - 1 ,3 pm, vermag die maximale Gate-Source-Spannung den vierten Transistor weit zu öffnen.
Um die elektrische Schaltungsanordnung im Ganzen gegenüber hohen Spannungen von außen zu schützen, ist vorzugsweise zwischen dem Ausgangkontakt und dem vierten Transistor ein zu dessen Source-Drain-Strecke in Serie geschalteter Hochvoltschutz-Transistor angeordnet. Dies ermöglicht die Ausbildung aller übrigen Transistoren, d.h. des ersten, zweiten, dritten und vierten Transistors, jeweils als Niedervolt-Transistoren, die mit elektrischen Spannungen bis maximal ±1 ,8 V steuerbar sind, wohingegen der Hochvolt-Transistor im Sinne der Erfindung mit elektrischen Steuerspannungen bis maximal ± 20 V, vorzugsweise jedoch mit ±18 V betreibbar ist. Niedervolt-Transistoren sind kleiner dimensionierbar als Hochvolt- Transistoren, so dass sich auf diese Weise die Möglichkeit einer weiteren Miniaturisierung der ganzen elektrischen Schaltungsanordnung eröffnet.
In Erweiterung zur vorstehend erläuterten ersten elektrischen Schaltungsanordnung ist eine zur ersten Schaltungsanordnung invertiert ausgebildete zweite Schaltungsanordnung vorgesehen, die zur Erzeugung von gegenüber den stromgesteuerten elektrischen Signalen der ersten elektrischen Schaltungsanordnung invertierten stromgesteuerten elektrischen Signalen in der Lage ist. Die zweite Schaltungsanordnung weist gleichsam zur ersten ebenfalls einen vierten Transistor auf, der mit dem Ausgangskontakt der ersten Schaltungsanordnung verbunden ist.
Durch den invertierten Schaltungsaufbau beider Schaltungsanordnungen zueinander dient die eine als Stromquelle zur Realisierung positiver Stimulationskanäle und die andere als Stromsenke zur Realisierung negativer Stimulationskanäle. Hierzu verfügen beide Schaltungsanordnungen jeweils über den gleichen Aufbau, der jedoch mit jeweils invertierten Transistortypen (n-MOS; p-MOS) realisiert ist.
Vorzugsweise ist der durch den ersten und zweiten Transistor gebildete Stromspiegel der lösungsgemäß ausgebildeten elektrischen Schaltungsanordnung als n-bit Digital-Analog-Konverter, vorzugsweise 5bit-Digital-Analog-Konverter, aufgebaut und weist jeweils 2n -1 zweite Transistoren auf. Dabei sind die Drain- Anschlüsse der 2n -1 zweiten Transistoren jeweils mit dem Source-Anschluss eines von 2n -1 vierten Transistoren verbunden, deren Drain-Anschlüsse jeweils mit einem Ausgangskontakt der elektrischen Schaltungsanordnung verbunden sind.
In einer weiteren bevorzugten Ausführungsform sind die Drain-Anschlüsse der 2n -1 zweiten Transistoren auch untereinander verbunden bzw. verbindbar, so dass stets jene Bits, die aktiviert sind, über entsprechend verbundene Dann-Anschlüsse geführt sind.
In einer weiteren bevorzugten Ausführungsform besteht die Möglichkeit jeweils einen Stimulationskanal auf unterschiedliche oder mehrere Ausgangskontakte und den mit diesen jeweils verbundenen Elektrodenkontakten, die bspw. den Vagus-Nerv unmittelbar kontaktieren, zu schalten. Hierzu dient eine Schaltungsmatrix, an der einerseits der Drain-Anschluss wenigstens eines vierten Transistors der elektrischen Schaltungsanordnung und andererseits eine Anzahl m Ausgangskontakte verbunden sind. Sowohl zum Schutz vor schädlichen Überspannungen als auch aus Gründen einer erwünschten Bauteilgrößenreduzierung ist zwischen jedem der m Ausgangskontakte und den jeweils vierten Transistoren, die Teil der Schaltungsmatrix sind, zusätzliche Hochvolt-Transistoren vorgesehen.
Kurze Beschreibung der Erfindung
Die Erfindung wird nachstehend ohne Beschränkung des allgemeinen Erfindungsgedankens anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen exemplarisch beschrieben. Es zeigen: Fig. 1 Schaltungstopologie einer an sich bekannten
Stromspiegelanordnung,
Fig. 2 lösungsgemäß ausgebildete elektrische Schaltungsanordnung,
Fig. 3 Darstellung einer erweiterten Schaltungsanordnung sowie
Fig. 4 schematisiert dargestellte Schaltungsmatrix.
Wege zur Ausführung der Erfindung, gewerbliche Verwendbarkeit
Auf die Erläuterung der in Figur 1 gezeigten, bekannten Stromspiegel- Schaltungsanordnung wird auf die vorstehende Beschreibung verwiesen. Die Schaltungsanordnung ist dem eingangs erwähnten Artikels von 0. Charlon et al. in der dort illustrierten Figur 9 zu entnehmen.
Die in Figur 2 dargestellte, lösungsgemäße elektrische Schaltungsanordnung verfügt gleichfalls über den bereits erläuterten ersten, zweiten, dritten und vierten Transistor T1 , T2, T3 und T4, von denen der in Serie geschaltete erste und dritte Transistor T1 und T3 als geregelte Eingangskaskode sowie der erste und zweite Transistor T1 , T2 als Stromspiegel geschaltet sind. Hierzu sind die Gate-Anschlüsse jeweils des ersten und zweiten Transistors T1 , T2 sowohl miteinander als auch mit dem Eingangspotential Vin, das am Eingangskontakt (in) der Schaltungsanordnung anliegt, verbunden. Zusätzlich ist der vierte Transistor T4 als Ausgangskaskode hinzugefügt, dessen Source-Drain-Strecke in Serie mit der Source-Drain-Strecke des zweiten Transistors T2 geschaltet ist. Der vierte Transistor T4 ist mit einer konstanten Versorgungsspannung VDD versorgt und dient als Schalter. Die Versorgungsspannung VDD beträgt typischerweise 1 ,8 V, die schaltbar an den Gate- Anschluß des vierten Transistors T4 anliegt.
Über eine Referenzstromquelle, wird der Basisstrom lref zur Verfügung gestellt, der vermittels der lösungsgemäßen Schaltungsanordnung skaliert wird und als Stimulationsstrom am Ausgang out der Schaltungsanordnung abgreifbar ist. Gleichsam dem in Figur 1 dargestellten Schaltungskonzept ist der dritte Transistor T3 mit einem Ausgang A eines Operationsverstärkers OPA verbunden, dessen Ausgangsspannung Vc den dritten Transistor T3, der in Sättigung arbeitet, regelt. Der Operationsverstärker OPA verfügt über zwei Eingänge, dessen positiver Eingang „+“ mit dem Spannungspotential Vb verbunden ist, das zwischen den in Serie geschalteten zweiten und vierten Transistoren T2 und T4 anliegt. Der negative Eingang des Operationsverstärkers OPA ist mit dem Spannungspotential Va verbunden, das zwischen den in Serie geschalteten ersten und dritten Transistoren T1 , T3 anliegt.
Durch die Regelung des dritten Transistors T3 vermittels des Operationsverstärkers OPA lassen sich innerhalb der Schaltungsanordnung zwei Regelwege R1 , R2 voneinander unterscheiden: Ein erster Regelweg R1 entspricht einer negativen Rückkopplung der am dritten Transistor T3 anliegenden Sourcespannung Va über den negativen Eingang des Operationsverstärkers OPA, und ein zweiter Regelweg R2 betrifft eine positive Rückkopplung über den dritten, ersten und zweiten Transistor T3, T1 und T2 über den positiven Eingang „+“ des Operationsverstärkers OPA. Eben dieses Konzept einer geregelten Eingangskaskode führt zu einer verbesserten Spiegelungsgenauigkeit des am Ausgang abgreifbaren Ausgangsstromes lout.
Durch die zusätzliche Verstärkung bedingt durch den Operationsverstärkers OPA wird der Ausgangswiderstand Rout am Ausgangskontakt out signifikant erhöht. Für den Ausgangswiderstand Rout gilt: Rout = A ■ Rds2 ■ gm4 ■ Rds4 mit A: Verstärkungsfaktor des Operationsverstärkers OPA, Rds2 = Kleinsignalwiderstand zwischen Drain- und Source-Anschluss des zweiten Transistors, gm4 = Kleinsignal Transkonduktanz von T4 und Rds4 = Kleinsignalwiderstand zwischen Drain- und Source-Anschluss des vierten Transistors.
Ferner kann der dritte Transistor T3 kleindimensioniert und insbesondere kleiner als der vierte Transistor T4 dimensioniert werden, wodurch die Anforderungen an den Operationsverstärker OPA zur Ansteuerung des dritten Transistors T3 weitaus geringer sind, als im Falle des bekannten Schaltungskonzeptes mit geregelter Ausgangsstufe, d. h. mit einem geregelten vierten Transistors T4, siehe Schaltungsanordnung in Figur 1.
Eine Weiterbildung der in Figur 2 dargestellten elektrischen Schaltungsanordnung stellt eine optionale zusätzliche Überwachungs-Schaltungskomponente CM dar, die auch als Compliance-Monitor bezeichnet wird und in Figur 2 strichliert dargestellt ist. Die Überwachungs-Schaltungskomponente CM dient der Feststellung nicht regulärer Betriebszustände der elektrischen Schaltungsanordnung, die sich durch irreguläre Spannungspotenziale auszeichnen, die sich an bestimmten Knotenpunkten der Schaltungsanordnung ausbilden können. Fällt beispielsweise das am Ausgang out der Schaltungsanordnung abgreifbare Spannungspotenzial Vout auf ein innerhalb der Schaltungsanordnung vorherrschendes Mindestpotenzial, so ist ein irregulärer Zustand eingetreten, bei dem es zu einer Potenzialkreuzung, sogenanntes „crossing“ innerhalb der Schaltungsanordnung kommt, die es zu detektieren gilt.
Im Falle der in Figur 2 dargestellten Überwachungs-Schaltungskomponente CM handelt es sich um einen Komparator K, der zwei Komparatoreingänge Ke1 , Ke2 und einen Komparatorausgang Ka besitzt. Der Komparatoreingang Ke1 ist mit den Gate- Anschlüssen des ersten und zweiten Transistors (T1 , T2) verbunden, und somit mit dem Eingangskontakt (in) der Schaltungsanordnung, an dem das Eingangspotential Vin anliegt. Der Komparatoreingang Ke2 hingegen ist mit dem am Ausgang (A) des Operationsverstärkers (OPA) anliegenden Potenzial Vc verbunden.
In einem bevorzugten Anwendungsfall der Schaltungsanordnung, der der Erzeugung von stromgesteuerten elektrischen Signalen zur funktionellen intrakorporalen Stimulation dient, sind die Spannungspotenziale innerhalb der Schaltungsanordnung derart gewählt, so dass das Eingangspotenzial Vin im Normalbetrieb stets kleiner als das durch den Operationsverstärker OPA verstärkte Spannungspotenzial Vc gewählt ist. Im Normalbetrieb bleiben zudem alle Potentiale an den Schaltungsknoten der Schaltungsanordnung idealerweise in ihrem Arbeitspunkt konstant. Treten jedoch vom Normalzustand abweichende Potenzialverschiebungen in den Arbeitspunkten auf, die größer als eine durch eine initiale Potenzialdifferenzvorgabe von Vc-Vin, vorzugsweise von 140 mV, sind, beginnt die Schaltungsanordnung nicht mehr zuverlässig und korrekt zu arbeiten. In Falle von Vin = Vc liegt eine Spannungsidentität bzw. Spannungskreuzung vor, die ein sehr geeignetes Detektionsmerkmal darstellt. Der Moment, an dem die Spannungskreuzung bzw. das sogenannte „Crossing“ stattfindet, kann durch die Schaltungsauslegung definiert vorgegeben werden, je nachdem wie groß der initiale Potenzialunterschied zwischen Vin und Vc gewählt wird.
In Abhängigkeit des Potenzialunterschiedes zwischen dem Eingangspotenzial Vin und dem am Ausgang des Operationsverstärkers OPA anliegenden Potenzials Vc erzeugt der Komparator K ein Signal S, das als Warnsignal gilt, sobald sich ein kritischer Betriebszustand einstellt, wie vorstehend erläutert.
Das Warnsignal S kann als Betriebsabbruchkriterium für den Schaltungsbetrieb der Schaltungsanordnung oder als Regel- oder Steuergröße verwendet, um im Rahmen eines Powermanagements die Versorgungsspannung VDD an die notwendige Ausgangsspannung Vout anzupassen. Die Versorgungspannung VDD der Schaltungsanordnung sollte stets etwas größer sein, als das am Ausgang out abgreifbare Ausgangspotenzial Vout. Beide Spannungspotenziale VDD und Vout sollten jedoch auch nicht allzu unterschiedlich gewählt sein, um so einen in der Schaltung auftretenden Leistungsverlust möglichst gering zu halten. Aus diesem Grunde ist ein so genanntes „Compliance-Monitoring“ vorteilhaft.
Figur 3 zeigt eine vorteilhafte erweiterte Schaltungsanordnung, umfassend eine erste Schaltungsanordnung I sowie eine zweite Schaltungsanordnung II, die spiegelbildlich invertiert zueinander ausgebildet sind und lediglich über den jeweiligen vierten Transistor T4 mit wenigstens einem Ausgangskontakt out miteinander verbunden sind.
So sei angenommen, dass die erste Schaltungsanordnung I als Stromsenke für die Generierung negativer Stimulationskanäle und die zweite Schaltungsanordnung II als Stromquelle für die Generierung positiver Stimulationskanäle ausgebildet ist. Beide Schaltungsanordnungen I und II sind spiegelbildlich jedoch mit jeweils invertierten Transistortypen, d. h. entweder n-MOS- Transistoren ( T1 , T2, T3, T4), im Falle der ersten Schaltungsanordnung I, oder p-MOS-Transistoren (T1* T2* T3*, T4*), im Falle der zweiten Schaltungsanordnung II, aufgebaut. Die erste Schaltungsanordnung I wird in einer niedrigeren Spannungsdomäne betrieben, d.h. zwischen den Spannungspotenzialen vivo und vlvi, gegenüber der zweiten Schaltungsanordnung II, die zwischen den Spannungspotenzialen vhvo und vhvi betrieben wird.
Da jeweils die vierten Transistoren T4 bzw. T4* als Schalter dienen, können beide Schaltungsanordnungen wenigstens einen Ausgangskontakt out vorzugsweise zeitlich aufeinander abgestimmt mit positiven oder negativen Stimulationssignalen belegen. Hierzu werden die jeweils vierten Transistoren T4 bzw. T4* von statischen Schaltsignalen enbit_x gesteuert bzw. geschaltet.
Die jeweils als Stromspiegel IDAC,N, IDAC,P verschalteten ersten und zweiten Transistoren T1 bzw. T1* und T2 bzw. T2* stellen jeweils einen Stimulationskanal dar und sind in Form eines 5bit Digital-Analog-Konverters (DAC) realisiert. In diesem Fall ist der erste Transistor T1 bzw. T1* jeweils mit 25 -1 zweiten Transistoren T2 bzw.
T2* verbunden
Zum Zwecke eines Hochspannungsschutzes ist zwischen dem vierten Transistor T4 bzw. T4* und dem Ausgangskontakt out jeweils ein Hochspannungstransistor THV bzw. THV* geschaltet, um die Schaltungsanordnung vor äußeren Überspannungen zu schützen. Hierdurch ist es möglich, alle übrigen Transistoren als Niedervolttransistoren auszuführen, die gegenüber Hochvolttransistoren signifikant kleiner dimensionierbar sind, wodurch die gesamte Schaltungsanordnung erheblich weiter miniaturisierbar ist. Die Hochspannungstransistoren THV bzw. THV* werden ebenfalls mit statischen Schaltsignalen enE_x geschaltet, wobei enbit_x und enE_x unabhängig voneinander sind. Das Schaltsignal Enbit_x entscheidet über die Stromamplitude am Ausgang out und das Schaltsignal enE_x wählt die Elektrode aus, die am Ausgang out hinzugeschaltet wird.
In einer bevorzugten optionalen Ausgestaltung der Schaltungsanordnungen I und II ist der jeweils erste Transistor T1 bzw. T1 * über einen dynamischen Schalter Sen mit den jeweils zweiten Transistoren T2 bzw. T2* verbunden. Im geschlossenen Zustand des Schalters Sen fließt durch den jeweils zweiten Transistor T2 bzw. T2* ein Source- Drain-Strom von 20 pA. Ferner ist ein weiterer zweiter Transistor T2hc bzw. T2hc* vorgesehen, der über einen Schalter She bedarfsweise zuschaltbar ist. Im Falle eines geschlossenen Schalters She fließt durch den jeweils weiteren zweiten Transistor T2hc bzw. T2hc* ein Source-Drain-Strom von 30 pA, so dass bei gleichzeitig geschlossenen Schaltern Sen und She in Summe ein Strom von 50 pA an den Drain- Anschlüssen beider jeweils zweiten Transistoren T2/T2hc bzw. T2*/Thc2* abgreifbar ist. Durch Zusammenführen aller Strompfade innerhalb des 5bit Stromspiegels IDAC,P sowie IDAC,N können Stimulationsströme von bis zu (25-1 )-50 pm = 1 ,55 mA am Ausgang out abgegriffen werden.
Eine weitere die Funktionalität der Schaltungsanordnung erweiternde Option stellen die zusätzlichen hochdynamischen Schalter Shs dar, die schnellere bzw. kürzere Schaltzeiten realisieren können, wodurch steilere Anstiegsflanken des Stimulationsstromes erreichbar sind. Werden die Schalter Shs und She gleichzeitig geschlossen, so sorgen die Schalter Shs dafür, dass zumindest eine durch die vielen Transistoren (T2 +T2hc, bzw. T2* + T2hc*) bedingte Verlangsamung der Stromanstiegszeiten kompensiert wird.
Der Vollständigkeit halber sei an dieser Stelle darauf hingewiesen, dass in den Schaltungsanordnungen I und II zu Überwachungszwecken jeweils die in i.V.m. Figur 2 erläuterte Überwachungs-Schaltungskomponente CM hinzugefügt werden kann.
Um den Stimulationsstrom, der am Ausgang out abgegriffen werden kann, auf mehrere bzw. unterschiedliche Ausgangskontakte und letztlich Elektrodenkontakte jeweils gemeinsam oder getrennt schalten zu können, sieht die Schaltungsanordnung eine Schaltungsmatrix sw_matrix vor, die in Figur 4 schematisiert und detaillierter dargestellt ist.
Figur 4 illustriert eine Schaltungsmatrix sw_matrix, die eine Anzahl k=8 Stimulationskanäle mit einer Anzahl m Ausgangskontakten out verbindet, an denen jeweils Stimulationsströme abgreifbar sind, die mittels Elektrodenkontakten unmittelbar an eine organische Struktur, bspw. am Vagusnerv, appliziert werden.
Zur Darstellung und Realisierung eines Stimulationskanals ist eine Schaltungsanordnung erforderlich, wie sie in Figur 3 illustriert ist und sich aus den Schaltungsanordnungen I und II zusammensetzt.
In Figur 4 ist eine Schaltungsmatrix illustriert, die m= 12 Ausgangskontakte out mit k=8 Stimulationskanälen elektrisch zuschaltbar zu verbinden vermag. Für jeden einzelnen Stimulationskanal k pro erster und zweiter Schaltungsanordnung I und II sind jeweils k erste und dritte Transistoren T1 , T3 sowie k- (2n -1 ) zweite Transistoren T2, mit n=5, da 5 bit, erforderlich. In Figur 4 ist auf die schematische Darstellung der einzelnen Stimulationskanäle k der Schaltungsanordnung II aufgrund des ansonsten identischen Aufbaus wie in Schaltungsanordnung I verzichtet worden. Für eine zuschaltbare Verbindung von k=8 Stimulationskanälen auf die m=12 Ausgangskontakte sind die k (2n -1 ) zweiten Transistoren T2 mit den m=12 Ausgangskontakten out verbunden, d.h. es bedarf m k (2n -1 ) vierte Transistoren T4, die jeweils eine schaltbare Verbindung zu den m=12 Ausgangskontakten herstellen. Die Drain-Anschlüsse sämtlicher vierter Transistoren T4 sind in geordneter Weise mit jeweils einer elektrischen Ableitung verbunden, die mit einem der m=12 Ausgangskontakten verbunden ist. Um den eingangs erläuterten Hochspannungsschutz vor äußeren Überspannungen zu gewährleisten, ist längs jeder einzelnen elektrischen Ableitung ein Hochspannungs-Transistor THV angeordnet, d.h. es bedarf lediglich m = 12 Hochspannungs-Transistoren THV pro Schaltungsanordnung I bzw. II, um alle übrigen Transistoren vor Überspannungen zu schützen. Letztere sind im Unterschied zu den Hochspannungs-Transistoren THV wesentlich kleiner dimensionierbar, so dass damit die gesamte Schaltungsanordnung miniaturisiert ausgestaltet werden kann.
Bezugszeichenliste
T1 , T2, T3, T4 erster, zweiter, dritter und vierter Transistor
T1*, T2* T3* T4* erster, zweiter, dritter und vierter Transistor in Eingangskontakt out Ausgangskontakt
OPA Operationsverstärker
VDD Versorgungsspannung
Vin Eingangspotential m Anzahl der Ausgangskontakte k Anzahl der Stimulationskanäle n Bit-DAC
The weiterer zweiter Transistor
THV Hochvolt-T ransistor
She Schalter
Sen Schalter
A Ausgang des Operationsverstärkers
CM Überwachungs-Schaltungskomponente
K Komparator
Ke1 Komparatoreingang
Ke2 Komparatoreingang
Ka Komparatorausgang
S Signal

Claims

Patentansprüche
1 . Elektrische Schaltungsanordnung zur Erzeugung von stromgesteuerten elektrischen Signalen zur funktionellen intrakorporalen Stimulation in Art eines geregelten Kaskodenstromspiegels, umfassend einen ersten, zweiten, dritten und vierten Transistor (T1 , T2, T3, T4) mit jeweils zugeordneten Source-, Drain- und Gate-Anschlüssen, von denen zur Ausbildung eines Stromspiegels der Gate- Anschluss jeweils des ersten und zweiten Transistors (T1 , T2) miteinander verbunden sind, von denen der dritte und erste Transistor (T3, T1 ) als Eingangskaskode verschaltet sind, bei der der Drain-Anschluss des dritten Transistors (T3) mit dem Gate-Anschluss des ersten und zweiten Transistors (T1 , T2), dessen Source-Anschluss mit dem Drain-Anschluss des ersten Transistors (T1 ) sowie dessen Gate-Anschluss mit einem Ausgang (A) eines Operationsverstärkers (OPA) mit wenigstens zwei Eingängen verbunden sind, von denen der eine Eingang (+) des Operationsverstärkers (OPA) mit dem Drain-Anschluss des zweiten Transistors (T2) und der andere Eingang (-) des Operationsverstärkers (OPV) mit dem auf gleichen Potenzial (Va) liegenden Source-Anschluss des dritten Transistors sowie Drain-Anschluss des ersten Transistors (T1 ) verbunden sind, und von denen der zweite und vierte Transistor (T2, T4) als Ausgangskaskode derart verschaltet sind, dass der Source-Anschluss des vierten Transistors (T4) mit dem Drain- Anschluss des zweiten Transistors (T2) und der Drain-Anschluss des vierten Transistors (T4) mit einem der elektrischen Schaltungsanordnung zuordenbaren Ausgangskontakt (out) verbunden sind, an dem ein den stromgesteuerten elektrischen Signalen zugeordnetes Spannungspotenzial (Vout) abgreifbar ist, dadurch gekennzeichnet, dass der Gate-Anschluss des vierten Transistors (T4) mit wenigstens einem konstant vorgebbaren Spannungspotenzial schaltbar verbunden ist.
2. Elektrische Schaltungsanordnung nach Anspruch 1 , dadurch gekennzeichnet, dass das am Gate-Anschluss des vierten Transistors (T4) konstant vorgebbare Spannungspotenzial von einer externen
Versorgungsspannungsquelle (VDD) herrührt oder einem jeweils am Source Anschluss des ersten und zweiten Transistors (T1 , T2) anliegenden Spannungspotenzial (VSS) entspricht.
3. Elektrische Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zwischen dem Ausgangkontakt (out) und dem vierten Transistor (T4) ein zu dessen Source-Drain-Strecke in Serie geschalteter Hochvoltschutz-Transistor (THV) angeordnet ist, und dass der vierte Transistor (T4) gegenüber dem Hochvoltschutz-Transistor (THV) als Niedervolt-Transistor ausgebildet ist.
4. Elektrische Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass der Niedervolt-Transistor (T4) für Drain-Spannungen bis maximal ± 2 V und der Hochvolt-Transistor (THV) für Drain-Spannungen bis maximal ±18 V ausgelegt ist.
5. Elektrische Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass der erste, zweite und dritte Transistor jeweils als Niedervolt-Transistor ausgebildet ist.
6. Elektrische Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der durch den ersten und zweiten Transistor (T1 , T2) gebildete Stromspiegel als n-bit Digital-Analog-Konverter aufgebaut ist und 2n -1 zweite Transistoren (T2) aufweist, dass die Drain-Anschlüsse der 2n-1 zweiten Transistoren (T2) jeweils mit dem Source-Anschluss eines von 2n-1 vierten Transistoren (T4) verbunden sind, deren Drain-Anschlüsse jeweils mit einem Ausgangskontakt (out) der elektrischen Schaltungsanordnung verbindbar oder verbunden sind.
7. Elektrische Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Ausgangskontakt (out) mit einem Drain- Anschluss eines weiteren vierten Transistors (T4*) verbunden ist, der Teil einer zur ersten elektrischen Schaltungsanordnung (i) nach einem der Ansprüche 1 bis 6 identischen weiteren elektrischen Schaltungsanordnung (n) ist, und dass die weitere elektrische Schaltungsanordnung (n) zur Erzeugung von gegenüber den stromgesteuerten elektrischen Signalen der ersten elektrischen Schaltungsanordnung (i) invertierte stromgesteuerte elektrische Signale in der Lage ist.
8. Elektrisches Schaltungssystem mit einer Vielzahl k von Stimulationskanälen mit jeweils stromgesteuerten, elektrischen Signalen zur funktionellen intrakorporalen Stimulation mit k elektrischen Schaltungsanordnungen nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Drain-Anschlüsse der jeweils vierten Transistoren (T4) über eine Schaltungsmatrix mit einer Anzahl m Ausgangskontakten (out) verbunden sind.
9. Elektrisches Schaltungssystem nach 8, dadurch gekennzeichnet, dass in der Schaltungsmatrix die Anzahl m Ausgangskontakte (out) über jeweils einen Hochvolt-Transistor (THV) mit den Drain- Anschlüssen der jeweils vierten Transistoren (T4) verbunden sind.
10. Elektrische Schaltungsanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass eine Überwachungs-Schaltungskomponente vorgesehen ist, die im Falle eines unerlaubten Betriebszustandes der elektrischen Schaltungsanordnung ein Signal erzeugt, durch ausschließlichen Abgriff schaltungsinterner Potenziale der elektrischen Schaltungsanordnung.
11 . Elektrische Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass die Überwachungs-Schaltungskomponente in Form eines Komparators ausgebildet ist, mit zwei Komparatoreingängen und einem Komparatorausgang, an dem das Signal abgreifbar ist, und dass an einem der beiden Komparatoreingängen ein an den Gate-Anschlüssen des ersten und zweiten Transistors (T1 , T2) anliegendes Potenzial und an dem anderen der beiden Komparatoreingängen das am Ausgang (A) des Operationsverstärkers (OPA) anliegende Potenzial anliegt.
12. Elektrisches Schaltungsanordnung nach einem der Ansprüche 1 bis 11 , dadurch gekennzeichnet, dass die Gate-Anschlüsse des ersten und zweiten Transistors (T1 , T2) sowohl miteinander als auch mit einem Eingangspotential (Vjn) der elektrisches Schaltungsanordnung verbunden ist.
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