EP4643460A1 - Mehrstufiger analog-digital-wandler - Google Patents

Mehrstufiger analog-digital-wandler

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EP4643460A1
EP4643460A1 EP24715075.8A EP24715075A EP4643460A1 EP 4643460 A1 EP4643460 A1 EP 4643460A1 EP 24715075 A EP24715075 A EP 24715075A EP 4643460 A1 EP4643460 A1 EP 4643460A1
Authority
EP
European Patent Office
Prior art keywords
adc
electronic device
signal
input
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP24715075.8A
Other languages
English (en)
French (fr)
Inventor
Lukas KRYSTOFIAK
Volker Christ
Christian Grewing
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Forschungszentrum Juelich GmbH
Original Assignee
Forschungszentrum Juelich GmbH
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Filing date
Publication date
Application filed by Forschungszentrum Juelich GmbH filed Critical Forschungszentrum Juelich GmbH
Publication of EP4643460A1 publication Critical patent/EP4643460A1/de
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
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    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Definitions

  • the invention relates to a multi-stage analog-digital converter.
  • An analog-digital converter can convert an analog input signal into a digital output signal.
  • An analog-digital converter is also called an analog-digital converter or analog-digital converter.
  • ADC is used as an abbreviation for an analog-digital converter.
  • a multi-stage analog-to-digital converter converts an analog input signal into a digital output signal in several stages.
  • a rough quantization of the analog output signal takes place.
  • a further quantization takes place in a second step, which improves the accuracy of the result of the first rough quantization.
  • the analog input signal must be available for comparison purposes during the second step.
  • a sample-and-hold circuit or a track-and-hold circuit can be provided so that the analog input signal is available during a second step.
  • a sample-and-hold circuit can hold analog voltage values briefly at a defined value.
  • a sample-and-hold circuit has a control input, a signal input and a signal output. The control input is used to switch between the sampling and holding phases. This determines whether the output signal follows the input signal (sampling phase) or is held (holding phase).
  • a track-and-hold circuit can be provided, which can also hold analog voltage values at a defined value for a short time.
  • a multi-stage analog-to-digital converter can include more than two stages for digitization to improve accuracy and thus resolution.
  • a multi-stage analog-to-digital converter first roughly converts an analog input signal into a digital signal and then refines the result using at least one further stage to achieve higher resolution and accuracy.
  • a time-dependent analog signal is to be digitized by a multi-stage analog-digital converter, it may be necessary to sample the time-dependent analog signal at predetermined intervals.
  • a first sampled signal can be fed to the multi-stage analog-digital converter and digitized.
  • a second sampled signal is fed to the multi-stage analog-digital converter and digitized. The time that the multi-stage analog-digital converter needs for digitization limits the sampling rate.
  • the aim of the present invention is to be able to digitize a time-dependent analog signal using a multi-stage analog-to-digital converter with a high sampling rate.
  • the electronic device may comprise a multi-stage analog-to-digital converter.
  • the electronic device may comprise a first memory for a first sampled signal.
  • the electronic device may comprise a second memory for a second sampled signal.
  • the first sampled signal may be stored in the first memory at a first time.
  • a later sampled second signal may be stored in the second memory at a later second time.
  • the electronic device may be configured to quantize the second sampled signal by a first stage, while the accuracy of the result of the second sampled signal is improved by a second stage. Because two memories may be present, the first sampled signal for the first stage and the second sampled signal for the second stage may be kept ready at the same time.
  • a second stage for a first sampled signal may thus be carried out in parallel to a first stage for a first sampled signal. Because the first and second stages can be carried out in parallel, a high sampling rate is possible.
  • the multi-stage analog-digital converter can comprise a first converter with which an input voltage applied to the multi-stage analog-digital converter can be quantized.
  • the analog-digital converter can form a residual value from the applied input voltage and the result of the quantization.
  • the multi-stage analog-digital converter can comprise a second converter with which the residual value can be quantized.
  • the multi-stage analog-digital converter can generate a binary result from the results of the two quantizations. It may be that the multi-stage analog-digital converter can output a binary number as a result.
  • the first converter and/or the second converter may be a flash ADC.
  • a flash ADC may comprise several resistors connected in series as a voltage divider. A reference voltage may be applied to the resistors connected in series.
  • a first comparator can be connected to a first resistor of the series-connected resistors such that a first part of the reference voltage is applied to the first comparator and thus a first comparison voltage.
  • a second comparator can be connected to a second resistor such that a second part of the reference voltage is applied to the second comparator and thus a second comparison voltage. In this way, a comparison voltage can be applied to each comparator of the flash ADC, whereby the comparison voltages differ.
  • each comparator compares this input voltage with the reference voltage applied.
  • the first comparator compares the input voltage with the first reference voltage.
  • the second comparator compares the input voltage with the second reference voltage, etc.
  • the associated comparator If the input voltage is greater than a comparison voltage, the associated comparator outputs a "high” signal and thus the digital value "1". If the input voltage is less than an applied comparison voltage, the comparator outputs a "low” signal and thus the digital value "0".
  • a flash ADC can digitize an analog input signal very quickly. However, many comparators are needed for high resolution. For example, a 3-bit ADC requires seven comparators. A 3-bit ADC can output a three-digit binary number as a result and thus 2 , 3 or eight possible states. A flash ADC can therefore digitize very quickly. However, in practice the resolution of a flash ADC is limited to a few bits due to the high technical complexity.
  • the first converter and/or the second converter can be a SAR-ADC.
  • a SAR-ADC can compare a first reference voltage with an input voltage. For example, a maximum voltage Vmax of 10 volts can be applied to a SAR-ADC as an input signal. In order to find the value for the highest bit, the so-called "most significant bit" (MSB), the first For example, the reference voltage within the SAR ADC may have been set to half the value of Vmax, i.e. 5 volts.
  • a comparator of the SAR ADC can now compare the first reference voltage of Vmax/2, i.e. 5 volts, with the voltage that is to be digitized and which has therefore been applied to the SAR analog-digital converter as the input voltage.
  • a 1 is assigned to the highest bit, i.e. the MSB.
  • a second reference voltage is set, which can then be Vmax/2 + Vmax/4, i.e. 7.5 volts.
  • a 0 is assigned for the MSB.
  • a second reference voltage is set, which can then be Vmax/2 - Vmax/4, i.e. 2.5 volts.
  • the input voltage is then compared with the second reference voltage by the comparator.
  • the comparator outputs a value for the second bit, i.e. a "0" if the input voltage is lower than the second reference voltage and a "1" if the input voltage is higher than the second reference voltage.
  • a third reference voltage can then be set. For example, Vmax/8 can be added to the second reference voltage if the comparator has specified a "1" as the second bit.
  • the third reference voltage can then be the second reference voltage + Vmax/8. If the comparator has specified a "0" as the second bit, the third reference voltage can be equal to the second reference voltage - Vmax/8.
  • the input voltage can then be compared with the third reference voltage by the comparator.
  • the comparator can output a value for a third bit, i.e. a "0" if the input voltage is lower than the third reference voltage and a "1" if the input voltage is higher than the third reference voltage.
  • a 1111 may have been determined if 10 volts were applied to the ADC as the input voltage.
  • a 0000 may have been determined if 0 volts were applied to the ADC as the input voltage.
  • the SAR analog-to-digital converter can include a DAC, i.e. a digital-to-analog converter, through which the required reference voltages are generated.
  • Each ADC of a multi-stage analog-to-digital converter can have a low resolution. However, high resolution can be achieved through multi-stage digitization.
  • a first ADC of a multi-stage analog-digital converter can quantify an input voltage applied to the multi-stage analog-digital converter with low resolution.
  • the input voltage can be 7.5 volts.
  • a first digital result can be determined that corresponds to 5 volts, for example.
  • the first digital result of the first ADC can be converted into an analog voltage by a first digital-analog converter, i.e. 5 volts in the example case.
  • the voltage obtained by the first digital-analog converter can be subtracted from the input voltage that is then temporarily stored in order to obtain a first residual value.
  • the first residual value is 7.5 volts - 5 volts and therefore 2.5 volts.
  • the first residual value can be amplified to avoid disadvantages due to noise.
  • the first residual value or the possibly amplified first residual value can be quantified again with low resolution by a second ADC.
  • a second digital result can be determined, which corresponds to 3 volts, for example. If this second digital result is added to the first digital result, the result in the example is 8 volts. 8 volts can then be output in the form of a binary number, for example.
  • a multi-stage analog-digital converter can include a third ADC to further improve the resolution.
  • the second digital result of the second ADC can then be converted into an analog voltage, i.e. 3 volts in the example, by a second digital-analog converter or by the first digital-analog converter.
  • the voltage obtained by the second digital-analog converter can be subtracted from the first residual value to obtain a second residual value.
  • the second residual value is 2.5 volts - 3 volts and therefore -0.5 volts.
  • the second residual value can optionally be amplified to avoid disadvantages due to noise.
  • the possibly amplified second residual value can be quantified again with low resolution by a third ADC.
  • a third digital result can be determined, which corresponds to, for example, -0.4 volts. If a sum is formed from the digitized results in this way, the result in the example is a value of 7.6 volts or a corresponding binary number.
  • the memories for storing analog signals may include one or more attenuation capacitors.
  • Damping capacitors intended for storing analog input signals, may have the largest capacitance.
  • Each memory for storing an analog signal can be electrically connected to an input terminal for an input signal via two switches.
  • a second ADC may be present.
  • Each memory for storing an analog signal may be electrically connectable to each ADC via a switch.
  • An ADC may be present which includes bit capacitors and a comparator (13).
  • bit capacitor that has half the capacitance of another bit capacitor.
  • At least one bit capacitor having the same capacitance as an attenuation capacitor intended for storing an analog signal.
  • An ADC that includes a voltage divider with resistors and comparators.
  • Each ADC may include a reference voltage terminal for a reference voltage.
  • a capacitor for binary weighting can be connected to a comparator and to a common mode voltage terminal.
  • the invention relates to a method for digitizing an input signal with an electronic device, wherein a first input signal is digitized by a first ADC and simultaneously a second input signal is digitized by a second ADC.
  • An input signal can be applied to one input terminal of the electronic device and an inverted input signal can be applied to another input terminal of the electronic device to digitize a signal.
  • FIG. 1 SAR-ADC with integrated sample-and-hold circuit
  • FIG. 1 Flash ADC.
  • Figure 1 illustrates an embodiment of the invention, which may comprise capacitors 1 to 12, a comparator 13 and switches 14 to 33.
  • Each capacitor 1 to 12 has two terminals.
  • the comparator 13 has a first + terminal and a second - terminal as input.
  • the comparator 13 has a Output via which a result of a comparison can be output.
  • Switches 14 to 33 can be implemented using transistors.
  • Figure 1 shows a SAR-ADC with an integrated sample-and-hold circuit and a capacitive DAC.
  • the sample-and-hold circuit is designed such that it can alternately store and output input voltages.
  • An input voltage can be applied or be applied to the input with the terminals V in ,p, V in , n .
  • Capacitors are charged by closing the two input switches 23 and 26.
  • the comparator 13 determines bits step by step by comparing the applied input voltage or residual voltage with an associated reference voltage determined in each case.
  • a first terminal V in ,p is electrically connected to the first input switch 23.
  • the capacitor 1 is electrically connected to the first input switch 23 via a switch 24.
  • the switch 24 is open. Therefore, the capacitor 1 is not charged when the first input switch 23 is closed.
  • the capacitor 2 is electrically connected to the first input switch 23 via a switch 25.
  • the switch 25 is closed. Therefore, the capacitor 2 is charged when the first input switch 23 is closed.
  • the capacitors 3, 4, 5 are connected to the first input switch 23. Therefore, the capacitors 3, 4, 5 are charged when the first input switch 23 is closed.
  • the two capacitors 1 and 2 are used to temporarily store applied input voltages, which are therefore called damping capacitors. Therefore, the capacitance of the two damping capacitors 1 and 2 is as large as possible and is, for example, 4C.
  • Each damping capacitor 1, 2 is connected to a first terminal R es , P of an output via a switch 15, 16. Using the first terminal R es , P of the output, an input voltage temporarily stored in the damping capacitor 1, 2 can be alternately applied to another ADC.
  • the other ADC can be, for example, a flash ADC, a second SAR ADC or a delta-sigma ADC.
  • the switch 15 is closed. Therefore, a stored input voltage can be applied to another ADC using the first damping capacitor 1.
  • the switch 16 is open. Therefore, a stored input voltage cannot be applied to another ADC using the second damping capacitor 2.
  • the capacitors 3, 4, 5 are required to be able to determine bits in stages. The capacitors 3, 4, 5 are therefore called bit capacitors. Each bit capacitor 3, 4, 5 is electrically connected to the one + terminal of the comparator 13.
  • the electrical connections are implemented via conductor tracks.
  • a first connection of each damping capacitor 1, 2 can be electrically connected to the first conductor track via a switch 24, 25, as shown in Figure 1.
  • a first connection of each bit capacitor 3, 4, 5 can be electrically connected to the first conductor track, as shown in Figure 1.
  • a first bit capacitor 3 can also have the maximum capacitance 4C in order to be able to determine the MSB, i.e. the most significant bit.
  • a second bit capacitor 4 can have a lower capacitance in order to be able to determine a second bit.
  • the capacitance of this second bit capacitor 4 is expediently half the capacitance of the first bit capacitor 3 and can therefore be 2C.
  • a third bit capacitor 5 with a further reduced capacitance is present.
  • the capacitance of this third bit capacitor 5 is expediently half the capacitance of the second bit capacitor 4 and can therefore be 1C. If a higher resolution is to be achieved, a further bit capacitor with a further reduced capacitance can be present for each further bit.
  • the second connection V in , n of the input can be designed in parallel.
  • the further damping capacitors 7 and 8 can have the same capacitance of, for example, 4C as the damping capacitors 1 and 2. If an input voltage is present and the second input switch 26 is closed, then in the case of Figure 1 only the second damping capacitor 8 is charged because the switch 28 is closed and the switch 27 is open.
  • the further damping capacitors 7 and 8 can also be connected to a second connection R es ,n of the output in the same way as described above in order to be able to alternately pass on a stored input signal to the further ADC mentioned.
  • the further bit capacitors 9, 10, 11 can also be connected with their respective first terminal to the other terminal of the comparator 13.
  • the capacitance of further bit capacitors 9, 10, 11 can match the capacitance of the previously mentioned bit capacitors 3, 4, 5.
  • the capacitance of the bit capacitor 9 responsible for determining the MSB can be 4C, for example, in line with the bit capacitor 3.
  • the capacitance of the bit capacitor 10 responsible for determining the second bit can be 2C, for example, in line with the bit capacitor 4.
  • the capacitance of a bit capacitor 11 responsible for determining a third bit can, for example, be 1C in accordance with the bit capacitor 5.
  • a pair of capacitors can therefore be used to determine one bit.
  • the capacitance of a pair can decrease further for each additional bit, for example, it can be halved.
  • a second terminal of each bit capacitor 3, 4, 5, 9, 10, 11 can be connected via an associated switch 18, 19, 20, 31, 32, 33 either to a reference voltage terminal V re f for a reference voltage, a common mode voltage terminal V cm for a common mode voltage or a GND terminal for ground.
  • the terminals of each damping capacitor 1, 2, 7, 8 can be connected via switches 21, 22, 14, 17, 29, 30, 34, 37 to common mode voltage terminals V cm for the common mode voltage.
  • the common mode voltage can be less than the reference voltage.
  • the common mode voltage can be half the reference voltage. For example, if the reference voltage is 5 V, then the common mode voltage can be 2.5 V.
  • a maximum possible input voltage can, for example, be twice as high as the reference voltage. This is at least true when viewed differentially with an inverted input signal. If the reference voltage is 5 V, for example, the maximum possible input voltage can be 10 V. A maximum possible input voltage can, for example, be as large as the reference voltage. This is at least true in a non-differential approach without an inverted input signal.
  • capacitor 6 which is connected on the one hand via its first connection to a first common mode voltage connection V cm and on the other hand via its second connection to the first + connection of the comparator 13.
  • capacitor 12 which is connected on the one hand via its first connection to a second common mode voltage connection V cm and on the other hand via its second connection to the second - connection of the comparator 13.
  • the capacitance of the two capacitors 6 and 12 may be small.
  • the capacitance of the two capacitors 6 and 12 may match the capacitance of the capacitors 5 and 11 which are present for determining the LSB.
  • the capacitance of the two capacitors 6 and 12 may be, for example, 1 C.
  • the parallel structure described in Figure 1 advantageously makes it possible to work with voltages that range from a negative value to a positive value.
  • a signal of, for example, 10 V can also be applied in inverted form in order to improve the result of digitization. 10 V can then be applied to the input connection V in ,p. -10 V can then be applied to the input connection V in , n .
  • An input voltage that is twice as high as the voltage of the signal is then processed. Among other things, this makes it easier to avoid disruptive influences. Detection is also improved.
  • the common mode voltage serves as a virtual ground.
  • the parallel setup described in Figure 1 is only used to improve results.
  • the parallel setup does not have to be present to implement a SAR ADC with a sample-and-hold circuit that can alternately store and output input voltages.
  • a common-mode voltage is of no use and is therefore not provided.
  • a first signal can be detected as follows. Starting from the state of the switches 14 to 33 shown in Figure 1, the voltage of the signal in the amount of x volts is applied to the input terminal V in ,p. In addition, the signal is inverted. The inverted voltage is applied to the input terminal V in , n , i.e. -x volts. The input switches 23, 26 are closed. The system waits until the corresponding capacitors 2 to 5 or 2 to 6 and 8 to 11 or 8 to 12 have been charged. When the capacitors 2 to 5 or 6 and 8 to 11 or 12 have been charged, the input switches 23, 26 are opened.
  • the applied input voltage is processed.
  • a first step it is checked directly whether the voltage, V in ,p, which is present at the + connection of the comparator 13, is greater than the voltage, V in , n , which is present at the - connection of the comparator 13. Assuming this is the case, the comparator outputs the signal "high”. The first bit, i.e. the MSB, is therefore a "1". If the voltage which is then present at the + connection of the comparator 13 is less than the voltage which is present at the - connection of the comparator 13, the comparator outputs the signal "low”. The first bit, i.e. the MSB, is then a "0".
  • the switch 31, which is assigned to the other capacitor 9, is connected to the reference voltage connection V re f and thus to the reference voltage. If the first bit is a "0”, then the switch 18 is connected to the reference voltage connection V re f.
  • the switch 31 is connected to earth. After the second bit has been determined, the switches 18, 31 remain in the respective assumed position until the end of the conversion.
  • switch 19 which is assigned to one capacitor 4 with, for example, half the capacitance 2C, is connected to earth, i.e. to the GND connection for earth.
  • Switch 32 which is assigned to the other capacitor 10, is connected to the reference voltage connection V re f and thus to the reference voltage. If the second bit is a "0”, then switch 19 is connected to the reference voltage connection V re f. Switch 32 is connected to earth.
  • the third bit is then determined. After the third bit has been determined, switches 19, 32 remain in the respective assumed position until the end of the conversion.
  • the process continues accordingly. If the second bit is a “1”, then the switch 20, which is assigned to the capacitor 5 with, for example, a further halved capacity of 1 C, is connected to ground, i.e. to the GND connection for ground.
  • the switch 33 which is assigned to the other capacitor 11 is connected to the reference voltage terminal Vref and thus to the reference voltage. If the third bit is a "0”, then the switch 20 is connected to the reference voltage terminal V ref . The switch 33 is connected to ground.
  • the fourth bit is then determined. After the third bit has been determined, the switches 19, 32 remain in the respective assumed position until the end of the conversion.
  • the switches 18,19, 20, 31, 32, 33 are returned to their initial position, i.e. electrically connected to the common mode voltage terminal V cm .
  • the two capacitors 6 and 12 can be present for reasons of binary weighting. If the sum of the capacitances of the upper bit capacitors 3, 4, 5 is 7C, the upper capacitor 6 expediently has a capacitance of 1C in order to achieve a total capacitance of 8C. The examination area from bit capacitor to bit capacitor can then be halved.
  • the switches for the damping capacitors 1, 2, 7, 8 are switched so that the first pair, i.e. the damping capacitors 1, 7, can now be charged.
  • the switches 14, 16, 22, 24, 27, 30, 34 and 36 are closed.
  • the switches 15, 17, 21, 25, 28, 29, 35 and 37 are opened.
  • the already digitized signal which is stored by the damping capacitors 2 and 8, can be resolved better by a further ADC, since the second connections of the two second damping capacitors 2 and 8 are electrically connected to the connections R es , P and R es ,n by closing the switches 16, 36 and the second connections of the two first damping capacitors 1 and 7 are electrically separated from the connections R es , P and R es ,n by opening the switches 15, 35. If the input switches (23, 26) are now closed, a next signal can be digitized without having to wait for the complete digitization by the, for example, multi-stage analog-digital converter of the previous first signal.
  • FIG. 2 An example of another ADC is shown in Figure 2. It is a flash ADC.
  • the flash ADC comprises a voltage divider formed by resistors 38.
  • the voltage divider divides a reference voltage applied to a reference voltage terminal V re f.
  • Comparators 39 compare the voltage of an input signal V in with the voltages provided by the voltage divider in order to digitize the input signal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Die Erfindung betrifft ein elektronisches Gerät mit einem ersten Speicher (1, 7) für ein Speichern eines analogen Signals und einem zweiten Speicher (2, 8) für ein Speichern eines anderen analogen Signals und einem ADC, der abwechselnd das eine und das andere analoge Signal digitalisieren kann. Die Erfindung betrifft außerdem ein Verfahren für ein Digitalisieren eines Eingangssignals mit einem elektronischen Gerät, wobei ein erstes Eingangssignal durch einen ersten ADC des elektronischen Geräts digitalisiert wird und zeitgleich ein zweites Eingangssignal durch einen zweiten ADC des elektronischen Geräts. Die Erfindung ermöglicht eine hohe Abtastrate.

Description

Mehrstufiger Analog-Digital-Wandler
Die Erfindung bezieht sich auf einen mehrstufigen Analog-Digital-Wandler. Ein Analog- Digital-Wandler kann ein analoges Eingangssignal in ein digitales Ausgangssignal umwandeln. Ein Analog-Digital-Wandler wird auch Analog-Digital-Umsetzer oder Analog-Digital-Konverter genannt. ADC wird als Abkürzung für einen Analog-Digital- Wandler verwendet.
Ein mehrstufiger Analog-Digital-Wandler wandelt ein analoges Eingangssignal in mehreren Stufen in ein digitales Ausgangssignal um. In einer ersten Stufe findet eine grobe Quantisierung des analogen Ausgangssignals statt. Im Anschluss an die grobe Quantisierung findet in einem zweiten Schritt eine weitere Quantisierung statt, durch die die Genauigkeit des Ergebnisses der ersten groben Quantisierung verbessert wird. Für eine Verbesserung der Genauigkeit muss das analoge Eingangssignal für Vergleichszwecke während des zweiten Schritts zur Verfügung stehen. Damit das analoge Eingangssignal während eines zweiten Schritts zur Verfügung steht, kann eine Sample-and-Hold-Schaltung oder eine Track-and-Hold-Schaltung vorgesehen sein. Eine Sample-and-Hold-Schaltung kann analoge Spannungswerte kurzzeitig auf einem definierten Wert halten. Eine Sample-and-Hold-Schaltung hat einen Steuereingang, einen Signaleingang und einen Signalausgang. Mit dem Steuereingang wird zwischen Abtast- und Haltephase umgeschaltet. So wird bestimmt, ob das Ausgangssignal dem Eingangssignal folgt (Abtastphase) oder festgehalten wird (Haltephase). Alternativ kann eine Track-and-Hold-Schaltung vorgesehen sein, die ebenfalls analoge Spannungswerte kurzzeitig auf einem definierten Wert halten kann.
Ein mehrstufiger Analog-Digital-Wandler kann mehr als zwei Stufen für die Digitalisierung umfassen, um die Genauigkeit und damit die Auflösung zu verbessern.
Ein mehrstufiger Analog-Digital-Wandler wandelt also ein analoges Eingangssignal zuerst grob in ein digitales Signal um und verfeinert dann das Ergebnis mittels zumindest einer weiteren Stufe, um eine höhere Auflösung und Genauigkeit zu erreichen.
Soll ein zeitabhängiges analoges Signal durch einen mehrstufigen Analog-Digital- Umsetzer digitalisiert werden, so kann es erforderlich sein, das zeitabhängige analoge Signal in vorgegebenen Abständen abzutasten. Ein erstes abgetastetes Signal kann dem mehrstufigen Analog-Digital-Umsetzer zugeführt und digitalisiert werden. Im Anschluss an die Digitalisierung des ersten abgetasteten Signals kann ein zweites abgetastetes Signal dem mehrstufigen Analog-Digital-Umsetzer zugeführt und digitalisiert werden. Die Zeit, die der mehrstufige Analog-Digital-Umsetzer für die Digitalisierung benötigt, begrenzt die Abtastrate.
Mit der vorliegenden Erfindung wird das Ziel verfolgt, ein zeitabhängiges analoges Signal mit einem mehrstufigen Analog-Digital-Umsetzer mit hoher Abtastrate digitalisieren zu können.
Dieses Ziel kann durch ein elektronisches Gerät gelöst werden, das die Merkmale des ersten Anspruchs umfasst. Ein Verfahren umfasst die Merkmale des nebengeordneten Anspruchs. Die abhängigen Ansprüche betreffen vorteilhafte Ausgestaltungen.
Das elektronische Gerät kann einen mehrstufigen Analog-Digital-Wandler umfassen. Das elektronische Gerät kann einen ersten Speicher für ein erstes abgetastetes Signal umfassen. Das elektronische Gerät kann einen zweiten Speicher für ein zweites abgetastetes Signal umfassen. Im ersten Speicher kann das erste abgetastete Signal zu einem ersten Zeitpunkt gespeichert werden. Im zweiten Speicher kann ein später abgetastetes zweites Signal zu einem späteren zweiten Zeitpunkt gespeichert werden. Das elektronische Gerät kann so eingerichtet sein, dass dieses das zweite abgetastete Signal durch eine erste Stufe quantisiert, während die Genauigkeit des Ergebnisses des zweiten abgetasteten Signals durch eine zweite Stufe verbessert wird. Weil zwei Speicher vorhanden sein können, können das erste abgetastete Signal für die erste Stufe und das zweite abgetastete Signal für die zweite Stufe zeitgleich bereitgehalten werden. Eine zweite Stufe für ein erstes abgetastetes Signal kann also parallel zu einer ersten Stufe für ein erstes abgetastetes Signal durchgeführt werden. Da erste und zweite Stufe parallel durchgeführt werden können, ist eine große Abtastrate möglich.
Der mehrstufige Analog-Digital-Wandler kann einen ersten Umwandler umfassen, mit dem eine an dem mehrstufigen Analog-Digital-Wandler anliegende Eingangsspannung quantisiert werden kann. Der Analog-Digital-Wandler kann einen Restwert aus der angelegten Eingangsspannung und dem Ergebnis der Quantisierung bilden. Der mehrstufige Analog-Digital-Wandler kann einen zweiten Umwandler umfassen, mit dem der Restwert quantisiert werden kann. Der mehrstufige Analog-Digital-Wandler kann aus den Ergebnissen der beiden Quantisierungen ein binäres Ergebnis erzeugen. Es kann sein, dass der mehrstufige Analog-Digital-Wandler eine Binärzahl als Ergebnis ausgeben kann. Der erste Umwandler und/oder der zweite Umwandler können ein Flash-ADC sein. Ein Flash-ADC kann mehrere in Serie geschaltete Widerstände als Spannungsteiler umfassen. An die in Serie geschalteten Widerstände kann eine Referenzspannung angelegt werden.
Ein erster Komparator kann mit einem ersten Widerstand der in Serie geschalteten Widerstände so verbunden sein, dass an dem ersten Komparator ein erster Teil der Referenzspannung anliegt und damit eine erste Vergleichsspannung. Ein zweiter Komparator kann mit einem zweiten Widerstand so verbunden sein, dass an dem zweiten Komparator ein zweiter Teil der Referenzspannung anliegt und damit eine zweite Vergleichsspannung. Auf diese Weise kann an jedem Komparator des Flash- ADCs eine Vergleichsspannung anliegen, wobei sich die Vergleichsspannungen unterscheiden.
Wird an den Flash-ADC eine zulässige Eingangsspannung angelegt, so vergleicht ein jeder Komparator diese Eingangsspannung mit der jeweils anliegenden Vergleichsspannung. Der erste Komparator vergleicht also die Eingangsspannung mit der ersten Vergleichsspannung. Der zweite Komparator vergleicht die Eingangsspannung mit der zweiten Vergleichsspannung, usw..
Ist die Eingangsspannung größer als eine Vergleichsspannung, dann gibt der zugehörige Komparator ein Signal „high“ aus und damit den digitalen Wert „1“. Ist die Eingangsspannung kleiner als eine anliegende Vergleichsspannung, dann gibt der Komparator ein Signal „low“ aus und damit den digitalen Wert „0“.
Ein Flash-ADC kann sehr schnell ein analoges Eingangssignal digitalisieren. Es werden jedoch viele Komparatoren für eine hohe Auflösung benötigt. Beispielsweise benötigt ein 3-Bit-ADC bereits sieben Komparatoren. Ein 3-Bit-ADC kann eine dreistellige binäre Zahl als Ergebnis ausgeben und damit 23 bzw. acht mögliche Zustände. Ein Flash-ADC kann daher zwar sehr schnell digitalisieren. Die Auflösung eines Flash-ADCs ist aber in der Praxis aufgrund des großen technischen Aufwands auf wenige Bits beschränkt.
Der erste Umwandler und/oder der zweite Umwandler können ein SAR-ADC sein. Ein SAR-ADC kann eine erste Referenzspannung mit einer Eingangsspannung vergleichen. Beispielsweise kann an einen SAR-ADC eine maximale Spannung Vmax von 10 Volt als Eingangssignal angelegt werden. Um nun den Wert für das höchste Bit, das sogenannte „most significant bit" (MSB), aufzufinden, kann die erste Referenzspannung innerhalb des SAR-ADCs beispielsweise auf den halben Wert von Vmax, also auf 5 Volt, gesetzt worden sein. Ein Komparator des SAR-ADCs kann nun die erste Referenzspannung von Vmax/2, also 5 Volt, mit der Spannung vergleichen, die digitalisiert werden soll und die deshalb an den SAR-Analog-Digital-Wandler als Eingangsspannung angelegt worden ist.
Wird durch den Komparator festgestellt, dass die Spannung bzw. die Eingangsspannung mehr als die erste Referenzspannung, also im Beispielsfall mehr als 5 Volt, beträgt, so wird für das höchste Bit, also für das MSB, eine 1 vergeben. Außerdem wird eine zweite Referenzspannung festgelegt, die dann Vmax/2 + Vmax/4 betragen kann, also 7,5 Volt.
Wird durch den Komparator festgestellt, dass die Spannung bzw. die Eingangsspannung weniger als 5 Volt beträgt, so wird für das MSB eine 0 vergeben. Außerdem wird eine zweite Referenzspannung festgelegt, die dann Vmax/2 - Vmax/4 betragen kann, also 2,5 Volt.
Im Anschluss daran wird die Eingangsspannung mit der zweiten Referenzspannung durch den Komparator verglichen. Der Komparator gibt in Abhängigkeit von dem Vergleich einen Wert für das zweite Bit aus, also eine „0“, falls die Eingangsspannung niedriger als die zweite Referenzspannung ist, und eine „1“, falls die Eingangsspannung größer als die zweite Referenzspannung ist.
Im Anschluss daran kann eine dritte Referenzspannung festgelegt werden. Zur zweiten Referenzspannung kann beispielsweise Vmax/8 addiert werden, wenn als zweites Bit eine „1“ vom Komparator angegeben worden ist. Die dritte Referenzspannung kann dann also zweite Referenzspannung + Vmax/8 betragen. Ist als zweites Bit eine „0“ vom Komaparator ausgegeben worden, dann kann die dritte Referenzspannung gleich der zweiten Referenzspannung - Vmax/8 sein.
Im Anschluss daran kann die Eingangsspannung mit der dritten Referenzspannung durch den Komparator verglichen werden. Der Komparator kann in Abhängigkeit von dem Vergleich einen Wert für ein drittes Bit ausgeben, also eine „0“, falls die Eingangsspannung niedriger als die dritte Referenzspannung ist, und eine „1“, falls die Eingangsspannung größer als die dritte Referenzspannung ist.
Dies kann so fortgesetzt werden, bis der Wert für das LSB, also das niedrigste Bit, ermittelt worden ist. Im Fall eines 4-Bit SAR-ADCs können auf diese Weise vier Referenzspannungen ermittelt und sukzessive eine „0“ oder eine „1“ für die insgesamt vier Bits vergeben werden. Es kann so eine 1111 ermittelt worden sein, wenn 10 Volt an den ADC als Eingangsspannung angelegt worden sind. Es kann so eine 0000 ermittelt worden sein, wenn 0 Volt an den ADC als Eingangsspannung angelegt worden sind.
Der SAR-Analog-Digital-Wandler kann einen DAC, also einen Digital-Analog-Wandler umfassen, durch den die benötigten Referenzspannungen erzeugt werden.
Ein jeder ADC eines mehrstufigen Analog-Digital-Umsetzers kann eine geringe Auflösung haben. Durch die mehrstufige Digitalisierung kann dennoch eine hohe Auflösung erreicht werden.
Ein erster ADC eines mehrstufigen Analog-Digital-Wandlers kann eine an dem mehrstufigen Analog-Digital-Wandler anliegende Eingangsspannung mit geringer Auflösung quantifizieren. Beispielsweise kann die Eingangsspannung 7,5 Volt betragen. Mithilfe des ersten ADCs kann ein erstes digitales Ergebnis ermittelt werden, das beispielsweise 5 Volt entspricht. Das erste digitale Ergebnis des ersten ADCs kann durch einen ersten Digital-Analog-Umsetzer in eine analoge Spannung umgesetzt werden, also im Beispielsfall in 5 Volt. Die durch den ersten Digital-Analog-Wandler erhaltene Spannung kann von der dann zwischengespeicherten Eingangsspannung abgezogen werden, um so einen ersten Restwert zu erhalten. Im Beispielfall beträgt der erste Restwert 7,5 Volt - 5 Volt und damit 2,5 Volt. Der erste Restwert kann verstärkt werden, um Nachteile aufgrund von Rauschen zu vermeiden. Der erste Restwert bzw. der ggfs. verstärkte erste Restwert kann durch einen zweiten ADC erneut mit geringer Auflösung quantifiziert werden. Mithilfe des zweiten ADCs kann ein zweites digitales Ergebnis ermittelt werden, das beispielsweise 3 Volt entspricht. Wird dieses zweite digitale Ergebnis zum ersten digitalen Ergebnis addiert, so resultiert im Beispielsfall ein Wert von 8 Volt. 8 Volt können dann beispielsweise in Form einer Binärzahl ausgegeben werden.
Ein mehrstufiger Analog-Digital-Wandler kann einen dritten ADC umfassen, um die Auflösung weiter zu verbessern. Es kann dann das zweite digitale Ergebnis des zweiten ADCs durch einen zweiten Digital-Analog-Umsetzer oder durch den ersten Digital-Analog-Umsetzer in eine analoge Spannung umgesetzt werden, also im Beispielsfall in 3 Volt. Die durch den zweiten Digital-Analog-Wandler erhaltene Spannung kann von dem ersten Restwert abgezogen werden, um so einen zweiten Restwert zu erhalten. Im Beispielfall beträgt der zweite Restwert 2,5 Volt - 3 Volt und damit -0,5 Volt. Der zweite Restwert kann optional verstärkt werden, um Nachteile aufgrund von Rauschen zu vermeiden. Der ggfs. verstärkte zweite Restwert kann durch einen dritten ADC erneut mit geringer Auflösung quantifiziert werden. Mithilfe des dritten ADCs kann ein drittes digitales Ergebnis ermittelt werden, das beispielsweise - 0,4 Volt entspricht. Wird eine Summe aus den so digitalisierten Ergebnissen gebildet, so resultiert im Beispielsfall ein Wert von 7,6 Volt bzw. eine entsprechende Binärzahl.
Mit geringem Bauaufwand kann durch einen solchen mehrstufigen Analog-Digital- Umsetzer eine hohe Auflösung erzielt werden.
Der erste und der zweite Speicher können abwechselnd ein gespeichertes analoges Eingangssignal an einen zweiten ADC für die Digitalisierung eines Restsignals übertragen, wobei das Restsignal aus dem übertragenen analogen Eingangssignal und dem Ergebnis des digitalisierten Signals gebildet wird.
Die Speicher für ein Speichern von analogen Signalen können ein oder mehrere Dämpfungskondensatoren umfassen.
Es können Kondensatoren mit unterschiedlicher Kapazität vorhanden sein. Dämpfungskondensatoren, die für das Speichern von analogen Eingangssignalen vorgesehen sind, können die größte Kapazität haben.
Ein jeder Speicher für ein Speichern eines analogen Signals kann über zwei Schalter mit einem Eingangsanschluss für ein Eingangssignal elektrisch verbindbar sein.
Ein zweiter ADC kann vorhanden sein. Ein jeder Speicher für ein Speichern eines analogen Signals kann über einen Schalter mit einem jeden ADC elektrisch verbindbar sein.
Ein ADC kann vorhanden sein, der Bit-Kondensatoren und einen Komparator (13) umfasst.
Es kann zumindest einen Bit-Kondensator geben, der die halbe Kapazität eines anderen Bit-Kondensators aufweist.
Es kann zumindest einen Bit-Kondensator geben, der die gleiche Kapazität wie ein für ein Speichern eines analogen Signals vorgesehener Dämpfungskondensator aufweist. Es kann ein ADC vorhanden sein, der einen Spannungsteiler mit Widerständen und Komparatoren umfasst.
Ein jeder ADC kann einen Referenzspannungsanschluss für eine Referenzspannung umfassen.
Es können zwei Eingangsanschlüsse für ein Eingangssignal und für ein invertiertes Eingangssignal vorhanden sein.
Es kann ein Gleichtaktspannungsanschluss vorhanden sein, der über Schalter mit dem ersten Speicher für ein Speichern eines analogen Signals und mit dem zweiten Speicher für ein Speichern eines anderen analogen Signals und/oder über Schalter mit Bit-Kondensatoren eines ADCs elektrisch verbindbar ist.
Es kann ein Anschluss für Erde vorhanden sein, der über Schalter mit Bit- Kondensatoren eines ADCs elektrisch verbindbar ist.
Ein ADC kann einen Kondensator für eine binäre Gewichtung umfassen.
Ein Kondensator für eine binäre Gewichtung kann mit einem Komparator und mit einem Gleichtaktspannungsanschluss verbunden sein.
Die Erfindung betrifft ein Verfahren für ein Digitalisieren eines Eingangssignals mit einem elektronischen Gerät wobei ein erstes Eingangssignal durch einen ersten ADC digitalisiert wird und zeitgleich ein zweites Eingangssignal durch einen zweiten ADC.
An einen Eingangsanschluss des elektronischen Geräts kann ein Eingangssignal und an einen anderen Eingangsanschluss des elektronischen Geräts kann ein invertiertes Eingangssignal angelegt werden, um ein Signal zu digitalisieren.
Nachfolgend wird die Erfindung anhand von Figuren näher erläutert.
Figur 1 : SAR-ADC mit integrierter Sample-and-Hold-Schaltung;
Figur 2: Flash-ADC.
Die Figur 1 verdeutlicht ein Ausführungsbeispiel der Erfindung, die Kondensatoren 1 bis 12, einen Komparator 13 und Schalter 14 bis 33 umfassen kann. Eine jeder Kondensator 1 bis 12 hat zwei Anschlüsse. Der Komparator 13 hat als Eingang einen ersten + Anschluss und einen zweiten - Anschluss. Der Komparator 13 hat einen Ausgang, über den ein Ergebnis eines Vergleichs ausgegeben werden kann. Schalter 14 bis 33 können durch Transistoren realisiert sein. Die Figur 1 zeigt einen SAR-ADC mit integrierter Sample-and-Hold-Schaltung und einem kapazitivem DAC. Die Sample- and-Hold-Schaltung ist so, dass diese abwechselnd Eingangsspannungen speichern und ausgeben kann.
Eine Eingangsspannung kann an den Eingang mit den Anschlüssen Vin,p, Vin,n angelegt werden oder angelegt sein. Durch Schließen der beiden Eingangsschalter 23 und 26 werden Kondensatoren aufgeladen. Der Komparator 13 ermittelt im Anschluss daran stufenweise Bits durch Vergleichen der angelegten Eingangsspannung bzw. Restspannung mit einer zugehörigen jeweils ermittelten Referenzspannung.
Ein erster Anschluss Vin,p ist elektrisch mit dem ersten Eingangsschalter 23 verbunden. Der Kondensator 1 ist über einen Schalter 24 mit dem ersten Eingangsschalter 23 elektrisch verbunden. Der Schalter 24 ist geöffnet. Daher wird der Kondensator 1 nicht aufgeladen, wenn der erste Eingangsschalter 23 geschlossen wird. Der Kondensator 2 ist über einen Schalter 25 mit dem ersten Eingangsschalter 23 elektrisch verbunden. Der Schalter 25 ist geschlossen. Daher wird der Kondensator 2 aufgeladen, wenn der erste Eingangsschalter 23 geschlossen wird. Die Kondensatoren 3, 4, 5 sind mit dem ersten Eingangsschalter 23 verbunden. Daher werden die Kondensatoren 3, 4, 5 aufgeladen, wenn der erste Eingangsschalter 23 geschlossen wird.
Die beiden Kondensatoren 1 und 2 dienen zur temporären Speicherung von angelegten Eingangsspannungen, die daher Dämpfungskondensatoren genannt werden. Daher ist die Kapazität der beiden Dämpfungskondensatoren 1 und 2 maximal groß und beträgt beispielsweise 4C. Eine jeder Dämpfungskondensator 1 , 2 ist über einen Schalter 15, 16 mit einem ersten Anschluss Res,P eines Ausgangs verbunden. Mithilfe des ersten Anschlusses Res,P des Ausgangs kann eine im Dämpfungskondensator 1 , 2 temporär gespeicherte Eingangsspannung abwechselnd an einen weiteren ADC angelegt werden. Der weitere ADC kann beispielsweise ein Flash-ADC, ein zweiter SAR-ADC oder ein Delta-Sigma-ADC sein.
Im Fall der Figur 1 ist der Schalter 15 geschlossen. Daher kann mithilfe des ersten Dämpfungskondensators 1 eine gespeicherte Eingangsspannung an einen weiteren ADC angelegt werden. Im Fall der Figur 1 ist der Schalter 16 geöffnet. Daher kann nicht mithilfe des zweiten Dämpfungskondensators 2 eine gespeicherte Eingangsspannung an einen weiteren ADC angelegt werden. Die Kondensatoren 3, 4, 5 werden benötigt, um stufenweise Bits ermitteln zu können. Die Kondensatoren 3, 4, 5 werden daher Bit-Kondensatoren genannt. Ein jeder Bit- Kondensator 3, 4, 5 ist elektrisch mit dem einen + Anschluss des Komparators 13 verbunden.
Die elektrischen Verbindungen werden über Leiterbahnen realisiert. Es kann eine erste Leiterbahn vorhanden sein, die wie in der Figur 1 gezeigt, den Eingangsschalter 23 mit dem einen + Anschluss des Komparators 13 verbindet. Ein erster Anschluss eines jeden Dämpfungskondensators 1 , 2 kann, wie in der Figur 1 gezeigt, über einen Schalter 24, 25 an die erste Leiterbahn elektrisch angeschlossen sein. Ein erster Anschluss eines jeden Bit-Kondensators 3, 4, 5 kann, wie in der Figur 1 gezeigt, an die erste Leiterbahn elektrisch angeschlossen sein.
Ein erster Bit-Kondensator 3 kann ebenfalls die maximale Kapazität 4C aufweisen, um das MSB, also das höchstwertige Bit, ermitteln zu können. Ein zweiter Bit-Kondensator 4 kann eine geringere Kapazität aufweisen, um ein zweites Bit ermitteln zu können. Die Kapazität dieses zweiten Bit-Kondensators 4 ist zweckmäßiger Weise halb so groß wie die Kapazität des ersten Bit-Kondensators 3 und kann daher 2C betragen. Soll ein drittes Bit ermittelt werden können, so ist ein dritter Bit-Kondensator 5 mit weiter verringerter Kapazität vorhanden. Die Kapazität dieses dritten Bit-Kondensators 5 ist zweckmäßiger Weise halb so groß wie die Kapazität des zweiten Bit-Kondensators 4 und kann daher 1C betragen. Soll höher aufgelöst werden, so kann für jedes weitere Bit ein weitere Bit-Kondensator mit weiter verringerter Kapazität vorhanden sein.
Für den zweiten Anschluss Vin,n des Eingangs kann es einen parallelen Aufbau geben. Parallel zu den Dämpfungskondensatoren 1 und 2 kann es zwei weitere Dämpfungskondensatoren 7 und 8 geben, die mit dem Eingangsanschluss Vin,n über Schalter 27, 28 und einen gemeinsam genutzten zweiten Eingangsschalter 26 verbunden werden können.. Die weiteren Dämpfungskondensatoren 7 und 8 können die gleiche Kapazität von beispielsweise 4C wie die Dämpfungskondensatoren 1 und 2 aufweisen. Liegt eine Eingangsspannung an und wird der zweite Eingangsschalter 26 geschlossen, dann wird im Fall der Figur 1 nur der zweite Dämpfungskondensator 8 aufgeladen, weil der Schalter 28 geschlossen und der Schalter 27 geöffnet ist. Auch die weiteren Dämpfungskondensatoren 7 und 8 können in gleicher Weise wie zuvor beschrieben mit einem zweiten Anschluss Res,n des Ausgangs verbunden sein, um abwechselnd ein gespeichertes Eingangssignal an den genannten weiteren ADC weiterreichen zu können. Außerdem kann es parallel zu den Bit-Kondensatoren 3, 4, 5 weitere Bit- Kondensatoren 9, 10, 11 geben, die durch Schließen des Eingangsschalters 26 aufgeladen werden können. Die weiteren Bit-Kondensatoren 9, 10, 11 können außerdem mit ihrem jeweiligen ersten Anschluss mit dem anderen - Anschluss des Komparators 13 verbunden sein. Die Kapazität weiteren Bit-Kondensatoren 9, 10, 11 kann mit der Kapazität der zuvor genannten Bit-Kondensatoren 3, 4, 5 übereinstimmen. Die Kapazität des für die Ermittlung des MSB zuständigen Bit- Kondensators 9 kann beispielsweise in Übereinstimmung mit dem Bit-Kondensator 3 4C betragen. Die Kapazität des für die Ermittlung des zweiten Bits zuständigen Bit- Kondensators 10 kann beispielsweise in Übereinstimmung mit dem Bit-Kondensator 4 2C betragen. Die Kapazität eines für die Ermittlung eines dritten Bits zuständigen Bit- Kondensators 11 kann beispielsweise in Übereinstimmung mit dem Bit-Kondensator 5 1C betragen.
Es kann also ein Paar von Kondensatoren für die Ermittlung eines Bits vorgesehen sein. Die Kapazität eines Paares kann sich für jedes weitere Bit weiter verringern, so zum Beispiel weiter halbieren.
Ein zweiter Anschluss eines jeden Bit-Kondensators 3, 4, 5, 9, 10, 11 kann über einen zugehörigen Schalter 18, 19, 20, 31 , 32, 33 wahlweise mit einem Referenzspannungsanschluss Vref für eine Referenzspannung, einem Gleichtaktspannungsanschluss Vcm für eine Gleichtaktspannung oder einem Anschluss GND für Erde verbunden werden. Die Anschlüsse eines jeden Dämpfungskondensators 1 , 2, 7, 8 können über Schalter 21 , 22, 14, 17, 29, 30, 34, 37 mit Gleichtaktspannungsanschlüssen Vcm für die Gleichtaktspannung verbunden werden. Die Gleichtaktspannung kann kleiner als die Referenzspannung sein. Die Gleichtaktspannung kann beispielsweise halb so groß wie die Referenzspannung sein. Beträgt die Referenzspannung beispielsweise 5 V, dann kann die Gleichtaktspannung 2,5 V betragen.
Eine maximal mögliche Eingangsspannung kann beispielsweise doppelt so groß wie die Referenzspannung sein. Dies gilt zumindest bei einer differentiellen Betrachtungsweise mit invertiertem Eingangssignal. Beträgt die Referenzspannung beispielsweise 5 V, dann kann die maximal mögliche Eingangsspannung 10 V betragen. Eine maximal mögliche Eingangsspannung kann beispielsweise so groß wie die Referenzspannung sein. Dies gilt zumindest bei einer nichtdifferentiellen Betrachtungsweise ohne invertiertes Eingangssignal.
Es kann ein Kondensator 6 vorhanden sein, der einerseits über seinen ersten Anschluss mit einem ersten Gleichtaktspannungsanschluss Vcm und andererseits über seinen zweiten Anschluss mit dem ersten + Anschluss des Komparators 13 verbunden ist. Parallel dazu kann ein Kondensator 12 vorhanden sein, der einerseits über seinen ersten Anschluss mit einem zweiten Gleichtaktspannungsanschluss Vcm und andererseits über seinen zweiten Anschluss mit dem zweiten - Anschluss des Komparators 13 verbunden ist. Die Kapazität der beiden Kondensatoren 6 und 12 kann klein sein. Die Kapazität der beiden Kondensatoren 6 und 12 kann mit der Kapazität der Kondensatoren 5 und 11 übereinstimmen, die für die Ermittlung des LSB vorhanden sind. Die Kapazität der beiden Kondensatoren 6 und 12 kann beispielsweise 1 C betragen.
Der in der Figur 1 beschriebene parallele Aufbau ermöglicht es vorteilhaft, dass mit Spannungen gearbeitet werden kann, die von einem Minuswert zu einem Pluswert reichen. Es kann so vorteilhaft ein Signal von beispielsweise 10 V auch in invertierter Form angelegt werden, um das Ergebnis einer Digitalisierung zu verbessern. Am Eingangsanschluss Vin,p kann dann 10 V angelegt werden. Am Eingangsanschluss Vin,n kann dann -10 V angelegt werden. Verarbeitet wird dann eine Eingangsspannung, die doppelt so groß ist wie die Spannung des Signals. U. a. können so störende Einflüsse verbessert vermieden werden. Außerdem kann verbessert detektiert werden.
Die Gleichtaktspannung dient bei einem solchen parallelen Aufbau als virtuelle Erdung.
Der in der Figur 1 beschriebene parallele Aufbau dient nur zur Verbesserung von Ergebnissen. Der parallele Aufbau muss also nicht vorhanden sein, um ein SAR-ADC mit einer Sample-and-Hold-Schaltung, die Eingangsspannungen abwechselnd speichern und ausgegeben kann, zu realisieren. Bei einem nicht parallelen Aufbau ist eine Gleichtaktspannung nicht von Nutzen und wird daher dann nicht vorgesehen.
Wie folgt kann ein erstes Signal detektiert werden. Ausgehend von dem in der Figur 1 gezeigten Zustand der Schalter 14 bis 33 wird die Spannung des Signals in Höhe von x Volt an den Eingangsanschluss Vin,p angelegt. Außerdem wird das Signal invertiert. Die invertierte Spannung wird an den Eingangsanschluss Vin,n angelegt, also -x Volt. Die Eingangsschalter 23, 26 werden geschlossen. Es wird gewartet, bis sich die entsprechenden Kondensatoren 2 bis 5 oder 2 bis 6 sowie 8 bis 11 oder 8 bis 12 aufgeladen haben. Haben sich die Kondensatoren 2 bis 5 bzw. 6 sowie 8 bis 11 bzw. 12 aufgeladen, so werden die Eingangsschalter 23, 26 geöffnet.
Nach dem Öffnen wird die angelegte Eingangsspannung abgearbeitet. In einem ersten Schritt wird direkt überprüft, ob die Spannung, Vin,p, die an dem + Anschluss des Komparators 13 anliegt, größer ist als die Spannung, Vin,n, die an dem - Anschluss des Komparators 13 anliegt. Angenommen dies ist der Fall, dann gibt der Komparator das Signal „high“ aus. Das erste Bit, also das MSB, ist folglich eine „1“. Ist die Spannung, die dann an dem + Anschluss des Komparators 13 anliegt, kleiner als die Spannung, die an dem - Anschluss des Komparators 13 anliegt, dann gibt der Komparator das Signal „low“ aus. Das erste Bit, also das MSB, ist dann eine „0“
Ist das erste Bit eine „1“, dann wird der Schalter 18, der dem einen Kondensator 3 mit beispielsweise Kapazität 4C zugeordnet ist, mit Erde verbunden, also mit dem Anschluss GND für Erde. Der Schalter 31 , der dem anderen -Kondensator 9 zugeordnet ist, wird mit dem Referenzspannungsanschluss Vref verbunden und damit mit der Referenzspannung. Ist das erste Bit eine „0“, dann wird der Schalter 18 mit dem Referenzspannungsanschluss Vref verbunden. Der Schalter 31 wird mit Erde verbunden. Nach dem Ermitteln des zweiten Bits verharren die Schalter 18, 31 in der jeweiligen angenommenen Position bis zum Ende der Konvertierung.
Ist ein weiteres Paar von Kondensatoren 4, 10 vorhanden, so wird entsprechend fortgesetzt. Ist das zweite Bit eine „1“, dann wird der Schalter 19, der dem einen Kondensator 4 mit beispielsweise halbierter Kapazität 2C zugeordnet ist, mit Erde verbunden, also mit dem Anschluss GND für Erde. Der Schalter 32, der dem anderen Kondensator 10 zugeordnet ist, wird mit dem Referenzspannungsanschluss Vref verbunden und damit mit der Referenzspannung. Ist das zweite Bit eine „0“, dann wird der Schalter 19 mit dem Referenzspannungsanschluss Vref verbunden. Der Schalter 32 wird mit Erde verbunden. Im Anschluss daran wird das dritte Bit ermittelt. Nach dem Ermitteln des dritten Bits verharren die Schalter 19, 32 in der jeweiligen angenommenen Position bis zum Ende der Konvertierung.
Ist ein weiteres Paar von Kondensatoren 5, 11 vorhanden, so wird entsprechend fortgesetzt. Ist das zweite Bit eine „1“, dann wird der Schalter 20, der dem einen Kondensator 5 mit beispielsweise weiter halbierter Kapazität 1 C zugeordnet ist, mit Erde verbunden, also mit dem Anschluss GND für Erde. Der Schalter 33, der dem anderen Kondensator 11 zugeordnet ist, wird mit dem Referenzspannungsanschluss Vref verbunden und damit mit der Referenzspannung. Ist das dritte Bit eine „0“, dann wird der Schalter 20 mit dem Referenzspannungsanschluss Vref verbunden. Der Schalter 33 wird mit Erde verbunden. Im Anschluss daran wird das vierte Bit ermittelt. Nach dem Ermitteln des dritten Bits verharren die Schalter 19, 32 in der jeweiligen angenommenen Position bis zum Ende der Konvertierung.
Nach dem Ende der Konvertierung werden die Schalter 18,19, 20, 31 , 32, 33 wieder in ihre Ausgansposition, also elektrisch verbunden mit dem Gleichtaktspannungsanschluss Vcm, gebracht.
Die beiden Kondensatoren 6 und 12 können aus Gründen der binären Gewichtung vorhanden sein. Beträgt die Summe der Kapazitäten der oberen Bit-Kondensatoren 3, 4, 5 7C, so weist der obere Kondensator 6 zweckmäßig eine Kapazität von 1C auf, um insgesamt auf eine Kapazität von 8C zu kommen. Es kann dann der Untersuchungsbereich von Bit-Kondensator zu Bit-Kondensator halbiert werden.
Soll ein nächstes Signal digitalisiert werden, so werden die Schalter für die Dämpfungskondensatoren 1 , 2, 7, 8 so umgelegt, dass nun das erste Paar, also die Dämpfungskondensatoren 1 , 7, aufgeladen werden können. Die Schalter 14, 16, 22, 24, 27, 30, 34 und 36 werden geschlossen. Die Schalter 15, 17, 21 , 25, 28, 29, 35 und 37 werden geöffnet. Im Anschluss daran kann das bereits digitalisierte Signal, welches durch die Dämpfungskondensatoren 2 und 8 gespeichert ist, durch einen weiteren ADC verbessert aufgelöst werden, da die zweiten Anschlüsse der beiden zweiten Dämpfungskondensatoren 2 und 8 durch das Schließen der Schalter 16, 36 mit den Anschlüssen Res,P und Res,n elektrisch verbunden und die zweiten Anschlüsse der beiden ersten Dämpfungskondensatoren 1 und 7 durch das Öffnen der Schalter 15, 35 von den Anschlüssen Res,P und Res,n elektrisch getrennt worden sind. Werden nun die Eingangsschalter (23, 26) geschlossen, so kann ein nächstes Signal digitalisiert werden, ohne auf die vollständige Digitalisierung durch den beispielsweise mehrstufigen Analog-Digital-Wandler des vorhergehenden ersten Signals warten zu müssen.
Ein Beispiel für einen weiteren ADC wird in der Figur 2 gezeigt. Es handelt sich um einen Flash-ADC. Der Flash-ADC umfasst einen aus Widerständen 38 gebildeten Spannungsteiler. Der Spannungsteiler teilt eine an einem Referenzspannungsanschluss Vref angelegte Referenzspannung. Komparatoren 39 vergleichen die Spannung eines Eingangssignals Vin mit den durch den Spannungsteiler bereitgestellten Spannungen, um so das Eingangssignal zu digitalisieren.

Claims

Ansprüche
1. Elektronisches Gerät mit einem ersten Speicher (1 , 7) für ein Speichern eines analogen Signals und einem zweiten Speicher (2, 8) für ein Speichern eines anderen analogen Signals und einem ADC, der abwechselnd das eine und das andere analoge Signal digitalisieren kann.
2. Elektronisches Gerät nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass der erste und der zweite Speicher (1 , 7; 2, 8) abwechselnd ein gespeichertes analoges Eingangssignal an einen zweiten ADC für die Digitalisierung eines Restsignals übertragen können, wobei das Restsignal aus dem übertragenen analogen Eingangssignal und dem Ergebnis des digitalisierten Signals gebildet wird.
3. Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicher für ein Speichern von analogen Signalen ein oder mehrere Dämpfungskondensatoren (1 , 2, 7, 8) umfassen.
4. Elektronisches Gerät nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass Kondensatoren (1 bis 12) mit unterschiedlicher Kapazität (4C, 2C, 1C) vorhanden sind und die Dämpfungskondensatoren (1 , 2, 7, 8) die größte Kapazität (4C) haben.
5. Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein jeder Speicher (1 , 7; 2, 8) für ein Speichern eines analogen Signals über zwei Schalter (23, 24, 25, 27, 28) mit einem Eingangsanschluss (Vin,p, Vin,n) für ein Eingangssignal elektrisch verbindbar ist.
6. Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein zweiter ADC vorhanden ist und ein jeder Speicher (1 , 7; 2, 8) für ein Speichern eines analogen Signals über einen Schalter (15, 16, 24, 25, 27, 28, 35, 36) mit einem jeden ADC elektrisch verbindbar ist.
7. Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein ADC vorhanden ist, der Bit-Kondensatoren (3, 4, 5, 9, 10, 11) und einen Komparator (13) umfasst.
8. Elektronisches Gerät nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass es zumindest einen Bit-Kondensator (4, 10) gibt, der die halbe Kapazität eines anderen Bit-Kondensators (3, 9) aufweist.
9. Elektronisches Gerät nach einem der beiden vorhergehenden Ansprüche, dadurch gekennzeichnet, dass es zumindest einen Bit-Kondensator (3, 9) gibt, der die gleiche Kapazität wie ein für ein Speichern eines analogen Signals vorgesehener Dämpfungskondensator (1 , 2, 7, 8) aufweist.
10. Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein ADC vorhanden ist, der einen Spannungsteiler mit Widerständen (38) und Komparatoren (39) umfasst.
11 . Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein jeder ADC einen Referenzspannungsanschluss (Vref) für eine Referenzspannung umfasst.
12. Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwei Eingangsanschlüsse (Vin,p, Vin,n) für ein Eingangssignal und für ein invertiertes Eingangssignal vorhanden sind.
13. Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Gleichtaktspannungsanschluss (Vcm) vorhanden ist, der über Schalter (14, 17, 21 , 22, 29, 30, 34, 37) mit dem ersten Speicher (1 , 7) für ein Speichern eines analogen Signals und mit dem zweiten Speicher (2, 8) für ein Speichern eines anderen analogen Signals und/oder über Schalter (18, 19, 20, 31 , 32, 33) mit Bit-Kondensatoren (4, 5, 6, 9, 10, 11 ) eines ADCs elektrisch verbindbar ist.
14. Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Anschluss (GND) für Erde vorhanden ist, der über Schalter (18, 19, 20, 31 , 32, 33) mit Bit-Kondensatoren (4, 5, 6, 9, 10, 11 ) eines ADCs elektrisch verbindbar ist.
15. Elektronisches Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein ADC einen Kondensator (6, 12) für eine binäre Gewichtung umfasst.
16. Elektronisches Gerät nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass Kondensator (6, 12) für eine binäre Gewichtung einerseits mit einem Komparator (13) und andererseits mit einem Gleichtaktspannungsanschluss (Vcm) verbunden ist.
17. Verfahren für ein Digitalisieren eines Eingangssignals mit einem elektronischen
Gerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein erstes Eingangssignal durch einen ersten ADC digitalisiert wird und zeitgleich ein zweites Eingangssignal durch einen zweiten ADC.
18. Verfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass an einen Eingangsanschluss (Vin,p) ein Eingangssignal und an einen anderen Eingangsanschluss (Vin,n) das invertierte Eingangssignal angelegt wird.
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