EP4639633A1 - Transistor a effet de champ a haute mobilite a fiabilite amelioree - Google Patents

Transistor a effet de champ a haute mobilite a fiabilite amelioree

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Publication number
EP4639633A1
EP4639633A1 EP23837361.7A EP23837361A EP4639633A1 EP 4639633 A1 EP4639633 A1 EP 4639633A1 EP 23837361 A EP23837361 A EP 23837361A EP 4639633 A1 EP4639633 A1 EP 4639633A1
Authority
EP
European Patent Office
Prior art keywords
layer
buffer layer
barrier layer
barrier
dimensional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23837361.7A
Other languages
German (de)
English (en)
Inventor
Tiphaine Cerba
Raphaël Aubry
Quentin LEVESQUE
Pierre Legagneux
Jean-Claude Jacquet
Ivan VERSCHUEREN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Thales SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Thales SA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of EP4639633A1 publication Critical patent/EP4639633A1/fr
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • DESCRIPTION TITLE High mobility field effect transistor with improved reliability
  • the invention lies in the field of high electronic mobility field effect transistors called HEMT transistors (acronym of the English expression -Saxon “High Electron Mobility Transistor”) in GaN technology and for microwave applications, typically at frequencies up to 40 GHz, see 80 GHz in the near future.
  • HEMT transistors analog of the English expression -Saxon “High Electron Mobility Transistor”
  • More particularly the invention relates to improving the reliability of the HEMT transistor.
  • the invention applies to RF power HEMT transistors and transistors for switching.
  • STATE OF THE ART [0003]
  • Figure 1 schematically represents a section of the structure of a classic elementary HEMT transistor, in an XZ plane, produced on a SUB0 substrate.
  • an insulating or semiconductor SUB0 substrate for example comprising silicon (Si), silicon carbide (SiC), gallium nitride (GaN) or sapphire (Al 2 O 3 ), on which is produced a stack along the Z axis of at least two semiconductor layers which extend in the XY plane.
  • a first BUF0 layer called buffer layer, or “buffer” (term used in the Anglo-Saxon literature), typically has a wide bandgap (semiconductor material known as a wide gap) comprising a material from the III family -N, family of semiconductors composed of elements from Mendeleiev's column 3 and nitrogen, which can be for example a binary compound such as GaN or a ternary compound such as AlGaN, or more precisely Al x Ga 1 -x N.
  • a second layer Bar0 called barrier layer typically has a bandgap greater than that of the buffer layer BUF0.
  • This layer comprises a material based on a quaternary, ternary or binary nitride compound of elements from column III, called III-N, based on Al, Ga, In, B or Sc.
  • the barrier layer comprises Al x Ga 1-x N, In 1-x Al x N or ScAlN or an In 1-x Al x sequence N/AlN or Al x Ga 1-x N/AlN.
  • the thickness of the barrier layer is typically between 3 nm and 40 nm, the thickness of the buffer layer is typically between 0.2 ⁇ m and 3 ⁇ m.
  • the buffer layer BUF0 and the barrier layer Bar0 are conventionally produced by epitaxy by MOCVD or by MBE.
  • a buffer layer based on GaN with a barrier layer based on AlGaN or InAlN, and more precisely based on Al x Ga 1-x N or In z Al 1-z N, with x typically between 15% and 35% and z typically between 15% and 25%.
  • Additional layers may be present either on the surface or between the buffer layer and the barrier layer.
  • the interface between the buffer layer and the barrier layer constitutes a Het heterojunction which also extends in the XY plane.
  • a two-dimensional gas of electrons 9 (called 2DEG for “Two-Dimensional Electron Gas”) is located in the buffer layer in the vicinity of the Het heterojunction.
  • a HEMT transistor conventionally comprises a source S, a drain D and a gate G.
  • the source S and the drain D are in electrical contact with 2DEG.
  • the source gate distance is between 0.4 and 1 ⁇ m and the drain gate distance is between 0.6 and 3 ⁇ m.
  • the gate length Lg is defined as the dimension of the gate along the axis MIS type (for metal/insulator/semiconductor), and the voltage V GS applied between the gate and the source controls the transistor.
  • the electrons of the 2DEG are mobile in the XY plane and have a high electronic mobility ⁇ e, typically greater than 1000cm2/Vs. In normal operation of the transistor these electrons cannot circulate in the Z direction because they are confined in the potential well forming in the XY plane in the vicinity of the het heterojunction.
  • the electron gas 9, confined in what is called the transistor channel, is therefore capable of transporting a current I ds circulating between the drain and the source.
  • a potential difference V ds is applied between the source S and the drain D, with typically a source S to ground, and the value of the current I DS is a function of the applied voltage V gs between the gate G and the source S.
  • the transistor effect is based on the modulation of the number of free carriers in the channel between the contacts S and D (and therefore of the current circulating between the source and the drain) by the action electrostatic of the control electrode G.
  • the voltage amplitude V gs to be applied is inversely proportional to the transconductance gm of the transistor, this transconductance itself being inversely proportional to the thickness of the barrier.
  • This is the transistor amplification effect which makes it possible to transform a weak signal applied to the gate into a stronger signal recovered on the drain.
  • the grid G has a T shape and is made up of a trunk surmounted by at least one cap (there can be several one on top of the other).
  • the two branches of the hat are not necessarily symmetrical, and the branch on the drain or source side may even be non-existent (so-called ⁇ grid).
  • the base of the trunk is commonly called the grid foot.
  • the electric field at the foot of the gate is very high.
  • the face 12 is covered with a so-called passivation dielectric layer, because the upper face 12 of the barrier layer Bar0 must be protected from contact with the outside.
  • the dielectric materials used are: Al 2 O 3 , Si 3 N 4 , SiO 2 , SiOxNy, BN or AlN.
  • Standard HEMT transistors as described above are produced with growth of the buffer and barrier layers along the [0001] axis.
  • electron gas 9 is located in the buffer layer.
  • Another type of transistor is obtained with growth along the [0001 ⁇ ] axis, also called N-face. With this type of epitaxy the electron gas 9 is localized in the barrier.
  • HEMT transistors used for applications of interest have a source S connected to electrical ground, typically to a ground plane conventionally produced by a metallization layer placed on the side of the substrate opposite to the buffer layer (bottom side of SUB0 in Figure 1).
  • connection is for example made using connection holes also called “via holes” which pass through the substrate from the source to the ground plane.
  • connection holes also called “via holes” which pass through the substrate from the source to the ground plane.
  • those of first order importance are: - the reduction in the thickness of the barrier Bar which, by bringing the gate closer to the electron channel, makes it possible to improve the transconductance gm and therefore the gain of the transistor.
  • a thin barrier typically has a thickness of between 3 and 6 nm.
  • the increase in the density of carriers in the n s channel and the reduction in the thickness of the barrier contribute to further increasing the value of the electric field in the structure when the transistor is in operation.
  • the subject of the present invention is a high mobility field effect transistor comprising: - a stack along a Z axis comprising: • a substrate, • a buffer layer deposited on the substrate, comprising a first semiconductor material being a binary or ternary or quaternary nitride compound, • a barrier layer comprising a second semiconductor material being a compound comprising nitrogen and one to five elements chosen from indium, aluminum, gallium, boron and scandium, • a layer of a two-dimensional insulating material placed between the barrier layer and the buffer layer, called 2D layer, the barrier layer and the buffer layer being configured to form a two-dimensional electron gas in a zone, called a channel, located in the buffer layer or the barrier layer and located in the vicinity of an interface with the 2D layer, - a source, a drain
  • the 2D layer has a bandgap greater than or equal to 4 eV.
  • the buffer layer has an electronic affinity ⁇ 1
  • the barrier layer has an electronic affinity ⁇ 2
  • the 2D layer comprises 1 to 10 monolayers of said two-dimensional material.
  • the first semiconductor material is galium nitride or aluminum nitride or AlGaN.
  • the second semiconductor material (SC2) is chosen from: AlN; InAlN; AlGaN; InAlGaN; ScAlN; ScGaN.
  • the second semiconductor material (SC2) is chosen from: BN; BGaAlN; BAlN; BGaAlInN.
  • the two-dimensional material is h-BN.
  • the invention also relates to a method for producing a high mobility field effect transistor.
  • the method comprises the steps consisting of: [0038] having an assembly comprising a buffer layer deposited on a substrate, the buffer layer comprising a first semiconductor material comprising a binary or ternary or quaternary compound of nitride, [0039] growing a layer of two-dimensional insulating material on an upper face of said buffer layer, [0040] growing a barrier layer on said layer of two-dimensional material, said barrier layer comprising a second semiconductor material being a compound comprising nitrogen and one to five elements chosen from indium, aluminum, gallium, boron and scandium, [0041] the barrier layer and the buffer layer being configured to form a two-dimensional gas electron in a zone called a channel, located in the buffer layer or the barrier layer and located in the vicinity of an interface with the 2D layer, [0042] produce a source, a drain, and a gate deposited on an upper face of the barrier layer between the source and the drain.
  • the method comprises the steps consisting of: [0044] having an assembly comprising a buffer layer deposited on a substrate, the buffer layer comprising a first semiconductor material comprising a binary or ternary or quaternary compound of nitride, [0045] have a 2D layer of a two-dimensional material grown on an auxiliary substrate, [0046] transfer said 2D layer to an upper face of said buffer layer and remove the auxiliary substrate, [0047] grow a barrier layer on said layer of two-dimensional material, said barrier layer comprising a second semiconductor material being a compound comprising nitrogen and one to five elements chosen from indium, aluminum, gallium, boron and scandium, [0048] the barrier layer and the buffer layer being configured to form a two-dimensional electron gas in a zone called a channel, located in the buffer layer or the barrier layer and located in the vicinity of an interface with the layer 2D, [0049] produce a source, a drain, and a gate deposited on an upper face of
  • Figure 1 already cited schematically represents a section of the structure of a conventional elementary HEMT transistor.
  • Figure 2 illustrates an example of a monolayer of a 2D material of type MX 2 .
  • Figure 3 illustrates a stack of three monolayers of a 2D material of the DMCT MS 2 type.
  • Figure 4 on the left illustrates a stack of two layers of the hexagonal variety of h-BN seen in perspective
  • Figure 4 on the right illustrates a monolayer seen from above.
  • Figure 5 illustrates the stack of two monolayers of h-BN seen from above in slight perspective.
  • Figure 6 illustrates the structure of a transistor comprising two hBN layers according to the state of the art.
  • Figure 7 illustrates a HEMT transistor according to the invention.
  • Figure 8 illustrates an example of the BV valence and BC conduction bands of a HEMT structure according to the invention BUF/L2D/Bar for GaN/h-BN/AlN materials (energy E in eV).
  • Figure 9 represents the diagrams of the conduction bands (respectively BC0 and BC) simulated for a conventional structure without 2D material (A) and for a structure according to the invention with a 2D material inserted between the buffer layer and the barrier (B).
  • DETAILED DESCRIPTION OF THE INVENTION [0061]
  • the HEMT transistor according to the invention integrates into its structure a layer of two-dimensional material in an original manner. We will first recall what two-dimensional materials are and how in the state of the art they are used in electronic devices such as transistors. Two-dimensional materials have been developed recently.
  • a well-known example of this type of material are the transition metal dichalcogenides DCMT of general chemical formula MX, MX 2 or MX 3 with M metal and X chalcogen such as S, Te or Se, having a 2D structure.
  • MX M: Fe, Ga; X: S, SE, te [0066] MX: Fese, Fes, Gase, Gate [0067] MX 2 : M: MO, W, ZR, HF, PT, NB, TA, V, T, CR, Ni,... ; X: S, Se, Te [0068] MX 3 : M: Ti, Zr; [ 0069] [0070]
  • Figure 2 illustrates an example of a monolayer 30 of a 2D material of type MX 2 comprising 3 atomic planes AtL, a plane of metallic atoms M (clear spheres) sandwiched between two planes of X atoms (dark spheres).
  • Figure 3 illustrates a stack of three monolayers 30 of a 2D material of DMCT MS 2 type (S suffers). For multi-layer materials, the monolayers stack and are linked by van der Waals forces.
  • the electronic properties of DCMTs depend on their chemical formula and the number of layers; they can be metallic or semiconductor.
  • the publication by Fu et al “Monolayer transition metal disulfide: synthesis, characterization and applications” (Progress in natural science: Materials International 26 (2016) 221-231) describes an FET transistor with a MoS 2 channel (figure 6(a) of the publication) used here for its conductive properties.
  • FIG. 4 Another well-known example is boron nitride BN and more particularly its hexagonal variety h-BN, as illustrated in Figures 4 and 5.
  • Figure 4 on the left illustrates a stack of two layers of the hexagonal variety of h -BN seen in perspective, the figure on the right a monolayer seen from above.
  • Figure 5 illustrates the stack of two monolayers L seen from above in slight perspective. The band structure depends on the number of layers (see for example the publication D. Wickramaratne et al., “Monolayer to Bulk Properties of Hexagonal Boron Nitride”, J. Phys. Chem. C 2018, 122, 25524 ⁇ 25529).
  • h-BN The structure of h-BN is similar to that of graphene, with a two-dimensional honeycomb network.
  • the BN distance is 0.1446 nm and the inter-plane distance is 0.33 nm.
  • the 2D unit cell of h-BN includes a B atom and an N atom.
  • Each monolayer or elementary sheet of h-BN is made up of an atomic plane.
  • a boron atom from one layer is superimposed on a nitrogen atom from the superimposed layer and vice versa.
  • the h-BN material is insulating regardless of the number of layers.
  • 2D insulating materials are described in the literature and can be used in the invention, for example: GaS, GaSe, GeS 2 , GeSe 2 , Ga 2 N 3 , SrTiO 3 , MoO 3 ,...
  • Materials 2D insulators are for example described in the publication by Lu et-al., “Synthesis and Applications of Wide Bandgap 2D Layered Semiconductors Reaching the Green and Blue Wavelengths”, ACS Appl. Electron. Mater. 2, 1777 (2020).
  • the electronic properties of a layer of MoS 2 are significantly improved by encapsulation between two layers of h-BN, hBN(Top) and hBN(Bot) as described in the publication “Multi-terminal transport measurement of M O S 2 using Van der Waals heterostructure device platform” by Xu Cui et al, NATURE NANOTECHNOLOGY, VOL 10, June 2015 (DOI: 10.1038/NNANO.2015.70) and illustrated in figure 6.
  • the measurement of the electronic mobility of the MoS layer 2 is achieved by taking the contacts 20 via a graphene Graph electrode connected to a metal M.
  • the device is made on an oxidized silicon substrate SiO 2 on Si.
  • 2D materials are different from the surface properties of solid materials.
  • 2D materials differ from usual 3D bulk materials for which, on the surface, the atoms have unsatisfied chemical bonds, called dangling bonds.
  • these two-dimensional materials have the particularity of presenting a stable surface. For 2D materials without crystal defects deposited on a flat surface, all atoms in a monolayer are connected together by covalent bonds, all chemical bonds are satisfied, there are no dangling bonds on its surface.
  • the monolayers stack and are linked by Van der Waals forces (electrostatic attraction and not due to chemical bonds).
  • the basic idea of the invention is to solve the aforementioned mesh mismatch problem by inserting between the barrier layer and the buffer layer a layer of a two-dimensional Mat2D insulating material. This is an original arrangement and it was not obvious that such an insertion would not cause degradation of the performance of the transistor, which the inventors established by simulation (see below).
  • a HEMT transistor 100 according to the invention is illustrated in Figure 7 for the case of growth according to [0001].
  • the transistor 100 comprises a stack 10 along a Z axis comprising: -a substrate SUB, -a buffer layer BUF deposited on the substrate, comprising a first semiconductor material SC1 which is a binary or ternary or quaternary nitride compound, -a barrier layer Bar comprising a second semiconductor material SC2 which is a compound comprising nitrogen (N) and one to five elements chosen from indium (In), aluminum (Al), gallium ( Ga), boron (B), and scandium (Sc).
  • a stack 10 along a Z axis comprising: -a substrate SUB, -a buffer layer BUF deposited on the substrate, comprising a first semiconductor material SC1 which is a binary or ternary or quaternary nitride compound, -a barrier layer Bar comprising a second semiconductor material SC2 which is a compound comprising nitrogen (N) and one to five elements chosen from indium (In), aluminum (Al), gallium ( Ga), boron (B), and scandium (S
  • the material of the barrier is thus a binary, ternary, quaternary, or quinary nitride compound.
  • the buffer layer has a first band gap G1 and the barrier layer Bar has a second band gap G2.
  • the stack also includes an L2D layer of a two-dimensional insulating Mat2D material placed between the barrier layer and the buffer layer. We call 11 the BUF/L2D interface and 13 the L2D/Bar interface.
  • the barrier layer, the two-dimensional layer L2D and the buffer layer are configured to form a two-dimensional gas of electron 9 in a zone called a channel, located in the buffer layer or the barrier layer and located in the vicinity of an interface with the 2D layer.
  • the electron gas 9 is located in the buffer layer and placed in the vicinity of the upper face 11 of the buffer layer (corresponding to the BUF interface 11 /L2D).
  • the electron gas 9 is located in the barrier layer and placed in the vicinity of the lower face 13 of the barrier layer (corresponding to the interface 13 Bar/L2D ).
  • the transistor 100 also conventionally comprises a source S, a drain D, and a gate G deposited on the upper face 12 of the barrier layer between the source and the drain.
  • connections between the III-V layer and the 2D material are called Quasi Van der Waals
  • the connections between the III-V layer and the 2D material are called Quasi Van der Waals
  • the absence of a pendant connection of the 2D material according to the direction of growth allows during epitaxy to align the 2D material according to the orientation of the buffer layer, and exerts a low constraint in the plane.
  • the absence of pendant bonds on the surface of the L2D layer allows growth of the SC2 material according to its mesh parameter.
  • the semiconductor material is free to organize itself according to its own structure without constraints from the L2D layer and there are then no more epitaxy constraints (due to the difference in the mesh parameters of the buffer layer and the layer barrier), as is the case in state-of-the-art epitaxies where this 2D material is not inserted between these two layers.
  • the 2D material must be of the insulating (electrical) type, like the SC2 material of the barrier (which is a so-called wide gap semiconductor, no doping, no or very few carriers) in order to maintain the confinement of the electrons in the channel located in the buffer layer.
  • insulator is meant a material that is not doped and has no or few carriers (number of carriers less than approximately 10 15 carriers/cm 3 ).
  • the first semiconductor material SC1 of the buffer layer is gallium nitride GaN.
  • the material SC1 is made of AlGaN or AlN.
  • the second semiconductor material SC2 of the barrier layer comprises aluminum and is chosen from: AlN; InAlN; AlGaN, ScAlN, InAlGaN. These materials are classic for nitride-based HEMT technology.
  • the second semiconductor material SC2 comprises boron, such as: BN (cubic or Wurtzite variety), BGaN, BAlN, BInN, BGaAlN, BGaAlInN, etc.
  • BN cubic or Wurtzite variety
  • BGaN BGaN
  • BAlN BInN
  • BGaAlN BGaAlInN
  • BGaAlInN BGaAlInN
  • the presence of the 2D layer must not modify the location of the channel in the buffer layer.
  • the insulating 2D layer has a third bandgap G3 greater than or equal to 4 eV.
  • an AlN barrier has a band gap equal to 6 eV at room temperature
  • the 2D material is h-BN, which has a band gap G3 of approximately 6 eV.
  • Figure 8 illustrates an example of the valence bands BV and conduction bands BC of a HEMT structure according to the invention BUF/L2D/Bar for GaN/h- materials BN/AlN (energy E in eV).
  • the 2D material layer has a limited number of monolayers L so that the transconductance gm, which is inversely proportional to the thickness of the barrier, remains sufficiently high.
  • the L2D layer has 1 to 10 monolayers.
  • the number of layers is limited to less than 5, preferably 1 to 3.
  • the inventors have shown by simulation that the layer of 2D material does not degrade the electrical performance of the “equivalent” transistor without a 2D layer. This result is not obvious given the difficulty of designing components with good gain performance while operating at high frequency (10-90 GHz). However, it is important to choose the material of the barrier layer carefully by simulation to obtain the desired performance. In other words, from a classic HEMT structure having good performance used as reference performance, the structure of the HEMT transistor according to the invention will possibly present a barrier material different from that of the classic HEMT to obtain performance comparable to benchmark performance.
  • the choice of materials for the barrier and the buffer layer is made so that the alignment conduction bands and the surface density of fixed electric charge ⁇ 0 induced by piezoelectric effects, at the barrier layer Bar0/buffer layer BUF0 interface, allow the formation of a two-dimensional channel of electrons located in the buffer layer.
  • the fixed charge must be positive and the electronic affinity of the barrier Bar0, denoted ⁇ 02 must be smaller than that of the buffer layer BUF0, denoted ⁇ 01 : [0109] ⁇ 02 ⁇ ⁇ 01 (1) [ 0110] This condition guarantees that the channel is indeed located in the buffer layer and not in the barrier.
  • the situation is modified when a 2D material is inserted between the barrier and the buffer layer. In this situation, a positive surface density of fixed charge ⁇ 2 appears at the interface 13 barrier/2D material and a surface density of negative charge ⁇ 3 at the interface 11 2D material/buffer layer.
  • the density ⁇ 3 at the 2D material/buffer layer interface thus tends to repel the electrons which can prevent the formation of an electron-conducting channel if the materials (III-N and 2D) constituting this interface are not judiciously selected.
  • This choice of materials and respective thicknesses must be such that: [0116] 1/ a two-dimensional channel is formed very close to the 2D material/buffer layer interface 11. [0117] 2/ this channel is located in the buffer layer (in the III-N material). [0118] 3/ this channel is filled with electrons. [0119] Conditions 1/ and 2/ impose a constraint on the electronic affinities of the materials constituting this interface.
  • Condition 3/ imposes a constraint on the choice of the barrier which must cause a fixed surface density of charge ⁇ 2 at interface 13 which is positive.
  • ⁇ 1 and ⁇ 2 be the electronic affinities respectively of the BUF buffer and Bar barrier layers in the structure according to the invention, and ⁇ 3 the electronic affinity of the 2D material.
  • the affinity ⁇ 3 must verify a condition close to the buffer to that verified by the barrier in a classic HEMT (condition (1)) i.e.: [0123] ⁇ 3 - ⁇ 1 ⁇ 0 (2) [0124] After numerous simulations, a refined condition of condition (2) was established as follows: [0125] ⁇ 3- ⁇ 1 ⁇ -0.5 eV (3) [0126] This condition is necessary if we do not want an electron gas to form in the 2D material.
  • Figure 9 represents the diagrams of the conduction bands (respectively BC0 and BC) simulated, when no electrical voltage is applied to the component, for an example of a classic structure without 2D material (A) and for an example not limitation of a structure according to the invention with a 2D material inserted between the buffer layer and the barrier (B).
  • E F represents the Fermi level, the energy Ec of the conduction band is in eV.
  • Configuration A Classic structure;
  • the barrier layer Bar0 is made of Al 60 Ga 40 N with a thickness of 4 nm and the buffer layer BUF0 is made of GaN.
  • the surface density of fixed charge ⁇ 1 induced at the interface Het buffer layer BUF0 / barrier layer Bar0 is positive. The performance of this transistor is taken as a reference.
  • Configuration B structure according to the invention with an L2D layer of 2D material inserted between the barrier layer Bar and the buffer layer BUF;
  • the Bar barrier layer is made of AlN with a thickness of 4 nm
  • the L2D layer is made of h-BN with a thickness of 0.5 nm
  • the buffer layer BUF0 is made of GaN. Note that the use of AlN as a barrier layer with a GaN buffer is not possible in a HEMT classic because the meshes of these two materials are too different.
  • the replacement of AlGaN (configuration A) by AlN for the barrier of configuration B made it possible to adjust the performance of the transistor according to the invention (in terms of electron density at the interfaces) in order to make them equivalent.
  • the structure according to the invention is thus of the Al x Ga 1-x type.
  • N Bar
  • h-BN Moat2D
  • AlN AlN
  • Condition (3) on the affinities is then expressed with respect to ⁇ 2 of SC2: [0137] ⁇ 3 - ⁇ 2 ⁇ -0.5 eV (4)
  • Figure 10 represents the MAG power gain (in small signal) as a function of the frequency F for the classic structure A without 2D material (in black, curve 4) and for the structure B according to the invention in which a monolayer of a 2D material, here h-BN, (in gray, curve 5) is inserted between the barrier and the buffer layer.
  • the simulation (carried out by TCAD “Technology Computer Aided Design”, CAO in French) shows that these two structures have the same performance RF, the structure with a 2D material being potentially more robust than that without, due to the absence of epitaxy constraints in the barrier. This comparison was made for a HEMT transistor optimized to work in Q band (40 to 50 GHz).
  • the invention relates to a method for producing a high mobility field effect transistor.
  • a first step we have (we provide) an assembly comprising a BUF buffer layer deposited on a SUB substrate, the buffer layer comprising a first semiconductor material comprising a binary or ternary or quaternary nitride compound.
  • a layer L2D of two-dimensional insulating material Mat2D is then grown on the upper face 11 of the buffer layer. Typically, growth is carried out by Quasi Van der Waals type epitaxy.
  • a barrier layer Bar is grown on the layer of two-dimensional material, the barrier layer comprising a second semiconductor material comprising a binary or ternary or quaternary nitride compound and comprising aluminum. Typically, growth is carried out by Quasi Van der Waals type epitaxy.
  • the barrier layer and the buffer layer are configured to form a two-dimensional electron gas 9 in a zone of the buffer layer called a channel located in the vicinity of the upper face 11 of the buffer layer.
  • a source S, a drain D, and a gate G are produced in a conventional manner which is deposited on an upper face 12 of the barrier layer between the source and the drain.
  • auxiliary substrate SUB' there is also a layer of the two-dimensional material Mat2D grown on an auxiliary substrate SUB'.
  • This substrate is for example copper, nickel or a metal catalyst. Then the 2D layer is transferred to an upper face 11 of the buffer layer and the auxiliary substrate is removed.
  • the barrier layer Bar is then grown on the layer of two-dimensional material L2D.
  • the source, the drain and the gate are produced in a conventional manner.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

L'invention concerne un transistor à effet de champ à haute mobilité (100) comprenant : - un empilement (10) selon un axe Z comprenant : • un substrat (SUB), • une couche tampon (BUF) déposée sur le substrat, comprenant un composé binaire ou ternaire ou quaternaire de nitrure, • une couche barrière (Bar) comprenant de l'azote (N) et de un à cinq éléments choisi parmi l'indium (In), l'aluminium (Al), le gallium (Ga), le bore (B) et le scandium (Sc), • une couche (L2D) d'un matériau bidimensionnel (Mat2D) isolant disposée entre la couche barrière et la couche tampon, dite couche 2D, la couche barrière et la couche tampon étant configurées pour former un gaz bidimensionnel d'électron (9) dans une zone, dénommée canal, localisée dans la couche tampon ou la couche barrière et située au voisinage d'une interface avec la couche 2D, - une source (S), un drain (D), et une grille (G) déposée sur une face supérieure (12) de la couche barrière, entre la source et le drain.

Description

DESCRIPTION TITRE : Transistor à effet de champ à haute mobilité à fiabilité améliorée DOMAINE DE L’INVENTION [0001] L’invention se situe dans le domaine des transistors à effet de champ à haute mobilité électronique dénommés transistors HEMT (acronyme de l’expression anglo-saxonne « High Electron Mobility Transistor ») en technologie GaN et pour des applications hyperfréquences, typiquement à des fréquences allant jusqu’à 40 GHz, voir 80 GHz dans un proche avenir. [0002] Plus particulièrement l’invention concerne l’amélioration de la fiabilité du transistor HEMT. L’invention s’applique aux transistors HEMT de puissance RF et aux transistors pour la commutation. ETAT DE LA TECHNIQUE [0003] La figure 1 représente schématiquement une coupe de la structure d’un transistor HEMT élémentaire classique, dans un plan XZ, réalisé sur un substrat SUB0. Classiquement on utilise un substrat SUB0 isolant ou semi-conducteur, par exemple comprenant du silicium (Si), du carbure de silicium (SiC), du nitrure de gallium (GaN) ou du saphir (Al2O3), sur lequel est réalisé un empilement selon l’axe Z d’au moins deux couches de semi-conducteur qui s’étendent dans le plan XY. [0004] Une première couche BUF0 dénommée couche tampon, ou « buffer » (terme utilisé dans la littérature anglo-saxonne), présente typiquement une large bande interdite (matériau semi-conducteur dit à grand gap) comprenant un matériau de la famille des III-N, famille de semiconducteurs composée d’éléments de la colonne 3 de Mendeleiev et d’azote, pouvant être par exemple un composé binaire tel le GaN ou un composé ternaire tel que l’AlGaN, ou plus précisément l’AlxGa1-xN. [0005] Une seconde couche Bar0 dénommée couche barrière présente typiquement une bande interdite plus grande que celle de la couche tampon BUF0. Cette couche comprend un matériau à base de composé quaternaire, ternaire ou binaire de nitrure d’éléments de la colonne III, dénommé III-N, à base de Al, Ga, In, B ou Sc. [0006] Par exemple, avec une couche tampon en GaN, la couche barrière comprend de l’AlxGa1-xN, de l’In1-xAlxN ou du ScAlN ou une séquence In1-xAlxN/AlN ou AlxGa1-xN/AlN. L’épaisseur de la couche barrière est typiquement comprise entre 3 nm et 40 nm, l’épaisseur de la couche tampon est typiquement comprise entre 0.2 µm et 3 µm. La couche tampon BUF0 et la couche barrière Bar0 sont classiquement réalisées par épitaxie par MOCVD ou par MBE. A titre d’exemple, on peut citer une couche tampon à base de GaN avec une couche barrière à base d’AlGaN ou d’InAlN, et plus précisément à base d’AlxGa1-xN ou d’InzAl1-zN, avec x compris typiquement entre 15% et 35% et z compris typiquement entre 15% et 25%. [0007] Des couches supplémentaires peuvent être présentes soit en surface, soit entre la couche tampon et la couche barrière. [0008] L’interface entre la couche tampon et la couche barrière constitue une hétérojonction Het qui s’étend également dans le plan XY. Un gaz bidimensionnel d’électrons 9 (dénommé 2DEG pour « Two-Dimensional Electron Gas ») est localisé dans la couche tampon au voisinage de l’hétérojonction Het. L’utilisation de ces matériaux III-N permet d’obtenir une densité d’électrons supérieure à quelques 1012/cm² sans dopage de la couche barrière, grâce à leur polarisation spontanée et piézoélectrique. [0009] Un transistor HEMT comprend classiquement une source S, un drain D et une grille G. La source S et le drain D sont en contact électrique avec 2DEG. On définit l’axe X comme l’axe d’alignement de S, G et D. La grille G est déposée sur la face supérieure 12 de la couche barrière Bar0 entre la source S et le drain D, et permet de commander le transistor. Typiquement la distance grille source est comprise entre 0.4 et 1 µm et la distance grille drain est comprise entre 0.6 et 3µm. On définit la longueur de grille Lg comme la dimension de la grille selon l’axe X. [0010] La conductance entre la source S et le drain D est modulée par l’action électrostatique de la grille G, classiquement de type Schottky ou de type MIS (pour métal/isolant/semiconducteur), et la tension VGS appliquée entre la grille et la source commande le transistor. [0011] Les électrons du 2DEG sont mobiles dans le plan XY et ont une forte mobilité électronique μe, typiquement supérieure à 1000cm²/Vs. Dans un fonctionnement normal du transistor ces électrons ne peuvent pas circuler dans la direction Z car ils sont confinés dans le puits de potentiel se formant dans le plan XY au voisinage de l’hétérojonction het. Le gaz d’électrons 9, confiné dans ce qui est dénommé le canal du transistor, est donc apte à transporter un courant Ids circulant entre le drain et la source. [0012] Classiquement en fonctionnement une différence de potentiel Vds est appliquée entre la source S et le drain D, avec typiquement une source S à la masse, et la valeur du courant IDS est une fonction de la tension appliquée Vgs entre la grille G et la source S. [0013] L’effet transistor est basé sur la modulation du nombre de porteurs libres dans le canal entre les contacts S et D (et donc du courant circulant entre la source et le drain) par l'action électrostatique de l’électrode de commande G. L’amplitude de tension Vgs à appliquer est inversement proportionnelle à la transconductance gm du transistor, cette transconductance étant elle-même inversement proportionnelle à l’épaisseur de la barrière. C'est l'effet d'amplification transistor qui permet de transformer un faible signal appliqué sur la grille en un signal plus fort récupéré sur le drain. [0014] Préférentiellement pour des applications RF la grille G présente une forme en T et est constituée d’un tronc surmonté d’au moins un chapeau (il peut y en avoir plusieurs l’un sur l’autre). Les deux branches du chapeau ne sont pas nécessairement symétriques, et la branche côté drain ou source peut même être inexistante (grille dite en Γ). La base du tronc est couramment dénommée pied de grille. Lorsque les transistors sont en fonctionnement il est connu que le champ électrique au pied de la grille est très élevé. [0015] En outre selon l’état de l’art on recouvre la face 12 d’une couche de diélectrique dite de passivation, car la face supérieure 12 de la couche barrière Bar0 doit être protégée des contacts avec l’extérieur. Classiquement les matériaux diélectriques utilisés sont : Al2O3, Si3N4, SiO2, SiOxNy, BN ou AlN. [0016] Les transistors HEMT standards tels que décrits précédemment sont réalisés avec une croissance des couches tampon et barrière selon l’axe [0001]. Dans les transistors réalisés selon cette croissance le gaz d’électron 9 est localisé dans la couche tampon. [0017] Un autre type de transistor est obtenu avec une croissance selon l’axe [0001^], dite aussi N-face. Avec ce type d’épitaxie le gaz d’électron 9 est localisé dans la barrière. [0018] Classiquement les transistors HEMT utilisés pour les applications d’intérêt (RF, commutation) présentent une source S connectée à la masse électrique, typiquement à un plan de masse réalisé classiquement par une couche de métallisation disposée du côté du substrat opposé à la couche tampon (côté inférieur de SUB0 sur la figure 1). La connexion est par exemple réalisée à l’aide de trous de connexion également dénommés « via hole » qui traversent le substrat de la source jusqu’au plan de masse. [0019] Structurellement il existe un désaccord de maille entre la couche barrière et la couche tampon, ce qui génère des défauts qui se propagent dans la structure. Ces défauts constituent des points de fragilité du transistor qui, sous l’action d’un champ électrique élevé et des contraintes mécaniques induites par effet piézoélectrique inverse, vont être à l’origine d’une dégradation des performances (augmentation du courant de grille notamment) voire même d’une défaillance des composants. Cette zone de champ électrique intense a été identifiée dans la littérature comme impactant la fiabilité des dispositifs (voir par exemple la publication «Correlation between Physical Defects and performance in AlGaN/GaN High Electron Mobility Transistor Devices » Transactions on electrical and Electronic materials, Vol 11, n°2, p49-53 (2010)). [0020] Ainsi la présence de défauts dus au désaccord de maille couche tampon/couche barrière combinée au fort champ électrique présent au pied de la grille dans ces structures HEMT conduit à des problèmes de fiabilité des composants. [0021] Pour améliorer la fiabilité une solution est de réduire l’intensité du champ électrique en réduisant les tensions appliquées au transistor, notamment la tension de drain Vds. Cela se ferait cependant au détriment du rendement en puissance ajoutée (PAE) et de la puissance disponible en sortie du transistor. [0022] Une solution pour réduire les défauts de désaccord de maille est d’utiliser une couche barrière présentant une maille en accord avec celle de la couche tampon. Pour une couche tampon en GaN une couche barrière en In(17%)Al(83%)N a été proposée mais pose de nombreux problèmes additionnels. [0023] En outre pour que les composants en technologies GaN puissent fonctionner aux fréquences millimétriques (≥10 GHz) avec des performances suffisantes, il est nécessaire de modifier un certain nombre de paramètres définissant le transistor. Parmi ces modifications, celles ayant une importance de premier ordre sont: - la réduction de l’épaisseur de la barrière Bar qui en rapprochant la grille du canal d’électrons permet d’améliorer la transconductance gm et donc le gain du transistor. Une barrière fine présente typiquement une épaisseur comprise entre 3 et 6 nm. - l’augmentation du nombre de porteurs dans les structures pour réduire les résistances d’accès. [0024] Cependant l’augmentation de la densité de porteurs dans le canal ns et la réduction de l’épaisseur de la barrière contribuent à augmenter encore la valeur du champ électrique dans la structure lorsque le transistor est en fonctionnement. Cette augmentation du champ électrique est particulièrement prononcée pour les filières de transistor InAl(Ga)N/GaN ou Al(x>30%)Ga1-xN pour lesquelles la densité d’électrons dans le canal se situe dans la fourchette 1.2x1013/cm² à 2.5x1013/cm². Le champ électrique particulièrement intense dans ces matériaux peut localement atteindre une intensité supérieure à plusieurs MV/cm. Cela se traduit par une robustesse encore réduite de cette filière. [0025] Ainsi à ce jour il n’existe pas de solution technologique satisfaisante permettant d’adresser ce problème de fiabilité lié à la présence de défauts dû au désaccord de maille couche tampon/couche barrière, exacerbé pour les transistors fonctionnant à haute fréquence comme expliqué ci-dessus. [0026] Un but de la présente invention est de remédier aux inconvénients précités en proposant une structure de transistor HEMT originale intégrant une couche de matériau bidimensionnel. DESCRIPTION DE L’INVENTION [0027] La présente invention a pour objet un transistor à effet de champ à haute mobilité comprenant : - un empilement selon un axe Z comprenant : • un substrat, • une couche tampon déposée sur le substrat, comprenant un premier matériau semi-conducteur étant un composé binaire ou ternaire ou quaternaire de nitrure, • une couche barrière comprenant un deuxième matériau semi-conducteur étant un composé comprenant de l’azote et de un à cinq éléments choisi parmi l’indium, l’aluminium, le gallium, le bore et le scandium, • une couche d’un matériau bidimensionnel isolant disposée entre la couche barrière et la couche tampon, dite couche 2D, la couche barrière et la couche tampon étant configurées pour former un gaz bidimensionnel d’électron dans une zone, dénommée canal, localisée dans la couche tampon ou la couche barrière et située au voisinage d’une interface avec la couche 2D, - une source, un drain, et une grille déposée sur une face supérieure de la couche barrière, entre la source et le drain. [0028] Selon un mode de réalisation la couche 2D présente une bande interdite supérieure ou égale à 4 eV. [0029] Selon un mode de réalisation la couche tampon présente une affinité électronique χ1, la couche barrière présente une affinité électronique χ2, la couche 2D présente une affinité électronique χ3 et dans lequel les affinités électroniques vérifient la relation: [0030] χ3 - χi ≤ -0.5 eV, avec i = 1 ou 2 correspondant à la couche dans laquelle est localisé ledit canal. [0031] Selon un mode de réalisation la couche 2D comprend 1 à 10 monocouches dudit matériau bidimensionnel. [0032] Selon un mode de réalisation le premier matériau semi-conducteur est le nitrure de galium ou le nitrure d’aluminium ou l’AlGaN. [0033] Selon un mode de réalisation le deuxième matériau semi-conducteur (SC2) est choisi parmi : AlN ; InAlN ; AlGaN ; InAlGaN ; ScAlN ; ScGaN. [0034] Selon un mode de réalisation le deuxième matériau semi-conducteur (SC2) est choisi parmi : BN ; BGaAlN ; BAlN ; BGaAlInN. [0035] Selon un mode de réalisation le matériau bidimensionnel est le h-BN. [0036] L’invention concerne également un procédé de réalisation d’un transistor à effet de champ à haute mobilité. [0037] Selon une première variante le procédé comprend les étapes consistant à : [0038] disposer d’un ensemble comprenant une couche tampon déposée sur un substrat, la couche tampon comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure, [0039] faire croître une couche de matériau bidimensionnel isolant sur une face supérieure de la dite couche tampon, [0040] faire croître une couche barrière sur ladite couche de matériau bidimensionnel, la dite couche barrière comprenant un deuxième matériau semi- conducteur étant un composé comprenant de l’azote et de un à cinq éléments choisi parmi l’indium, l’aluminium, le gallium, le bore et le scandium, [0041] la couche barrière et la couche tampon étant configurées pour former un gaz bidimensionnel d’électron dans une zone dénommée canal, localisée dans la couche tampon ou la couche barrière et située au voisinage d’une interface avec la couche 2D, [0042] réaliser une source, un drain, et une grille déposée sur une face supérieure de la couche barrière entre la source et le drain. [0043] Selon une deuxième variante le procédé comprend les étapes consistant à : [0044] disposer d’un ensemble comprenant une couche tampon déposée sur un substrat, la couche tampon comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure, [0045] disposer d’une couche 2D d’un matériau bidimensionnel crû sur un substrat auxiliaire, [0046] transférer ladite couche 2D sur une face supérieure de la dite couche tampon et enlever le substrat auxiliaire, [0047] faire croître une couche barrière sur ladite couche de matériau bidimensionnel, la dite couche barrière comprenant un deuxième matériau semi- conducteur étant un composé comprenant de l’azote et de un à cinq éléments choisi parmi l’indium, l’aluminium, le gallium, le bore et le scandium, [0048] la couche barrière et la couche tampon étant configurées pour former un gaz bidimensionnel d’électron dans une zone dénommée canal, localisée dans la couche tampon ou la couche barrière et située au voisinage d’une interface avec la couche 2D, [0049] réaliser une source, un drain, et une grille déposée sur une face supérieure de la couche barrière entre la source et le drain. [0050] La description suivante présente plusieurs exemples de réalisation du dispositif de l’invention: ces exemples sont non limitatifs de la portée de l’invention. Ces exemples de réalisation présentent à la fois les caractéristiques essentielles de l’invention ainsi que des caractéristiques additionnelles liées aux modes de réalisation considérés. [0051] L’invention sera mieux comprise et d’autres caractéristiques, buts et avantages de celle-ci apparaîtront au cours de la description détaillée qui va suivre et en regard des dessins annexés donnés à titre d’exemples non limitatifs et sur lesquels : [0052] La figure 1 déjà citée représente schématiquement une coupe de la structure d’un transistor HEMT élémentaire classique. [0053] La figure 2 illustre un exemple d’une monocouche d’un matériau 2D de type MX2. [0054] La figure 3 illustre un empilement de trois monocouches d’un matériau 2D de type DMCT MS2. [0055] La figure 4 à gauche illustre un empilement de deux couches de la variété hexagonale de h-BN vu en perspective, la figure 4 à droite illustre une monocouche vue de dessus. [0056] La figure 5 illustre l’empilement de deux monocouches de h-BN vu de dessus en légère perspective. [0057] La figure 6 illustre la structure d’un transistor comprenant deux couches en hBN selon l’état de la technique. [0058] La figure 7 illustre un transistor HEMT selon l’invention. [0059] La figure 8 illustre un exemple des bandes de valence BV et de conduction BC d’une structure HEMT selon l’invention BUF/L2D/Bar pour les matériaux GaN / h- BN / AlN (énergie E en eV). [0060] La figure 9 représente les diagrammes des bandes de conduction (respectivement BC0 et BC) simulées pour une structure classique sans matériau 2D (A) et pour une structure selon l’invention avec un matériau 2D inséré entre la couche tampon et la barrière (B). DESCRIPTION DETAILLEE DE L’INVENTION [0061] Le transistor HEMT selon l’invention intègre dans sa structure une couche de matériau bidimensionnelle de manière originale. Nous allons tout d’abord rappeler ce que sont les matériaux bidimensionnels et comment dans l’état de la technique ils sont utilisés dans des dispositifs électroniques de type transistors. [0062] Les matériaux bidimensionnels ont été développés récemment. Ils présentent une structure planaire et sont composés de une à quelques monocouches L, chaque monocouche comprenant quelques plans atomiques (typiquement 1 à 5), le nombre de plans étant fonction de la structure atomique. Les liaisons chimiques à l’intérieur d’une monocouche sont covalentes. [0063] Un exemple bien connu de ce type de matériau sont les dichalcogénures de métaux de transition DCMT de formule chimique générale MX, MX2 ou MX3 avec M métal et X chalcogène tels que S, Te ou Se, présentant une structure 2D. [0064] Par exemple : [0065] MX : M : Fe, Ga ; X : S, Se, Te [0066] MX : FeSe, FeS, GaSe, GaTe [0067] MX2: M : Mo, W, Zr, Hf, Pt, Nb, Ta, V, Ti, Cr, Ni,…; X: S, Se, Te [0068] MX3: M : Ti, Zr; X: S, Se, Te [0069] Il existe à ce jour des dizaines de composés lamellaires MX2 distincts connus que l’on peut isoler en monocouches. [0070] La figure 2 illustre un exemple d’une monocouche (« monolayer» en anglais) 30 d’un matériau 2D de type MX2 comprenant 3 plans atomiques AtL, un plan d’atomes métallique M (sphères claires) pris en sandwich entre deux plans d’atomes X (sphères foncées). [0071] La figure 3 illustre un empilement de trois monocouches 30 d’un matériau 2D de type DMCT MS2 (S souffre). Pour les matériaux multi-couches, les monocouches s’empilent et sont liées par des forces de van der Waals. [0072] Les propriétés électroniques des DCMT dépendent de leur formule chimique et du nombre de couches, ils peuvent être métalliques ou semiconducteurs. La publication de Fu et al « Monolayer transition metal disulfide : synthesis, characterization and applications » (Progress in natural science :Materials International 26 (2016) 221-231) décrit un transistor FET avec un canal en MoS2 (figure 6(a) de la publication) utilisé ici pour ses propriétés conductrices. [0073] Un autre exemple bien connu est le nitrure de bore BN et plus particulièrement sa variété hexagonale h-BN, tel qu’illustré figures 4 et 5. La figure 4 à gauche illustre un empilement de deux couches de la variété hexagonale de h-BN vu en perspective, la figure de droite une monocouche vue de dessus. La figure 5 illustre l’empilement de deux monocouches L vu de dessus en légère perspective. La structure de bande dépend du nombre de couches (voir par exemple la publication D. Wickramaratne et al., « Monolayer to Bulk Properties of Hexagonal Boron Nitride”, J. Phys. Chem. C 2018, 122, 25524−25529). [0074] La structure du h-BN est similaire à celle du graphène, avec un réseau bidimensionnel en nid d’abeille. Pour le h-BN massif, la distance B-N est de 0.1446 nm et la distance inter-plans est de 0,33 nm. La maille élémentaire 2D de h-BN comprend un atome de B et un atome de N. Chaque monocouche ou feuillet élémentaire de h-BN est constituée d’un plan atomique. Lors de l’empilement, pour former un cristal multicouches, un atome de bore d’une couche est superposé à un atome d’azote de la couche superposée et réciproquement. Le matériau h-BN est isolant quel que soit le nombre de couches. D’autre matériaux 2D isolants sont décrits dans la littérature et peuvent être utilisés dans l’invention, par exemple : GaS, GaSe, GeS2, GeSe2, Ga2N3, SrTiO3, MoO3,… [0075] Des matériaux 2D isolants sont par exemple décrits dans la publication de Lu et- al., “Synthesis and Applications of Wide Bandgap 2D Layered Semiconductors Reaching the Green and Blue Wavelengths”, ACS Appl. Electron. Mater. 2, 1777 (2020). [0076] On notera qu’un effort de recherche subsiste pour déterminer le matériau 2D isolant idéal, voir par exemple la publication de Illarionov et al., « Insulators for 2D nanoelectronics: the gap to bridge », Nature Communications 11, 3385 (2020). [0077] Quelques couches de h-BN peuvent être utilisées comme barrière tunnel. Les propriétés électroniques et optiques des couches 2D (graphene et DCMT) sont bien meilleures lorsque ces couches reposent sur un multicouche h-BN ou/et sont recouvertes de multicouches de h-BN. Par exemple les propriétés électroniques d’une couche de MoS2, telle la mobilité électronique des porteurs de charge, sont nettement améliorées par encapsulation entre deux couches de h-BN, hBN(Top) et hBN(Bot) tel que décrit dans la publication « Multi-terminal transport measurement of MOS2 using Van der Waals heterostructure device platform » de Xu Cui et al, NATURE NANOTECHNOLOGY, VOL 10, Juin 2015 (DOI: 10.1038/NNANO.2015.70) et illustré figure 6. La mesure de la mobilité électronique de la couche de MoS2 est réalisée en prenant les contacts 20 via une électrode de graphène Graph reliée à un métal M. Le dispositif est réalisé sur un substrat de silicium oxydé SiO2 sur Si. Une utilisation de h-BN dans un dispositif électronique de ce type requiert typiquement la réalisation, sur une grande surface, d’un matériau 2D constitué de 20 à une centaine de monocouches de BN. [0078] De manière classique les propriétés de la surface des matériaux 2D sont différentes des propriétés de surface des matériaux massifs. Les matériaux 2D se différencient des matériaux massifs 3D usuels pour lesquels, à la surface, les atomes présentent des liaisons chimiques non satisfaites, dénommées liaisons pendantes. En effet ces matériaux bidimensionnels ont la particularité de présenter une surface stable. Pour les matériaux 2D sans défauts cristallins déposés sur une surface plane, tous les atomes d’une monocouche sont reliés entre eux par des liaisons covalentes, toutes les liaisons chimiques sont satisfaites, il n’y a pas de liaisons pendantes à sa surface. [0079] Pour les matériaux multi-couches, les monocouches s’empilent et sont liées par des forces de Van der Waals (attraction électrostatique et non due à des liaisons chimiques). [0080] L’idée de base de l’invention est de résoudre le problème de désaccord de maille précité en insérant entre la couche barrière et la couche tampon une couche d’un matériau bidimensionnel Mat2D isolant. Il s’agit d’un agencement original et il n’était pas évident qu’une telle insertion ne provoque pas de dégradation des performances du transistor, ce que les inventeurs ont établi par simulation (voir plus loin). [0081] Un transistor HEMT 100 selon l’invention est illustré figure 7 pour le cas de la croissance selon [0001]. Le transistor 100 comprend un empilement 10 selon un axe Z comprenant : -un substrat SUB, -une couche tampon BUF déposée sur le substrat, comprenant un premier matériau semi-conducteur SC1 qui est un composé binaire ou ternaire ou quaternaire de nitrure, -une couche barrière Bar comprenant un deuxième matériau semi-conducteur SC2 qui est un composé comprenant de l’azote (N) et de un à cinq éléments choisi parmi l’indium (In), l’aluminium (Al), le gallium (Ga), le bore (B), et le scandium (Sc). [0082] Les différentes combinaisons possibles de matériaux sont déterminées par les lois de la physique du solide et les capacités technologiques des bâtis, susceptibles de progresser au cours du temps. Le matériau de la barrière est ainsi un composé binaire, ternaire, quaternaire, ou quinaire de nitrure. [0083] La couche tampon présente une première bande interdite G1 et la couche barrière Bar présente une deuxième bande interdite G2. [0084] L’empilement comprend également une couche L2D d’un matériau bidimensionnel Mat2D isolant disposée entre la couche barrière et la couche tampon. On dénomme 11 l’interface BUF/L2D et 13 l’interface L2D/Bar. [0085] La couche barrière, la couche bidimensionnelle L2D et la couche tampon sont configurées pour former un gaz bidimensionnel d’électron 9 dans une zone dénommée canal, localisée dans la couche tampon ou la couche barrière et située au voisinage d’une interface avec la couche 2D. [0086] Pour le cas d’une croissance selon [0001] illustré figure 7 le gaz d’électron 9 est localisé dans la couche tampon et disposé au voisinage de la face supérieure 11 de la couche tampon (correspondant à l’interface 11 BUF/L2D). [0087] Pour le cas d’une croissance selon [0001^] le gaz d’électron 9 est localisé dans la couche barrière et disposé au voisinage de la face inférieure 13 de la couche barrière (correspondant à l’interface 13 Bar/L2D). [0088] Le transistor 100 comprend également et de manière classique une source S, un drain D, et une grille G déposée sur la face supérieure 12 de la couche barrière entre la source et le drain. [0089] L’insertion d’une couche de matériaux 2D dans une structure HEMT permet de relâcher les contraintes générées dans la couche barrière dues au fort désaccord de paramètre de maille entre les deux matériaux constituant respectivement la barrière et la couche tampon, et donc de potentiellement améliorer la robustesse de ces composants en prévenant l’apparition de défauts cristallins dans la barrière lors du fonctionnement du transistor. [0090] L’épitaxie d’une couche de matériaux 2D sur un matériau III-V ou d’un matériau III-V sur un matériau 2D est dite de Quasi Van der Waals. Pour l’épitaxie d’un matériau III-V sur un matériau 2D voir par exemple la publication de Liang et al « Quasi Van der Waals epitaxy nitride materials and devices on two dimension materials » nano Energy 69, 104463 (2020)). Pour l’épitaxie d’un matériau 2D sur un matériau III-V voir par exemple la publication de Wan et al « Epitaxial Single Layer MoS2 on GaN with Enhanced Valley Helicity », Adv. Mater. 30, 1703888 (2018). [0091] De même les liaisons entre la couche III-V et le matériau 2D sont dite Quasi Van der Waals [0092] Au niveau de l’épitaxie du matériau 2D sur le matériau SC1 de la couche tampon, l’absence de liaison pendante du matériau 2D selon la direction de croissance permet lors de l’épitaxie d’aligner le matériau 2D selon l’orientation de la couche tampon, et exerce une faible contrainte dans le plan. [0093] Au niveau de l’épitaxie de la couche barrière sur le matériau 2D, l’absence de liaisons pendantes à la surface de la couche L2D permet une croissance du matériau SC2 selon son paramètre de maille. Le matériau semiconducteur est libre de s’organiser selon sa propre structure sans contraintes issue de la couche L2D et il n’y a alors plus de contraintes d’épitaxies (dues à la différence des paramètres de mailles de la couche tampon et de la couche barrière), comme c’est le cas dans les épitaxies de l’état de l’art ou ce matériau 2D n’est pas inséré entre ces deux couches. [0094] La diminution des contraintes et défauts dans la structure du HEMT, due à la présence de la couche de matériau 2D, permet d’améliorer la fiabilité du composant. [0095] A cela s’ajoute un effet de filtrage des dislocations qui sont également des vecteurs importants des modes de défaillance. [0096] Ainsi une amélioration de la robustesse, directement liée à l’état de contrainte de la barrière et à la densité de défauts émergents, est obtenue. [0097] Le matériau 2D doit être de type isolant (électrique), comme le matériau SC2 de la barrière (qui est un semiconducteur dit grand gap, pas de dopage, pas ou très peu de porteurs) afin de maintenir le confinement des électrons dans le canal situé dans la couche tampon. On entend par « isolant » un matériau non dopé et ne présentant pas ou peu de porteurs (nombre de porteurs inférieur à environ 1015 porteurs/cm3). [0098] Selon un mode de réalisation préféré le premier matériau semi-conducteur SC1 de la couche tampon est le nitrure de gallium GaN. Selon un autre mode de réalisation le matériau SC1 est en AlGaN ou en AlN. [0099] Selon un mode de réalisation le deuxième matériau semi-conducteur SC2 de la couche barrière comprend de l’aluminium et est choisi parmi : AlN; InAlN; AlGaN, ScAlN, InAlGaN. Ces matériaux sont classiques pour la technologie HEMT à base de nitrure. [0100] Selon un mode de réalisation le deuxième matériau semiconducteur SC2 comprend du bore, tel que : BN (variété cubique ou Wurtzite), BGaN, BAlN, BInN, BGaAlN, BGaAlInN…. [0101] L’utilisation du Bore n’est pas possible dans la technologie HEMT à base de nitrure classique car le BN présente un désaccord de maille avec le matériau de la couche tampon GaN ou la AlGaN trop important. Cette contrainte étant levée grâce à la présence de la couche L2D, l’utilisation du Bore devient possible dans un transistor HEMT selon l’invention. [0102] La présence de la couche 2D ne doit pas modifier la localisation du canal dans la couche tampon. [0103] Selon un mode de réalisation préféré la couche 2D isolante présente une troisième bande interdite G3 supérieure ou égale à 4 eV. A titre illustratif une barrière en AlN présente une bande interdite égale à 6 eV à température ambiante [0104] Selon un mode de réalisation le matériau 2D est le h-BN, qui présente une bande interdite G3 d’environ 6 eV. [0105] La figure 8 illustre un exemple des bandes de valence BV et de conduction BC d’une structure HEMT selon l’invention BUF/L2D/Bar pour les matériaux GaN / h- BN / AlN (énergie E en eV). On est ici dans le cas d’une croissance selon [0001] avec G2>G1. [0106] Préférentiellement la couche de matériau 2D présente un nombre limité de monocouches L afin que la transconductance gm, qui est inversement proportionnelle à l’épaisseur de la barrière, reste suffisamment élevée. Typiquement la couche L2D présente 1 à 10 monocouches. Pour un fonctionnement haute fréquence du HEMT (20-40 GHz) on limite le nombre de couches à moins de 5, préférentiellement 1 à 3. [0107] Les inventeurs ont montré par simulation que la couche de matériau 2D ne dégradait pas les performances électriques du transistor « équivalent » sans couche 2D. Ce résultat n’est pas évident compte tenu de la difficulté de design de composants présentant de bonnes performances en gain tout en fonctionnant à haute fréquence (10- 90 GHz). Il convient cependant de bien choisir le matériau de la couche barrière par simulation pour obtenir les performances souhaitées. En d’autres termes à partir d’une structure HEMT classique présentant de bonnes performances utilisées comme performances de référence, la structure du transistor HEMT selon l’invention présentera éventuellement un matériau de la barrière différent de celui du HEMT classique pour l’obtention de performances comparables aux performances de référence. [0108] Dans les composants classiques à base de III-N pour lesquels la croissance s’effectue selon l’axe cristallographique [0001] le choix des matériaux de la barrière et de la couche tampon est fait de manière à ce que l’alignement des bandes de conduction et la densité surfacique de charge électrique fixe σ0 induite par les effets piézoélectriques, à l’interface couche barrière Bar0 /couche tampon BUF0, permettent la formation d’un canal bidimensionnel d’électrons localisé dans la couche tampon. Pour cela la charge fixe doit être positive et l’affinité électronique de la barrière Bar0, noté χ02 doit être plus petite que celle de la couche tampon BUF0, notée χ01 : [0109] χ02 < χ01 (1) [0110] Cette condition garantit que le canal est bien localisé dans la couche tampon et non dans la barrière. [0111] Par exemple χ01 = χGaN = 4eV , χ02 = χAlN = 2eV et χ02 − χ01 = χAlN-χGaN = -2eV [0112] C’est la configuration optimale pour avoir de bonnes performances en RF car la mobilité et la vitesse de saturation des électrons sont supérieures à celles des trous. [0113] La situation est modifiée lorsque l’on insère un matériau 2D entre la barrière et la couche tampon. Il apparait dans cette situation une densité surfacique de charge fixe σ2 positive à l’interface 13 barrière/matériau 2D et une densité surfacique de charge négative σ3 à l’interface 11 matériau 2D/couche tampon. La densité σ3 à l’interface matériau 2D/couche tampon a ainsi tendance à repousser les électrons ce qui peut empêcher la formation d’un canal conducteur d’électron si les matériaux (III-N et 2D) constitutifs de cette interface ne sont pas judicieusement sélectionnés. On doit avoir [0114] |σ3|<|σ2|. [0115] Ce choix des matériaux et des épaisseurs respectives doit être tel que : [0116] 1/ un canal bidimensionnel se forme très près de l’interface 11 matériau 2D/couche tampon. [0117] 2/ ce canal est localisé dans la couche tampon (dans le matériau III-N). [0118] 3/ ce canal est rempli par des électrons. [0119] Les conditions 1/ et 2/ imposent une contrainte sur les affinités électroniques des matériaux constituant cette interface. [0120] La condition 3/ impose une contrainte sur le choix de la barrière qui doit provoquer une densité surfacique de charge fixe σ2 à l’interface 13 qui soit positive. [0121] Soit χ1 et χ2 les affinités électroniques respectivement des couches tampon BUF et barrière Bar dans la structure selon l’invention, et χ3 l’affinité électronique du matériau 2D. [0122] Préférentiellement pour un fonctionnement optimal l’affinité χ3 doit vérifier une condition proche vis-à-vis du buffer de celle vérifiée par la barrière dans un HEMT classique (condition (1) ) soit : [0123] χ3-χ1 <0 (2) [0124] Après de nombreuses simulations il a été établi une condition affinée de la condition (2) comme suit: [0125] χ3-χ1 ≤ -0.5 eV (3) [0126] Cette condition est nécessaire si l’on ne veut pas qu’un gaz d’électrons se forme dans le matériau 2D. [0127] Par exemple χ3 = χh-BN = 2.5eV vérifie bien la condition (3) vis-à-vis de χGaN : [0128] χ3 − χ1 = χh-BN-χGaN = -1.5eV [0129] Un exemple de réalisation est donné sur la figure 9 pour le cas d’une croissance selon l’axe cristallographique [0001]. [0130] La figure 9 représente les diagrammes des bandes de conduction (respectivement BC0 et BC) simulées, lorsqu’aucune tension électrique n’est appliquée au composant, pour un exemple de structure classique sans matériau 2D (A) et pour un exemple non limitatif d’une structure selon l’invention avec un matériau 2D inséré entre la couche tampon et la barrière (B). EF représente le niveau de Fermi, l’énergie Ec de la bande de conduction est en eV. [0131] Configuration A : Structure classique; La couche barrière Bar0 est en Al60Ga40N d’épaisseur 4 nm et la couche tampon BUF0 est en GaN. La densité surfacique de charge fixe σ1 induite à l’interface Het couche tampon BUF0 / couche barrière Bar0 est positive. Les performances de ce transistor sont prises comme référence. [0132] Configuration B : structure selon l’invention avec une couche L2D de matériau 2D inséré entre la couche barrière Bar et la couche tampon BUF ; La couche barrière Bar est en AlN d’épaisseur 4 nm, la couche L2D est en h-BN d’épaisseur 0.5 nm, et la couche tampon BUF0 est en GaN. A noter que l’utilisation de l’AlN comme couche barrière avec un buffer en GaN n’est pas possible dans un HEMT classique car les mailles de ces deux matériaux sont trop différentes. Le remplacement de l’AlGaN (configuration A) par l’AlN pour la barrière de la configuration B a permis d’ajuster les performances du transistor selon l’invention (en terme de densité d’électron aux interfaces) afin de les rendre équivalentes aux performances du transistor de référence (voir plus loin figure 10). [0133] Les polarisations spontanées σ3 et σ2 (avec |σ3| < |σ2|) localisées respectivement aux interfaces 11 (couche tampon/matériaux 2D) et 13 (matériau 2D/barrière) induisent une densité surfacique de charge électrique fixe, respectivement négative et positive. [0134] Dans les deux configurations A et B un canal bidimensionnel d’électrons localisé dans la couche tampon se forme. [0135] Pour le cas d’une croissance selon l’axe [0001^] (croissance orientée N-face) le signe des charges aux interfaces est inversé. Dans ce cas par exemple le buffer GaN peut être remplacé par de l’AlN et la barrière en AlN peut être remplacée par du AlxGa1-xN. La structure selon l’invention est ainsi du type AlxGa1-xN (Bar) / h-BN (Mat2D) / AlN (BUF). [0136] Dans ce cas le gaz d’électron se forme dans la barrière. La condition (3) sur les affinités s’exprime alors vis-à-vis de χ2 de SC2 : [0137] χ3-χ2 ≤ -0.5 eV (4) [0138] Ainsi de manière synthétique la condition sur les affinités s’exprime comme : [0139] χ3-χi ≤ -0.5 eV (5) [0140] avec i=1 ou 2 correspondant à la couche dans laquelle est localisé le canal. [0141] La figure 10 représente le gain en puissance MAG (en petit signal) en fonction de la fréquence F pour la structure classique A sans matériau 2D (en noir, courbe 4) et pour la structure B selon l’invention dans laquelle une monocouche d’un matériau 2D, ici du h-BN, (en gris, courbe 5) est insérée entre la barrière et la couche tampon. [0142] La simulation (effectuée par TCAD «Technology Computer Aided Design», CAO en français) montre que ces deux structures ont les même performances RF, la structure avec un matériau 2D étant potentiellement plus robuste que celle sans, du fait de l’absence de contraintes d’épitaxie dans la barrière. Cette comparaison a été faite pour un transistor HEMT optimisé pour travailler en bande Q (40 à 50 GHz). [0143] Selon un autre aspect l’invention concerne un procédé de réalisation d’un transistor à effet de champ à haute mobilité. Dans une première étape on dispose (on fournit) d’un ensemble comprenant une couche tampon BUF déposée sur un substrat SUB, la couche tampon comprenant un premier matériau semi- conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure. [0144] Selon une première variante du procédé selon l’invention ensuite on fait croître une couche L2D de matériau bidimensionnel Mat2D isolant sur la face supérieure 11 de la couche tampon. Typiquement la croissance est réalisée par une épitaxie de type Quasi Van der Waals. [0145] Puis on fait croître une couche barrière Bar sur la couche de matériau bidimensionnel, la couche barrière comprenant un deuxième matériau semi- conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure et comprenant de l’aluminium. Typiquement la croissance est réalisée par une épitaxie de type Quasi Van der Waals. [0146] De manière classique la couche barrière et la couche tampon sont configurées pour former un gaz bidimensionnel d’électron 9 dans une zone de la couche tampon dénommée canal disposée au voisinage de la face supérieure 11 de la couche tampon. [0147] Enfin on réalise de manière classique une source S, un drain D, et une grille G qui est déposée sur une face supérieure 12 de la couche barrière entre la source et le drain. [0148] Selon une deuxième variante, on dispose également d’une couche du matériau bidimensionnel Mat2D crû sur un substrat auxiliaire SUB’. Ce substrat est par exemple du cuivre, du nickel ou un catalyseur métallique. Puis on transfère la couche 2D sur une face supérieure 11 de la couche tampon et on enlève le substrat auxiliaire. [0149] Ensuite on fait croître la couche barrière Bar sur la couche de matériau bidimensionnel L2D. [0150] Enfin on réalise la source, le drain et la grille de manière classique.

Claims

REVENDICATIONS 1. Transistor à effet de champ à haute mobilité (100) comprenant : - un empilement (10) selon un axe Z comprenant : • un substrat (SUB), • une couche tampon (BUF) déposée sur le substrat, comprenant un premier matériau semi-conducteur (SC1) étant un composé binaire ou ternaire ou quaternaire de nitrure, • une couche barrière (Bar) comprenant un deuxième matériau semi- conducteur (SC2) étant un composé comprenant de l’azote (N) et de un à cinq éléments choisi parmi l’indium (In), l’aluminium (Al), le gallium (Ga), le bore (B) et le scandium (Sc), • une couche (L2D) d’un matériau bidimensionnel (Mat2D) isolant disposée entre la couche barrière et la couche tampon, dite couche 2D, la couche barrière et la couche tampon étant configurées pour former un gaz bidimensionnel d’électron (9) dans une zone, dénommée canal, localisée dans la couche tampon ou la couche barrière et située au voisinage d’une interface avec la couche 2D, - une source (S), un drain (D), et une grille (G) déposée sur une face supérieure (12) de la couche barrière, entre la source et le drain. 2. Transistor selon l’une des revendications précédentes dans lequel la couche 2D présente une bande interdite (G3) supérieure ou égale à 4 eV. 3. Transistor selon l’une des revendications précédentes dans lequel la couche tampon présente une affinité électronique χ1, la couche barrière présente une affinité électronique χ2, la couche 2D présente une affinité électronique χ3 et dans lequel les affinités électroniques vérifient la relation: χ3 - χi ≤ -0.5 eV avec i = 1 ou 2 correspondant à la couche dans laquelle est localisé ledit canal. 4. Transistor selon l’une des revendications précédentes dans lequel la couche 2D comprend 1 à 10 monocouches dudit matériau bidimensionnel. 5. Transistor selon l’une des revendications précédentes dans lequel le premier matériau semi-conducteur (SC1) est le nitrure de galium (GaN) ou le nitrure d’aluminium (AlN) ou l’AlGaN. 6. Transistor selon l’une des revendications précédentes dans lequel le deuxième matériau semi-conducteur (SC2) est choisi parmi : AlN ; InAlN ; AlGaN ; InAlGaN ; ScAlN ; ScGaN. 7. Transistor selon l’une des revendications 1 à 5 dans lequel le deuxième matériau semi-conducteur (SC2) est choisi parmi : BN ; BGaAlN ; BAlN ; BGaAlInN. 8. Transistor selon l’une des revendications précédentes dans lequel le matériau bidimensionnel est le h-BN. 9. Procédé de réalisation d’un transistor à effet de champ à haute mobilité comprenant les étapes consistant à : - disposer d’un ensemble comprenant une couche tampon (BUF) déposée sur un substrat (SUB), la couche tampon comprenant un premier matériau semi- conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure, - faire croître une couche (L2D) de matériau bidimensionnel (Mat2D) isolant sur une face supérieure (11) de la dite couche tampon, - faire croître une couche barrière (Bar) sur ladite couche de matériau bidimensionnel, la dite couche barrière comprenant un deuxième matériau semi-conducteur étant un composé comprenant de l’azote (N) et de un à cinq éléments choisi parmi l’indium (In), l’aluminium (Al), le gallium (Ga), le bore (B) et le scandium (Sc), la couche barrière et la couche tampon étant configurées pour former un gaz bidimensionnel d’électron (9) dans une zone dénommée canal, localisée dans la couche tampon ou la couche barrière et située au voisinage d’une interface avec la couche 2D, - réaliser une source (S), un drain (D), et une grille (G) déposée sur une face supérieure (12) de la couche barrière entre la source et le drain. 10. Procédé de réalisation d’un transistor à effet de champ à haute mobilité comprenant les étapes consistant à : - disposer d’un ensemble comprenant une couche tampon (BUF) déposée sur un substrat (SUB), la couche tampon comprenant un premier matériau semi-conducteur comprenant un composé binaire ou ternaire ou quaternaire de nitrure, - disposer d’une couche 2D d’un matériau bidimensionnel (Mat2D) crû sur un substrat auxiliaire (SUB’), - transférer ladite couche 2D sur une face supérieure (11) de la dite couche tampon et enlever le substrat auxiliaire, - faire croître une couche barrière (Bar) sur ladite couche de matériau bidimensionnel, la dite couche barrière comprenant un deuxième matériau semi-conducteur étant un composé comprenant de l’azote (N) et de un à cinq éléments choisi parmi l’indium (In), l’aluminium (Al), le gallium (Ga), le bore (B) et le scandium (Sc), la couche barrière et la couche tampon étant configurées pour former un gaz bidimensionnel d’électron (9) dans une zone dénommée canal, localisée dans la couche tampon ou la couche barrière et située au voisinage d’une interface avec la couche 2D, - réaliser une source (S), un drain (D), et une grille (G) déposée sur une face supérieure (12) de la couche barrière entre la source et le drain.
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