EP3227889A1 - Circuit de lecture pour mémoire résistive - Google Patents

Circuit de lecture pour mémoire résistive

Info

Publication number
EP3227889A1
EP3227889A1 EP15810692.2A EP15810692A EP3227889A1 EP 3227889 A1 EP3227889 A1 EP 3227889A1 EP 15810692 A EP15810692 A EP 15810692A EP 3227889 A1 EP3227889 A1 EP 3227889A1
Authority
EP
European Patent Office
Prior art keywords
resistive
current
coupled
transistor
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP15810692.2A
Other languages
German (de)
English (en)
Inventor
Salim Renane
Pierre Paoli
Virgile Javerliac
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Centre National de la Recherche Scientifique CNRS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Centre National de la Recherche Scientifique CNRS
Publication of EP3227889A1 publication Critical patent/EP3227889A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/005—Read using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/068—Integrator type sense amplifier

Definitions

  • the present description relates to the field of resistive memories, and in particular a read circuit for a resistive memory.
  • non-volatile memory cell in the form of a programmable resistive element.
  • resistive elements are programmable to take one of a resistive state up or down. The programmed resistive state is maintained even when a supply voltage of the memory cell is disconnected, and therefore data can be stored by such an element in a non-volatile manner.
  • a resistive memory is a device that comprises a plurality of memory cells each comprising a resistive element, the cells forming for example a matrix.
  • the memory cell is selected, and a current is passed through the resistive element of the cell. The high or low resistive state of the resistive element can then be be detected by measuring the level of current flowing in the resistive element.
  • a difficulty is that, in order to maintain relatively low power consumption and chip area, the high and low resistive states tend to have relatively similar resistances.
  • the manufacturing disper ⁇ ⁇ sions can lead to real resistances that are even closer.
  • the difference between the high and low resistive states can be as low as 200 ohms, in other words only about 5 percent.
  • An object of embodiments of the present disclosure is to at least partially solve one or more needs of the prior art.
  • a read circuit for reading a programmed resistive state of resistive elements of a resistive memory, each resistive element being programmable to take one of a first and a second resistive state, the circuit comprising: a current integrator adapted to integrate a current difference between a read current flowing in a first of the resistive elements and a reference current.
  • the current integrator comprises a capacitive transimpedance amplifier.
  • the read circuit further comprises a current mirror comprising a first branch adapted to conduct the reference current, and a second branch coupled to: a first line coupled to the first resistive element to conduct the read current ; and a second line coupled to the current integrator for driving the difference between the reading current and the reference current.
  • the current integrator comprises a differential amplifier comprising: a first input node coupled to the second line; a feedback path comprising a capacitor coupled between an output node of the differential amplifier and the first input node; and a second input node coupled to a first reference voltage.
  • the first branch of the current mirror is coupled to a reference current generation block, and the second input node of the differential amplifier is coupled to the first branch.
  • the read circuit further comprises a selection and biasing circuit for selecting the first resistive element and applying a bias voltage to the first resistive element, the selection and biasing circuit comprising: a first coupled transistor to the first resistive element and adapted to conduct the read current, the first transistor having a control node coupled to the bias voltage.
  • the first transistor is a MOS transistor
  • the selection and polarization circuit further comprises: a second transistor coupled by its main conduction nodes between the gate of the first transistor and a ground level; and a third transistor coupled by its main conduction nodes between a source of the first transistor and the ground level.
  • the selection and polarization circuit further comprises another transistor coupled in series with the first transistor.
  • the first transistor is an N-channel MOS transistor, and the other transistor is a P-channel MOS transistor having its source coupled to a drain of the first transistor.
  • the reference current is generated by a reference current generation block comprising a matrix of K by K resistive elements, K being a positive even integer greater than or equal to 2.
  • the matrix of resistive elements comprises K rows of resistive elements, the resistive elements of each row being coupled in parallel with each other, the rows of resistive elements being coupled in series with each other, and the resistive elements. in one half of the rows are programmed to have the high resistive state, and the resistive elements in the other half of the rows are programmed to have the low resistive state.
  • the reference current is generated by a reference current generating block comprising a reference resistive element sized and programmed so that its resistance is at a level located between the resistances of the first and second resistive states. of each resistive element.
  • the resistive memory comprises a plurality of columns of resistive elements
  • the read circuit comprises a current integrator for each column, and a reference current generation block common to the plurality of columns.
  • each of the resistive elements is of one of the following types: a spin transfer torque element having anisotropy in the plane; a spin transfer torque element having anisotropy perpendicular to the plane; an oxidation-reduction element; a ferroelectric element; and a phase change element.
  • a method of reading a programmed resistive state of resistive elements of a resistive memory each resistive element being programmable to take one of a first and a second resistive state, the method comprising: selecting a first one of the resistive elements; and integrate, by a current integrator, a current difference between a read current flowing in a first of the resistive elements, and a reference current.
  • the reference current is generated by a reference branch of a current mirror, and the integration of the current difference is based on a reference voltage of the reference branch.
  • FIG. 1 schematically illustrates a non-volatile memory according to an embodiment of the present description
  • Figure 2 schematically illustrates a current integrator of Figure 1 in more detail according to an exemplary embodiment
  • Figure 3 is a timing diagram showing signals in the circuit of Figure 2 according to an exemplary embodiment
  • FIG. 4 schematically illustrates circuits of FIG. 1 in more detail according to an exemplary embodiment
  • Fig. 5 is a timing chart illustrating signals in the circuit of Fig. 4 according to an embodiment of the present disclosure
  • 6A and 6B each illustrate a diagram ⁇ cally Figure 1 switching circuit according to embodiments of the present disclosure
  • FIGS. 7A to 7C each schematically illustrate a reference current generation block of FIG. 1 in more detail according to alternative embodiments of the present description
  • FIG. 8 schematically illustrates a non-volatile memory according to another embodiment of the present description.
  • Figs. 9A and 9B illustrate resistive elements based on magnetic tunnel junctions according to embodiments of the present disclosure.
  • connection is used to refer to direct connections between one element and another, while the term “coupled” implies that the connection between the two elements may be direct, or be via a intermediate element, such as a transistor, resistor or other component.
  • FIG. 1 schematically illustrates a non-volatile memory 100 comprising a resistive memory 101 comprising a plurality of resistive elements 102.
  • the resistive elements 102 form, for example, a matrix and although this is not illustrated in FIG. 1, they can be arranged in a grid of rows and columns.
  • the memory elements 102 could also form other types of resistive memories, such as one or more registers.
  • Each of the resistive elements 102 is capable of being programmed to take one of two resistive states.
  • the resistive elements 102 may be of any type of resistance switching element for which the resistance is programmable by the direction of a current passed through it, and / or by other means, such as application of a magnetic field near the element.
  • the resistive elements 102 are spin torque transfer elements (STT) with in-plane anisotropy or perpendi ⁇ cular the plan, as described in more detail in the publication "Magnonic spin-transfer torque MRAM with low power, high speed, and error-free switching ", N. Mo umder et al., IEDM Tech. Digest (2010), and in the publication "Electric toggling of magnets", E.
  • the resistive elements could be those used in RAM RedOx type resistive switching memories (redox RAM), which are for example described in more detail in the publication entitled "Redox-Based Resistive Switching".
  • the resistive elements could be those used in FeRAMs (ferroelectric RAMs) or in PCRAM (phase change RAM).
  • a data bit is for example memorized in each element in a non-volatile manner by programming the element so that it takes a relatively high resistance (Rmax) or a relatively low resistance (Rmin). ).
  • each resistive element 102 has only two resistive states corresponding to the high and low resistors R max and R m i n ', but the exact values of R m j_ n and R max may vary depending on conditions such as the manufacturing process. , materials, temperature variations, etc.
  • the resistive elements 102 are for example adapted such that R ma x is always significantly greater than R m j_ n , for example greater by at least 5 percent.
  • the ratio between the resistance Rmax and the resistance Rmin is for example between 1.05 and 100.
  • Each of the resistive Rmin and Rmax is for example in the range of 1 to 10 kilo-ohms, and the difference between Rmin and Rmax is for example of the order of 100 ohms to 4 kilo-ohms, although many other values are possible.
  • the resistive memory 101 comprises, for example, a selection and polarization circuit 104A, 104B making it possible to select a resistive element during a read operation, and to apply a bias voltage Vp Q L across the selected resistive element in order to create an IR reading current in the resistive element 102.
  • the circuit 104A makes it possible, for example, to selectively couple each of the resistive elements 102 at a line 105, and also makes it possible to apply the bias voltage Vp Q L to a node of each resistive element 102.
  • another circuit 104B is also provided for selectively coupling each resistive element 102 to a mass voltage, and to achieve another level of selection.
  • Each of the circuits 104A and 104B receives, for example, an ADDRESS address signal indicating which resistive element 102 of the resistive memory 101 is to be read.
  • the signals p Q L and ADDRESS are for example generated by a control block 106, which for example receives a clock signal CLK.
  • the line 105 is coupled to a node 107, which in turn is coupled to a branch of a current mirror 108.
  • the current mirror 108 consists for example of two transistors 110, 112, each being for example a MOS transistor. P-channel (PMOS).
  • the transistor 110 has its main conduction nodes, for example its source and drain nodes, coupled to a supply voltage VDD and the node 107, respectively, and its control node coupled to the control node of the transistor 112.
  • the transistor 112 has, for example, its main conduction nodes coupled to the supply voltage VDD and to a line 114, respectively.
  • the line 114 is also for example coupled to the control nodes of the transistors 110, 112.
  • the line 114 conducts a reference current IREF ' ⁇ ⁇ ⁇ is for example generated by a reference current generation block 115.
  • the block 115 comprises for example a bias circuit 116 coupling the line 114 to a reference resistive block 117
  • the reference resistive block 117 is coupled to ground via a dummy selection block 118 which matches the characteristics of the circuit 104B of the resistive memory 101.
  • the reference resistive block 117 is adapted to have a resistance equal to the average resistance of the high and low resistors of each resistive element 102 of the resistive memory, in other words, substantially equal to (Rmin + Rmax) / 2, where the term "substantially" implies a tolerance equal for example to +/- 2 percent.
  • the node 107 is also coupled to a current integrator 122 via a line 120.
  • the transistor 110 of the current mirror 108 for example leads a current IREF equal to the reference current on the line 114, and thus the line 120 leads for example a current in the direction of the node 107 equal to IR-IREF ' in other words equal to the difference between the read current and the reference current IREF-
  • This current difference is for example positive in the case wherein the selected resistive element 102 has the low resistive state Rmin, and is negative in the case where the resistive element 102 has the high resistive state Rmax.
  • the current integrator 122 provides a signal p j pp, which is for example positive in the case where the current IR _ IREF is positive, and negative in the case where the current IR - IREF is negative.
  • This voltage VQJ F is for example compared to a reference voltage RE I by a comparator 124 to provide a BIT output data signal indicating the binary value stored by the selected resistive element 102 which is being read.
  • the comparator 124 is for example controlled so as to sample the signal V ⁇ JF by a control signal COMP generated by the control block 106.
  • the reference voltage VREFI is equal to the ground voltage.
  • the reference voltage RE I is equal to the voltage on the line 114 of the reference branch of the current mirror 108.
  • the current integration performed by the current integrator is performed by the current integrator
  • 122 is for example made with respect to a reference voltage RE 2 ' ⁇ [ui could be identical to or different from the reference voltage RE I ⁇ for example equal to the ground voltage, or the voltage on the line 114
  • RE 2 ' ⁇ [ui could be identical to or different from the reference voltage RE I ⁇ for example equal to the ground voltage, or the voltage on the line 114
  • the reference voltages RE I and RE 2 are both equal to the voltage on line 114, there will be an adjustment of the drain-source voltages for both chilled ⁇ twisted PMOS 110, 112 of the current mirror 108, which leads to a good adaptation between the reference currents IREF in each PMOS transistor 110, 112 of the current mirror 108.
  • FIG. 2 illustrates the current integrator 122 of FIG. 1 in more detail according to an example in which it is implemented by a capacitive transimpedance amplifier (CTIA).
  • CTIA capacitive transimpedance amplifier
  • other types of current integrators could be used.
  • the line 120 coming from the node 107 is for example coupled to a negative input node of a differential amplifier ⁇ 202, which has for example its positive input node coupled to the reference voltage V ⁇ p2 ⁇
  • the line d input 120 is also coupled through a feedback path including the parallel connection of a capacitor 204 and a switch 206 to an output line 208 of the differential amplifier 202.
  • switch 206 is for example controlled by a reset signal reset.
  • the capacitor 204 has for example a capacitance of the order of 1 fF to 100 fF.
  • the output line 208 provides, for example, the voltage signal
  • Figure 3 illustrates examples of time reset signal RESET, voltage p j p and ILO output signal.
  • the reset signal RAZ is for example activated so that the switch 206 is conductive, and the voltage across the capacitor 204 is reset to a low level of about 0 V.
  • the reset signal Reset is supplied to the low state with a falling edge 302, initiating an integration period of the current IR _ IREF on a line 120.
  • the signal Vp j pp increases, which implies that the current IR-IREF is positive, in other words that it flows towards the node 107.
  • the comparator 124 is for example synchronized by the COMP signal for sampling the signal Vp pp j, and the output of the comparator and goes to the high state.
  • FIG. 3 also illustrates an example of the next cycle during which the resetting signal RAZ is again applied, causing a resetting of the voltage across the capacitor 204, and a falling edge 304 of the reset signal causing the start of a new one.
  • FIG. 4 schematically illustrates the resistive memory 101 and the reference current generation block 115 of FIG. 1 in more detail according to an exemplary embodiment.
  • the resistive memory 101 comprises M columns COL1 to COLM, each column comprising N resistive elements, M and N being positive integers greater than or equal to 2.
  • the N resistive elements 102 have one of their nodes coupled to a common line 402, and their other node coupled to the selection circuit 104B.
  • the selection circuit 104B comprises, for each resistive element 102, a corresponding transistor 404 coupling it to a line 406.
  • the selection circuit 104B also comprises, for example, a transistor 408 coupling line 406 to the mass.
  • Transistors 404 and transistor 408 are all for example MOS transistors.
  • the transistors 404 for the N elements are for example controlled by control signals WSEL1 to WSELN respectively.
  • the selection and polarization circuit 104A comprises, for example, for each column, a transistor 412 having one of its main conduction nodes coupled to the line 105, and the other of its main conduction nodes coupled to the line 402.
  • the control node of the transistor 412 is for example coupled via a switch 414 to an input line receiving the bias voltage p Q L switches 414 of vertical COLM COL1 are, for example controlled by corresponding control signals BSEL1 to BSELM part of the address signal aDDRESS.
  • the transistor 412 is for example an NMOS transistor, and its gate node and its source node are for example both coupled to ground by a corresponding transistor 416, 418.
  • the transistors 416 and 418 of the columns COL1 to COLM are for example NMOS transistors controlled at their gate nodes by signals to BSEL1 to BSELM respectively.
  • the reference current generation block 115 comprises, for example, a transistor 420 forming the circuit 116 and coupled by its main conduction nodes between the line 114 and the resistive reference block 117.
  • the transistor 420 is for example an NMOS transistor and has its control node coupled to the bias voltage p Q L-
  • the reference resistive block 117 is also for example coupled to ground via a transistor 422, which is for example an NMOS transistor adapted to have characteristics similar to those of transistor 408 of each column of resistive memory 101.
  • FIG. 5 is a timing diagram showing examples of signals in the circuit of FIGS. 1 and 4 according to an exemplary embodiment.
  • FIG. 5 represents the signals CLK, ADDRESS, RAZ, BSEL1, BSEL2, BSEL3, BSELM, V DIFF , COMP and BIT.
  • a first resistive element at address @ 1 is selected by activating one of the WSEL1 word line signals at WSELN (not shown in FIG. 5) and selecting a first bit by activating the control signal BSEL1.
  • the RAZ signal is brought from a high state to a low state, to activate the integrator of In the example of FIG. 5, the signal p jpp then rises to a point when the signal COMP goes high, causing the comparator 124 to sample the input signal.
  • the BIT signal on the output of comparator 124 thus goes high shortly thereafter.
  • the signal p j pp has a small step when the signal COMP is activated, and then continues to rise until the reset signal reset is activated again on a next rising edge of the clock signal CLK.
  • FIG. 6A diagrammatically illustrates the selection and biasing circuit 104A of FIG. 4 in more detail according to an alternative embodiment with respect to FIG. 4.
  • the circuit 104A comprises for example two transistors 602 and 604 coupled in series by their main conduction nodes between line 105 and line 402 of the respective column. Both transistors 602 and 604 are, for example, NMOS transistors.
  • the transistors 602 have, for example, their drains coupled to the node 105, and are for example controlled by the bias voltage p Q L-
  • the transistor 604 of each column COL1 to COLM is for example controlled by the corresponding selection signal BSEL1 to BSELM. and has its source coupled to the corresponding line 402.
  • FIG. 6B schematically illustrates the selection and polarization circuit 104A of FIG. 4 in more detail according to yet another variant embodiment.
  • the circuit 104A comprises for example two transistors 606 and 608 coupled in series by their main conduction nodes between the line 105 and the line 402 of the respective column.
  • the transistors 606 are for example PMOS transistors having their source nodes coupled to the line 105, and respectively controlled by the inverse signals BSEL1. to BSELM of the corresponding selection signal.
  • the transistors 608 are for example NMOS transistors having their source nodes coupled to the corresponding line 402, and each controlled at its gate node by the bias voltage p Q L-
  • An advantage of the circuit of Figure 6B is that the circuit has a high efficiency since the bias voltage Vp Q L is applied by the transistors 608 to the lines 402 without intermediate components.
  • FIGS. 7A to 7C schematically illustrate the block
  • the block 117 is constituted for example by an arrangement of K by K reference cells 701, where K is equal to two, but in variant embodiments, K could be any integer greater than or equal to 2.
  • Each cell 701 comprises for example a resistive element 102 similar to those of the resistive memory 101 of FIG. 1, coupled in series with a transistor 702.
  • the transistors 702 are all for example NMOS transistors, and each at its source or drain node coupled to a node of the corresponding resistive element 102, and its control node coupled to a high voltage, so that it is permanently activated.
  • the cells 701 of each row of cells are for example coupled in series between them between input / output lines 704, 706 of the block 117, and the rows are for example coupled in parallel between them between the input / output lines 704, 706.
  • the overall block resistance between the input / output lines 704, 706 is equal to the average resistance of the cells 701.
  • the resistive elements 102 of half the rows and / or half of the columns of such cells are adapted to have a resistance ⁇ grammed high Rmax, while the other resistive elements are for example programmed to have a low resistive set of R min.
  • FIG. 7B illustrates in more detail the block 117 of the reference current generation block 115 according to an exemplary variant with respect to FIG.
  • variable current source 710 is for example a current source which can be calibrated, for example during a calibration phase of the memory, on the basis of test data stored in the resistive memory 101 and read by the read circuit.
  • the current source 710 is for example controlled by a control signal S, for example a voltage level.
  • the variable current source 710 is for example implemented by one or more polymer resistors, one or more diffusion resistors, and / or one or more MOS current sources.
  • the variable current source 710 could be implemented by one or more external current sources, in other words current sources that are either disposed outside the nonvolatile memory but in the same circuit. integrated, or arranged in another integrated circuit, coupled to the non-volatile memory by an input / output pad.
  • FIG. 7C illustrates in more detail the block 117 of the reference current generation block 115 according to an exemplary variant with respect to FIGS. 7A and 7B, in which it is implemented by an arrangement of L by L resistive elements 102 where L is equal to four in the example of Figure 7C. In alternative embodiments, L could be any integer equal to 2 or more.
  • the resistive elements 102 of each row are for example coupled in parallel with each other, and the rows are coupled in series between the lines 704 and 706.
  • the resistive elements 102 of the half rows are for example programmed to have a high resistance.
  • the block 117 of the reference current generating block 115 could comprise a reference resistive element coupled between the input and output lines 704, 706 and programmed to have a resistance substantially equal to the average of the resistors.
  • Rmin and Rmax of the resistive elements of the non-volatile memory are a magnetic tunnel junction which is permanently programmed in the antiparallel state, and which is dimensioned such that its resistance in this state is substantially equal to (Rmin + Rmax) / 2 .
  • Figure 8 schematically illustrates a nonvolatile memory device 800 according to another embodiment.
  • the device 800 comprises a current mirror having a branch comprising a transistor 112 coupled to a reference current generating block 115.
  • a branch comprising a transistor 112 coupled to a reference current generating block 115.
  • Each other branch is coupled to a corresponding resistive memory 101_1 to 101_L , and a corresponding block 802_1 to 802_L.
  • Each of the blocks 802_1 to 802_L comprises, for example, the current integrator 122 and the comparator 124 of FIG. 1, to generate corresponding signals BIT1 to BITL.
  • Each of the blocks 802_1 to 802_L receives a reference voltage j ⁇ p, which is for example equal to the voltage on the line 114 of the reference branch, or receives the reference voltages V ⁇ p] _ and / or V ⁇ REF2 used by the current integrator 122 and the comparator 124 of the blocks 802_1 to 802_L.
  • FIGS. 9A and 9B illustrate the spin transfer torque (STT) resistive element structures according to an exemplary embodiment.
  • the resistive element 102 described herein has a structure corresponding to that of FIGS. 9A or 9B.
  • the elements resistive could be elements of RAM RedOx, FeRAM elements, PC RAM elements or other types of resistive elements having a programmable resistor.
  • Figure 9A illustrates a resistive element STT 900 having a magnetic in-plane anisotropy.
  • the element 900 is for example substantially cylindrical, but has a section which is non-circular, for example oval, which leads for example to an increase in the retention stability of the resistive elements when the device is programmed.
  • Element 900 comprises lower and upper electrodes 902 and 904, each substantially disk-shaped, and sandwiching therebetween a number of intermediate layers.
  • the intermediate layers comprise from bottom to top a fixed layer 906, an oxidation barrier 908 and a storage layer 910.
  • the oxidation barrier 908 consists, for example, of MgO or Al x Oy.
  • the fixed layer 906 and the storage layer 910 are, for example, made of ferromagnetic material, such as CoFe.
  • the spin direction of the fixed layer 906 is fixed, as shown by an arrow from left to right in FIG. 9A.
  • the spin direction could be from right to left in the fixed layer 906.
  • the spin direction in the memory layer 910 can be changed, as shown by arrows in opposite directions in Figure 9A.
  • the spin direction is programmed by the direction of the write current I passed through the element, so that the spin direction in the storage layer is parallel, in other words is in the same direction , or is antiparallel, in other words is in the opposite direction, relative to that of the fixed layer 906.
  • FIG. 9B illustrates an STT resistive element 920 having a magnetic anisotropy perpendicular to the plane.
  • a resistive element may for example be programmed by a write current I lower than the element 900 for a size given and / or for a given storage layer volume.
  • Such an element is therefore for example used in the memory cell 900 of Figure 9, where a relatively low write current is desirable.
  • the element 920 is substantially cylindrical, and has for example a circular section.
  • Element 920 comprises lower and upper electrodes 922 and 924, each substantially disk-shaped and sandwiching a number of intermediate layers.
  • the intermediate layers comprise, from bottom to top, a fixed layer 926, an oxidation barrier 928, and a storage layer 930.
  • These layers are similar to the corresponding layers 906, 908 and 910 of the element 900, except that the fixed layer 926 and the storage layer 930 have anisotropy perpendicular to the plane, as represented by the vertical arrows in the layers 926 and 930 of Figure 9B.
  • the fixed layer 926 is shown to have a bottom-to-top spin direction in FIG. 9B, but of course, in alternative embodiments, this spin direction could be from top to bottom.
  • the STT element 900 or 920 of FIG. 9A or 9B is used to implement each of the resistive elements 202, 204 described here, their orientations may for example be chosen so as to minimize the level of write current which allows to program them. In particular, depending on factors such as the dimensions of the elements 202, 204, a low write current can be obtained when each element has its lower electrode 902, 922 connected to the corresponding storage node 206, 210, or the reverse .
  • An advantage of the embodiments described herein is that the readout circuit permits accurate detection of the read current flowing in the resistive element during a read operation.
  • the programmable resistive states of the resistive elements forming the resistive memory can have relatively similar strengths, which provides a compact circuit and low power consumption.
  • the supply voltage VDD in the various embodiments could be at any level, for example between 1 and 3 V, and rather than being at 0. V, the ground voltage could also be considered as a supply voltage that could be at any level, such as a negative level.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

L'invention concerne un circuit de lecture pour lire un état résistif programmé d'éléments résistifs (102) d'une mémoire résistive (101), chaque élément résistif étant programmable pour prendre l'un d'un premier et d'un deuxième état résistif (Rmax, Rmin), le circuit comprenant un intégrateur de courant (122) adapté à intégrer une différence de courant entre un courant de lecture (IR) passant dans un premier des éléments résistifs et un courant de référence (IREF) ·

Description

CIRCUIT DE LECTURE POUR MEMOIRE RESISTIVE
La présente demande de brevet revendique la priorité de la demande de brevet français FR14/61717 qui sera considérée comme faisant partie intégrante de la présente description.
Domaine
La présente description concerne le domaine des mémoires résistives, et en particulier un circuit de lecture pour une mémoire résistive.
Art antérieur
On a déjà proposé de réaliser une cellule de mémoire non volatile sous la forme d'un élément résistif programmable. De tels éléments résistifs sont programmables pour prendre l'un d'un état résistif haut ou bas. L'état résistif programmé se maintient même lorsqu'une tension d'alimentation de la cellule mémoire est déconnectée, et par conséquent des données peuvent être mémorisées par un tel élément de façon non volatile.
Une mémoire résistive est un dispositif qui comprend une pluralité de cellules mémoires comprenant chacune un élément résistif, les cellules formant par exemple une matrice. Pour lire les données programmées dans l'une des cellules mémoires de la mémoire résistive, la cellule mémoire est sélectionnée, et on fait passer un courant dans l'élément résistif de la cellule. L'état résistif haut ou bas de l'élément résistif peut alors être détecté en mesurant le niveau de courant passant dans l'élément résistif.
Une difficulté est que, afin de conserver une consommation d'énergie et une surface sur la puce relativement faibles, les états résistifs haut et bas ont en tendance à avoir des résistances relativement similaires. En outre, les disper¬ sions de fabrication peuvent conduire à des résistances réelles qui sont encore plus proches. Par exemple, pour une résistance moyenne d'environ 4 kilo-ohms, la différence entre les états résistifs haut et bas peut descendre jusqu'à 200 ohms, en d'autres termes à seulement environ 5 pourcent. Il existe donc un besoin dans la technique d'un circuit capable de détecter avec précision une aussi faible variation de courant résultant des deux états résistifs.
Résumé
Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur.
Selon un aspect, on prévoit un circuit de lecture pour lire un état résistif programmé d'éléments résistifs d'une mémoire résistive, chaque élément résistif étant programmable pour prendre l'un d'un premier et d'un deuxième état résistif, le circuit comprenant : un intégrateur de courant adapté à intégrer une différence de courant entre un courant de lecture passant dans un premier des éléments résistifs et un courant de référence .
Selon un mode de réalisation, l'intégrateur de courant comprend un amplificateur à transimpédance capacitive.
Selon un mode de réalisation, le circuit de lecture comprend en outre un miroir de courant comprenant une première branche adaptée à conduire le courant de référence, et une deuxième branche couplée à : une première ligne couplée au premier élément résistif pour conduire le courant de lecture ; et une deuxième ligne couplée à l'intégrateur de courant pour conduire la différence entre le courant de lecture et le courant de référence.
Selon un mode de réalisation, l'intégrateur de courant comprend un amplificateur différentiel comportant : un premier noeud d'entrée couplé à la deuxième ligne ; un chemin de contre- réaction comprenant un condensateur couplé entre un noeud de sortie de l'amplificateur différentiel et le premier noeud d'entrée ; et un deuxième noeud d'entrée couplé à une première tension de référence.
Selon un mode de réalisation, la première branche du miroir de courant est couplée à un bloc de génération de courant de référence, et le deuxième noeud d'entrée de l'amplificateur différentiel est couplé à la première branche.
Selon un mode de réalisation, le circuit de lecture comprend en outre un circuit de sélection et de polarisation pour sélectionner le premier élément résistif et appliquer une tension de polarisation au premier élément résistif, le circuit de sélection et de polarisation comprenant : un premier transistor couplé au premier élément résistif et adapté à conduire le courant de lecture, le premier transistor ayant un noeud de commande couplé à la tension de polarisation.
Selon un mode de réalisation, le premier transistor est un transistor MOS, et le circuit de sélection et de polarisation comprend en outre : un deuxième transistor couplé par ses noeuds de conduction principaux entre la grille du premier transistor et un niveau de masse ; et un troisième transistor couplé par ses noeuds de conduction principaux entre une source du premier transistor et le niveau de masse.
Selon un mode de réalisation, le circuit de sélection et de polarisation comprend en outre un autre transistor couplé en série avec le premier transistor.
Selon un mode de réalisation, le premier transistor est un transistor MOS à canal N, et l'autre transistor est un transistor MOS à canal P ayant sa source couplée à un drain du premier transistor. Selon un mode de réalisation, le courant de référence est généré par un bloc de génération de courant de référence comprenant une matrice de K par K éléments résistifs, K étant un entier pair positif supérieur ou égal à 2.
Selon un mode de réalisation, la matrice d'éléments résistifs comprend K rangées d'éléments résistifs, les éléments résistifs de chaque rangée étant couplés en parallèle entre eux, les rangées d'éléments résistifs étant couplées en série entre elles, et les éléments résistifs dans une moitié des rangées sont programmés pour avoir l'état résistif haut, et les éléments résistifs dans l'autre moitié des rangées sont programmés pour avoir l'état résistif bas.
Selon un mode de réalisation, le courant de référence est généré par un bloc de génération de courant de référence comprenant un élément résistif de référence dimensionné et programmé de telle sorte que sa résistance soit à un niveau situé entre les résistances des premier et deuxième états résistifs de chaque élément résistif.
Selon un mode de réalisation, la mémoire résistive comprend une pluralité de colonnes d'éléments résistifs, et le circuit de lecture comprend un intégrateur de courant pour chaque colonne, et un bloc de génération de courant de référence commun à la pluralité des colonnes.
Selon un mode de réalisation, chacun des éléments résistifs est de l'un des types suivants : un élément à couple de transfert de spin ayant une anisotropie dans le plan ; un élément à couple de transfert de spin ayant une anisotropie perpendiculaire au plan ; un élément à oxydo-réduction ; un élément ferroélectrique ; et un élément à changement de phase.
Selon un autre aspect, on prévoit un procédé de lecture d'un état résistif programmé d'éléments résistifs d'une mémoire résistive, chaque élément résistif étant programmable pour prendre l'un d'un premier et d'un deuxième état résistifs, le procédé comprenant : sélectionner un premier des éléments résistifs ; et intégrer, par un intégrateur de courant, une différence de courant entre un courant de lecture passant dans un premier des éléments résistifs, et un courant de référence.
Selon un mode de réalisation, le courant de référence est généré par une branche de référence d'un miroir de courant, et l'intégration de la différence de courant est basée sur une tension de référence de la branche de référence.
Brève description des dessins
Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnés à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels :
la figure 1 illustre schématiquement une mémoire non volatile selon un mode de réalisation de la présente descrip- tion ;
la figure 2 illustre schématiquement un intégrateur de courant de la figure 1 plus en détail selon un exemple de réalisation ;
la figure 3 est un chronogramme représentant des signaux dans le circuit de la figure 2 selon un exemple de réalisation ;
la figure 4 illustre schématiquement des circuits de la figure 1 plus en détail selon un exemple de réalisation ;
la figure 5 est un chronogramme illustrant des signaux dans le circuit de la figure 4 selon un mode de réalisation de la présente description ;
les figures 6A et 6B illustrent chacune schéma¬ tiquement un circuit de commutation de la figure 1 selon des variantes de réalisation de la présente description ;
les figures 7A à 7C illustrent chacune schématiquement un bloc de génération de courant de référence de la figure 1 plus en détail selon des variantes de réalisation de la présente description ; la figure 8 illustre schématiquement une mémoire non volatile selon un autre mode de réalisation de la présente description ; et
les figures 9A et 9B illustrent des éléments résistifs basés sur des jonctions tunnel magnétiques selon des modes de réalisation de la présente description.
Description détaillée
Dans la description suivante, le terme "connecté" est utilisé pour faire référence à des connexions directes entre un élément et un autre, tandis que le terme "couplé" implique que la connexion entre les deux éléments peut être directe, ou se faire via un élément intermédiaire, comme un transistor, une résistance ou un autre composant.
La figure 1 illustre schématiquement une mémoire non volatile 100 comprenant une mémoire résistive 101 comportant une pluralité d'éléments résistifs 102. Les éléments résistifs 102 forment par exemple une matrice et bien que cela ne soit pas illustré en figure 1, ils peuvent être agencés en une grille de rangées et de colonnes. Les éléments mémoires 102 pourraient aussi former d'autres types de mémoires résistives, comme un ou plusieurs registres.
Chacun des éléments résistifs 102 est capable d'être programmé pour prendre l'un de deux états résistifs. Les éléments résistifs 102 peuvent être d'un type quelconque d'éléments à commutation de résistance pour lequel la résistance est programmable par le sens d'un courant qu'on fait passer dedans, et/ou par d'autres moyens, comme par l'application d'un champ magnétique à proximité de l'élément. Par exemple, les éléments résistifs 102 sont des éléments à couple de transfert de spin (STT) ayant une anisotropie dans le plan ou perpendi¬ culaire au plan, comme cela est décrit plus en détail dans la publication intitulée "Magnonic spin-transfer torque MRAM with low power, high speed, and error-free switching", N. Mo umder et al., IEDM Tech. Digest (2010), et dans la publication intitulée "Electric toggling of magnets", E. Tsymbal, Natural Materials Vol 11, January 2012. En variante, les éléments résistifs pourraient être ceux utilisés dans des mémoires à commutation résistive de type RAM RedOx (RAM à oxydoréduction) , qui sont par exemple décrites plus en détail dans la publication intitulée "Redox-Based Résistive Switching Memories - Nanoionic Mechanisms, Prospects and Challenges", Rainer Waser et al., Advanced Materials 2009, 21, pages 2632 to 2663. Dans encore un autre exemple, les éléments résistifs pourraient être ceux utilisés dans des FeRAM (RAM ferroélectriques) ou dans des PCRAM (RAM à changement de phase) .
Quel que soit le type des éléments résistifs, un bit de donnée est par exemple mémorisé dans chaque élément de façon non volatile en programmant l'élément pour qu'il prenne une résistance relativement élevée (Rmax) ou une résistance relati- vement basse (Rmin) . Chaque élément résistif 102 n'a par exemple que deux états résistifs correspondant aux résistances haute et basse Rmax et Rmin' mais les valeurs exactes de Rmj_n et Rmax peuvent varier en fonction de conditions comme le procédé de fabrication, les matériaux, les variations de température, etc.
Les éléments résistifs 102 sont par exemple adaptés de telle sorte que Rmax soit toujours notablement supérieure à Rmj_n, par exemple supérieure d'au moins 5 pourcent. En général, le rapport entre la résistance Rmax et la résistance Rmin est par exemple compris entre 1,05 et 100. Chacune des résistives Rmin et Rmax est par exemple dans la plage de 1 à 10 kilo-ohms, et la différence entre Rmin et Rmax est par exemple de l'ordre de 100 ohms à 4 kilo-ohms, bien que de nombreuses autres valeurs soient possibles.
La mémoire résistive 101 comprend par exemple un circuit de sélection et de polarisation 104A, 104B permettant de sélectionner un élément résistif pendant une opération de lecture, et d'appliquer une tension de polarisation VpQL aux bornes de l'élément résistif sélectionné afin de créer un courant de lecture IR dans l'élément résistif 102. Le circuit 104A permet par exemple de coupler sélectivement chacun des éléments résistifs 102 à une ligne 105, et permet aussi d'appliquer la tension de polarisation VpQL à un noeud de chaque élément résistif 102. Dans certains modes de réalisation, un autre circuit 104B est aussi prévu pour coupler sélectivement chaque élément résistif 102 à une tension de masse, et permettre de réaliser un autre niveau de sélection. Chacun des circuits 104A et 104B reçoit, par exemple, un signal d'adresse ADDRESS indiquant quel élément résistif 102 de la mémoire résistive 101 doit être lu. Les signaux pQL et ADDRESS sont par exemple générés par un bloc de commande 106, qui par exemple reçoit un signal d'horloge CLK.
La ligne 105 est couplée à un noeud 107, qui à son tour est couplé à une branche d'un miroir de courant 108. Le miroir de courant 108 est par exemple constitué de deux transistors 110, 112, chacun étant par exemple un transistor MOS à canal P (PMOS) . Par exemple, le transistor 110 a ses noeuds de conduction principaux, par exemple ses noeuds de source et de drain, couplés à une tension d'alimentation VDD et au noeud 107, respectivement, et son noeud de commande couplé au noeud de commande du transistor 112. Le transistor 112 a par exemple ses noeuds de conduction principaux couplés à la tension d'alimentation VDD et à une ligne 114, respectivement. La ligne 114 est aussi par exemple couplée aux noeuds de commande des transistors 110, 112.
La ligne 114 conduit un courant de référence IREF' Φ^ί est par exemple généré par un bloc de génération de courant de référence 115. Le bloc 115 comprend par exemple un circuit de polarisation 116 couplant la ligne 114 à un bloc résistif de référence 117. Dans certains modes de réalisation, le bloc résistif de référence 117 est couplé à la masse par l'intermédiaire d'un bloc de sélection factice 118 qui concorde avec les caractéristiques du circuit 104B de la mémoire résistive 101. Dans certains modes de réalisation, le bloc résistif de référence 117 est adapté à avoir une résistance égale à la résistance moyenne des résistances haute et basse de chaque élément résistif 102 de la mémoire résistive, en d'autres termes, sensiblement égale à (Rmin+Rmax) /2, où le terme "sensiblement" implique une tolérance égale par exemple à +/- 2 pourcent .
Le noeud 107 est en outre couplé à un intégrateur de courant 122 par l'intermédiaire d'une ligne 120. Le transistor 110 du miroir de courant 108 conduit par exemple un courant IREF égal au courant de référence sur la ligne 114, et ainsi la ligne 120 conduit par exemple un courant en direction du noeud 107 égal à IR—IREF' en d'autre termes égal à la différence entre le courant de lecture et le courant de référence IREF- Cette différence de courant est par exemple positive dans le cas où l'élément résistif sélectionné 102 a l'état résistif bas Rmin, et est négative dans le cas où l'élément résistif 102 a l'état résistif haut Rmax.
L'intégrateur de courant 122 fournit un signal pjpp, qui est par exemple positif dans le cas où le courant IR_IREF est positif, et négatif dans le cas où le courant IR—IREF sst négatif. Cette tension VQJ F est par exemple comparée à une tension de référence RE I par un comparateur 124 afin de fournir un signal de données de sortie BIT indiquant la valeur binaire mémorisée par l'élément résistif 102 sélectionné qui est en cours de lecture. Le comparateur 124 est par exemple contrôlé de façon à échantillonner le signal V^J F par un signal de commande COMP généré par le bloc de commande 106.
Dans un mode de réalisation, la tension de référence VREFI est égale à la tension de masse. En variante, la tension de référence RE I est égale à la tension sur la ligne 114 de la branche de référence du miroir de courant 108. En outre, l'intégration de courant réalisée par l'intégrateur de courant
122 est par exemple réalisée par rapport à une tension de référence RE 2' <~[ui pourrait être identique à ou différente de la tension de référence RE I^ par exemple égale à la tension de masse, ou à la tension sur la ligne 114. De façon avantageuse, dans le cas où les tensions de référence RE I et RE 2 sont toutes les deux égales à la tension sur la ligne 114, il y aura une adaptation des tensions drain-source pour les deux transis¬ tors PMOS 110, 112 du miroir de courant 108, ce qui conduit à une bonne adaptation entre les courants de référence IREF dans chaque transistor PMOS 110, 112 du miroir de courant 108.
La figure 2 illustre l'intégrateur de courant 122 de la figure 1 plus en détail selon un exemple dans lequel il est mis en oeuvre par un amplificateur à transimpédance capacitive (CTIA) . Bien sûr, dans des variantes de réalisation, on pourrait utiliser d'autres types d'intégrateurs de courant.
La ligne 120 provenant du noeud 107 est par exemple couplée à un noeud d'entrée négatif d'un amplificateur diffé¬ rentiel 202, qui a par exemple son noeud d'entrée positif couplé à la tension de référence V^p2 · La ligne d'entrée 120 est aussi couplée, par l'intermédiaire d'un chemin de contre-réaction comprenant la connexion en parallèle d'un condensateur 204 et d'un commutateur 206, à une ligne de sortie 208 de l'amplificateur différentiel 202. Le commutateur 206 est par exemple contrôlé par un signal de réinitialisation RAZ. Le condensateur 204 a par exemple une capacité de l'ordre de 1 fF à 100 fF. La ligne de sortie 208 fournit par exemple le signal de tension
VDIFF-
On va maintenant décrire plus en détail le fonction¬ nement du circuit des figures 1 et 2 en faisant référence au chronogramme de la figure 3.
La figure 3 illustre des exemples temporels du signal de réinitialisation RAZ, de la tension pjpp, et du signal de sortie BIT.
Initialement, le signal de réinitialisation RAZ est par exemple activé de sorte que le commutateur 206 est conducteur, et la tension aux bornes du condensateur 204 est réinitialisée à un niveau bas d'environ 0 V.
Le signal de réinitialisation RAZ est amené à l'état bas avec un front descendant 302, déclenchant une période d'intégration du courant IR_ IREF sur la ligne 120. Dans l'exemple de la figure 3, le signal Vpjpp augmente, ce qui implique que le courant IR-IREF est positif, en d'autres termes qu'il s'écoule en direction du noeud 107. A un instant d'échantillonnage tg à la fin de la période d'intégration tj^, le comparateur 124 est par exemple synchronisé par le signal COMP pour échantillonner le signal Vpjpp, et la sortie du comparateur passe ainsi à l'état haut.
La figure 3 illustre aussi un exemple du cycle suivant pendant lequel le signal de réinitialisation RAZ est de nouveau appliqué, provoquant une réinitialisation de la tension aux bornes du condensateur 204, et un front descendant 304 du signal de réinitialisation provoque le démarrage d'une nouvelle période d'intégration tj^. Cette fois, le signal de sortie pjpp passe à l'état bas en raison d'un courant négatif sur la ligne 120.
La figure 4 illustre schématiquement la mémoire résistive 101 et le bloc de génération de courant de référence 115 de la figure 1 plus en détail selon un exemple de réalisation.
Dans l'exemple de la figure 4, la mémoire résistive 101 comprend M colonnes COL1 à COLM, chaque colonne comprenant N éléments résistifs, M et N étant des entiers positifs supérieurs ou égaux à 2. Dans chaque colonne, les N éléments résistifs 102 ont l'un de leurs noeuds couplé à une ligne commune 402, et leur autre noeud couplé au circuit de sélection 104B. Dans l'exemple de la figure 4, le circuit de sélection 104B comprend, pour chaque élément résistif 102, un transistor correspondant 404 le couplant à une ligne 406. Le circuit de sélection 104B comprend aussi par exemple un transistor 408 couplant la ligne 406 à la masse. Les transistors 404 et le transistor 408 sont tous par exemple des transistors MOS. Les transistors 404 pour les N éléments sont par exemple contrôlés par des signaux de commande WSEL1 à WSELN respectivement.
Le circuit de sélection et de polarisation 104A comprend par exemple, pour chaque colonne, un transistor 412 ayant l'un de ses noeuds de conduction principaux couplé à la ligne 105, et l'autre de ses noeuds de conduction principaux couplé à la ligne 402. Le noeud de commande du transistor 412 est par exemple couplé par l'intermédiaire d'un commutateur 414 à une ligne d'entrée recevant la tension de polarisation pQL- Les commutateurs 414 des colonnes COL1 à COLM sont par exemple contrôlés par des signaux de commande correspondants BSEL1 à BSELM faisant partie du signal d'adresse ADDRESS. Le transistor 412 est par exemple un transistor NMOS, et son noeud de grille et son noeud de source sont par exemple tous deux couplés à la masse par un transistor correspondant 416, 418. Les transistors 416 et 418 des colonnes COL1 à COLM sont par exemple des transistors NMOS contrôlés au niveau de leurs noeuds de grille par des signaux to BSEL1 à BSELM respectivement.
Le bloc de génération de courant de référence 115 comprend par exemple un transistor 420 formant le circuit 116 et couplé par ses noeuds de conduction principaux entre la ligne 114 et le bloc résistif de référence 117. Le transistor 420 est par exemple un transistor NMOS et a son noeud de commande couplé à la tension de polarisation pQL- Le bloc résistif de référence 117 est aussi par exemple couplé à la masse par l'intermédiaire d'un transistor 422, qui est par exemple un transistor NMOS adapté pour avoir des caractéristiques similaires à celles du transistor 408 de chaque colonne de la mémoire résistive 101.
La figure 5 est un chronogramme représentant des exemples de signaux dans le circuit des figures 1 et 4 selon un exemple de réalisation. En particulier, la figure 5 représente les signaux CLK, ADDRESS, RAZ, BSEL1, BSEL2, BSEL3, BSELM, VDIFF, COMP et BIT.
Comme cela est illustré, pendant une première période de lecture, un premier élément résistif à l'adresse @1 est sélectionné en activant l'un des signaux de ligne de mot WSELl à WSELN (non illustré en figure 5) et en sélectionnant un premier bit en activant le signal de commande BSEL1.
Un court instant après, le signal RAZ est amené d'un état haut vers un état bas, pour activer l'intégrateur de courant 122. Dans l'exemple de la figure 5, le signal pjpp monte ensuite jusqu'à un instant où le signal COMP passe à l'état haut ce qui amène le comparateur 124 à échantillonner le signal d'entrée. Le signal BIT sur la sortie du comparateur 124 passe ainsi à l'état haut peu de temps après.
Le signal pjpp présente par exemple un petit échelon lorsque le signal COMP est activé, puis continue à monter jusqu'à ce que le signal de réinitialisation RAZ soit activé de nouveau sur un front montant suivant du signal d'horloge CLK.
Plusieurs cycles de lecture suivants sont aussi illustrés en figure 5, correspondant à des opérations de lecture aux adresses @2, @3 jusqu'à l'adresse @M, qui correspondent par exemple à des éléments résistifs dans les colonnes 2 à M.
La figure 6A illustre schématiquement le circuit de sélection et de polarisation 104A de la figure 4 plus en détail selon une variante de réalisation par rapport à la figure 4. Pour chaque colonne COL1 à COLM, le circuit 104A comprend par exemple deux transistors 602 et 604 couplés en série par leurs noeuds de conduction principaux entre la ligne 105 et la ligne 402 de la colonne respective. Les transistors 602 et 604 sont tous les deux par exemple des transistors NMOS. Les transistors 602 ont par exemple leurs drains couplés au noeud 105, et sont par exemple contrôlés par la tension de polarisation pQL- Le transistor 604 de chaque colonne COL1 à COLM est par exemple contrôlé par le signal de sélection correspondant BSELl à BSELM, et a sa source couplée à la ligne correspondante 402.
La figure 6B illustre schématiquement le circuit de sélection et de polarisation 104A de la figure 4 plus en détail selon encore une autre variante de réalisation. Pour chaque colonne COL1 à COLM, le circuit 104A comprend par exemple deux transistors 606 et 608 couplés en série par leurs noeuds de conduction principaux entre la ligne 105 et la ligne 402 de la colonne respective. Les transistors 606 sont par exemple des transistors PMOS ayant leurs noeuds de source couplés à la ligne 105, et respectivement contrôlés par les signaux inverses BSELl à BSELM du signal de sélection correspondant. Les transistors 608 sont par exemple des transistors NMOS ayant leurs noeuds de source couplés à la ligne 402 correspondante, et contrôlés chacun au niveau de son noeud de grille par la tension de polarisation pQL-
Un avantage du circuit de la figure 6B est que le circuit a un haut rendement puisque la tension de polarisation VpQL est appliquée par les transistors 608 aux lignes 402 sans composants intermédiaires .
Les figures 7A à 7C illustrent schématiquement le bloc
117 du bloc de génération de courant de référence 115 plus en détail selon des exemples de réalisation.
Dans le mode de réalisation de la figure 7A, le bloc 117 est par exemple constitué d'un agencement de K par K cellules de référence 701, où K est égal à deux, mais dans des variantes de réalisation, K pourrait être un entier quelconque supérieur ou égal à 2. Chaque cellule 701 comprend par exemple un élément résistif 102 similaire à ceux de la mémoire résistive 101 de la figure 1, couplé en série avec un transistor 702. Les transistors 702 sont tous par exemple des transistors NMOS, et chacun a son noeud de source ou de drain couplé à un noeud de l'élément résistif 102 correspondant, et son noeud de commande couplé à une tension haute, de sorte qu'il est activé de façon permanente. Les cellules 701 de chaque rangée de cellules sont par exemple couplées en série entre elles entre des lignes d'entrée/sortie 704, 706 du bloc 117, et les rangées sont par exemple couplées en parallèle entre elles entre les lignes d'entrée/sortie 704, 706. Ainsi, la résistance globale du bloc entre les lignes d'entrée/sortie 704, 706 est égale à la résistance moyenne des cellules 701. Les éléments résistifs 102 de la moitié des rangées et/ou de la moitié des colonnes de cellules sont par exemple adaptés à avoir une résistance pro¬ grammée haute de Rmax, alors que les autres éléments résistifs sont par exemple programmés pour avoir une résistive programmée basse de Rmin. La figure 7B illustre plus en détail le bloc 117 du bloc de génération de courant de référence 115 selon une variante d'exemple par rapport à la figure 7A, dans laquelle celui-ci est mis en oeuvre par une source de courant variable 710. La source de courant variable 710 est par exemple une source de courant qui peut être étalonnée, par exemple pendant une phase d'étalonnage de la mémoire, sur la base de données de test mémorisées dans la mémoire résistive 101 et lues par le circuit de lecture. La source de courant 710 est par exemple contrôlée par un signal de commande S, par exemple un niveau de tension. La source de courant variable 710 est par exemple mise en oeuvre par une ou plusieurs résistances polymères, une ou plusieurs résistances à diffusion, et/ou une ou plusieurs sources de courant MOS. En variante, la source de courant variable 710 pourrait être mise en oeuvre par une ou plusieurs sources de courant externes, en d'autres termes des sources de courant qui sont soit disposées à l'extérieur de la mémoire non volatile mais dans le même circuit intégré, soit disposées dans un autre circuit intégré, couplé à la mémoire non volatile par un plot d'entrée/sortie.
La figure 7C illustre plus en détail le bloc 117 du bloc de génération de courant de référence 115 selon une variante d'exemple par rapport aux figures 7A et 7B, dans laquelle il est mis en oeuvre par un agencement de L par L éléments résistifs 102, où L est égal à quatre dans l'exemple de la figure 7C. Dans des variantes de réalisation, L pourrait être un entier quelconque égal à 2 ou plus. Les éléments résistifs 102 de chaque rangée sont par exemple couplés en parallèle entre eux, et les rangées sont couplées en série entre les lignes 704 et 706. Les éléments résistifs 102 de la moitié des rangées sont par exemple programmés de façon à avoir une résistance haute de Rmax, et les éléments résistifs de l'autre moitié des rangées sont par exemple programmés pour avoir une résistance basse de Rmin, de sorte que la résistance globale du bloc 116 entre les lignes 704, 706 est égale à (Rmax+Rmin) /2. Dans un autre exemple, le bloc 117 du bloc de génération de courant de référence 115 pourrait comprendre un élément résistif de référence couplé entre les lignes d'entrée et de sortie 704, 706 et programmé pour avoir une résistance sensiblement égale à la moyenne des résistances Rmin et Rmax des éléments résistifs de la mémoire non volatile. Par exemple, l'élément résistif de référence est une jonction tunnel magnétique qui est programmée de façon permanente dans l'état antiparallèle, et qui est dimensionnée de telle sorte que sa résistance dans cet état soit sensiblement égale à (Rmin+Rmax) /2.
La figure 8 illustre schématiquement un dispositif de mémoire non volatile 800 selon un autre exemple de réalisation.
Comme dans le mode de réalisation de la figure 1, le dispositif 800 comprend un miroir de courant ayant une branche comprenant un transistor 112 couplé à un bloc de génération de courant de référence 115. Toutefois, plutôt que d'avoir une autre branche couplée à la mémoire résistive 101, il y a une pluralité de L autres branches, chacune comprenant un transistor correspondant 110_1 à 110_L ayant son noeud de commande couplé au noeud de commande du transistor 112. Chaque autre branche est couplée à une mémoire résistive correspondante 101_1 à 101_L, et à un bloc 802_1 à 802_L correspondant. Chacun des blocs 802_1 à 802_L comprend par exemple l'intégrateur de courant 122 et le comparateur 124 de la figure 1, pour générer des signaux BIT1 à BITL correspondants. Chacun des blocs 802_1 à 802_L reçoit une tension de référence j^p, qui est par exemple égale à la tension sur la ligne 114 de la branche de référence, ou reçoit les tensions de référence V^p]_ et/ou V~REF2 utilisées par l'intégrateur de courant 122 et le comparateur 124 des blocs 802_1 à 802_L.
Les figures 9A et 9B illustrent les structures d'éléments résistifs à couple de transfert de spin (STT) selon un exemple de réalisation. Par exemple, l'élément résistif 102 décrit ici a une structure correspondant à celle des figures 9A ou 9B. En variante, comme cela a été mentionné précédemment, les éléments résistifs pourrait être des éléments de RAM RedOx, des éléments de FeRAM, des éléments de PC RAM ou d'autres types d'éléments résistifs ayant une résistance programmable.
La figure 9A illustre un élément résistif STT 900 ayant une anisotropie magnétique dans le plan. L'élément 900 est par exemple sensiblement cylindrique, mais a une section qui est non circulaire, par exemple ovale, qui conduit par exemple à une augmentation de la stabilité de rétention des éléments résistifs lorsque le dispositif est programmé.
L'élément 900 comprend des électrodes inférieure et supérieure 902 et 904, chacune ayant sensiblement une forme de disque, et prenant en sandwich entre elles un certain nombre de couches intermédiaires. Les couches intermédiaires comprennent, du bas vers le haut, une couche fixe 906, une barrière d'oxy- dation 908 et une couche de mémorisation 910.
La barrière d'oxydation 908 est par exemple constituée de MgO ou de AlxOy. La couche fixe 906 et la couche de mémorisation 910 sont par exemple en matériau ferromagnétique, comme du CoFe. La direction de spin de la couche fixe 906 est fixe, comme cela est représenté par une flèche allant de la gauche vers la droite en figure 9A. Bien sûr, dans des variantes de réalisation, la direction de spin pourrait être de la droite vers la gauche dans la couche fixe 906. Toutefois, la direction de spin dans la couche de mémorisation 910 peut être changée, comme cela est représenté par des flèches dans des directions opposées en figure 9A. La direction de spin est programmée par le sens du courant d'écriture I qu'on fait passer dans l'élément, de sorte que la direction de spin dans la couche de mémorisation est parallèle, en d'autres termes est dans la même direction, ou est antiparallèle, en d'autres termes est dans la direction opposée, par rapport à celle de la couche fixe 906.
La figure 9B illustre un élément résistif STT 920 ayant une anisotropie magnétique perpendiculaire au plan. Un tel élément résistif peut par exemple être programmé par un courant d'écriture I plus faible que l'élément 900 pour une taille donnée et/ou pour un volume de couche de mémorisation donné. Un tel élément est par conséquent par exemple utilisé dans la cellule mémoire 900 de la figure 9, où un courant d'écriture relativement faible est souhaitable.
L'élément 920 est sensiblement cylindrique, et a par exemple une section circulaire. L'élément 920 comprend des électrodes inférieure et supérieure 922 et 924, chacune ayant sensiblement une forme de disque et prenant en sandwich un certain nombre de couches intermédiaires. Les couches inter- médiaires comprennent, du bas vers le haut, une couche fixe 926, une barrière d'oxydation 928, et une couche de mémorisation 930. Ces couches sont similaires aux couches correspondantes 906, 908 et 910 de l'élément 900, excepté que la couche fixe 926 et la couche de mémorisation 930 ont une anisotropie perpendiculaire au plan, comme cela est représenté par les flèches verticales dans les couches 926 et 930 de la figure 9B. La couche fixe 926 est illustrée comme ayant une direction de spin allant du bas vers le haut en figure 9B, mais bien sûr, dans des variantes de réalisation, cette direction de spin pourrait être du haut vers le bas.
Si l'élément STT 900 ou 920 de la figure 9A ou 9B est utilisé pour mettre en oeuvre chacun des éléments résistifs 202, 204 décrits ici, leurs orientations peuvent par exemple être choisies de façon à minimiser le niveau de courant d'écriture qui permet de les programmer. En particulier, en fonction de facteurs tels que les dimensions des éléments 202, 204, un courant d'écriture faible peut être obtenu lorsque chaque élément a son électrode inférieure 902, 922 connectée au noeud de mémorisation 206, 210 correspondant, ou l'inverse.
Un avantage des modes de réalisation décrits ici est que le circuit de lecture permet une détection précise du courant de lecture circulant dans l'élément résistif pendant une opération de lecture. Ainsi, les états résistifs programmables des éléments résistifs formant la mémoire résistive peuvent avoir des résistances relativement similaires, ce qui permet d'obtenir un circuit compact et à faible consommation d'énergie.
Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art.
Par exemple, il apparaîtra clairement à l'homme de l'art que la tension d'alimentation VDD dans les divers modes de réalisation pourrait être à un niveau quelconque, par exemple entre 1 et 3 V, et plutôt que d'être à 0 V, la tension de masse pourrait aussi être considérée comme une tension d'alimentation qui pourrait être à un niveau quelconque, comme un niveau négatif.
En outre, il apparaîtra clairement à l'homme de l'art que les rangées et les colonnes décrites ici sont inter- changeables, en d'autres termes que les rangées pourraient être considérées comme des colonnes, et vice versa.
En outre, il apparaîtra clairement à l'homme de l'art que, dans tous les modes de réalisation décrits ici, tous les transistors NMOS pourraient être remplacés par des transistors PMOS et/ou tous les transistors PMOS pourraient être remplacés par des transistors NMOS. La façon dont tous les circuits pourraient être mis en oeuvre en utilisant seulement des tran¬ sistors PMOS ou seulement des transistors NMOS apparaîtra clairement à l'homme de l'art, par exemple en inversant les rails d'alimentation. En outre, bien qu'on ait décrit ici des transistors basés sur la technologie MOS, dans des variantes de réalisation, on pourrait utiliser d'autres technologies de transistors, comme la technologie bipolaire.
En outre, il sera clair pour l'homme de l'art que les divers éléments décrits en relation avec les divers modes de réalisation pourraient être combinés, dans des variantes de réalisation, selon des combinaisons quelconques.

Claims

REVENDICATIONS
1. Circuit de lecture pour lire un état résistif programmé d'éléments résistifs (102) d'une mémoire résistive (101) , chaque élément résistif étant programmable pour prendre l'un d'un premier et d'un deuxième état résistif (Rmax, Rmin) , le circuit comprenant :
un intégrateur de courant (122) adapté à intégrer une différence de courant entre un courant de lecture (IR) passant dans un premier des éléments résistifs et un courant de référence (IREF) ·
2. Circuit de lecture selon la revendication 1, dans lequel l'intégrateur de courant (122) comprend un amplificateur à transimpédance capacitive (CTIA) .
3. Circuit de lecture selon la revendication 1 ou 2, comprenant en outre un miroir de courant (108) comprenant une première branche (112, 114) adaptée à conduire le courant de référence (IREF) , et une deuxième branche (110, 107) couplée à :
une première ligne (105) couplée au premier élément résistif (102) pour conduire le courant de lecture (IR) ; et
une deuxième ligne (120) couplée à l'intégrateur de courant (122) pour conduire la différence entre le courant de lecture (IR) et le courant de référence (IREF) ·
4. Circuit de lecture selon l'une quelconque des revendications 1 à 3, dans lequel l'intégrateur de courant (122) comprend un amplificateur différentiel (202) comportant :
un premier noeud d'entrée couplé à la deuxième ligne
(120) ;
un chemin de contre-réaction comprenant un condensateur (204) couplé entre un noeud de sortie de l'amplificateur différentiel et le premier noeud d'entrée ; et
un deuxième noeud d'entrée couplé à une première tension de référence ( REF2) ·
5. Circuit de lecture selon la revendication 4, dans lequel la première branche (112, 114) du miroir de courant (108) est couplée à un bloc de génération de courant de référence (115), et dans lequel le deuxième noeud d'entrée de l'ampli¬ ficateur différentiel (202) est couplé à la première branche (112, 114) .
6. Circuit de lecture selon l'une quelconque des revendications 1 à 5, comprenant en outre un circuit de sélection et de polarisation (104A, 104B) pour sélectionner le premier élément résistif et appliquer une tension de polarisation (VpoL) au premier élément résistif, le circuit de sélection et de polarisation (104A, 104B) comprenant :
un premier transistor (412, 602, 608) couplé au premier élément résistif (102) et adapté à conduire le courant de lecture, le premier transistor ayant un noeud de commande couplé à la tension de polarisation ( PQL ) ·
7. Circuit de lecture selon la revendication 6, dans lequel le premier transistor (412) est un transistor MOS, et le circuit de sélection et de polarisation (104A, 104B) comprend en outre :
un deuxième transistor (416) couplé par ses noeuds de conduction principaux entre la grille du premier transistor et un niveau de masse ; et
un troisième transistor (418) couplé par ses noeuds de conduction principaux entre une source du premier transistor et le niveau de masse.
8. Circuit de lecture selon la revendication 6, dans lequel le circuit de sélection et de polarisation (104A, 104B) comprend en outre un autre transistor (604, 606) couplé en série avec le premier transistor (602, 608).
9. Circuit de lecture selon la revendication 8, dans lequel le premier transistor (412) est un transistor MOS à canal N, et dans lequel l'autre transistor est un transistor MOS à canal P ayant sa source couplée à un drain du premier transistor .
10. Circuit de lecture selon l'une quelconque des revendications 1 à 9, dans lequel le courant de référence ( IREF ) est généré par un bloc de génération de courant de référence (115) comprenant une matrice de K par K éléments résistifs, K étant un entier pair positif supérieur ou égal à 2.
11. Circuit de lecture selon la revendication 10, dans lequel la matrice d'éléments résistifs comprend K rangées d'éléments résistifs, les éléments résistifs de chaque rangée étant couplés en parallèle entre eux, les rangées d' éléments résistifs étant couplées en série entre elles, et dans lequel les éléments résistifs dans une moitié des rangées sont programmés pour avoir l'état résistif haut, et les éléments résistifs dans l'autre moitié des rangées sont programmés pour avoir l'état résistif bas.
12. Circuit de lecture selon l'une quelconque des revendications 1 à 9, dans lequel le courant de référence ( IREF ) est généré par un bloc de génération de courant de référence (115) comprenant un élément résistif de référence dimensionné et programmé de telle sorte que sa résistance soit à un niveau situé entre les résistances des premier et deuxième états résistifs de chaque élément résistif.
13. Circuit de lecture selon l'une quelconque des revendications 1 à 12, dans lequel la mémoire résistive (101) comprend une pluralité de colonnes d'éléments résistifs, et dans lequel le circuit de lecture comprend un intégrateur de courant (122) pour chaque colonne, et un bloc de génération de courant de référence (115) commun à la pluralité des colonnes.
14. Circuit de lecture selon l'une quelconque des revendications 1 à 13, dans lequel chacun des éléments résistifs est de l'un des types suivants :
un élément à couple de transfert de spin ayant une anisotropie dans le plan ;
un élément à couple de transfert de spin ayant une anisotropie perpendiculaire au plan ;
un élément à oxydo-réduction (RedOx) ;
un élément ferroélectrique ; et
un élément à changement de phase.
15. Procédé pour lire un état résistif programmé d'éléments résistifs (102) d'une mémoire résistive (101), chaque élément résistif étant programmable pour prendre l'un d'un premier et d'un deuxième état résistif, le procédé comprenant :
sélectionner un premier des éléments résistifs ; et intégrer, par un intégrateur de courant (122) , une différence de courant entre un courant de lecture (IR) passant dans un premier des éléments résistifs, et un courant de référence ( IREF) ·
16. Procédé selon la revendication 15, dans lequel le courant de référence ( IREF) es^ généré par une branche de référence (112, 114) d'un miroir de courant (108), et l'inté¬ gration de la différence de courant est basée sur une tension de référence ( REJ2) de la branche de référence.
EP15810692.2A 2014-12-01 2015-12-01 Circuit de lecture pour mémoire résistive Withdrawn EP3227889A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1461717A FR3029342B1 (fr) 2014-12-01 2014-12-01 Circuit de lecture pour memoire resistive
PCT/FR2015/053273 WO2016087763A1 (fr) 2014-12-01 2015-12-01 Circuit de lecture pour mémoire résistive

Publications (1)

Publication Number Publication Date
EP3227889A1 true EP3227889A1 (fr) 2017-10-11

Family

ID=52692782

Family Applications (1)

Application Number Title Priority Date Filing Date
EP15810692.2A Withdrawn EP3227889A1 (fr) 2014-12-01 2015-12-01 Circuit de lecture pour mémoire résistive

Country Status (4)

Country Link
US (1) US10304529B2 (fr)
EP (1) EP3227889A1 (fr)
FR (1) FR3029342B1 (fr)
WO (1) WO2016087763A1 (fr)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US10032509B2 (en) * 2015-03-30 2018-07-24 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
KR102659651B1 (ko) * 2017-01-09 2024-04-22 삼성전자주식회사 비휘발성 메모리 장치의 고전압 스위치 회로 및 비휘발성 메모리 장치
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10535413B2 (en) * 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
TWI830054B (zh) * 2021-08-26 2024-01-21 國立陽明交通大學 記憶體內運算裝置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809225A (en) 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
EP1220228B1 (fr) * 2000-12-29 2008-12-24 STMicroelectronics S.r.l. Procédé de programmation pour mémoire non-volatile
JP3812805B2 (ja) * 2001-01-16 2006-08-23 日本電気株式会社 トンネル磁気抵抗素子を利用した半導体記憶装置
JP4113423B2 (ja) * 2002-12-04 2008-07-09 シャープ株式会社 半導体記憶装置及びリファレンスセルの補正方法
US7423897B2 (en) * 2004-10-01 2008-09-09 Ovonyx, Inc. Method of operating a programmable resistance memory array
US7280405B2 (en) * 2004-12-14 2007-10-09 Tower Semiconductor Ltd. Integrator-based current sensing circuit for reading memory cells
US7154774B2 (en) * 2005-03-30 2006-12-26 Ovonyx, Inc. Detecting switching of access elements of phase change memory cells
TWI303068B (en) * 2006-01-26 2008-11-11 Ind Tech Res Inst Sense amplifier circuit
US7286429B1 (en) * 2006-04-24 2007-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. High speed sensing amplifier for an MRAM cell
US7345912B2 (en) * 2006-06-01 2008-03-18 Grandis, Inc. Method and system for providing a magnetic memory structure utilizing spin transfer
EP1883113B1 (fr) * 2006-07-27 2010-03-10 STMicroelectronics S.r.l. Dispositif mémoire à changement de phase
JP5607870B2 (ja) * 2008-04-25 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 電流センス回路及びこれを備えた半導体記憶装置
JP5066211B2 (ja) * 2010-03-24 2012-11-07 株式会社東芝 不揮発性半導体記憶装置
US20130082936A1 (en) * 2011-09-29 2013-04-04 Sharp Kabushiki Kaisha Sensor array with high linearity

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
None *
See also references of WO2016087763A1 *

Also Published As

Publication number Publication date
WO2016087763A1 (fr) 2016-06-09
FR3029342B1 (fr) 2018-01-12
US20170271005A1 (en) 2017-09-21
FR3029342A1 (fr) 2016-06-03
US10304529B2 (en) 2019-05-28

Similar Documents

Publication Publication Date Title
WO2016087763A1 (fr) Circuit de lecture pour mémoire résistive
US7535783B2 (en) Apparatus and method for implementing precise sensing of PCRAM devices
EP2842229B1 (fr) Dispositif logique reprogrammable resistant aux rayonnements
EP2821998B1 (fr) Dispositif à mémoire non volatile
EP2833364A2 (fr) Cellule mémoire magnetique non volatile à trois electrodes et matrice associée
FR2976712A1 (fr) Element de memoire non-volatile
FR2970592A1 (fr) Cellule mémoire volatile/non volatile programmable
EP2993786B1 (fr) Porte c munie d&#39;une sauvegarde non volatile
EP3092646B1 (fr) Procédé et circuit pour programmer des cellules de mémoire non volatile d&#39;une matrice mémoire volatile/non volatile
FR2970590A1 (fr) Cellule mémoire volatile/non volatile sans charge
EP3154061B1 (fr) Procédé et circuit pour contrôler le courant de programmation dans une matrice de mémoire non volatile
FR2970589A1 (fr) Cellule mémoire volatile/non volatile
FR2976711A1 (fr) Cellule memoire avec memorisation volatile et non volatile
CN101271918A (zh) 相变存储器装置
EP3092647B1 (fr) Memoire munie de cellules de memoire volatile et non volatile associees
CN106887246A (zh) 用于非易失性存储器件的感测放大器及相关方法
FR2970593A1 (fr) Cellule mémoire volatile/non volatile compacte
FR2973149A1 (fr) Architecture de memoire logique, notamment pour mram ou pcram ou rram.
EP2987168B1 (fr) Cellule mémoire avec mémorisation de données non volatile
EP3158562B1 (fr) Registre ayant une mémoire non volatile pour la sauvegarde et la restauration d&#39;une mémoire volatile
EP2987167B1 (fr) Cellule memoire non-volatile
FR2970591A1 (fr) Cellule mémoire volatile et non volatile combinee
FR3035998A1 (fr) Non-volatile memory with programming circuit

Legal Events

Date Code Title Description
STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE INTERNATIONAL PUBLICATION HAS BEEN MADE

PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: REQUEST FOR EXAMINATION WAS MADE

17P Request for examination filed

Effective date: 20170621

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LI LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR

AX Request for extension of the european patent

Extension state: BA ME

DAV Request for validation of the european patent (deleted)
DAX Request for extension of the european patent (deleted)
PUAG Search results despatched under rule 164(2) epc together with communication from examining division

Free format text: ORIGINAL CODE: 0009017

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: EXAMINATION IS IN PROGRESS

17Q First examination report despatched

Effective date: 20191015

B565 Issuance of search results under rule 164(2) epc

Effective date: 20191015

RIC1 Information provided on ipc code assigned before grant

Ipc: G11C 11/16 20060101ALI20191010BHEP

Ipc: G11C 11/22 20060101ALI20191010BHEP

Ipc: G11C 13/00 20060101ALI20191010BHEP

Ipc: G11C 7/06 20060101AFI20191010BHEP

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: EXAMINATION IS IN PROGRESS

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: EXAMINATION IS IN PROGRESS

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20230701