EP3100354A1 - Dispositif d'element sequentiel a balayage - Google Patents

Dispositif d'element sequentiel a balayage

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Publication number
EP3100354A1
EP3100354A1 EP15701529.8A EP15701529A EP3100354A1 EP 3100354 A1 EP3100354 A1 EP 3100354A1 EP 15701529 A EP15701529 A EP 15701529A EP 3100354 A1 EP3100354 A1 EP 3100354A1
Authority
EP
European Patent Office
Prior art keywords
signal
input
sequential element
phantom
latch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP15701529.8A
Other languages
German (de)
English (en)
Inventor
Valentin Gherman
Samuel Evain
Sébastien SARRAZIN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Publication of EP3100354A1 publication Critical patent/EP3100354A1/fr
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the primary-secondary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation

Definitions

  • the present invention generally relates to integrated circuits and in particular a sequential scanning-element device (scanning flip-flop or scanning latch) having a low impact on performance.
  • Digital circuits made from micro and nanotechnologies may be affected by physical defects resulting from the manufacturing process. These defects can cause operating errors that can lead to a failure of the systems in which these circuits are used.
  • the invention improves the situation by providing a sequential scan element device for an integrated circuit, the device receiving as input three respective input signals (D, SI, SE) and at least one clock signal CLK, and comprising an output Q.
  • the device comprises:
  • a system sequential element comprising an input driven by a first input signal (D) of the device, an input driven by a second input signal (SE) of the device, and an input driven by one of the signals of clock (CLK) received at the input by the device, and
  • a phantom sequential element comprising an input driven by the third input signal (SI) of the device, an input driven by the second input signal (SE) of the device, and an input driven by one of the signals of clock (CLK) received at the input by the device, the device being configured so that the first input signal (D) is propagated to the output (Q) of the device through the system sequential element when the second input signal (SE) is inactivated, and the third signal input (SI) is propagated to the output (Q) of the device through the phantom sequential element and the system sequential element when the second input signal (SE) is activated, the propagation of the third input signal (SI) of the phantom sequential element to the system sequential element being performed asynchronously, i.e., decorrelated clock signals.
  • the phantom sequential element may be configured to disconnect from the power supply when the second signal (SE) is inactivated.
  • the phantom sequential element may in particular comprise at least one transistor connected to the third input controlled by the second signal (SE), said transistor being configured to disconnect the power supply of the phantom sequential element when the second input signal (SE ) is inactivated.
  • the system sequential element can be a sequential element among a non-scan type latch or a latch, while the phantom sequential element can be a sequential element among a scan type flip-flop, a latch of the type non-scan, and a lock.
  • the device can be connected as input to an asynchronous reset signal at the 0-logic value ("reset_n”) and / or to an asynchronous reset signal at the value 1 -logical (“set”), while the device is configured to form an asynchronous reset scan flip-flop at 0-logical and / or 1-logical.
  • the system sequential element comprises a system master latch, a system slave latch, and a logic gate and the ghost sequential element comprises a phantom latch receiving as input the third signal (SI) and being outputted at the output of the phantom sequential element.
  • the logic gate receives as input the second signal (SE), the output of the phantom sequential element and the asynchronous reset signal at the 0-logic value (“reset_n”), and is outputted to the system master latch.
  • the system master latch further receives as input the first signal (D) and the second input signal of the device (SE) and is outputted to the system slave latch, the system slave latch being inputted to the system master latch and to the 0-logic asynchronous reset signal (“reset_n”) and being connected at the output to the output of the device (Q).
  • the system sequential element may include a system latch and a logic gate while the phantom sequential element includes a ghost master latch receiving as input the third signal (SI) and a phantom slave latch connected to the output at the output of the phantom sequential element.
  • the logic gate receives as input the second signal (SE), the output of the phantom sequential element and the asynchronous reset signal at the 0-logic value ("reset_n"), and is outputted to the system latch, the latch further receiving system input the first signal (D) and the second input signal of the device (SE) and being output connected to the output of the device (Q).
  • the state of the system lock is reset to 0-logic asynchronously if the logic gate is activated, while the system lock is reset to the logical value 1-synchronously or asynchronously if the logic gate is inactivated and the device is in scan mode, the device being in scan mode when the second signal (SE) is activated.
  • the logic gate is activated only if:
  • reset_n the asynchronous reset signal at the 0-logic value
  • the system sequential element comprises a system master latch, a system slave latch, and a logic gate while the phantom sequential element comprises a phantom latch receiving as input the third signal (SI) and is connected at the output at the output of the phantom sequential element.
  • the logic gate receives as input the second signal (SE), the output of the phantom sequential element and the asynchronous reset signal to 1 -logic ("set") and is outputted to the system master latch, the system master latch further receiving as input the first signal (D) and the second input signal of the device (SE) and being outputted to the system slave latch, the system slave latch being inputted to the system latch and the asynchronous delivery signal 1-logic ("set”) and being connected at the output to the output of the device (Q).
  • the system sequential element may comprise a system latch and a logic gate.
  • the phantom sequential element includes a phantom master latch receiving as input the third signal (S1) and a phantom slave latch connected to the output at the same time. output of the phantom sequential element.
  • the logic gate receives as input the second signal (SE), the output of the phantom sequential element and the asynchronous reset signal to 1 -logic ("set"), and is outputted to the system latch, the system latch receiving in addition, inputting the first signal (D) and the second input signal of the device (SE) and being connected at the output to the output of the device (Q).
  • the state of the system lock is reset to logical 1 asynchronously if the logic gate is enabled, and the system lock is reset to the 0-logic value synchronously or asynchronously if the logic gate is inactivated and the gate is disabled.
  • device is in scan mode, the device being in scan mode when the second input signal (SE) is activated.
  • the logic gate is activated only if:
  • FIG. 1 represents a scan flip-flop architecture according to the prior art
  • FIG. 2 represents the general structure of a sequential scanning element device, according to certain embodiments of the invention
  • FIG. 3 shows a scan latch device with phantom latch, master / slave system latch and asynchronous 0-logic reset capability of the state of the system latch ("reset" in English language), according to a form embodiment of the invention
  • FIG. 4 represents a scan latch device with phantom flip-flop, system latch and 0-logic asynchronous reset capability of the system latch state ("reset" in English language);
  • FIG. 5 shows a scanning device with phantom latch, master / slave system flip-flop and asynchronous 1-logic transfer capability of the state of the system flip-flop ("set" in English language), according to another embodiment;
  • FIG. 6 represents a scan latch device with phantom flip-flop, system latch and 1-system asynchronous delivery capability of the system latch state ("set" in English language).
  • FIG. 2 represents a general view of a device forming a sequential element for an integrated circuit that can be configured in capture mode or in scan mode, according to some embodiments of the invention.
  • the device 30 comprises a system sequential element 300 coupled with a phantom sequential element 310.
  • the phantom sequential element 310 may be a latch, or a scanner or non-scan latch, while the system sequential element 300 may be a latch (which may itself consist of several latches) or a lock.
  • SE signal The SE signal, also called “scan mode enable signal” ("SE” being the acronym for "Scan Enable”), designates a signal that defines the scanning and capture mode of operation. a flip-flop scan. It will be considered in the following description that, in the scan mode, the signal SE is activated while in capture mode the signal SE is inactivated; Moreover, although the invention is not limited to this embodiment, it is considered in the remainder of the description that:
  • the signal SE is activated, when the signal SE takes the value 1 -logic, and that
  • the signal SE is inactivated when the signal SE takes the value 0-logic.
  • a “lock” designates a sequential element that captures input data, i.e., it becomes transparent, on a given level (high or low) of the clock signal.
  • the clock signals are not explicitly represented in all the figures, it is considered hereinafter that the master locks marked “ML” (acronym for “master latch”, literally “literally” meaning literally “master lock””) Toward the high level of the clock signal while the slave locks marked” SL “ (acronym for "slave latch”, literally meaning “slave lock”) become transparent on the low level of the clock signal.
  • An asynchronous reset signal to the logic value 0 (also denoted “0-logic”), also hereinafter called “reset_n” designates a signal used to reset the state of a sequential element (eg a latch or a latch ) to 0-logic asynchronously when this signal is enabled.
  • reset_n an asynchronous reset signal to the logic value 0 (also denoted “0-logic”)
  • a sequential element eg a latch or a latch
  • An asynchronous reset signal at logic value 1 (also denoted “1 -logic"), also called “set”, designates a signal used to reset the state of a sequential element (eg a latch or latch) to the 1-logical value asynchronously when this signal is activated.
  • a sequential element eg a latch or latch
  • the "set” signal is activated if it takes the value 1 -logic.
  • a sequential element is said to be of the "system" type when it is useful for the implementation of the functional specification of a circuit or a system.
  • a sequential element called "ghost” is redundant with respect to the functional specification of a circuit or System, and is used to improve the parameters of the system such as its testability.
  • the device 30 delivers an output Q. It is driven by at least one clock signal CLK and comprises at least 3 entries denoted D, SI and SE:
  • the system sequential element 300 comprises at least:
  • the phantom sequential element 310 comprises at least:
  • the device 30 is configured to propagate through the sequential element 300 the signal D of the device 30 to the Q output in capture mode (when the second input signal SE is inactivated).
  • the state of the phantom sequential element 310 is transmitted to the system sequential element 300.
  • This property allows the propagation of the signal S1, through the phantom sequential element 310 and the system sequential element 300, in scan mode (when the second input signal SE is activated).
  • the propagation of the input signal SI of the phantom sequential element 310 to the system sequential element 300 is performed asynchronously, that is to say decorrelated from the clock signal CLK.
  • the device 30 can thus form a "scan latch device” or a “scan latch device”.
  • the device 30 may be configured as a latch or latch, depending on the type of the system sequential element 300, whose input is driven by the signal D and the pilot output the signal Q.
  • the phantom sequential element 310 can be used in scan mode only, in order to configure the device 30 as a flip-flop whose input input is driven by the signal S1 and the pilot output the signal Q.
  • the phantom sequential element 310 is a latch while the system sequential element 300 is a latch.
  • the phantom sequential element 310 may be a latch when not in use for on-line monitoring while the system sequential element 300 is a flip-flop.
  • the phantom sequential element 310 may comprise logic gates for generating a pulse ("pulse") from of one of the fronts (amount or descendants) of the clock signal CLK. Different methods of generating such a "puise" can be used.
  • the system sequential element 300 may further be controlled by asynchronous reset signals at the 0-logic ("reset_n”) and / or asynchronous reset value to the value 1 -logic ("set").
  • the system and phantom sequential elements 300 and 310 may share logic gates and transistors such as, for example, gates or transistors necessary for the inversion of the clock signal CLK.
  • a transistor 31 for example of n MOS type, can be used in addition to disconnect the power supply of the phantom sequential element 310 in capture mode.
  • a p-type transistor may be used for the same purpose of disconnecting power from the phantom sequential element 310.
  • the phantom sequential element 310 may be driven by the same clock signal as the system sequential element 300.
  • the system sequential element 300 is a system latch and where the phantom sequential element 310 is a phantom latch
  • optimal operation of the scanner mode device can be ensured by connecting the system and phantom latches so that together they form a master-slave latch (ML-SL) whose data input is driven by the third signal SI.
  • ML-SL master-slave latch
  • the device 30 makes it possible to avoid the insertion of a multiplexer in the data path which connects the input of the device which is controlled by the signal D to its output which controls the signal Q in order to ensure the implementation. scan and capture modes. This results in a lower impact on the latency of the circuit or system in which the device 30 is inserted (the latency of a circuit defines the speed or the clock frequency with which the circuit can operate).
  • FIGS. 3, 4, 5 and 6 the clock signals of the sequential elements are not illustrated, to simplify the representation of these figures and for clarity, although they are used similarly to the modes of embodiment described in relation to FIG.
  • the device 30 can be further connected as input to a fourth signal "reset_n” to reset the state of the system sequential element and / or the element Phantom sequential to the O-logic value asynchronously.
  • the device 30 may be further connected as input to a fifth "set” signal enabling the system sequential element and / or the phantom sequential element to be reset to the asynchronous value 1-logic.
  • FIG. 3 represents a device 30 adapted to be used as a scan flip-flop with asynchronous reset to the 0-logic value when the "reset_n" signal is activated, according to some embodiments of the invention.
  • the system sequential element 300 shown in FIG. 3 comprises a master latch 401 (also called “system master latch” and designated by the notation "ML”), a slave latch 402 (also called “system slave latch” and designated by the notation "SL”) and a logic gate 403.
  • the phantom sequential element 310 shown comprises a master latch (also called “ghost latch” or “ghost master latch” and designated by the notation "ML”) 412 and a transistor 31 1 to disconnect power to the ML 412 lock in capture mode.
  • the ML latch 401 becomes transparent on a given level of the clock signal, for example the high level, while the SL latch 402 becomes transparent on the inverse level of the clock signal, for example the low level.
  • the combination of two locks that become transparent on different levels of the same clock signal gives rise to a flip-flop (designated by the symbol "FF"), that is to say a sequential element that captures input data. on the front (rising or falling) of the clock signal.
  • the ML latch 412 of the phantom sequential element comprises an input driven by the signal S1 and an output connected to the output of the phantom sequential element 310.
  • the logic gate 403 comprises:
  • the ML latch 401 further includes three inputs and an output including:
  • the SL latch 402 further includes two inputs and an output including:
  • Logic gate 403 is enabled, i.e. it has an impact on the state of system sequential element 300 only if:
  • ML latch 401 if the device 30 is in scan mode (that is to say when the second signal SE is activated) and the output of the phantom sequential element 310 takes the value 0-logic.
  • the state of ML latch 401 is reset to 0-logic asynchronously if logic gate 403 is enabled.
  • the system lock ML 401 is reset to logic 1 synchronously or asynchronously if the logic gate 403 is inactivated and the device is in scan mode (i.e. when the signal SE is activated).
  • the operation of asynchronous delivery to the 0-logic value of the ML 401 system lock has priority over the operation of its 1-logical asynchronous delivery.
  • Various transistor-level implementations can be used to implement this priority rule.
  • FIG. 4 represents a device 30 adapted to be used as a scan lock with asynchronous reset to the 0-logic value, when the "reset_n" signal is activated, according to another embodiment of the invention.
  • the system sequential element 300 includes a structure similar to FIG. 3.
  • the system master latch 401 and the system slave latch 402 is replaced by a system latch 404 and the phantom sequential element 310 includes a ghost master latch 412 (also referred to as ML) and a ghost slave latch 413 (also referred to as SL), and may include a transistor 31 1 to disconnect power to the ML 412 and SL 413 locks in capture mode.
  • ML ghost master latch
  • SL ghost slave latch 413
  • the ML phantom latch 412 further comprises an input driven by the signal SI and an output connected to the phantom lock SL 413.
  • the phantom lock SL 413 further comprises an input driven by the output of the latch ML 412 and an output connected to the output of the phantom sequential element 310.
  • System latch 404 further includes three inputs and one output including:
  • the system latch 404 may comprise logic gates making it possible to generate a pulse ("dip" in English language) from one of the edges (amount or descendants) of the received clock signal (not shown in FIG. ). Different methods of generating such a "puise” can be used.
  • the state of system latch 404 is reset to 0-logic asynchronously if logic gate 403 is enabled.
  • the system lock 404 is reset to the logic value 1 synchronously or asynchronously if the logic gate 403 is inactivated and the device is in scan mode (when the signal SE is activated).
  • the state of the system lock 404 is reset to the logical value 1 as soon as the state of the SL 413 phantom lock takes the value 1 -logical and the state of the system lock 404 is reset to the 0-logic value as soon as the state of the SL 413 phantom lock takes the 0-logic value.
  • This property allows the transfer of the signal SI, through the phantom locks ML 412 and SL 413 to the system sequential element 300 in scan mode.
  • the operation of asynchronous delivery to the 0-logic value of the system latch 404 takes precedence over the operation of its asynchronous reset to 1-logical.
  • Different implementations at the transistor level can be used to implement this priority rule.
  • the system sequential element 300 can be reset to 0-logic asynchronously as soon as the signal "reset_n" is activated.
  • a fifth asynchronous 1-logic delivery signal (denoted “set”) may be used in parallel or in the absence of the "reset_n” asynchronous 0-logic reset signal.
  • set asynchronous 1-logic delivery signal
  • the device 30 uses a signal “set” in the absence of the signal "reset_n”, by way of non-limiting example.
  • FIG. 5 represents a device 30 that can be used as a 1-logic asynchronous reset scan flip-flop, when such a "set” signal is activated, according to another embodiment of the invention.
  • the system sequential element 300 shown in FIG. 5 comprises a system master latch 501 (also denoted “ML”), a system slave latch 502 (also denoted “SL”) and a logic gate 503.
  • the ghost sequential element 310 comprises a master latch 412 (also called “phantom latch” and designated “ML”) and a transistor 31 1 to disconnect power to the ML phantom latch 512 in capture mode.
  • the phantom latch 412 further comprises an input driven by the signal S1 and an output connected to the output of the phantom sequential element 310.
  • the logic gate 503 comprises:
  • the ML 501 lock further comprises three inputs and an output including:
  • the SL latch 502 further includes two inputs and an output including: an input controlled by the ML 501 lock,
  • the logic gate 503 is activated, that is to say it has an impact on the state of the system sequential element 300 only if:
  • the output of the phantom sequential element (310) takes the value 1 -logical.
  • the state of the ML 501 system lock is reset to logic 1 asynchronously if the logic gate 503 is enabled, and the ML 501 system lock is reset to the 0-logic value synchronously or asynchronously if the logic gate 503 is inactivated and the device 30 is in scan mode.
  • scan mode if the "set" signal is inactivated, the status of the ML 501 system lock is reset to the 0-logic value as soon as the status of the ML 412 phantom lock takes the 0-logic value. and the state of the ML 501 system lock is reset to the logical value 1 as soon as the status of the ML 412 phantom lock takes the value 1-logical.
  • This property allows the transfer of the signal SI, through the ML phantom lock 412 to the system sequential element 300 in scan mode.
  • the asynchronous delivery operation at the value 1 -logic of the ML 501 system lock has priority over the operation of its 0-logic asynchronous delivery.
  • Various transistor-level implementations can be used to implement this priority rule.
  • the system sequential element 300 can be reset to the logical value 1-asynchronously as soon as the "set" signal is activated.
  • FIG. 6 represents a device 30 adapted to be used as a scan lock with asynchronous reset at the logical value 1, when the "set" signal is activated, according to another embodiment of the invention.
  • the system sequential element 300 comprises a structure similar to FIG. 5.
  • the ML 501 and SL 502 are replaced by a system lock 504 and the phantom sequential element 310 includes ghost master locks 512 (ML) and a ghost slave lock 513 (SL) and may comprise a transistor 31 1 for disconnecting the power supply of the ML 512 and SL 513 locks in capture mode.
  • ML ghost master locks 512
  • SL ghost slave lock 513
  • the ML phantom lock 512 further comprises an input driven by the signal SI and an output connected to the phantom lock SL 513.
  • the lock SL 513 further comprises an input controlled by the lock ML 512 and an output connected to the output of the phantom sequential element 310.
  • the logic gate 503 shown in Figure 6 is similar to the logic gate 503 of Figure 5.
  • System latch 504 further includes three inputs and one output including:
  • the system latch 504 may include logic gates for generating a pulse ("tap") from one of the rising or falling edges of the received clock signal (not shown in Figure 6). Different methods of generating such a "puise” can be used.
  • the state of the system lock 504 is reset to the logical value 1 asynchronously if the logic gate 503 is enabled, and the system lock 504 is reset to the 0-logic value synchronously or asynchronously if the logic gate 503 is inactivated and the device 30 is in scan mode.
  • the consequence is that in scan mode, if the "set" signal is inactivated, the state of the system lock 504 is reset to the 0-logic value as soon as the state of the SL 513 phantom lock takes the value 0-logic and the state of the system lock 504 is reset to the logical value 1 as soon as the state of the SL phantom lock 513 is 1-logical.
  • This property allows the transfer of the signal SI, through the phantom locks ML 512 and SL 513, to the system sequential element 300 in scan mode.
  • the asynchronous delivery operation to the logical value 1 of the system lock 504 takes precedence over the operation of its asynchronous reset to 0-logic.
  • a priority rule can be implemented by various implementations at the transistor level.
  • the system sequential element 300 can be reset to the logical value 1-asynchronously as soon as the "set" signal is activated.
  • the device 30 shown in FIGS. 3, 4, 5, 6 can comprise any type of combination of transistors or logic gates adapted to carry out the preceding conditions.
  • the invention is also not limited to particular types of transistors, gates, or interconnections between these elements to achieve the above conditions.
  • the invention is not limited to the embodiments described above by way of non-limiting example. It encompasses all the embodiments that may be envisaged by those skilled in the art. In particular, it is not limited to a particular number or type or arrangement of gates and transistors to achieve the above conditions. In addition, it can alternatively be applied to system latches that change their state on the falling edge of the clock signal or to system latches that become transparent on the low level of the clock signal or to encodings different from the clock. capture and scan modes.

Landscapes

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Abstract

L'invention propose un dispositif d'élément séquentiel à balayage (bascule à balayage ou verrou à balayage) pour circuit intégré, le dispositif (30) recevant en entrée trois signaux d'entrée respectifs D, S1I, SE et au moins un signal d'horloge CLK, et comprenant une sortie Q. Le dispositif comprend : - un élément séquentiel système (300) comprenant une entrée pilotée par un premier signal d'entrée (D) du dispositif, une entrée pilotée par un deuxième signal d'entrée (SE) du dispositif, et une entrée pilotée par l'un des signaux d'horloge (CLK) reçus en entrée par le dispositif, et - un élément séquentiel fantôme (310) comprenant une entrée pilotée par le troisième signal d'entrée (S1I) du dispositif, une entrée pilotée par le deuxième signal d'entrée (SE) du dispositif, et une entrée pilotée par l'un des signaux d'horloge (CLK) reçus en entrée par le dispositif, le dispositif étant configuré de sorte que le premier signal d'entrée D est propagé à la sortie Q du dispositif à travers l'élément séquentiel système (300) lorsque le deuxième signal d'entrée SE est inactivé, et le troisième signal d'entrée (SI) est propagé à la sortie Q du dispositif (30) à travers l'élément séquentiel fantôme (310) et l'élément séquentiel système (300), lorsque le deuxième signal d'entrée (SE) est activé, la propagation du troisième signal d'entrée (SI) de l'élément séquentiel fantôme (310) à l'élément séquentiel système (300) étant réalisée de manière asynchrone, c'est à dire décorrélée des signaux d'horloge (CLK).

Description

Dispositif d'élément séquentiel à balayage
Domaine technique
La présente invention concerne de manière générale les circuits intégrés et en particulier un dispositif d'élément séquentiel à balayage (bascule à balayage ou verrou à balayage) ayant un faible impact sur la performance.
Art Antérieur
Les circuits numériques réalisés à base de micro et de nanotechnologies peuvent être affectés par des défauts physiques résultant du procédé de fabrication. Ces défauts peuvent engendrer des erreurs de fonctionnement pouvant entraîner une défaillance des systèmes dans lesquels ces circuits sont utilisés.
Les défauts physiques peuvent généralement être identifiés à l'aide de tests de fabrication. La capacité à détecter ces défauts peut être augmentée de façon significative en utilisant des éléments séquentiels « scan » (le terme scan étant un terme anglo-saxon signifiant « à balayage »), e.g. de type bascules scan (« scan flip-flop» en langue anglo- saxonne). Avec ce type de bascule, le test d'un circuit séquentiel peut se limiter au test de sa partie combinatoire, ce qui réduit l'effort de génération de vecteurs de test. Une telle propriété est due au fait qu'une bascule scan offre au moins deux modes de fonctionnement : un mode capture (ou mode normal) dans lequel les données chargées dans les bascules sont issues du circuit, et un mode scan dans lequel les bascules scan sont connectées entre elles pour former une ou plusieurs chaînes de scan permettant d'acheminer les vecteurs de test et décharger les réponses du circuit. Pendant le test d'un circuit les modes scan et capture sont alternés afin d'appliquer le vecteurs de test au circuit et de capturer et récupérer les réponses du circuit.
Des exemples de bascules scan sont décrits dans « Storage Cells for scan Designs », M. Abramovici, M. A. Breuer, A.D. Friedman « Digital Systems Testing and Testable Design », IEEE Press, 1990, section 9.5. Un inconvénient majeur de ces bascules scan est lié à leur impact sur la performance des circuits.
Des approches connues pour réduire l'impact des bascules scan sur la latence s'appuient sur l'architecture de la bascule scan, comme par exemple la solution décrite dans l'article « Eliminating Performance Penalty of Scan », O. Sinanoglu, « International Conférence on VLSI Design », 2012. Comme représenté sur la figure 1 , une telle solution utilise une bascule supplémentaire 10, appelée « bascule fantôme » (« shadow Flip- Flop » en langue anglo-saxonne), afin d'éviter l'insertion d'un multiplexeur 12 devant la bascule système 1 1 , afin de permettre l'implémentation des modes de fonctionnement scan et capture. Cette solution nécessite toutefois l'insertion d'un multiplexeur supplémentaire 13 en sortie de la bascule système 1 1 , ce qui n'a pour effet que de transférer l'impact du scan de l'entrée vers la sortie de la bascule système. Une autre solution pour réduire l'impact sur la latence est décrite dans le brevet US7310755 B2. Cette solution vise à assurer le monitoring en ligne des circuits. Toutefois, elle permet l'insertion de la bascule système dans une chaîne de scan à l'aide d'une bascule fantôme, de type verrou (« shadow latch » en langue anglo-saxonne). Le verrou fantôme est couplé à la bascule système de manière à réduire l'impact du scan sur la latence de la bascule système. Cette solution présente plusieurs limitations dans le cas où elle est utilisée comme solution de test, parmi lesquelles :
- l'activation en ligne du verrou fantôme,
- le fait que l'entrée fonctionnelle est reliée au verrou fantôme, ce qui introduit une augmentation de la latence du circuit,
- la présence de signaux d'horloges différents pour la bascule système et le verrou fantôme, et
- l'infrastructure qui génère un signal « Error L » utilisé pour le monitoring en ligne du système. Un autre inconvénient de la solution décrite dans US7310755 B2 est lié au fait que le multiplexeur, contrôlé par le signal « Error L » qui permet le couplage entre la bascule système et le verrou fantôme, peut générer du bruit en mode scan.
Définition générale de l'invention
L'invention vient améliorer la situation en proposant un dispositif d'élément séquentiel scan pour circuit intégré, le dispositif recevant en entrée trois signaux d'entrée respectifs (D, SI, SE) et au moins un signal d'horloge CLK, et comprenant une sortie Q. Le dispositif comprend :
- un élément séquentiel système comprenant une entrée pilotée par un premier signal d'entrée (D) du dispositif, une entrée pilotée par un deuxième signal d'entrée (SE) du dispositif, et une entrée pilotée par l'un des signaux d'horloge (CLK) reçus en entrée par le dispositif, et
- un élément séquentiel fantôme comprenant une entrée pilotée par le troisième signal d'entrée (SI) du dispositif, une entrée pilotée par le deuxième signal d'entrée (SE) du dispositif, et une entrée pilotée par l'un des signaux d'horloge (CLK) reçus en entrée par le dispositif, le dispositif étant configuré de sorte que le premier signal d'entrée (D) est propagé à la sortie (Q) du dispositif à travers l'élément séquentiel système lorsque le deuxième signal d'entrée (SE) est inactivé, et le troisième signal d'entrée (SI) est propagé à la sortie (Q) du dispositif à travers l'élément séquentiel fantôme et l'élément séquentiel système lorsque le deuxième signal d'entrée (SE) est activé, la propagation du troisième signal d'entrée (SI) de l'élément séquentiel fantôme à l'élément séquentiel système étant réalisée de manière asynchrone, c'est-à-dire décorrélée des signaux d'horloge.
Selon une caractéristique de l'invention, l'élément séquentiel fantôme peut être configuré pour se déconnecter de l'alimentation lorsque le deuxième signal (SE) est inactivé.
L'élément séquentiel fantôme peut notamment comprendre au moins un transistor relié à la troisième entrée pilotée par le deuxième signal (SE), ledit transistor étant configuré pour déconnecter l'alimentation de l'élément séquentiel fantôme lorsque le deuxième signal d'entrée (SE) est inactivé. Selon une autre caractéristique, l'élément séquentiel système peut être un élément séquentiel parmi une bascule de type non-scan ou un verrou, tandis que l'élément séquentiel fantôme peut être un élément séquentiel parmi une bascule de type scan, une bascule de type non-scan, et un verrou. Le dispositif peut être relié en entrée à un signal de remise asynchrone à la valeur 0- logique (« reset_n ») et/ou à un signal de remise asynchrone à la valeur 1 -logique (« set »), tandis que le dispositif est configuré pour former une bascule scan avec remise asynchrone à la valeur 0-logique et/ou à la valeur 1 -logique. Dans un mode de réalisation, l'élément séquentiel système comprend un verrou maître système, un verrou esclave système, et une porte logique et l'élément séquentiel fantôme comprend un verrou fantôme recevant en entrée le troisième signal (SI) et étant connecté en sortie à la sortie de l'élément séquentiel fantôme. La porte logique reçoit en entrée le deuxième signal (SE), la sortie de l'élément séquentiel fantôme et le signal de remise asynchrone à la valeur 0-logique (« reset_n »), et est reliée en sortie au verrou maître système. Le verrou maître système reçoit en outre en entrée le premier signal (D) et le deuxième signal d'entrée du dispositif (SE) et est reliée en sortie au verrou esclave système, le verrou esclave système étant relié en entrée au verrou maître système et au signal de remise asynchrone à 0-logique (« reset_n ») et étant connecté en sortie à la sortie du dispositif (Q). Dans un autre mode de réalisation, l'élément séquentiel système peut comprendre un verrou système et une porte logique tandis que l'élément séquentiel fantôme comprend un verrou maître fantôme recevant en entrée le troisième signal (SI) et un verrou esclave fantôme connecté en sortie à la sortie de l'élément séquentiel fantôme. La porte logique reçoit en entrée le deuxième signal (SE), la sortie de l'élément séquentiel fantôme et le signal de remise asynchrone à la valeur 0-logique (« reset_n »), et est reliée en sortie au verrou système, le verrou système recevant en outre en entrée le premier signal (D) et le deuxième signal d'entrée du dispositif (SE) et étant reliée en sortie à la sortie du dispositif (Q).
En particulier, l'état du verrou système est remis à la valeur 0-logique de façon asynchrone si la porte logique est activée, tandis que le verrou système étant remis à la valeur 1 -logique de façon synchrone ou asynchrone si la porte logique est inactivée et que le dispositif est en mode scan, le dispositif étant en mode scan lorsque le deuxième signal (SE) est activé.
La porte logique est activée seulement si :
- le signal de remise asynchrone à la valeur 0-logique (« reset_n ») est activé, ou
- si le dispositif est en mode scan et que la sortie de l'élément séquentiel fantôme prend la valeur 0-logique.
Dans un autre mode de réalisation, l'élément séquentiel système comprend un verrou maître système, un verrou esclave système, et une porte logique tandis que l'élément séquentiel fantôme comprend un verrou fantôme recevant en entrée le troisième signal (SI) et est connecté en sortie à la sortie de l'élément séquentiel fantôme. La porte logique reçoit en entrée le deuxième signal (SE), la sortie de l'élément séquentiel fantôme et le signal de remise asynchrone à 1 -logique (« set ») et est reliée en sortie au verrou maître système, le verrou maître système recevant en outre en entrée le premier signal (D) et le deuxième signal d'entrée du dispositif (SE) et étant reliée en sortie au verrou esclave système, le verrou esclave système étant relié en entrée au verrou système et au signal de remise asynchrone à 1 -logique (« set ») et étant connecté en sortie à la sortie du dispositif (Q). En variante, l'élément séquentiel système peut comprendre un verrou système et une porte logique. L'élément séquentiel fantôme comprend un verrou maître fantôme recevant en entrée le troisième signal (SI) et un verrou esclave fantôme connecté en sortie à la sortie de l'élément séquentiel fantôme. La porte logique reçoit en entrée le deuxième signal (SE), la sortie de l'élément séquentiel fantôme et le signal de remise asynchrone à 1 -logique (« set »), et est reliée en sortie au verrou système, le verrou système recevant en outre en entrée le premier signal (D) et le deuxième signal d'entrée du dispositif (SE) et étant reliée en sortie à la sortie du dispositif (Q).
L'état du verrou système est remis à la valeur 1 -logique de façon asynchrone si la porte logique est activée, et le verrou système est remis à la valeur 0-logique de façon synchrone ou asynchrone si la porte logique est inactivée et que le dispositif est en mode scan, le dispositif étant en mode scan lorsque le deuxième signal d'entrée (SE) est activé.
En particulier, la porte logique est activée seulement si :
- le signal de remise asynchrone à la valeur 1 -logique (« set ») est activé, ou
- si le dispositif est en mode scan et que la sortie de l'élément séquentiel fantôme prend la valeur 1 -logique.
Ces différents modes de réalisation fournissent ainsi un nouveau type d'élément séquentiel scan avec élément séquentiel fantôme qui permet de réduire l'impact du scan sur la latence. Cette solution élimine toutes les limitations de l'art antérieur tout en assurant un impact très faible sur la latence. De plus, les surcoûts en surface et en puissance dissipée hors test sont aussi fortement réduits.
Brève description des dessins
D'autres caractéristiques et avantages de l'invention apparaîtront à l'aide de la description qui suit et des figures annexées dans lesquels:
- La figure 1 représente une architecture de bascule scan selon l'art antérieur ; - La figure 2 représente la structure générale d'un dispositif d'élément séquentiel scan, selon certains modes de réalisation de l'invention ;
- La figure 3 représente un dispositif de bascule scan avec verrou fantôme, bascule maître/esclave système et capacité de remise asynchrone à 0-logique de l'état de la bascule système (« reset » en langue anglo-saxonne), selon une forme de réalisation de l'invention ;
- La figure 4 représente un dispositif de verrou scan avec bascule fantôme, verrou système et capacité de remise asynchrone à 0-logique de l'état du verrou système (« reset » en langue anglo-saxonne) ; - La figure 5 représente un dispositif de bascule scan avec verrou fantôme, bascule maître/esclave système et capacité de remise asynchrone à 1 -logique de l'état de la bascule système (« set » en langue anglo-saxonne), selon une autre forme de réalisation ; et - La figure 6 représente un dispositif de verrou scan avec bascule fantôme, verrou système et capacité de remise asynchrone à 1 -logique de l'état du verrou système (« set » en langue anglo-saxonne).
Description détaillée
La figure 2 représente une vue générale d'un dispositif 30 formant un élément séquentiel pour circuit intégré qui peut être configuré en mode capture ou en mode scan, selon certains modes de réalisation de l'invention. Le dispositif 30 comprend un élément séquentiel système 300 couplé avec un élément séquentiel fantôme 310.
En particulier, l'élément séquentiel fantôme 310 peut être un verrou, ou une bascule de type scan ou non-scan, tandis que l'élément séquentiel système 300 peut être une bascule (qui peut elle-même être constituée de plusieurs verrous) ou un verrou.
Pour faciliter la description qui suit des modes de réalisation de l'invention, les paramètres et composants suivants sont définis:
- Signal SE : Le signal SE, encore appelé « Signal d'activation de mode scan » (« SE » étant l'acronyme pour « Scan Enable »), désigne un signal qui permet de définir les modes de fonctionnement scan et capture d'une bascule scan. Il sera considéré dans la suite de la description que, dans le mode scan, le signal SE est activé alors qu'en mode capture le signal SE est inactivé; par ailleurs, bien que l'invention ne soit pas limitée à cette forme de réalisation, il est considéré dans la suite de la description que :
• le signal SE est activé, lorsque le signal SE prend la valeur 1 -logique, et que
· le signal SE est inactivé, lorsque le signal SE prend la valeur 0-logique.
- Un « verrou » (désigné ci-après par les symboles L, ML, et SL) désigne un élément séquentiel qui capture une donnée en entrée, c'est-à-dire qu'il devient transparent, sur un niveau donné (haut ou bas) du signal de l'horloge. Bien que les signaux d'horloge ne soient pas représentés de façon explicite sur toutes les figures, il est considéré ci-après que les verrous maîtres marqués « ML » (acronyme pour « master latch », expression anglo-saxonne signifiant littéralement « verrou maître ») deviennent transparents sur le niveau haut du signal d'horloge tandis que les verrous esclaves marqués « SL » (acronyme pour « slave latch », expression anglo-saxonne signifiant littéralement « verrou esclave ») deviennent transparents sur le niveau bas du signal d'horloge.
- Un signal de remise asynchrone à la valeur logique 0 (noté également « 0-logique »), encore appelé ci-après «reset_n » désigne un signal utilisé pour remettre l'état d'un élément séquentiel (e.g. une bascule ou un verrou) à la valeur 0-logique de façon asynchrone lorsque ce signal est activé. Dans la suite de la description, il sera considéré à titre d'exemple non limitatif que le signal « reset_n » est activé s'il prend la valeur 0- logique.
- Un signal de remise asynchrone à la valeur logique 1 (noté également « 1 -logique »), encore appelé « set », désigne un signal utilisé pour remettre l'état d'un élément séquentiel (e.g. une bascule ou verrou) à la valeur 1 -logique de façon asynchrone lorsque ce signal est activé. Dans la suite de la description, il sera considéré à titre d'exemple non limitatif que le signal « set » est activé s'il prend la valeur 1 -logique.
- Un élément séquentiel est dit de type « système » lorsqu'il est utile à l'implémentation de la spécification fonctionnelle d'un circuit ou d'un System.
- Un élément séquentiel dit « fantôme » est redondant par rapport à la spécification fonctionnelle d'un circuit ou d'un System, et est utilisé pour améliorer les paramètres du système comme sa testabilité.
Tel qu'utilisés dans la présente description, les termes « asynchrone » et « synchrone » caractérisent des opérations de remise à 0-logique ou 1 -logique d'un élément séquentiel. Plus précisément, une telle opération est dite :
-« asynchrone » si elle est effectuée de façon décorrélée du signal d'horloge qui est utilisé pour cadencer l'élément séquentiel,
-« synchrone » si elle est effectuée sur un niveau (haut ou bas) ou sur un front (montant ou descendant) du signal d'horloge utilisé pour cadencer l'élément séquentiel.
Le dispositif 30 délivre une sortie Q. Il est piloté par au moins un signal d'horloge CLK et comprend au moins 3 entrées notées D, SI et SE :
- une première entrée D qui est pilotée par un premier signal D,
- une deuxième entrée SE qui est pilotée par un deuxième signal SE, et
- une troisième entrée SI qui est pilotée par un troisième signal SI.
L'élément séquentiel système 300 comprend au moins :
- une entrée reliée à l'entrée D du dispositif 30, - une entrée reliée à l'entrée SE du dispositif 30,
- une entrée pilotée par l'un des signaux d'horloge CLK du dispositif 30,
- une entrée reliée à la sortie de l'élément séquentiel fantôme 310, et
- une sortie reliée directement à la sortie Q du dispositif 30.
L'élément séquentiel fantôme 310 comprend au moins :
- une entrée reliée à la deuxième entrée SI du dispositif 30,
- une entrée pilotée par l'un des signaux d'horloge CLK du dispositif 30, et
- une sortie reliée à une entrée de la bascule système 300.
Selon une caractéristique de l'invention, le dispositif 30 est configuré de manière à propager à travers l'élément séquentiel 300 le signal D du dispositif 30 vers la sortie Q en mode capture (lorsque le deuxième signal d'entrée SE est inactivé).
Selon une autre caractéristique de l'invention, en mode scan, l'état de l'élément séquentiel fantôme 310 est transmis à l'élément séquentiel système 300. Cette propriété permet la propagation du signal SI, à travers l'élément séquentiel fantôme 310 et l'élément séquentiel système 300, en mode scan (lorsque le deuxième signal d'entrée SE est activé). La propagation du signal d'entrée SI de l'élément séquentiel fantôme 310 vers l'élément séquentiel système 300 est réalisée de manière asynchrone, c'est-à-dire décorrélée du signal d'horloge CLK.
Selon les configurations des éléments séquentiels système et fantôme 300 et 310, le dispositif 30 peut ainsi former un « dispositif de bascule scan » ou un « dispositif de verrou scan ».
En mode capture, le dispositif 30 peut être configuré comme une bascule ou un verrou, en fonction du type de l'élément séquentiel système 300, dont l'entrée donnée est pilotée par le signal D et la sortie pilote le signal Q. L'élément séquentiel fantôme 310 peut être utilisé en mode scan seulement, afin de configurer le dispositif 30 comme une bascule dont l'entrée donnée est pilotée par le signal SI et la sortie pilote le signal Q.
Dans un mode de réalisation préféré de l'invention, l'élément séquentiel fantôme 310 est une bascule tandis que l'élément séquentiel système 300 est un verrou. En variante, l'élément séquentiel fantôme 310 peut être un verrou lorsqu'il n'est pas utilisé pour faire du monitoring en ligne tandis que l'élément séquentiel système 300 est une bascule.
Dans les modes de réalisation où l'élément séquentiel fantôme 310 est un verrou, il peut comprendre des portes logiques permettant de générer une impulsion (« puise ») à partir d'un des fronts (montant ou descendants) du signal d'horloge CLK. Différentes méthodes de génération d'un tel « puise » peuvent être utilisées.
L'élément séquentiel système 300 peut en outre être contrôlé par des signaux de remise asynchrone à la valeur 0-logique (« reset_n ») et/ou de remise asynchrone à la valeur 1 - logique (« set »).
Les éléments séquentiels système et fantôme 300 et 310 peuvent partager des portes logiques et des transistors comme, par exemple, des portes ou des transistors nécessaires à l'inversion du signal d'horloge CLK.
Un transistor 31 1 , par exemple de type n MOS, peut être utilisé en complément pour déconnecter l'alimentation de l'élément séquentiel fantôme 310 en mode capture. En complément ou en variante, un transistor de type p peut être utilisé pour le même but de déconnexion d'alimentation de l'élément séquentiel fantôme 310.
Selon une autre caractéristique de l'invention, l'élément séquentiel fantôme 310 peut être piloté par le même signal d'horloge que l'élément séquentiel système 300. Dans la forme de réalisation où l'élément séquentiel système 300 est un verrou système et où l'élément séquentiel fantôme 310 est un verrou fantôme, un fonctionnement optimal du dispositif en mode scan peut être assuré en connectant les verrous système et fantôme de manière qu'ils forment ensemble une bascule maître-esclave (ML-SL) dont l'entrée de données est pilotée par le troisième signal SI. Le dispositif 30 permet d'éviter l'insertion d'un multiplexeur dans le chemin des données qui relie l'entrée du dispositif qui est pilotée par le signal D à sa sortie qui pilote le signal Q dans le but d'assurer l'implémentation des modes scan et capture. Il en résulte un plus faible impact sur la latence du circuit ou système dans lequel le dispositif 30 est inséré (la latence d'un circuit définit la vitesse ou la fréquence d'horloge avec laquelle le circuit peut fonctionner).
Il est à noter que sur les figures 3, 4, 5 et 6, les signaux d'horloge des éléments séquentiels ne sont pas illustrés, pour simplifier la représentation de ces figures et à titre de clarté, bien qu'utilisés similairement aux modes de réalisation décrits en relation avec la figure 2.
Le dispositif 30 peut être en outre relié en entrée à un quatrième signal « reset_n » permettant de remettre l'état de l'élément séquentiel système et/ou de l'élément séquentiel fantôme à la valeur O-logique de façon asynchrone. Le dispositif 30 peut être en outre relié en entrée à un cinquième signal « set » permettant de remettre de l'élément séquentiel système et/ou de l'élément séquentiel fantôme à la valeur 1 -logique de façon asynchrone. La Figure 3 représente un dispositif 30 adapté pour être utilisé comme bascule scan avec remise asynchrone à la valeur 0-logique lorsque le signal « reset_n » est activé, selon certaines modes de réalisation de l'invention.
L'élément séquentiel système 300 représenté sur la figure 3 comprend un verrou maître 401 (encore appelé « verrou maître système » et désigné par la notation « ML »), un verrou esclave 402 (encore appelé « verrou esclave système » et désigné par la notation « SL ») et une porte logique 403. L'élément séquentiel fantôme 310 représenté comprend un verrou maître (encore appelé « verrou fantôme » ou « verrou maître fantôme » et désigné par la notation « ML ») 412 et un transistor 31 1 pour déconnecter l'alimentation du verrou ML 412 en mode capture.
Le verrou ML 401 devient transparent sur un niveau donné du signal d'horloge, par exemple le niveau haut, tandis que le verrou SL 402 devient transparent sur le niveau inverse du signal d'horloge, par exemple le niveau bas. L'association de deux verrous qui deviennent transparents sur des niveaux différents du même signal d'horloge donne naissance à une bascule (désignée par le symbole « FF »), c'est-à-dire un élément séquentiel qui capture une donnée en entrée sur le front (montant ou descendent) du signal de l'horloge. Le verrou ML 412 de l'élément séquentiel fantôme comprend une entrée pilotée par le signal SI et une sortie reliée à la sortie de l'élément séquentiel fantôme 310.
La porte logique 403 comprend:
- une entrée pilotée par le signal SE,
- une entrée reliée à la sortie de l'élément séquentiel fantôme 310,
- une entrée pilotée par le signal « reset_n », et
- une sortie reliée au verrou ML 401 .
Le verrou ML 401 comprend en outre trois entrées et une sortie incluant:
- une entrée reliée à la sortie de la porte logique 403,
- une entrée pilotée par le signal D, - une entrée pilotée par le signal SE, et
- une sortie reliée au verrou SL 402.
Le verrou SL 402 comprend en outre deux entrées et une sortie incluant:
- une entrée pilotée par le verrou ML 401 ,
- une entrée pilotée par le signal « reset_n »,
- une sortie qui pilote le signal Q.
La porte logique 403 est activée, c'est-à-dire qu'elle a un impact sur l'état de l'élément séquentiel système 300 seulement si :
- le signal de remise asynchrone à la valeur 0-logique « reset_n » est activé, ou
- si le dispositif 30 est en mode scan (c'est-à-dire lorsque le deuxième signal SE est activé) et que la sortie de l'élément séquentiel fantôme 310 prend la valeur 0-logique. L'état du verrou système ML 401 est remis à la valeur 0-logique de façon asynchrone si la porte logique 403 est activée. Le verrou système ML 401 est remis à la valeur 1 -logique de façon synchrone ou asynchrone si la porte logique 403 est inactivée et que le dispositif est en mode scan (i.e. lorsque le signal SE est activé). Il en résulte qu'en mode scan, si le signal « reset_n » est inactivé, l'état du verrou système ML 401 est remis à la valeur 1 - logique dès que l'état du verrou fantôme ML 412 prend la valeur 1 -logique et l'état du verrou système ML 401 est remis à la valeur 0-logique dès que l'état du verrou fantôme ML 412 prend la valeur 0-logique. Cette propriété permet le transfert du signal SI, à travers le verrou fantôme ML 412 à l'élément séquentiel système 300 en mode scan.
Dans un tel mode de réalisation, l'opération de remise asynchrone à la valeur 0-logique du verrou système ML 401 est prioritaire par rapport à l'opération de sa remise asynchrone à 1 -logique. Diverses implémentations au niveau transistor peuvent être utilisées pour mettre en œuvre cette règle de priorité.
Indépendamment de la valeur du signal SE, l'élément séquentiel système 300 peut être remis à la valeur 0-logique de façon asynchrone dès que le signal « reset_n » est inactivé. La Figure 4 représente un dispositif 30 adapté pour être utilisé comme verrou scan avec remise asynchrone à la valeur 0-logique, lorsque le signal « reset_n » est activé, selon un autre mode de réalisation de l'invention.
Dans cette forme de réalisation de l'invention, l'élément séquentiel système 300 comprend une structure similaire à la figure 3. Cependant, le verrou maître système 401 et le verrou esclave système 402 sont remplacés par un verrou système 404 et l'élément séquentiel fantôme 310 comprend un verrou maître fantôme 412 (également désigné par ML) et un verrou esclave fantôme 413 (également désigné par SL), et peut comprendre un transistor 31 1 pour déconnecter l'alimentation des verrous ML 412 et SL 413 en mode capture.
Le verrou fantôme ML 412 comprend en outre une entrée pilotée par le signal SI et une sortie reliée au verrou fantôme SL 413. Le verrou fantôme SL 413 comprend en outre une entrée pilotée par la sortie du verrou ML 412 et une sortie reliée à la sortie de l'élément séquentiel fantôme 310.
La porte logique 403 représentée sur la Figure 4 est similaire à la porte logique de la Figure 3 (également identifiée par la référence 403). Le verrou système 404 comprend en outre trois entrées et une sortie incluant:
- une entrée reliée à la sortie de la porte logique 403,
- une entrée pilotée par le signal D,
- une entrée pilotée par le signal SE, et
- une sortie qui pilote le signal Q.
Le verrou système 404 peut comprendre des portes logiques permettant de générer une impulsion (« puise » en langue anglo-saxonne) à partir d'un des fronts (montant ou descendants) du signal d'horloge reçu (non-représenté sur la Figure 4). Différentes méthodes de génération d'un tel « puise » peuvent être utilisées.
L'état du verrou système 404 est remis à la valeur 0-logique de façon asynchrone si la porte logique 403 est activée. Le verrou système 404 est remis à la valeur 1 -logique de façon synchrone ou asynchrone si la porte logique 403 est inactivée et que le dispositif est en mode scan (lorsque le signal SE est activé). Il en résulte qu'en mode scan, si le signal « reset_n » est inactivé, l'état du verrou système 404 est remis à la valeur 1 -logique dès que l'état du verrou fantôme SL 413 prend la valeur 1 -logique et l'état du verrou système 404 est remis à la valeur 0-logique dès que l'état du verrou fantôme SL 413 prend la valeur 0-logique. Cette propriété permet le transfert du signal SI, à travers les verrous fantôme ML 412 et SL 413 à l'élément séquentiel système 300 en mode scan.
Dans un tel mode de réalisation, l'opération de remise asynchrone à la valeur 0-logique du verrou système 404 est prioritaire par rapport à l'opération de sa remise asynchrone à 1 -logique. Différentes implémentations au niveau transistor peuvent être utilisées pour mettre en œuvre cette règle de priorité.
Indépendamment de la valeur du signal SE, l'élément séquentiel système 300 peut être remis à la valeur 0-logique de façon asynchrone dès que le signal « reset_n » est activé.
Dans d'autres formes de réalisation de l'invention, un cinquième signal de remise asynchrone à 1 -logique (noté « set ») peut être utilisé en parallèle ou en l'absence du signal « reset_n » de remise asynchrone à 0-logique. Dans la suite de la description, il sera considéré que le dispositif 30 utilise un le signal « set » en l'absence du signal « reset_n », à titre d'exemple non limitatif.
La Figure 5 représente un dispositif 30 qui peut être utilisé comme bascule scan avec remise asynchrone à 1 -logique, lorsqu'un tel signal « set » est activé, selon un autre mode de réalisation de l'invention. L'élément séquentiel système 300 représenté sur la figure 5 comprend un verrou maître système 501 (également noté « ML »), un verrou esclave système 502 (également noté « SL ») et une porte logique 503. L'élément séquentiel fantôme 310 comprend un verrou maître 412 (également appelé « verrou fantôme » et désigné par « ML ») et un transistor 31 1 pour déconnecter l'alimentation du verrou fantôme ML 512 en mode capture. Le verrou fantôme 412 comprend en outre une entrée pilotée par le signal SI et une sortie reliée à la sortie de l'élément séquentiel fantôme 310.
La porte logique 503 comprend:
- une entrée pilotée par le signal SE,
- une entrée reliée à la sortie de l'élément séquentiel fantôme 310,
- une entrée pilotée par le signal « set », et
- une sortie reliée au verrou ML 501 .
Le verrou ML 501 comprend en outre trois entrées et une sortie incluant:
- une entrée reliée à la sortie de la porte logique 503,
- une entrée pilotée par le signal D,
- une entrée pilotée par le signal SE, et
- une sortie reliée au verrou SL 502.
Le verrou SL 502 comprend en outre deux entrées et une sortie incluant: - une entrée pilotée par le verrou ML 501 ,
- une entrée pilotée par le signal « set »,
- une sortie qui pilote le signal Q. La porte logique 503 est activée, c'est-à-dire qu'elle a un impact sur l'état de l'élément séquentiel système 300 seulement si :
- le signal de remise asynchrone à la valeur 1 -logique « set » est activé, ou
- si le dispositif 30 est en mode scan (c'est-à-dire lorsque le signal SE est activé) et la sortie de l'élément séquentiel fantôme (310) prend la valeur 1 -logique.
L'état du verrou système ML 501 est remis à la valeur 1 -logique de façon asynchrone si la porte logique 503 est activée, et le verrou système ML 501 est remis à la valeur 0-logique de façon synchrone ou asynchrone si la porte logique 503 est inactivée et que le dispositif 30 est en mode scan. Il en résulte qu'en mode scan, si le signal « set » est inactivé, l'état du verrou système ML 501 est remis à la valeur 0-logique dès que l'état du verrou fantôme ML 412 prend la valeur 0-logique et l'état du verrou système ML 501 est remis à la valeur 1 -logique dès que l'état du verrou fantôme ML 412 prend la valeur 1 -logique. Cette propriété permet le transfert du signal SI, à travers le verrou fantôme ML 412 à l'élément séquentiel système 300 en mode scan.
Dans un tel mode de réalisation, l'opération de remise asynchrone à la valeur 1 -logique du verrou système ML 501 est prioritaire par rapport à l'opération de sa remise asynchrone à 0-logique. Diverses implémentations au niveau transistor peuvent être utilisées pour mettre en œuvre cette règle de priorité.
Indépendamment de la valeur du signal SE, l'élément séquentiel système 300 peut être remis à la valeur 1 -logique de façon asynchrone dès que le signal « set » est activé.
La Figure 6 représente un dispositif 30 adapté pour être utilisé comme verrou scan avec remise asynchrone à la valeur 1 -logique, lorsque le signal « set » est activé, selon un autre mode de réalisation de l'invention.
Dans cette forme de réalisation de l'invention, l'élément séquentiel système 300 comprend une structure similaire à la figure 5. Cependant, les verrous ML 501 et SL 502 sont remplacés par un verrou système 504 et l'élément séquentiel fantôme 310 comprend des verrous maître fantôme 512 (ML) et un verrou esclave fantôme 513 (SL) et peut comprendre un transistor 31 1 pour déconnecter l'alimentation des verrous ML 512 et SL 513 en mode capture.
Le verrou fantôme ML 512 comprend en outre une entrée pilotée par le signal SI et une sortie reliée au verrou fantôme SL 513. Le verrou SL 513 comprend en outre une entrée pilotée par le verrou ML 512 et une sortie reliée à la sortie de l'élément séquentiel fantôme 310.
La porte logique 503 représentée sur la Figure 6 est similaire à la porte logique 503 de la Figure 5.
Le verrou système 504 comprend en outre trois entrées et une sortie incluant:
- une entrée reliée à la sortie de la porte logique 503,
- une entrée pilotée par le signal D,
- une entrée pilotée par le signal SE, et
- une sortie qui pilote le signal Q.
Le verrou système 504 peut comprendre des portes logiques permettant de générer une impulsion (« puise ») à partir d'un des fronts (montant ou descendants) du signal d'horloge reçu (non-représenté sur la Figure 6). Différentes méthodes de génération d'un tel « puise » peuvent être utilisées.
L'état du verrou système 504 est remis à la valeur 1 -logique de façon asynchrone si la porte logique 503 est activée, et le verrou système 504 est remis à la valeur 0-logique de façon synchrone ou asynchrone si la porte logique 503 est inactivée et que le dispositif 30 est en mode scan. La conséquence est qu'en mode scan, si le signal « set » est inactivé, l'état du verrou système 504 est remis à la valeur 0-logique dès que l'état du verrou fantôme SL 513 prend la valeur 0-logique et l'état du verrou système 504 est remis à la valeur 1 -logique dès que l'état du verrou fantôme SL 513 prend la valeur 1 -logique. Cette propriété permet le transfert du signal SI, à travers les verrous fantôme ML 512 et SL 513, à l'élément séquentiel système 300 en mode scan.
Dans ce mode de réalisation, l'opération de remise asynchrone à la valeur 1 -logique du verrou système 504 est prioritaire par rapport à l'opération de sa remise asynchrone à 0- logique. Une telle règle de priorité peut être mise en œuvre par diverses implémentations au niveau transistor. Indépendamment de la valeur du signal SE, l'élément séquentiel système 300 peut être remis à la valeur 1 -logique de façon asynchrone dès que le signal « set » est activé.
Le dispositif 30 représenté sur les figures 3, 4, 5, 6 peut comprendre tout type de combinaisons de transistors ou de portes logiques adaptées pour réaliser les conditions précédentes. L'invention n'est pas non plus limitée à des types particuliers de transistors, de portes, ou d'interconnexions entre ces éléments pour réaliser les conditions ci-dessus.
De manière générale, l'invention n'est pas limitée aux modes de réalisation décrits ci- avant à titre d'exemple non limitatif. Elle englobe toutes les variantes de réalisation qui pourront être envisagées par l'homme du métier. En particulier, elle n'est pas limitée à un nombre ou type ou agencement particulier de portes et de transistors pour réaliser les conditions ci-dessus. En outre, elle peut s'appliquer en variante à des bascules système qui changent leur état sur le front descendant du signal d'horloge ou à des verrous système qui deviennent transparents sur le niveau bas du signal d'horloge ou à des encodages différentes des modes capture et scan.
Par ailleurs, bien que les modes de réalisation de l'invention ci-dessus aient été décrits à partir de certaines définitions des notions d'action/inactivation des signaux, l'homme du métier comprendra aisément que l'invention s'applique également aux formes de réalisation où les notions d'activation/inactivation des signaux (notamment SE, reset_n, set) sont définies avec des valeurs logiques différentes.

Claims

Revendications
1 . Dispositif d'élément séquentiel à balayage pour circuit intégré, le dispositif (30) recevant en entrée trois signaux d'entrée (D, SI, SE) et au moins un signal d'horloge (CLK), et comprenant une sortie (Q), caractérisé en ce que le dispositif comprend :
- un élément séquentiel système (300) comprenant une entrée pilotée par un premier signal d'entrée (D) du dispositif, une entrée pilotée par un deuxième signal d'entrée (SE) du dispositif, et une entrée pilotée par l'un desdits signaux d'horloge (CLK) reçus en entrée par le dispositif, et
- un élément séquentiel fantôme (310) comprenant une entrée pilotée par le troisième signal d'entrée (SI) du dispositif, une entrée pilotée par le deuxième signal d'entrée (SE) du dispositif, et une entrée pilotée par l'un desdits signaux d'horloge (CLK) reçus en entrée par le dispositif,
et en ce que le dispositif est configuré de sorte que le premier signal d'entrée (D) est propagé à la sortie (Q) du dispositif à travers l'élément séquentiel système (300) lorsque le deuxième signal d'entrée (SE) est inactivé, et le troisième signal d'entrée (SI) est propagé à la sortie (Q) du dispositif (30) à travers l'élément séquentiel fantôme (310) et l'élément séquentiel système (300) lorsque le deuxième signal d'entrée (SE) est activé, la propagation du troisième signal d'entrée (SI) de l'élément séquentiel fantôme (310) à l'élément séquentiel système (300) étant réalisée de manière asynchrone.
2 - Dispositif selon la revendication 1 , caractérisé en ce que l'élément séquentiel fantôme (310) est configuré pour se déconnecter de l'alimentation lorsque le deuxième signal (SE) est inactivé.
3. Dispositif selon la revendication 2, caractérisé en ce que l'élément séquentiel fantôme (310) comprend au moins un transistor (31 1 ) relié à la troisième entrée pilotée par le deuxième signal (SE), ledit transistor étant configuré pour déconnecter l'alimentation de l'élément séquentiel fantôme lorsque le deuxième signal d'entrée (SE) est inactivé.
4 - Dispositif selon l'une des revendications précédentes, caractérisé en ce que l'élément séquentiel système (300) est un élément séquentiel parmi une bascule autre qu'une bascule à balayage ou un verrou, tandis que l'élément séquentiel fantôme (310) est un élément séquentiel parmi une bascule de type à balayage, une bascule autre qu'une bascule à balayage, et un verrou.
5. Dispositif selon l'une des revendications précédentes, caractérisé en ce que le dispositif (30) est relié en entrée à un signal de remise asynchrone à la valeur 0-logique (« reset_n ») et/ou à un signal de remise asynchrone à la valeur 1 -logique (« set »), et en ce que le dispositif est configuré pour former une bascule à balayage avec remise asynchrone à la valeur 0-logique et/ou à la valeur 1 -logique. 6. Dispositif selon la revendication 5, caractérisé en ce que l'élément séquentiel système (300) comprend un verrou maître système (401 ), un verrou esclave système (402), et une porte logique (403) et en ce que l'élément séquentiel fantôme (310) comprend un verrou fantôme (412) recevant en entrée le troisième signal (SI) et étant connecté en sortie à la sortie de l'élément séquentiel fantôme (310), ladite porte logique (403) recevant en entrée le deuxième signal (SE), la sortie de l'élément séquentiel fantôme (310) et le signal de remise asynchrone à la valeur 0-logique (« reset_n »), et étant reliée en sortie au verrou maître système (401 ), le verrou maître système (401 ) recevant en outre en entrée le premier signal (D) et le deuxième signal d'entrée du dispositif (SE) et étant reliée en sortie au verrou esclave système (402), le verrou esclave système (402) étant relié en entrée au verrou maître système (401 ) et au signal de remise asynchrone à 0-logique (« reset_n ») et étant connecté en sortie à la sortie du dispositif (Q).
7. Dispositif selon la revendication 5, caractérisé en ce que l'élément séquentiel système (300) comprend un verrou système (404) et une porte logique (403) et en ce que l'élément séquentiel fantôme (310) comprend un verrou maître fantôme (412) recevant en entrée le troisième signal (SI) et un verrou esclave fantôme (413) étant connecté en sortie à la sortie de l'élément séquentiel fantôme (310), ladite porte logique (403) recevant en entrée le deuxième signal (SE), la sortie de l'élément séquentiel fantôme (310) et le signal de remise asynchrone à la valeur 0-logique (« reset_n »), et étant reliée en sortie au verrou système (404), le verrou système (404) recevant en outre en entrée le premier signal (D) et le deuxième signal d'entrée du dispositif (SE) et étant reliée en sortie à la sortie du dispositif (Q).
8. Dispositif selon l'une des revendications 6 et 7, caractérisé en ce que l'état du verrou système (401 , 404) est remis à la valeur 0-logique de façon asynchrone si la porte logique
(403) est activée, et en ce que le verrou système (401 , 404) étant remis à la valeur 1 - logique de façon synchrone ou asynchrone si la porte logique (403) est inactivée et que le dispositif est en mode à balayage, le dispositif étant en mode balayage lorsque le deuxième signal (SE) est activé.
9. Dispositif selon la revendication 8, caractérisé en ce que la porte logique (403) est activée seulement si : - le signal de remise asynchrone à la valeur 0-logique (« reset_n ») est activé, ou
- si le dispositif (30) est en mode balayage et que la sortie de l'élément séquentiel fantôme (310) prend la valeur 0-logique. 10. Dispositif selon la revendication 5, caractérisé en ce que l'élément séquentiel système (300) comprend un verrou maître système (501 ), un verrou esclave système (502), et une porte logique (503) et en ce que l'élément séquentiel fantôme (310) comprend un verrou fantôme (512) recevant en entrée le troisième signal (SI) et étant connecté en sortie à la sortie de l'élément séquentiel fantôme (310), ladite porte logique (503) recevant en entrée le deuxième signal (SE), la sortie de l'élément séquentiel fantôme (310) et le signal de remise asynchrone à 1 -logique (« set »), et étant reliée en sortie au verrou maître système (501 ), le verrou maître système (501 ) recevant en outre en entrée le premier signal (D) et le deuxième signal d'entrée du dispositif (SE) et étant reliée en sortie au verrou esclave système (502), le verrou esclave système (502) étant relié en entrée au verrou système (501 ) et au signal de remise asynchrone à 1 -logique (« set ») et étant connecté en sortie à la sortie du dispositif (Q).
1 1 . Dispositif selon la revendication 5, caractérisé en ce que l'élément séquentiel système (300) comprend un verrou système (504) et une porte logique (503) et en ce que l'élément séquentiel fantôme (310) comprend un verrou maître fantôme (512) recevant en entrée le troisième signal (SI) et un verrou esclave fantôme (513) étant connecté en sortie à la sortie de l'élément séquentiel fantôme (310), ladite porte logique (503) recevant en entrée le deuxième signal (SE), la sortie de l'élément séquentiel fantôme (310) et le signal de remise asynchrone à 1 -logique (« set »), et étant reliée en sortie au verrou système (504), le verrou système (504) recevant en outre en entrée le premier signal (D) et le deuxième signal d'entrée du dispositif (SE) et étant reliée en sortie à la sortie du dispositif
(Q)-
12. Dispositif selon l'une des revendications 10 et 1 1 , caractérisé en ce que l'état du verrou système (501 , 504) est remis à la valeur 1 -logique de façon asynchrone si la porte logique (503) est activée, et en ce que le verrou système (501 ,504) est remis à la valeur 0-logique de façon synchrone ou asynchrone si la porte logique (503) est inactivée et que le dispositif (30) est en mode balayage, le dispositif étant en mode balayage lorsque le deuxième signal d'entrée (SE) est activé.
13. Dispositif selon la revendication 12, caractérisé en ce que la porte logique (503) est activée seulement si : - le signal de remise asynchrone à la valeur 1 -logique (« set ») est activé, ou
- si le dispositif (30) est en mode balayage et que la sortie de l'élément séquentiel fantôme (310) prend la valeur 1 -logique.
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