EP2795857A1 - Procédé de communication entre au moins un premier système et au moins un deuxième système - Google Patents

Procédé de communication entre au moins un premier système et au moins un deuxième système

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EP2795857A1
EP2795857A1 EP12816727.7A EP12816727A EP2795857A1 EP 2795857 A1 EP2795857 A1 EP 2795857A1 EP 12816727 A EP12816727 A EP 12816727A EP 2795857 A1 EP2795857 A1 EP 2795857A1
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EP
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link
wire
message
clock signal
full duplex
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EP12816727.7A
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Valéry BECQUET
Olivier GAROT
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Valeo Electrification SAS
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Valeo Systemes de Controle Moteur SAS
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Publication date
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0266—Arrangements for providing Galvanic isolation, e.g. by means of magnetic or capacitive coupling
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    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission

Definitions

  • the present invention relates to the communication between at least one first system and at least one second system through a synchronous full duplex serial link.
  • a full duplex link is a link enabling bidirectional data exchange and simultaneously.
  • the invention applies in particular but not exclusively to the communication between systems involved in the control of electronic switches such as transistors.
  • the first and the second system are for example embedded on a hybrid or electric motor vehicle and may be involved in the control of an inverter interposed between the battery and the electric motor of the vehicle powered by this battery.
  • the inverter can also, or alternatively, be part of a circuit
  • Inverter / charger able to be connected to the mains to charge the battery.
  • FIG. 1 shows a known example of communication according to the SPI (Serial Peripheral Interface) protocol developed by the company Motorola R.
  • SPI Serial Peripheral Interface
  • a full duplex synchronous serial link at a rate of 20 Mbit / s is established between a first system 100 and a second system 101 for conveying data from one system to another.
  • the first system 100 comprises a microcontroller and the second system 101 comprises a logic programmable circuit (also called FPGA).
  • This link comprises three wires 104, 105 and 106 serving
  • the routing induces on the data a delay which can be substantially constant from one wire to another.
  • a fourth wire 107 may be provided to allow the second system 101 to clock the communication sequences.
  • the delay induced by the routing of data over the link must be compatible with the bit rate that it is desired to obtain for the duplex communication, for example a bit rate of at least 5 Mbits / s, in particular 10 Mbits / s, or even 20 Mbps.
  • This delay can be all the more important as the length of each wire is large.
  • the delay induced by the connection can become significant when it passes through a galvanic isolation interposed between the first system and the second system.
  • FIG. 2 shows such a situation.
  • the establishment of a galvanic isolation 109 may be desirable in the automotive applications mentioned above to protect very low voltage components (TBT according to IEC 60038, that is to say having a voltage below 50V in alternating and at 120 V continuously) low voltages (BT according to the IEC 60038 standard, that is to say between 50 and 1000 V AC and between 120 and 1500 V continuous) necessary for the supply of the battery or electric motor.
  • This galvanic isolation 109 is for example obtained using a transformer.
  • the crossing by each wire 104 to 106 of the connection of the isolation 109 is likely to delay the data conveyed by the connection of a delay having a value close to a quarter of the period of the clock signal for the desired flow rate.
  • the data can be delayed from 20 ns to 60 ns while the clock signal has a period between 50 ns and 200 ns.
  • This delay affects the operation of the link since the first system 100 does not receive a message from the second system 101. phase with the clock signal 112 that it generates, so that it can not correctly sample this message.
  • the second system 101 receives a message 1 10 of the first system 100 which is no longer in phase with the clock signal 1 12 that it also receives, so that it can not correctly sample the message 1 10 he receives.
  • FIG. 2 of a multi-channel galvanic isolation 109 may allow the second system 101 to correctly sample the messages it receives from the first system 100. Indeed, since each channel of the isolation induces substantially the same delay to the routed data, the second system 101 receives the message sent by the first system 100 substantially in phase with the clock signal 112.
  • One possible solution is to reduce the rate of communication, for example to a value less than 5 Mbps, and / or to shift the sending of messages by the slave system.
  • the purpose of the present invention is to make it possible to provide a full-duplex synchronous serial link enabling high bit rates, in particular greater than 5 Mbits / s, for example of the order of 10 Mbits / s, or even of the order of 20 Mbits / s. s, although this link causes delays on data carried by it.
  • the invention achieves this, according to one of its aspects, thanks to a method of
  • a synchronous full duplex serial link capable of simultaneously conveying data between said systems comprising: at least one message from the first system to the second system, at least one message from the second system to the first system and a clock signal,
  • the second system receives a message and a clock signal sent by the first system, delayed and substantially in phase,
  • the second system sends the first system at least one message
  • the first system receives the message sent by the second system and the clock signal returned, delayed and substantially in phase.
  • the above method makes it possible to obtain a full-duplex synchronous serial link with a high bit rate without the delay induced by the routing of the data by the link preventing the first system and the second system to sample the messages they receive synchronously with the clock signal.
  • the link can convey simultaneously the message sent by the second system to the first system and the clock signal returned to the first system. These data arrive in phase at the level of the first system.
  • a substantially equal delay is applied by the link to the message sent by the second system to the first system and the clock signal returned to the first system. This delay can be the same as that applied by the connection to the data conveyed from the first system to the second system.
  • the link may apply delays that differ from one direction of routing of the data to the other.
  • the first system can be master, that is to say that it is he who has the initiative to trigger the communication with the second system, the second system then being slave.
  • the first system is slave and the second system is master.
  • the clock signal is generated by the first system.
  • the link may comprise three wires arranged between the first system and the second system and respectively conveying the messages from the first system to the second system, the messages from the second system to the first system and the clock signal.
  • a fourth wire may be provided between an area of the third wire and the first system to return the clock signal received by the second system to the first system.
  • Said zone is particularly close to the second system, being in particular closer to the second system than the first system.
  • Said zone can be at the input, link side, of the second system.
  • Said zone may be positioned so as to return to the first system a clock signal substantially identical to that received by the second system.
  • Each wire may or may not be unidirectional.
  • a galvanic isolation is interposed between the first system and the second system and the synchronous full duplex serial link passes through this isolation.
  • the delay induced by the connection on the data conveyed by it is caused in whole or in part by this galvanic isolation.
  • This is for example a transformer.
  • the galvanic isolation is for example multichannel, and each wire of the connection is received in one of the channels of the insulation.
  • the zone of the third wire at which the fourth wire is born is disposed downstream of the galvanic isolation when moving from the first system to the second system.
  • no galvanic isolation is traversed by the synchronous full duplex serial link.
  • the link has a length greater than a few meters, for example three meters, and the delay induced by the link on the data conveyed by it is caused in whole or in part by the length of the link.
  • the zone of the third wire at which the fourth wire originates may be closer, when traversing the link, the second system than the first system.
  • Said zone of the third wire is in particular in the third, in particular the quarter, in particular the tenth, of the link closest to the second system, the connection comprising three thirds, in particular four quarters, in particular ten tenths.
  • the fourth wire may originate on the third wire at the input, link side, of the second system.
  • the delay induced by the link on the data conveyed by it is partly caused by the crossing of a galvanic isolation and partly caused by the length of the link.
  • the method according to the invention can thus make it possible to ensure good operation of the link despite the relatively large delay that it can induce, this delay being in particular of the order of magnitude of a quarter of a period of the clock signal. for the desired flow rate for communication.
  • the synchronous full duplex serial link preferably operates with a bit rate greater than or equal to 5 Mbits / s, in particular greater than or equal to 10 Mbits / s, notably being equal to 20 Mbits / s.
  • the period of the clock signal is in particular less than 200 ns, in particular less than 100 ns, being in particular of the order of 50 ns.
  • the first system may include a first half-duplex module for transmitting data on the link and a second half-duplex module for receiving the data conveyed by the link.
  • the second system may include a full duplex module responsible for
  • a message is sent by the first system in phase with the clock signal.
  • These data pass through the galvanic isolation and remain substantially in phase since the connection, if necessary via the multichannel galvanic isolation, induces the same delay on these data, especially on each wire.
  • the full duplex module of the second system reads the message it receives with respect to the clock signal, these data being received in phase.
  • the full duplex module of the second system can then send a message to the first system in phase with the clock signal it has received and which is returned to the first system.
  • This message and the clock signal sent back cross the galvanic isolation and arrive delayed by the same delay at the second module of the first system.
  • the second module of the first system then reads the received message with respect to the received clock signal.
  • Each module can receive a message in phase with the clock signal it also receives, so that the first system and the second system can satisfactorily sample the data they receive, even with a bit rate greater than 5 Mbits / s, especially greater than 10 Mbits / s, for example equal to 20 Mbits / s.
  • the isolation when multichannel isolation is used, it is not necessary for this isolation to have particular performances in terms of the induced delay value or of precision as to this delay value since this delay is compensated by the return clock signal.
  • the only constraint relates to the fact that, from one channel to another, a substantially equal delay is induced by the galvanic isolation for each direction of routing, or even for both directions of routing.
  • the first system can be master.
  • the first system may include a programmable logic circuit (FPGA).
  • the second system is slave and may include a microcontroller or microprocessor.
  • FPGA programmable logic circuit
  • only four wires can be used to make the connection, which means that when galvanic isolation is provided, only four wires should be insulated.
  • FIG. 2 it is not necessary to isolate an additional wire connecting the first system and the second system for the timing of the communication, this timing being carried out using the signal clock transmitted by the first module of the first system.
  • the first system may be slave.
  • the first system can include a microcontroller or a microprocessor and the second system is then master and can include an FPGA.
  • the second system is then master and can include an FPGA.
  • it may be necessary to provide an additional wire for the timing of the communication.
  • An additional galvanic isolation, mounted in parallel with that traversed by the four son above can then be provided between the first system and the second system.
  • the data carried by the link may include duty cycle values for application to inverter switches and measured current values.
  • the data carried by the link and other than the clock signal may consist of the duty cycle values and the measured current values mentioned above.
  • the link may carry other data in addition to clock signals, duty cycle values, and measured current values.
  • one of the first system and the second system interacts with a duty cycle value generator and the other of the first system and the second system interacts with an electrical circuit comprising an inverter and an electric motor.
  • the first system is for example master and interacts for example with the electrical circuit and the second system is for example slave and interacts with the value generator of the cyclic ratios.
  • the slave system interacts with the electrical circuit and the master system interacts with the duty cycle value generator.
  • the invention also relates to a synchronous full duplex serial link between at least one first system and at least one second system, the link comprising:
  • the link further comprising a fourth wire connecting an area of the third wire and the first system.
  • the fourth wire allows in particular that the clock signal sent by the first system and received by the second system delayed by the link is returned to the first system, which provides the advantages mentioned above.
  • the invention further relates, in another of its aspects, to a galvanically isolated communication system between a first system and a second system, comprising:
  • connection a galvanic isolation traversed by the connection, said third wire zone being disposed downstream of the insulation when the connection from the first system to the second system is traversed.
  • the fourth wire thus allows the clock signal, which has passed through the insulation the same delay as the message sent by the first system to the second system, is returned to the first system and thus accompanies the message sent by the second system. system to the first system.
  • This message and this clock signal are advantageously received in phase by the first system, delayed by the same delay, equal or not to the delay applied by the connection to the data conveyed from the first system to the second system.
  • the subject of the invention is also an assembly comprising: the communication system defined above,
  • a first master system notably comprising a programmable logic circuit
  • the link being devoid of wire other than the first, second, third and fourth wire.
  • Another subject of the invention is an assembly comprising:
  • a first slave system notably comprising a microcontroller or a microprocessor
  • the link comprising a fifth wire connecting the first system and the second system and passing through the galvanic isolation.
  • the galvanic isolation can be achieved using an insulator comprising five channels, in which case, the same insulator is crossed by the five son.
  • the galvanic isolation comprises two parts arranged in parallel, the first portion being traversed by the first, second, third and fourth son and the second portion being traversed by the fifth wire.
  • the first and third wires pass through a first part of the insulation, this part inducing a first delay
  • the second and fourth wires pass through a second part of the insulation, this second part inducing a different second delay.
  • the fifth wire may pass through either of these two parts of the insulation or a third part of the separate insulation of the first and second parts.
  • FIGS. 1 and 2 show a full duplex synchronous serial link according to the prior art already described
  • FIG. 3 represents an assembly according to a first embodiment of
  • FIG. 4 illustrates a communication sequence with the assembly of FIG. 3
  • FIG. 5 represents an assembly according to a second embodiment of the invention
  • FIG. 6 illustrates a communication sequence with the assembly of FIG. 5.
  • FIG. 3 shows an assembly 1 in which processes according to exemplary embodiments of the invention may be carried out.
  • Set 1 comprises in the example of FIG. 3 a first system 2 and a second system 3 exchanging data via a synchronous full duplex serial link 4.
  • the assembly 1 is embedded on a vehicle which comprises an electric circuit comprising an electric motor 6, a battery and an inverter interposed between the battery and the electric motor.
  • the electrical circuit may include a connector for charging the battery via an electrical network.
  • the assembly 1 is in the example considered part of a switch control device of the inverter.
  • the first system 2 is for example a device interacting with the inverter to control the switches of the inverter and with the electric motor 6 for measuring the current flowing in each phase of the stator of the motor 6, the latter being in particular polyphase, for example phase.
  • the first system 2 for example sends cyclic report values to the switches of the inverter and receives, after passing through a converter
  • the second system 3 communicates in the example under consideration with a generator 8 of duty cycle values as a function of current values.
  • This generator 8 implements, for example, software processing.
  • the first system 2 is master in the example of Figures 3 and 4 and it is realized in this example using a programmable logic circuit (FPGA).
  • the master system 2 comprises two modules associated with the link 4, each module being a half duplex module.
  • a first module 10 is responsible for sending message 12 to the second system 3 which is here slave and sending a clock signal 13 with which the message 12 is synchronized.
  • a second module 14 is responsible for receiving message 16 sent by the second system 3 and clock signals 17, as will be seen later.
  • the link 4 may be of the SPI type, in which case each module 10 and 14 is a half duplex SPI controller.
  • the second system 3 includes in the example considered a single module 18 associated with the link 4.
  • This module 18 is a full duplex module, sending messages 16 to the first system 2 and receiving messages 12 sent by the first system.
  • This module also receives the clock signal 13 generated by the first system 2.
  • the module 18 is a full duplex SPI controller.
  • the link 4 makes it possible for the first system 2 to send current values to the second system 3 and to send the second system 3 cyclic report values generated on the basis of these current values by the second system 3. generator 8.
  • the link 4 is in the example of Figure 3 consists of four son 30 to 33.
  • the wire 30 is responsible for routing messages 12 from the first system 2 to the second system 3.
  • the wire 31 is responsible for routing the signal clock generated by the first system 2 to the second system 3.
  • the wire 32 is responsible for routing the messages 16 of the second system 3 to the first system 2.
  • a fourth wire 33 is provided, the wire 33 connecting a zone 35 of the wire 31 and the first system 2.
  • the fourth wire 33 plays the role of return for the wire 31.
  • the first system 2 is galvanically isolated with respect to the second system 3.
  • This galvanic isolation 22 is here realized by means of a transformer, but the invention is not limited to one embodiment. particular of the galvanic isolation.
  • the galvanic isolation 22 is a multi-channel insulation, each wire 30 to 33 being received in a clean channel of the insulation 22.
  • the zone 35 of the wire 31 from which the fourth wire 33 extends may be located downstream of the insulation 22 when the link 4 of the first system 2 is traversed to the second system 3.
  • This zone 35 is for example located closest to the second system 3, so as to return to the first system 2 a clock signal substantially identical to that received by the second system 3.
  • a message 12 is sent by the first system 2 which is here master via its module
  • This message 12 is synchronized with a clock signal 13.
  • the crossing of the galvanic isolation 22 generates a delay d which is substantially the same for the message 12 and the clock signal 13.
  • the same delay d is applied by the link 4 to the data it carries, regardless of the direction of routing.
  • a same delay d1 is applied by the link 4 to the data conveyed from the first system 2 to the second system 3, that is to say to the message 12 and the clock signal 13, while a second delay d2, different from the first delay d1, is applied to the data conveyed from the second system 3 to the first system 2, that is to say the message 16 and the clock signal 17.
  • This difference may be due the use of insulators different from one direction of routing to another.
  • the message 12 and the clock signal 13 then arrive in phase at the second system 3.
  • the module 18 then reads the message 12 with respect to the clock signal 13.
  • a message 16 is returned by the second system 3 to the first system 2. Due to the presence of the fourth wire 33 in the link 4, a clock signal 17, which in fact corresponds in the example in question to the clock signal 13 received by the module 18, is sent to the first system 2. This clock signal 17 is in phase with the message 16 sent by the second system 3.
  • the crossing of the galvanic isolation 22 induced on the message 16 and the signal a delay d which is substantially equal for these two data, and which is also in the example considered substantially equal to the delay induced by the galvanic isolation 22 during the routing of the first system 2 to the second system 3 of the message 12 and the clock signal 13.
  • the clock signal 17 and the message 16 then arrive in phase at the first system 2.
  • the module 14 then reads the message 16 with respect to the clock signal 17.
  • the clock signal 17 is delayed by twice the delay induced by the link 4 when it is received by the module 14 with respect to the clock signal 13. initially transmitted by the module 10 but this delay does not disturb the reading of the message 16 by the module 14.
  • This set 1 differs from that shown in Figure 3 in that the first system 2 generating the clock signal is slave while the second system 3 is master.
  • the first system 2 interacts with the generator 8 of duty cycle values while the second system 3 interacts with the electric motor 6 and with the analog / digital converter 7.
  • the first system 2 includes in this example a microcontroller comprising two half duplex modules 40 and 41, the first half duplex module 40 being responsible for sending the second system 3 messages 43 and a clock signal 44 while the second module half duplex 41 is responsible for receiving messages 45 sent by the second slave system and a clock signal 46.
  • the second system 3 comprises in the example of FIG. 5 an FPGA comprising a single full duplex module 48 responsible for communication via the link 4.
  • each system 2 or 3 comprises in this example a synchronization module 50.
  • the link comprises a fifth wire 51 and the galvanic isolation is in two parts, a first multichannel portion 52 is similar to the insulation 22 of Figure 3 and traversed by the son 30 to 33 while a second insulation 53 is dedicated to the insulation of the fifth wire 51.
  • This fifth wire 51 and the modules 50 allow the second system 3, who is here master, to pace the communication.
  • the first system 2 sends a message 43 and a clock signal 44 which are received by the second system 3 in phase and delayed by a delay substantially equal to d.
  • the second system 3 sends a message 45 which is accompanied by a clock signal 46 generated by the return formed by the fourth wire 33.
  • the first system 2 then receives via its second module 41 the message 45 and the clock signal 46 again delayed by the same delay, here equal to the delay d, and can read the message 45 with respect to the clock signal 46.
  • the link applies to the data conveyed from the first system to the second system a delay equal to that which the link applies to data routed from the second system to the first system.

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Abstract

Procédé de communication entre au moins un premier système (2) et au moins un deuxième système (3) par l'intermédiaire d'une liaison série synchrone full duplex (4) pouvant simultanément acheminer entre lesdits systèmes (2, 3) des données comprenant : au moins un message (12; 43) du premier système (2) au deuxième système (3), au moins un message (16; 45) du deuxième système (3) au premier système (2) et un signal d'horloge (13; 44), procédé dans lequel; le deuxième système (3) reçoit un message (12; 43) et un signal d'horloge (13; 44) envoyés par le premier système (2), retardés et sensiblement en phase, le deuxième système (3) envoie au premier système (2) un message (16; 45), le signal d'horloge (13; 44) reçu par le deuxième système (3) est renvoyé (17; 46) au premier système (2) avec ledit message (16; 45) envoyé par le deuxième système (3), et le premier système (2) reçoit le message (16; 45) envoyé par le deuxième système (3) et le signal d'horloge (17; 46) renvoyé, retardés et sensiblement en phase.

Description

Procédé de communication entre au moins un premier système et au moins un deuxième système
La présente invention concerne la communication entre au moins un premier système et au moins un deuxième système grâce à une liaison série synchrone full duplex.
Au sens de la présente invention, une liaison full duplex est une liaison permettant un échange de données bidirectionnel et de façon simultanée.
L'invention s'applique notamment mais non exclusivement pour la communication entre des systèmes impliqués dans la commande d'interrupteurs électroniques tels que des transistors.
Le premier et le deuxième système sont par exemple embarqués sur un véhicule automobile hybride ou électrique et peuvent être impliqués dans la commande d'un onduleur interposé entre la batterie et le moteur électrique du véhicule alimenté par cette batterie. L'onduleur peut également, ou en variante, faire partie d'un circuit
onduleur/chargeur apte à être branché sur le réseau électrique pour charger la batterie.
II est connu d'utiliser une liaison série synchrone full duplex pour communiquer entre deux systèmes.
On a représenté sur la figure 1 un exemple connu de communication selon le protocole SPI (Sériai Peripheral Interface) développé par la société MotorolaR. Une liaison série synchrone full duplex à un débit de 20 Mbits/s est établie entre un premier système 100 et un deuxième système 101 pour acheminer des données d'un système à l'autre. Dans l'exemple représenté, le premier système 100 comprend un microcontrôleur et le deuxième système 101 comprend un circuit programmable logique (encore appelé FPGA en anglais). Cette liaison comprend trois fils 104, 105 et 106 servant
respectivement à acheminer un ou plusieurs messages 110 du premier système 100 au deuxième système 101, à acheminer un ou plusieurs messages 111 du deuxième système 101 au système premier 100 et à acheminer un signal d'horloge 1 12 généré par le premier système 100.
Au niveau de chaque fil, l'acheminement induit sur les données un retard qui peut être sensiblement constant d'un fil à l'autre. Le cas échéant, comme représenté sur la figure 1, un quatrième fil 107 peut être prévu pour permettre au deuxième système 101 de cadencer les séquences de communication. Le retard induit par l'acheminement de données par la liaison doit être compatible avec le débit que l'on souhaite obtenir pour la communication l duplex, par exemple un débit d'au moins 5 Mbits/s, notamment 10 Mbits/s, voire de 20 Mbits/s.
Ce retard peut être d'autant plus important que la longueur de chaque fil est grande. Lorsque la longueur de fil n'est pas trop importante, le retard induit par la liaison peut devenir important lorsque celle-ci traverse une isolation galvanique interposée entre le premier système et le deuxième système.
On a représenté sur la figure 2 une telle situation. La mise en place d'une isolation galvanique 109 peut être souhaitable dans les applications automobiles citées ci-dessus pour protéger les composants très basse tension (TBT selon la norme IEC 60038, c'est-à- dire ayant une tension inférieure à 50V en alternatif et à 120 V en continu) des basses tensions (BT selon la norme IEC 60038, c'est-à-dire comprises entre 50 et 1000 V en alternatif et comprises entre 120 et 1500 V en continu) nécessaires à l'alimentation de la batterie ou du moteur électrique. Cette isolation galvanique 109 est par exemple obtenue à l'aide d'un transformateur.
La traversée par chaque fil 104 à 106 de la liaison de l'isolation 109 est susceptible de retarder les données acheminées par la liaison d'un retard ayant une valeur proche d'un quart de la période du signal d'horloge pour le débit souhaité. Dans l'exemple décrit, les données peuvent être retardées de 20 ns à 60 ns alors que le signal d'horloge a une période comprise entre 50 ns et 200 ns.
Ce retard, qu'il soit du à la présence de l'isolation galvanique 109, à la longueur de la liaison, voire aux deux, affecte le fonctionnement de la liaison puisque le premier système 100 ne reçoit pas de message du deuxième système 101 en phase avec le signal d'horloge 112 qu'il génère, de sorte qu'il ne peut pas échantillonner correctement ce message. De son côté, le deuxième système 101 reçoit un message 1 10 du premier système 100 qui n'est plus en phase avec le signal d'horloge 1 12 qu'il reçoit également, de sorte qu'il ne peut pas échantillonner correctement le message 1 10 qu'il reçoit.
L'emploi dans le cas de la figure 2 d'une isolation galvanique 109 à plusieurs canaux (un canal pour chaque fil) peut permettre au deuxième système 101 d'échantillonner correctement les messages qu'il reçoit du premier système 100. En effet, étant donné que chaque canal de l'isolation induit sensiblement le même retard aux données acheminées, le deuxième système 101 reçoit le message 1 10 envoyé par le premier système 100 sensiblement en phase avec le signal d'horloge 112.
En revanche, comme représenté sur la figure 2, le message 1 11 envoyé par le deuxième système 101 et le signal d'horloge 1 12 ne sont pas en phase, de sorte que le problème persiste du point de vue du premier système 100.
Une solution possible est de réduire le débit de la communication, par exemple à une valeur inférieure à 5 Mbits/s, et/ou de décaler l'envoi des messages par le système esclave.
Néanmoins, une telle solution ne permet pas des communications à un débit élevé, ce qui s'avère souhaitable dans de nombreuses applications, dont dans le domaine de l'automobile.
La présente invention a pour but de permettre de réaliser une liaison série synchrone full duplex permettant des débits élevés, notamment supérieurs à 5 Mbits/s, par exemple de l'ordre de 10 Mbits/s, voire de l'ordre de 20 Mbits/s, bien que cette liaison induise des retards sur les données acheminées par celle-ci.
L'invention y parvient, selon l'un de ses aspects, grâce à un procédé de
communication entre au moins un premier système et au moins un deuxième système par l'intermédiaire d'une liaison série synchrone full duplex pouvant simultanément acheminer entre lesdits systèmes des données comprenant : au moins un message du premier système au deuxième système, au moins un message du deuxième système au premier système et un signal d'horloge,
procédé dans lequel:
le deuxième système reçoit un message et un signal d'horloge envoyés par le premier système, retardés et sensiblement en phase,
- le deuxième système envoie au premier système au moins un message,
le signal d'horloge reçu par le deuxième système est renvoyé au premier système avec ledit message envoyé par le deuxième système, et
le premier système reçoit le message envoyé par le deuxième système et le signal d'horloge renvoyé, retardés et sensiblement en phase.
Le procédé ci-dessus permet d'obtenir une liaison série synchrone full duplex avec un haut débit sans que le retard induit par l'acheminement des données par la liaison n'empêche le premier système et le deuxième système d'échantillonner les messages qu'ils reçoivent de façon synchrone avec le signal d'horloge.
La liaison peut acheminer de façon simultanée le message envoyé par le deuxième système au premier système et le signal d'horloge renvoyé au premier système. Ces données arrivent en phase au niveau du premier système. Un retard sensiblement égal est appliqué par la liaison au message envoyé par le deuxième système au premier système et au signal d'horloge renvoyé au premier système. Ce retard peut être le même que celui appliqué par la liaison aux données acheminées du premier système vers le deuxième système. En variante, la liaison peut appliquer des retards différents d'un sens d'acheminement des données à l'autre.
Le premier système peut être maître, c'est-à-dire que c'est lui qui a l'initiative du déclenchement de la communication avec le deuxième système, ce deuxième système étant alors esclave.
En variante, le premier système est esclave et le deuxième système est maître.
La liaison série synchrone full duplex est avantageusement une liaison de type Sériai
Peripheral Interface (SPI). Dans le cadre de la communication, le signal d'horloge est généré par le premier système.
La liaison peut comporter trois fils disposés entre le premier système et le deuxième système et acheminant respectivement les messages du premier système au deuxième système, les messages du deuxième système au premier système et le signal d'horloge. Un quatrième fil peut être prévu entre une zone du troisième fil et le premier système pour renvoyer au premier système le signal d'horloge reçu par le deuxième système. Ladite zone est notamment à proximité du deuxième système, étant notamment plus proche du deuxième système que du premier système. Ladite zone peut se trouver à l'entrée, côté liaison, du deuxième système. Ladite zone peut être positionnée de manière à renvoyer au premier système un signal d'horloge sensiblement identique à celui reçu par le deuxième système.
Chaque fil peut ou non être unidirectionnel.
Selon un premier mode de mise en œuvre de l'invention, une isolation galvanique est interposée entre le premier système et le deuxième système et la liaison série synchrone full duplex traverse cette isolation. Dans un tel cas, le retard induit par la liaison sur les données acheminées par celle-ci est causé en tout ou partie par cette isolation galvanique. Il s'agit par exemple d'un transformateur. L'isolation galvanique est par exemple multicanaux, et chaque fil de la liaison est reçu dans un des canaux de l'isolation.
Selon ce premier mode de mise en œuvre de l'invention, la zone du troisième fil au niveau de laquelle prend naissance le quatrième fil est disposée en aval de l'isolation galvanique lorsque l'on se déplace du premier système vers le deuxième système.
Selon un second mode de mise en œuvre de l'invention, aucune isolation galvanique n'est traversée par la liaison série synchrone full duplex. La liaison a une longueur supérieure à quelques mètres, par exemple trois mètres, et le retard induit par la liaison sur les données acheminées par celle-ci est causé en tout ou partie par la longueur de la liaison.
Selon ce second mode de mise en œuvre de l'invention, la zone du troisième fil au niveau de laquelle prend naissance le quatrième fil peut être plus proche, lorsque l'on parcourt la liaison, du deuxième système que du premier système. Ladite zone du troisième fil est notamment dans le tiers, notamment le quart, notamment le dixième, de la liaison le plus proche du deuxième système, la liaison comprenant trois tiers, notamment quatre quarts, notamment dix dixièmes. Le quatrième fil peut prendre naissance sur le troisième fil au niveau de l'entrée, côté liaison, du deuxième système.
Selon un troisième mode de réalisation, le retard induit par la liaison sur les données acheminées par celle-ci est en partie causé par la traversée d'une isolation galvanique et en partie causé par la longueur de la liaison.
Le procédé selon l'invention peut ainsi permettre d'assurer un bon fonctionnement de la liaison malgré le retard relativement important qu'elle peut induire, ce retard étant notamment de l'ordre de grandeur d'un quart de période du signal d'horloge pour le débit souhaité pour la communication.
La liaison série synchrone full duplex fonctionne de préférence selon un débit supérieur ou égal à 5 Mbits/s, notamment supérieur ou égal à 10 Mbits/s, étant notamment égal à 20 Mbits/s. La période du signal d'horloge est notamment inférieure à 200 ns, notamment inférieure à 100 ns, étant notamment de l'ordre de 50 ns
Le premier système peut comprendre un premier module half duplex chargé de l'émission de données sur la liaison et un deuxième module half duplex chargé de la réception des données acheminées par la liaison.
Le deuxième système peut comprendre un module full duplex chargé de la
communication avec le premier système. Avec un tel premier système et un tel deuxième système, un message est envoyé par le premier système en phase avec le signal d'horloge. Ces données traversent l'isolation galvanique et restent sensiblement en phase étant donné que la liaison, le cas échéant via l'isolation galvanique multicanaux, induit un même retard sur ces données, notamment sur chaque fil. Le module full duplex du deuxième système lit le message qu'il reçoit par rapport au signal d'horloge, ces données étant reçues en phase.
Le module full duplex du deuxième système peut ensuite envoyer un message vers le premier système en phase avec le signal d'horloge qu'il a reçu et qui est renvoyé au premier système. Ce message et le signal d'horloge renvoyés traversent l'isolation galvanique et arrivent retardés d'un même retard au niveau du deuxième module du premier système. Le deuxième module du premier système lit ensuite le message reçu par rapport au signal d'horloge reçu.
Chaque module peut recevoir un message en phase avec le signal d'horloge qu'il reçoit également, de sorte que le premier système et le deuxième système peuvent échantillonner de façon satisfaisante les données qu'ils reçoivent, même avec un débit supérieur à 5 Mbits/s, notamment supérieur à 10 Mbits/s, par exemple égal à 20 Mbits/s.
Selon l'invention, lorsqu'une isolation multicanaux est utilisée, il n'est pas nécessaire que cette isolation présente des performances particulières en termes de valeur de retard induit ou de précision quant à cette valeur de retard puisque ce retard est compensé par le renvoi du signal d'horloge. La seule contrainte porte sur le fait que, d'un canal à l'autre, un retard sensiblement égal soit induit par l'isolation galvanique pour chaque sens d'acheminement, voire même pour les deux sens d'acheminement.
Le premier système peut être maître. Lorsqu'il est maître, le premier système peut comprendre un circuit logique programmable (FPGA). Dans ce cas, le deuxième système est esclave et il peut comprendre un microcontrôleur ou microprocesseur. Dans ce cas, quatre fils seulement peuvent être utilisés pour réaliser la liaison, ce qui signifie que lorsqu'une isolation galvanique est prévue, seuls quatre fils doivent être isolés. Par rapport à la liaison représentée sur la figure 2, il n'est pas nécessaire d'avoir à isoler un fil supplémentaire reliant le premier système et le deuxième système pour le cadencement de la communication, ce cadencement étant effectué à l'aide du signal d'horloge émis par le premier module du premier système.
En variante, le premier système peut être esclave. Lorsqu'il est esclave, le premier système peut comprendre un microcontrôleur ou un microprocesseur et le deuxième système est alors maître et peut comprendre un FPGA. Dans ce cas, il peut être nécessaire de prévoir un fil supplémentaire pour le cadencement de la communication. Une isolation galvanique additionnelle, montée en parallèle de celle traversée par les quatre fils ci-dessus peut alors être prévue entre le premier système et le deuxième système.
Les données acheminées par la liaison peuvent comprendre des valeurs de rapport cyclique destinées à être appliquées à des interrupteurs d'un onduleur et des valeurs de courant mesuré. Les données acheminées par la liaison et autres que le signal d'horloge peuvent être constituées par les valeurs de rapport cyclique et les valeurs de courant mesuré mentionnées ci-dessus. En variante, la liaison peut acheminer des données autres en plus des signaux d'horloge, des valeurs de rapport cyclique et des valeurs de courant mesuré.
Dans une application du procédé, l'un du premier système et du deuxième système interagit avec un générateur de valeurs de rapport cyclique et l'autre du premier système et du deuxième système interagit avec un circuit électrique comprenant un onduleur et un moteur électrique.
Le premier système est par exemple maître et interagit par exemple avec le circuit électrique et le deuxième système est par exemple esclave et interagit avec le générateur de valeur des rapports cycliques.
Dans une variante, le système qui est esclave interagit avec le circuit électrique et le système qui est maître interagit avec le générateur de valeurs de rapport cyclique.
L'invention a encore pour objet, selon un autre de ses aspects, une liaison série synchrone full duplex entre au moins un premier système et au moins un deuxième système, la liaison comprenant :
un premier fil s'étendant entre lesdits systèmes et permettant la transmission de message(s) du premier système au deuxième système,
- un deuxième fil s'étendant entre lesdits systèmes et permettant la transmission de message(s) du deuxième système au premier système, et
un troisième fil s'étendant entre lesdits systèmes et permettant la transmission du signal d'horloge généré par le premier système au deuxième système,
la liaison comportant en outre un quatrième fil reliant une zone du troisième fil et le premier système.
Le quatrième fil permet notamment que le signal d'horloge envoyé par le premier système et reçu par le deuxième système retardé par la liaison soit renvoyé au premier système, ce qui permet d'obtenir les avantages mentionnés ci-dessus. Tout ou partie des caractéristiques mentionnées ci-dessus en rapport avec le procédé de communication peuvent être combinées avec la définition ci-dessus de la liaison, notamment les caractéristiques relatives à la position de la zone du troisième fil au niveau de laquelle prend naissance le quatrième fil.
L'invention a encore pour objet, selon un autre de ses aspects, un système de communication isolé galvaniquement entre un premier système et un deuxième système, comprenant :
la liaison définie ci-dessus, et
une isolation galvanique traversée par la liaison, ladite zone du troisième fil étant disposée en aval de l'isolation lorsque l'on parcourt la liaison du premier système vers le deuxième système.
Le quatrième fil permet ainsi que le signal d'horloge, qui a subi en traversant l'isolation le même retard que le message envoyé par le premier système au deuxième système, soit renvoyé vers le premier système et accompagne ainsi le message envoyé par le deuxième système au premier système. Ce message et ce signal d'horloge sont avantageusement reçus en phase par le premier système, retardés d'un même retard égal ou non au retard appliqué par la liaison aux données acheminées du premier système vers le deuxième système..
L'invention a encore pour objet, selon un autre de ses aspects, un ensemble comprenant : le système de communication défini ci-dessus,
- un premier système maître, comprenant notamment un circuit logique programmable
(FPGA), et
un deuxième système esclave,
la liaison étant dépourvue de fil autre que le premier, deuxième, troisième et quatrième fil.
L'invention a encore pour objet, selon un autre de ses aspects, un ensemble comprenant :
- le système de communication défini ci-dessus,
- un premier système esclave, comprenant notamment un microcontrôleur ou un microprocesseur, et
- un deuxième système maître,
la liaison comportant un cinquième fil reliant le premier système et le deuxième système et traversant l'isolation galvanique.
L'isolation galvanique peut être réalisée à l'aide d'un isolateur comprenant cinq canaux, auquel cas, un même isolateur est traversé par les cinq fils. En variante, l'isolation galvanique comprend deux parties disposées en parallèle, la première partie étant traversée par les premier, deuxième, troisième et quatrième fils et la deuxième partie étant traversée par le cinquième fil.
En variante, encore le premier et le troisième fil traversent une première partie de l'isolation, cette partie induisant un premier retard, et le deuxième et le quatrième fil traversent une deuxième partie de l'isolation, cette deuxième partie induisant un deuxième retard différent du premier retard. Le cinquième fil peut traverser l'une ou l'autre de ces deux parties de l'isolation ou une troisième partie de l'isolation distincte des première et deuxième parties.
L'invention pourra être mieux comprise à la lecture de la description qui va suivre d'exemples non limitatifs de mise en œuvre de celle-ci et à l'examen du dessin annexé sur lequel :
les figures 1 et 2 représentent une liaison série synchrone full duplex selon l'art antérieur déjà décrite,
- la figure 3 représente un ensemble selon un premier mode de réalisation de
l'invention,
la figure 4 illustre une séquence de communication avec l'ensemble de la figure 3, la figure 5 représente un ensemble selon un deuxième mode de réalisation de l'invention et,
- la figure 6 illustre une séquence de communication avec l'ensemble de la figure 5.
On a représenté à la figure 3 un ensemble 1 au sein duquel des procédés selon des exemples de mise en œuvre de l'invention peuvent être effectués.
L'ensemble 1 comprend dans l'exemple de la figure 3 un premier système 2 et un deuxième système 3 échangeant des données par l'intermédiaire d'une liaison série synchrone full duplex 4.
Dans l'exemple considéré, l'ensemble 1 est embarqué sur un véhicule qui comprend un circuit électrique comportant un moteur électrique 6, une batterie et un onduleur interposé entre la batterie et le moteur électrique. Le circuit électrique peut comprendre un connecteur permettant de charger la batterie par l'intermédiaire d'un réseau électrique.
L'ensemble 1 fait dans l'exemple considéré partie d'un dispositif de commande des interrupteurs de l'onduleur. Le premier système 2 est par exemple un périphérique interagissant avec l'onduleur pour commander les interrupteurs de l'onduleur et avec le moteur électrique 6 pour mesurer le courant circulant dans chaque phase du stator du moteur 6, ce dernier étant notamment polyphasé, par exemple triphasé.
Le premier système 2 envoie par exemple des valeurs de rapport cyclique aux interrupteurs de l'onduleur et reçoit, après passage par un convertisseur
analogique/numérique 7, des valeurs des courants mesurés dans les phases du stator du moteur 6.
Le deuxième système 3 communique dans l'exemple considéré avec un générateur 8 de valeurs de rapport cyclique en fonction de valeurs de courant. Ce générateur 8 met par exemple en œuvre un traitement logiciel.
Le premier système 2 est maître dans l'exemple des figures 3 et 4 et il est réalisé dans cet exemple à l'aide d'un circuit logique programmable (FPGA). Le système maître 2 comprend dans cet exemple deux modules associés à la liaison 4, chaque module étant un module half duplex. Un premier module 10 est responsable de l'envoi de message 12 vers le deuxième système 3 qui est ici esclave et de l'envoi d'un signal d'horloge 13 avec lequel le message 12 est synchronisé.
Un deuxième module 14 est responsable de la réception de message 16 envoyé par le deuxième système 3 et de signaux d'horloge 17, comme on le verra par la suite.
La liaison 4 peut être de type SPI, auquel cas chaque module 10 et 14 est un contrôleur SPI half duplex.
Le deuxième système 3 comprend dans l'exemple considéré un seul module 18 associé à la liaison 4. Ce module 18 est un module full duplex, envoyant des messages 16 au premier système 2 et réceptionnant les messages 12 envoyés par le premier système. Ce module reçoit également le signal d'horloge 13 généré par le premier système 2.
Lorsque la communication s'effectue via une liaison 4 de type SPI, le module 18 est un contrôleur SPI full duplex.
La liaison 4 permet dans l'exemple considéré l'envoi par le premier système 2 de valeurs de courant au deuxième système 3 et l'envoi par le deuxième système 3 de valeurs de rapport cyclique générées sur la base de ces valeurs de courant par le générateur 8. La liaison 4 est dans l'exemple de la figure 3 constituée par quatre fils 30 à 33. Le fil 30 est responsable de l'acheminement des messages 12 du premier système 2 au deuxième système 3. Le fil 31 est responsable de l'acheminement du signal d'horloge généré par le premier système 2 au deuxième système 3. Le fil 32 est responsable de l'acheminement des messages 16 du deuxième système 3 au premier système 2. Un quatrième fil 33 est prévu, ce fil 33 reliant une zone 35 du fil 31 et le premier système 2. Le quatrième fil 33 joue le rôle de retour pour le fil 31.
Dans l'exemple de la figure 3, le premier système 2 est galvaniquement isolé par rapport au deuxième système 3. Cette isolation galvanique 22 est ici réalisée par l'intermédiaire d'un transformateur mais l'invention n'est pas limitée à une réalisation particulière de l'isolation galvanique. L'isolation galvanique 22 est dans cet exemple une isolation multicanaux, chaque fil 30 à 33 étant reçu dans un canal propre de l'isolation 22.
Comme représenté sur la figure 3, la zone 35 du fil 31 à partir de laquelle s'étend le quatrième fil 33 peut être située en aval de l'isolation 22 lorsque l'on parcourt la liaison 4 du premier système 2 vers le deuxième système 3. Cette zone 35 est par exemple située au plus proche du deuxième système 3, de manière à renvoyer au premier système 2 un signal d'horloge sensiblement identique à celui reçu par le deuxième système 3.
La séquence de communication illustrée sur la figure 4 avec l'ensemble de la figure 3 va maintenant être décrite.
Un message 12 est envoyé par le premier système 2 qui est ici maître via son module
10 au deuxième système 3 qui est ici esclave. Ce message 12 est synchronisé avec un signal d'horloge 13. La traversée de l'isolation galvanique 22 génère un retard d qui est sensiblement le même pour le message 12 et le signal d'horloge 13. Dans les exemples décrits, un même retard d est appliqué par la liaison 4 aux données qu'elle achemine, indépendamment du sens d'acheminement. Dans des variantes, non représentées, un même retard dl est appliqué par la liaison 4 aux données acheminées du premier système 2 vers le deuxième système 3, c'est-à-dire au message 12 et au signal d'horloge 13, tandis qu'un deuxième retard d2, différent du premier retard dl, est appliqué aux données acheminées du deuxième système 3 vers le premier système 2, c'est-à-dire au message 16 et au signal d'horloge 17. Cette différence peut être due à l'emploi d'isolateurs différents d'un sens d'acheminement à l'autre. Le message 12 et le signal d'horloge 13 arrivent ensuite en phase au niveau du deuxième système 3. Le module 18 lit alors le message 12 par rapport au signal d'horloge 13.
Un message 16 est renvoyé par le deuxième système 3 au premier système 2. Grâce à la présence du quatrième fil 33 dans la liaison 4, un signal d'horloge 17, qui correspond en réalité dans l'exemple considéré au signal d'horloge 13 reçu par le module 18, est envoyé vers le premier système 2. Ce signal d'horloge 17 est en phase avec le message 16 envoyé par le deuxième système 3. La traversée de l'isolation galvanique 22 induit sur le message 16 et le signal d'horloge 17 un retard d qui est sensiblement égal pour ces deux données, et qui est également dans l'exemple considéré sensiblement égal au retard induit par l'isolation galvanique 22 lors de l'acheminement du premier système 2 vers le deuxième système 3 du message 12 et du signal d'horloge 13.
Le signal d'horloge 17 et le message 16 arrivent ensuite en phase au niveau du premier système 2. Le module 14 procède alors à la lecture du message 16 par rapport au signal d'horloge 17.
Comme on peut le voir sur la figure 4, le signal d'horloge 17 est dans l'exemple décrit retardé de deux fois le retard induit par la liaison 4 lorsqu'il est reçu par le module 14 par rapport au signal d'horloge 13 initialement émis par le module 10 mais ce retard ne perturbe pas la lecture du message 16 par le module 14.
On va maintenant décrire, en référence aux figures 5 et 6, un ensemble 1 selon un deuxième mode de réalisation de l'invention.
Cet ensemble 1 diffère de celui représenté à la figure 3 par le fait que le premier système 2 générant le signal d'horloge est esclave alors que le deuxième système 3 est maître. En outre, le premier système 2 interagit avec le générateur 8 de valeurs de rapport cyclique tandis que le deuxième système 3 interagit avec le moteur électrique 6 et avec le convertisseur analogique/numérique 7.
Le premier système 2 comprend dans cet exemple un microcontrôleur comportant deux modules half duplex 40 et 41, le premier module half duplex 40 étant chargé d'envoyer au deuxième système 3 des messages 43 et un signal d'horloge 44 tandis que le deuxième module half duplex 41 est chargé de recevoir des messages 45 envoyés par le deuxième système esclave et un signal d'horloge 46. Le deuxième système 3 comprend dans l'exemple de la figure 5 un FPGA comportant un seul module full duplex 48 chargé de la communication via la liaison 4.
Comme représenté sur la figure 5, chaque système 2 ou 3 comprend dans cet exemple un module de synchronisation 50. Toujours dans cet exemple, la liaison comprend un cinquième fil 51 et l'isolation galvanique est en deux parties, une première partie multicanaux 52 est similaire à l'isolation 22 de la figure 3 et traversée par les fils 30 à 33 tandis qu'une deuxième isolation 53 est dédiée à l'isolation du cinquième fil 51. Ce cinquième fil 51 et les modules 50 permettent au deuxième système 3, qui est ici maître, de cadencer la communication.
Comme représenté sur la figure 6, similairement à ce qui a été décrit en référence à la figure 4, le premier système 2 envoie un message 43 et un signal d'horloge 44 qui sont reçus par le deuxième système 3 en phase et retardés d'un retard sensiblement égal d. Le deuxième système 3 renvoie un message 45 qui est accompagné par un signal d'horloge 46 généré grâce au retour formé par le quatrième fil 33. Le premier système 2 reçoit alors via son deuxième module 41 le message 45 et le signal d'horloge 46 à nouveau retardés d'un même retard, ici égal au retard d, et peut lire le message 45 par rapport au signal d'horloge 46.
L'invention n'est pas limitée aux exemples qui viennent d'être décrits.
En particulier, comme mentionné ci-dessus, l'invention n'implique pas
nécessairement que la liaison applique aux données acheminées du premier système vers le deuxième système un retard égal à celui que la liaison applique aux données acheminées du deuxième système vers le premier système.
L'expression « comportant un » ou « comprenant un » doit être comprise comme signifiant « comportant au moins un » ou « comprenant au moins un », sauf lorsque le contraire est spécifié.

Claims

Revendications
1. Procédé de communication entre au moins un premier système (2) et au moins un deuxième système (3) par l'intermédiaire d'une liaison série synchrone full duplex (4) pouvant simultanément acheminer entre lesdits systèmes (2, 3) des données comprenant : au moins un message (12 ; 43) du premier système (2) au deuxième système (3), au moins un message (16 ; 45) du deuxième système (3) au premier système (2) et un signal d'horloge (13 ; 44),
procédé dans lequel :
le deuxième système (3) reçoit un message (12 ; 43) et un signal d'horloge (13 ; 44) envoyés par le premier système (2), retardés et sensiblement en phase,
le deuxième système (3) envoie au premier système (2) un message (16 ; 45), le signal d'horloge (13 ; 44) reçu par le deuxième système (3) est renvoyé (17 ; 46) au premier système (2) avec ledit message (16 ; 45) envoyé par le deuxième système (3), et
le premier système (2) reçoit le message (16 ; 45) envoyé par le deuxième système (3) et le signal d'horloge (17 ; 46) renvoyé, retardés et sensiblement en phase.
2. Procédé selon la revendication 1, dans lequel la liaison est une liaison (4) de type Sériai Peripheral Interface (SPI).
3. Procédé selon la revendication 1 ou 2, dans lequel le premier système (2) est maître et dans lequel le deuxième système (3) est esclave.
4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel une isolation galvanique (22 ; 52, 53) est interposée entre le premier système (2) et le deuxième système (3) et dans lequel la liaison série synchrone full duplex (4) traverse cette isolation.
5. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel aucune isolation galvanique n'est traversée par la liaison série synchrone full duplex (4) et dans lequel la liaison (4) a une longueur supérieure à quelques mètres, notamment à trois mètres.
6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la liaison série synchrone full duplex (4) a un débit supérieur ou égal à 5 Mbits/s, notamment à 10 Mbits/s, notamment de l'ordre de 20 Mbits/s.
7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel le premier système (2) comprend un premier module half duplex (10 ; 40) chargé de l'émission de données par la liaison (4) et un deuxième module half duplex (14 ; 41) chargé de la réception de données acheminées par la liaison (4).
8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel le deuxième système (3) comprend un module full duplex (18 ; 48) chargé de la communication avec le système maître (2).
9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel le premier
système (2) est maître et comprend un circuit logique programmable (FPGA)
10. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel le premier
système (2) est esclave et comprend un microcontrôleur ou un microprocesseur.
11. Procédé selon l'une quelconque des revendications précédentes, dans lequel les
données acheminées par la liaison (4) comprennent des valeurs de rapport cyclique destinées à être appliquées à des interrupteurs d'un onduleur et des valeurs de courant mesuré.
12. Procédé selon la revendication 11 , dans lequel l'un du premier système (2) et du
deuxième système (3) interagit avec un générateur (8) de valeurs de rapport cyclique et l'autre du premier système (2) et du deuxième système (3) interagit avec un circuit électrique comprenant un onduleur et un moteur électrique (6).
13. Liaison série synchrone full duplex (4) entre au moins un premier système (2) et au moins un deuxième système (3), la liaison (4) comprenant :
- un premier fil (30) s'étendant entre lesdits systèmes (2, 3) et permettant la
transmission de message(s) (12 ; 43) du premier système (2) au deuxième système (3), un deuxième fil (32) s'étendant entre lesdits systèmes (2, 3) et permettant la transmission de message(s) (16 ; 45) du deuxième système (3) au premier système (2), et
- un troisième fil (31) s'étendant entre lesdits systèmes (2, 3) et permettant la
transmission d'un signal d'horloge (13 ; 44) généré par le premier système (2) au deuxième système (3),
la liaison (4) comportant en outre un quatrième fil (33) reliant une zone (35) du troisième fil (31) et le premier système (2).
14. Liaison selon la revendication 13, la zone (35) du troisième fil (31) étant positionnée sur le troisième fil (31 ) de manière à renvoyer au premier système (2) un signal d'horloge sensiblement identique à celui reçu par le deuxième système (3).
15. Système de communication isolé galvaniquement entre un premier système (2) et un deuxième système (3), comprenant :
la liaison (4) selon la revendication 13 ou 14, et
une isolation galvanique (22 ; 52, 53) traversée par la liaison, ladite zone (35) du troisième fil (31) étant disposée en aval de l'isolation (22 ; 52, 53) lorsque l'on parcourt la liaison (4) du premier système (2) vers le deuxième système (3).
16. Ensemble (1), comprenant :
le système de communication selon la revendication 15,
un premier système maître (2), comprenant notamment un circuit logique programmable (FPGA), et
un deuxième système esclave (3),
la liaison (4) étant dépourvue de fil autre que le premier (30), deuxième (32), troisième (31) et quatrième (33) fil.
17. Ensemble (1), comprenant :
le système de communication selon la revendication 15,
un premier système esclave (2), comprenant notamment un microcontrôleur ou un microprocesseur, et
un deuxième système maître (3),
la liaison (4) comportant un cinquième fil (51) reliant le premier système (2) et traversant l'isolation galvanique.
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