EP2572384A1 - Optoelektronischer halbleiterchip und verfahren zu dessen herstellung - Google Patents

Optoelektronischer halbleiterchip und verfahren zu dessen herstellung

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EP2572384A1
EP2572384A1 EP11743182A EP11743182A EP2572384A1 EP 2572384 A1 EP2572384 A1 EP 2572384A1 EP 11743182 A EP11743182 A EP 11743182A EP 11743182 A EP11743182 A EP 11743182A EP 2572384 A1 EP2572384 A1 EP 2572384A1
Authority
EP
European Patent Office
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nanostructures
semiconductor chip
optoelectronic semiconductor
layer stack
substructure
Prior art date
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Withdrawn
Application number
EP11743182A
Other languages
English (en)
French (fr)
Inventor
Werner Bergbauer
Lutz Höppel
Philipp Drechsel
Christopher KÖLPER
Martin Strassburg
Patrick Rode
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
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Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of EP2572384A1 publication Critical patent/EP2572384A1/de
Withdrawn legal-status Critical Current

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Definitions

  • the invention relates to an optoelectronic
  • Semiconductor chip comprising a semiconductor layer stack and a radiation exit or radiation entrance surface and a method for its production.
  • Semiconductor chips such as sensors or detectors, among others, are influenced by the use of a substrate on which the semiconductor layers of the
  • the substrate has compared to the semiconductor layers of
  • the surface of the semiconductor chip with a wet chemical etching process for example using KOH (potassium hydroxide) treated, whereby special three-dimensional structures can be formed on the surface, but do not lead to a maximum and angle-independent radiation emission due to the selective chemical reaction.
  • KOH potassium hydroxide
  • the optoelectronic semiconductor chip has a semiconductor layer stack and a
  • the semiconductor layer stack has an active layer which is suitable for generating or receiving electromagnetic radiation. On the radiation exit surface or
  • Radiation entrance surface is a plurality of
  • nanostructures Arranged nanostructures, which at least partially have at least one substructure.
  • a plurality of nanostructures are arranged in the semiconductor layer stack, which at least partially at least one
  • each nanostructure of the radiation exit or radiation entrance surface and / or in the semiconductor layer stack it is not absolutely necessary for each nanostructure of the radiation exit or radiation entrance surface and / or in the semiconductor layer stack to have a substructure.
  • a nanostructure it is possible for a nanostructure to have a plurality of substructures. The substructures can be targeted or arbitrary in the nanostructures
  • the shape and size of the substructures is preferably dependent on the desired optoelectronic and chemical properties of the semiconductor layer stack.
  • the substructures in the nanostructures preferably increase the surface area of the nanostructures in comparison to nanostructures without integrated substructures.
  • Lattice dislocations and point defects can be reduced as an indirect proportionality
  • a growth substrate may be advantageous
  • non-crystalline surfaces such as, for example, amorphous surfaces
  • An optoelectronic semiconductor chip is in particular a
  • the at least one substructure is a recess, for example a depression, a hole, a groove or an opening on a surface of a
  • the at least one substructure can also be an elevation, for example a web or a convexity.
  • Substructure is preferably according to formed electro-optical and chemical properties of the semiconductor layer stack.
  • the nanostructures are arranged in a periodic pattern.
  • the nanostructures are arranged in a periodic pattern.
  • Nanostructures formed during a growth process in this periodic pattern. Is the majority of
  • Radiation entrance surface arranged so has the
  • Radiation exit surface or radiation entrance surface in this way a regular pattern of nanostructures. This can advantageously be an angle independent
  • Radiation emission can be achieved, which results in a favorable homogeneous radiation characteristic.
  • Radiation inlet surface arranged specifically so that a radiation shaping is generated.
  • no complex post-processing steps with regard to the shaping of the nanostructures depending on the desired radiation form are necessary.
  • Semiconductor layer stack may have the nanostructures.
  • the semiconductor layer stack with the active layer can be arranged on a substrate, for example a growth or carrier substrate, wherein the nanostructures can be arranged between the substrate and the active layer so that the active layer in turn can be interposed between the nanostructures and the radiation exit area or surface. inlet surface is arranged. This can be done with Advantage a reduction of defects in the active layer can be achieved.
  • the active layer may also be in the
  • Nanostructures be arranged. This may mean, in particular, that the semiconductor layer stack or a part thereof including the active layer may be formed as a plurality of nanostructures. Due to the substructures in the nanostructures, the surfaces of the nanostructures can advantageously be enlarged, so that possible
  • the active layer can advantageously also be increased by the substructure in a nanostructure with active layer.
  • the nanostructures may also be grown or deposited directly on a substrate without having a buffer layer between the substrate and the nanostructures. Furthermore, one or more layers of the nanostructures may also be provided over the nanostructures
  • the nanostructures each have a lateral extent of at most 5 ⁇ m.
  • the nanostructures each have a lateral Expansion of at most 2 microns or even more than 1 micron on.
  • the nanostructures are preferably in minimal
  • Nanostructures preferably in forming the
  • Radiation exit surface or inlet surface grown.
  • the nanostructures have a
  • nanostructures can each have one .
  • a nanostructure may include a plurality of
  • Substructures, wherein the substructures of a nanostructure may have a different size and / or shape to each other.
  • the semiconductor chip is a
  • Thin-film chip As a thin-film chip is considered in the context of the application, a semiconductor chip, during its production, the
  • the nanostructures are spatially formed.
  • the Nanostructures formed pyramidal or rod-shaped.
  • the semiconductor chip is an LED ⁇ light-emitting diode) or a sensor. So can the
  • Semiconductor chip for example, be an LED or a sensor having nanostructures, which are formed rod-shaped.
  • the semiconductor chip may also have, for example, pyramidal nanostructures, as explained below.
  • the semiconductor chip is preferably based on a
  • Nitride compound semiconductors Nitride compound semiconductors, phosphide compound semiconductors and / or arsenide compound semiconductors. This means in the present context that the active
  • Epitaxial layer sequence or at least one layer thereof comprises a nitride, phosphide and / or arsenide III / V compound material.
  • the bonding material one or more dopants and additional components
  • connection material does not change.
  • the semiconductor layer stack is preferably based on the AlInGaN material system.
  • the nanostructures are on the
  • the nanostructures each have at least one substructure, which is a recess and is arranged in the center of the pyramid.
  • the pyramid thus has no
  • Pyramid tip on instead of the Pyramidenspitze is a Substructure arranged, which is in particular a recess. This can be beneficial to the efficiency of the
  • Lattice dislocations and / or point defects can be counteracted due to the increased surface area.
  • the formation of the nanostructures can be any organic compound.
  • the formation of the semiconductor layer stack may at least partially in the nanostructures simultaneously with the formation of the nanostructures and forming the at least one substructure
  • the production method according to the invention therefore not only has the production of nanostructures on one Radiation exit surface or -eineriesflache of
  • nanostructures are formed in the nanostructures, which advantageously increase the surface of the nanostructures, so that occurring effects of existing lattice dislocations or point defects can be counteracted.
  • the substructure becomes the
  • MOCVD metal organic vapor phase epitaxy
  • aspects ratios of the nanostructures can be adjusted and controlled in a targeted manner. Post-processing processes for the exact formation of the desired or specific shape and size of the nanostructures are thus not required.
  • the shape and size of the nanostructures and substructures are adjusted by means of such a method depending on the optoelectronic and chemical properties of the semiconductor layer stack, whereby
  • the nanostructures can also be processed by MBE
  • a growth substrate on which the semiconductor layer stack has been grown is at least partially or completely detached.
  • FIGS 1A to 1C are schematic cross sections of
  • FIG. 1D shows a schematic representation of a nanostructure according to a further exemplary embodiment
  • FIGS. 2A to 2C show a schematic view of a nanostructure according to an exemplary embodiment, wherein the nanostructure can be used for example in one of the semiconductor chips according to FIGS. 1A to 1C,
  • FIGS. 3A and 3B each show a schematic view of a nanostructure according to a further exemplary embodiment, wherein the nanostructure can be used, for example, in the semiconductor chip according to FIG. 1A
  • FIGS. 4A and 4B are views, respectively, of a radiation output or input surface of a semiconductor chip according to a further embodiment.
  • the same or the same effect can be used, for example, in the semiconductor chip according to FIG. 1A
  • FIGS. 4A and 4B are views, respectively, of a radiation output or input surface of a semiconductor chip according to a further embodiment.
  • Components such as layers, structures,
  • FIG. 1A shows an embodiment of a semiconductor chip 10 in cross-section.
  • the semiconductor chip 10 has a substrate 1 on which a plurality of semiconductor layers is arranged.
  • the semiconductor layers form one
  • Semiconductor layer stack 2 having an active layer 2a for generation or reception
  • Semiconductor chip 10 further has a radiation exit surface or entrance surface 3 on which nanostructures 4
  • the semiconductor chip 10 is capable of emitting or receiving radiation.
  • the semiconductor chip 10 is an LED or a sensor.
  • the semiconductor layer stack 2 is based on the
  • the substrate 1 of the semiconductor chip 10 is, for example, a growth substrate that is suitable for growing the semiconductor layers of the semiconductor layer stack 2. Furthermore, the substrate 1 may be a carrier substrate. In this case, the growth substrate is in the manufacturing process of
  • Semiconductor chips 10 have been at least partially or preferably completely detached from the semiconductor layer stack 2. Such a semiconductor chip 10 is also known to the person skilled in the art as a thin-film chip.
  • the substrate 1 may have a different lattice parameter and / or a different lattice parameter than the semiconductor layers of the semiconductor layer stack 2
  • Dislocations and point defects arise that can form non-radiative or non-recapturing recombination centers, which can reduce internal and external quantum efficiency. Furthermore, such defects can lead to a leakage current path in the semiconductor chip.
  • a plurality of nanostructures 4 is arranged on the radiation exit surface or radiation entrance surface 3.
  • the nanostructures 4 advantageously increase the surface of the radiation exit surface or
  • This property can advantageously also be independent of the surface on which the nanostructures are applied.
  • the dislocation density can be significantly reduced, which advantageously increases the internal and external quantum efficiency.
  • substructures are additionally arranged in the nanostructures (not shown), which are explained in more detail in connection with FIGS. 2 to 4.
  • the proportion of the radiation emitted, for example, by the active layer 2a and reflected back into the semiconductor layer stack at the interface between the semiconductor layer stack 2 and the surrounding area can be reduced due to the change in the incident angle of the radiation caused thereby, so that the efficiency of the semiconductor chip further improves.
  • Semiconductor chips 10 hits the reflected light beam at the same angle on the opposite interface, so that there total reflection occurs. The consequence is that the light beam thus does not contribute to the light emission of the
  • the nanostructures 4 are arranged in a periodic pattern on the radiation exit or radiation entrance surface 3. Due to this periodic and uniform arrangement is advantageously an angle independent
  • the semiconductor chip 10 has a homogeneous emission characteristic.
  • Nanostructures 4 are formed selectively jet-forming properties, without requiring subsequent treatment steps of the radiation exit surface or -eintrittstlache 3 are necessary.
  • the nanostructures 4 have a lateral extent of at most 5 and more preferably of at most 2 ⁇ m.
  • the lateral extent of the nanostructures 4 is in particular parallel to the radiation exit surface or radiation entrance surface 3 of the semiconductor chip 10
  • a semiconductor chip 10 has nanostructures 4 on the
  • the nanostructures 4 are preferably three-dimensional
  • the nanostructures are 4
  • nanostructures 4 has at least one Substructure up.
  • a nanostructure 4 can have a plurality of substructures.
  • FIG. 1B shows a semiconductor chip 10 according to a further exemplary embodiment, which has a plurality of nanostructures 4 in the semiconductor layer stack 2 in comparison with the previous exemplary embodiment.
  • the active layer 2a is between the nanostructures 4 and the
  • the nanostructures 4 are grown on a buffer layer 5 made of AlInGaN and have a lateral extent of at most 5 ⁇ m and particularly preferably of at most 2 ⁇ m.
  • the nanostructures 4 are in the form of columns or rods, for example with a hexagonal cross section, and at least partially have substructures 42, which are formed as depressions, in particular as tubular depressions.
  • the nanostructures 4 point in the process
  • Nanostructures 4 with the substructures 42 can advantageously be reduced lattice defects in the active layer 2a.
  • the semiconductor chip 10 of FIG. 1B may have further features which are described in connection with the embodiment of FIG. 1A.
  • the semiconductor chip 10 of FIG. 1B may have further features which are described in connection with the embodiment of FIG. 1A.
  • the semiconductor chip 10 of FIG. 1B may have further features which are described in connection with the embodiment of FIG. 1A.
  • the semiconductor chip 10 of FIG. 1B may have further features which are described in connection with the embodiment of FIG. 1A.
  • the semiconductor chip 10 of FIG. 1B may have further features which are described in connection with the embodiment of FIG. 1A.
  • the semiconductor chip 10 of FIG. 1B may have further features which are described in connection with the embodiment of FIG. 1A.
  • FIG. 1C shows a further exemplary embodiment of a semiconductor chip 10 which, in contrast to the previous exemplary embodiment, has no buffer layer.
  • Nanostructures 4 with the substructures 42 are grown or deployed directly on the substrate 1 during the formation of the semiconductor layer stack 2.
  • the active layer 2a also has
  • FIG. 1D shows an exemplary embodiment of such a nanostructure 4.
  • the semiconductor layer stack 2 in one
  • Semiconductor chip may have a plurality of such nanostructures 4 with different sizes and / or shapes.
  • the nanostructure 4 is rod-shaped and has, for example, a hexagonal cross-section. Furthermore, the nanostructure 4 has a substructure 42 in the form of a depression or recess, by means of which the surface of the nanostructure 4 is enlarged. This makes it possible that possible in the nanostructure 4 existing
  • the active layer 2a has a reduced defect density. Furthermore, the active layer 2a in the
  • nanostructures 4 are shown in FIGS. 2A to 4B.
  • nanostructures 4 are shown in FIGS. 2A to 3A, each having a bottom side 43 on the radiation exit or entry surface 3 of the semiconductor chips 10 in accordance with FIGS. 2A to 4B.
  • FIG. 2A shows a rod-shaped nanostructure 4
  • Substructure 41 is formed as an elongated elevation or elevation, which in the illustration shown in FIG.
  • the elevation 41 leads along the rod-shaped nanostructure 4.
  • the surface of the nanostructure can be increased by the substructure 41, as a result of which the effects of the dislocations and
  • Point defects can be counteracted in the semiconductor chip.
  • the substructure 41 is targeted according to the optoelectronic and chemical properties of the
  • the substructure 41 does not necessarily have to cover the entire height of the
  • Nano fabricat 4 extend. Rather, the substructure 41 may be formed only in a partial region of the nanostructure 4.
  • Rod-shaped nanostructures on the radiation exit or -eintrittsflache can be used for example in combination with semiconductor chips designed as sensors.
  • the radiation entrance surface of such a sensor, as shown in Figure 1 a plurality of such rod-shaped nanostructures 4, which are arranged in a regular pattern.
  • Semiconductor chips have such rod-shaped nanostructures.
  • Such nanostructures can be produced, for example, by means of an MOCVD process. Aftercare of the Radiation exit and -eintrittsflache or the nanostructures are not necessary. In particular, by means of such a MOCVD method
  • Nanostructures are produced with integrated substructures, which have small dimensions, have almost exact side surfaces and are arranged in a regular pattern, which improves the efficiency of such chips with advantage.
  • the nanostructures can also be produced in a self-organized growth process, such as MBE, whereby, for example, non-regular
  • Nanostructures are available. The nanostructure 4 shown in FIG.
  • FIG. 2B Compared to the nanostructures of Figure 2A no survey as a substructure.
  • the substructure of FIG. 2B is
  • the nanostructure 4 has a plurality of substructures 42, in particular a plurality of recesses, which may have a different size and / or shape.
  • one of the substructures 42 is thinner than the other one.
  • the shape and size of the substructures are formed according to the optoelectronic and chemical properties of the semiconductor layer stack.
  • the embodiment of Figure 2B may also have features of the embodiment of Figure 2A.
  • FIG. 2C shows a nanostructure 4 which has a plurality of substructures 41, 42, wherein the
  • Substructures as a survey 41 and as a recess 42nd can be trained. In particular, between two
  • Elevations 41 a recess 42 arranged.
  • the surface of the nanostructure 4 can advantageously be increased, which may have an advantageous effect on the efficiency of the semiconductor chips having such nanostructures.
  • the embodiment of Figure 2C may include features of the embodiments of Figures 2A and 2b.
  • the nanostructures of FIGS. 2A to 2C may, instead of the cubic shape or a columnar or rod-like shape with a quadrangular cross section, also have a columnar or rod-like shape with a polygonal, in particular hexagonal, cross section in a sectional plane perpendicular to the plane of the drawing, so that the substructures 41 and / or 42 along the
  • FIGS. 3A and 3B show further examples of
  • the nanostructure 4 of Figure 3A has a pyramidal shape, wherein in the embodiment of Figure 3A, the
  • Nano fabricat 4 formed on the top and bottom hexagonal.
  • Substructures formed as recesses 42 may have a different size and / or shape.
  • the surface of the nanostructure 4 advantageously increases.
  • Nanostructures 4 a lateral extent of at most 5 microns, preferably of at most 2 microns and more preferably of at most 1 micron on. Such nanostructures 4 are on the radiation exit surface or -eintrittsflache of
  • FIG. 3B shows a plan view of a nanostructure 4 that is similar to the embodiment of FIG. 3A.
  • the nanostructure 4 has a hexagonal pyramidal shape, which is a substructure 42 in the center of the pyramid
  • the substructure 42 is in particular a
  • the pyramidal nanostructure 4 accordingly has no pyramid tip. Instead of the pyramid tip, a recess 42 is formed. This advantageously improves the radiation efficiency of the semiconductor chips, which has a regular pattern of nanostructures 4 formed in this way on the radiation entrance surface or exit surface. In particular, such a homogeneous
  • Figure 4A is an oblique view of a
  • nanostructures 4 are hexagonal in shape.
  • the pyramid tip of the nanostructures 4 is respectively
  • Nanostructures 4, substructures 42 are formed.
  • each nanostructure 4 has a plurality of differently sized substructures 42.
  • the substructures are in this embodiment as
  • the nanostructures 4 of FIGS. 4A are thus formed similarly to the embodiment of FIG. 3A.
  • the nanostructures 4 cover only part of the
  • FIG. 4B is a plan view of a radiation entrance or exit surface 3 of a semiconductor chip, such as FIG
  • Strahlungsaustritts- or -eintrittsflache 3 are formed in a regular pattern, a plurality of nanostructures 4, which are pyramid-shaped as in the embodiment of Figure 4A. In particular, they have a hexagonal shape. In the region of the center of the pyramid, ie in the region of the pyramid tip, in each case a substructure 42 is formed, which in particular has a

Landscapes

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Abstract

Es wird ein optoelektronischer Halbleiterchip (10) angegeben, der einen Halbleiterschichtenstapel (2) und eine Strahlungsaustrittsfläche oder Strahlungseintrittsfläche (3) aufweist. Der Halbleiterschichtenstapel (2) weist eine aktive Schicht (2a) auf, die zur Erzeugung oder zum Empfangen elektromagnetischer Strahlung geeignet ist. Im Halbleiterschichtenstapel (2) und/oder auf der Strahlungsaustrittsfläche oder Strahlungseintrittsfläche (3) ist eine Mehrzahl von Nanostrukturen (4) angeordnet, die zumindest teilweise zumindest eine Substruktur (41, 42) aufweisen. Weiterhin wird ein Verfahren zur Herstellung eines derartigen optoelektronischen Halbleiterchips (10) angegeben.

Description

Beschreibung
Optoelektronischer Halbleiterchip und Verfahren zu dessen Herstellung
Die Erfindung betrifft einen optoelektronischen
Halbleiterchip aufweisend einen Halbleiterschichtenstapel und eine Strahlungsaustritts- oder Strahlungseintrittsfläche und ein Verfahren zu dessen Herstellung.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2010 020 789.6, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Die Leistung von Strahlungsemittierenden Halbleiterchips, wie beispielsweise LEDs, oder Strahlungsempfangenden
Halbleiterchips, wie beispielsweise Sensoren oder Detektoren, wird unter anderem beeinflusst durch die Verwendung eines Substrats, auf dem die Halbleiterschichten des
Halbleiterchips aufgewachsen sind. Insbesondere weist das Substrat verglichen zu den Halbleiterschichten des
Halbleiterchips meist signifikante Unterschiede im
Ausdehnungskoeffizienten und/oder in den Gitterparametern auf. Dadurch können Gitterversetzungen und Punktdefekte entstehen, die zu nichtstrahlenden oder nichtempfangenden
Rekombinationszentren führen, wodurch die interne und externe Quanteneffizienz der Halbleiterchips nachteilig beeinflusst werden kann. Zudem können so Leckstromwege im Halbleiterchip entstehen .
Zur Verbesserung der Lichtaus- oder Lichteinkopplung aus dem oder in den Halbleiterchip ist es bekannt, den Winkel der auftreffenden Strahlung an der Grenzfläche zwischen Halbleiterchip und Umgebung kleiner zu halten als den kritischen Winkel der Totalreflexion. Dazu wird
beispielsweise die Oberfläche des Halbleiterchips mit einem nasschemischen Ätzprozess, beispielsweise unter Verwendung von KOH (Kaliumhydroxid), behandelt, wodurch spezielle dreidimensionale Strukturen auf der Oberfläche gebildet werden können, die jedoch aufgrund der selektiven chemischen Reaktion nicht zu einer maximalen und winkelunabhängigen Strahlungsemission führen.
Zur Optimierung der Strahlungsemission des Halbleiterchips sind Oberflächenstrukturen von Vorteil, die eine spezielle Form und Größe aufweisen. Mit den herkömmlicherweise
verwendeten Herstellungsverfahren zur Herstellung der
Oberflächenstrukturen, wie beispielsweise die KOH-Behandlung der Oberfläche, sind der Form und Größe der
Oberflächenstrukturen jedoch Grenzen gesetzt.
Es ist Aufgabe der vorliegenden Anmeldung, einen
Halbleiterchip vorzusehen, der reduzierte Gitterversetzungen und/oder Punktdefekte aufweist, wodurch auf vorteilhafte Weise eine verbesserte Effizienz des Halbleiterchips erzielt werden kann. Weiter ist es Aufgabe der vorliegenden
Anmeldung, ein verbessertes Herstellungsverfahren für einen derartigen Halbleiterchip anzugeben.
Diese Aufgaben werden unter anderem durch einen
Halbleiterchip mit den Merkmalen des Anspruchs 1 und durch ein Verfahren zum Herstellen eines derartigen Halbleiterchips mit den Merkmalen des Anspruchs 12 gelöst. Vorteilhafte
Weiterbildungen des Halbleiterchips und des Verfahrens zu dessen Herstellung sind Gegenstand der abhängigen Ansprüche. In einer Weiterbildung weist der optoelektronische Halbleiterchip einen Halbleiterschichtenstapel und eine
Strahlungsaustrittsflache oder -eintrittsflache auf. Der Halbleiterschichtenstapel weist eine aktive Schicht auf, die zur Erzeugung oder zum Empfang elektromagnetischer Strahlung geeignet ist. Auf der Strahlungsaustrittsfläche oder
Strahlungseintrittsfläche ist eine Mehrzahl von
Nanostrukturen angeordnet, die zumindest teilweise zumindest eine Substruktur aufweisen. Alternativ oder zusätzlich ist im Halbleiterschichtenstapel eine Mehrzahl von Nanostrukturen angeordnet, die zumindest teilweise zumindest eine
Substruktur aufweisen.
Dabei ist nicht zwingend erforderlich, dass jede Nanostruktur der Strahlungsaustritts- oder Strahlungseintrittsfläche und/oder im Halbleiterschichtenstapel eine Substruktur aufweist. Zudem ist es möglich, dass eine Nanostruktur eine Mehrzahl von Substrukturen aufweist. Die Substrukturen können dabei in den Nanostrukturen gezielt oder willkürlich
angeordnet sein. Die Form und Größe der Substrukturen ist vorzugsweise abhängig von den gewünschten optoelektronischen und chemischen Eigenschaften des Halbleiterschichtenstapels.
Durch die Substrukturen in den Nanostrukturen vergrößert sich vorzugsweise die Oberfläche der Nanostrukturen im Vergleich zu Nanostrukturen ohne integrierte Substrukturen. Zudem können die nachteiligen Folgen, die aufgrund von
Gitterversetzungen und Punktdefekten auftreten können, verringert werden, da eine indirekte Proportionalität
zwischen Auswirkungen der Gitterversetzungen beziehungsweise Punktdefekten und der Oberfläche besteht. Beispielsweise können sich aufgrund der erhöhten Oberfläche Versetzungen oder Defekte gegeneinander aufheben. Aufgrund der erhöhten Oberfläche kann die Zahl der nichtstrahlenden oder nichtempfangenden Rekombinationszentren reduziert werden, wodurch sich die interne und externe Quanteneffizienz der Halbleiterchips vorteilhaft verbessert. Zudem können somit Leckstromwege im Halbleiterchip, die aufgrund von
Gitterversetzungen oder Punktdefekten entstehen können, reduziert werden. Insgesamt kann sich mit Vorteil die
Versetzungsdichte der Schichten im Halbleiterchip signifikant reduzieren.
Durch die Verwendung von Nanostrukturen mit integrierten Substrukturen kann mit Vorteil ein Aufwachssubstrat
Verwendung finden, dessen Ausdehnungskoeffizient vom
Ausdehnungskoeffizient der Halbleiterschichten abweicht.
Insbesondere können so nichtkristalline Oberflächen, wie beispielsweise amorphe Oberflächen, Verwendung finden. Zudem vereinfacht sich das Ablösen des Substrats während des
Herstellungsprozesses des Halbleiterchips vorteilhaft. Ein optoelektronischer Halbleiterchip ist insbesondere ein
Halbleiterchip, der die Umwandlung von elektronisch erzeugten Daten oder Energien in Lichtemission ermöglicht oder
umgekehrt. Beispielsweise ist der optoelektronische
Halbleiterchip ein strahlungsemittierender oder
strahlungsempfangender Halbleiterchip.
In einer Weiterbildung ist die zumindest eine Substruktur eine Aussparung, beispielsweise eine Vertiefung, ein Loch, eine Rinne oder eine Öffnung an einer Oberfläche einer
Nanostruktur oder innerhalb einer Nanostruktur . Weiterhin kann die zumindest eine Substruktur auch eine Erhebung, beispielsweise ein Steg oder eine Auswölbung, sein. Die
Substruktur wird dabei vorzugsweise entsprechend der elektrooptischen und chemischen Eigenschaften des Halbleiterschichtenstapels ausgebildet .
In einer Weiterbildung sind die Nanostrukturen in einem periodischen Muster angeordnet. Vorzugsweise werden die
Nanostrukturen während eines Aufwachsprozesses in diesem periodischen Muster ausgebildet. Ist die Mehrzahl von
Nanostrukturen auf der Strahlungsaustrittsfläche oder
Strahlungseintrittsfläche angeordnet, so weist die
Strahlungsaustrittsfläche oder Strahlungseintrittsfläche auf diese Weise ein regelmäßiges Muster der Nanostrukturen auf. Dadurch kann mit Vorteil eine winkelunabhängige
Strahlungsemission erzielt werden, wodurch sich mit Vorteil eine homogene Abstrahlcharakteristik ergibt. In einer
Weiterbildung ist die periodische Anordnung der
Nanostrukturen auf der Strahlungsaustrittsfläche oder
Strahlungseintrittsfläche derart gezielt angeordnet, dass eine Strahlungsformung erzeugt wird. Dabei sind mit Vorteil keine komplexen nachbearbeitenden Schritte bezüglich der Formgebung der Nanostrukturen abhängig von der gewünschten Strahlungsform notwendig.
Ist die Mehrzahl von Nanostrukturen alternativ oder
zusätzlich im Halbleiterschichtenstapel angeordnet, so bedeutet dies, dass zumindest eine Schicht des
Halbleiterschichtenstapels die Nanostrukturen aufweisen kann. Beispielsweise kann der Halbleiterschichtenstapel mit der aktiven Schicht auf einem Substrat, beispielsweise einem Aufwachs- oder Trägersubstrat, angeordnet sein, wobei die Nanostrukturen zwischen dem Substrat und der aktiven Schicht angeordnet sein können, so dass die aktive Schicht wiederum zwischen den Nanostrukturen und der Strahlungsaustrittsfläche oder -eintrittsflache angeordnet ist. Dadurch kann mit Vorteil eine Reduzierung von Defekten in der aktiven Schicht erreicht werden.
Alternativ dazu kann die aktive Schicht auch in den
Nanostrukturen angeordnet sein. Das kann insbesondere bedeuten, dass der Halbleiterschichtenstapel oder ein Teil davon einschließlich der aktiven Schicht als Mehrzahl von Nanostrukturen ausgebildet sein kann. Durch die Substrukturen in den Nanostrukturen können mit Vorteil die Oberflächen der Nanostrukturen vergrößert werden, so dass mögliche
auftretende Gitterdefekte in den Nanostrukturen entlang der vergrößerten Oberflächen verlaufen und so mit Vorteil eine Reduzierung von Gitterdefekten in der aktiven Schicht
innerhalb der Nanostrukturen erreicht werden kann. Weiterhin kann durch die Substruktur in einer Nanostruktur mit aktiver Schicht auch mit Vorteil die aktive Schicht vergrößert werden .
Sind die Nanostrukturen im Halbleiterschichtenstapel
angeordnet, so können diese beispielsweise auf einer
Pufferschicht aufgewachsen oder mit einer Pufferschicht verschmolzen sein. Alternativ dazu können die Nanostrukturen auch direkt auf einem Substrat aufgewachsen oder aufgebracht sein, ohne dass eine Pufferschicht zwischen dem Substrat und den Nanostrukturen vorhanden ist. Weiterhin können auch über den Nanostrukturen eine oder mehrere Schichten des
Halbleiterschichtenstapels aufgewachsen sein oder mit den Nanostrukturen verschmolzen sein. In einer Weiterbildung weisen die Nanostrukturen jeweils eine laterale Ausdehnung von höchstens 5 μm auf. Besonders
bevorzugt weisen die Nanostrukturen jeweils eine laterale Ausdehnung von höchstens 2 μm oder sogar von höchstens 1 μm auf .
Bevorzugt sind die Nanostrukturen in minimalen
Dimensionierungen ausgebildet, wobei gleichzeitig
vorzugsweise nahezu exakte vertikale Flanken der
Nanostrukturen erzielt werden. Hierzu werden die
Nanostrukturen vorzugsweise beim Ausbilden des
Halbleiterschichtenstapels und/oder auf die
Strahlungsaustrittsfläche oder -eintrittsflache aufgewachsen.
Bei einer Weiterbildung weisen die Nanostrukturen eine
Mehrzahl von Substrukturen auf, die vorzugsweise
unterschiedliche Größen und/oder Formen aufweisen. Dabei können die Nanostrukturen jeweils eine .Substruktur aufweisen, wobei sich die Größe und/oder Form der Substrukturen zwischen den einzelnen Nanostrukturen unterscheiden kann. Zudem oder alternativ kann eine Nanostruktur eine Mehrzahl von
Substrukturen aufweisen, wobei die Substrukturen der einen Nanostruktur eine unterschiedliche Größe und/oder Form zueinander aufweisen können.
In einer Weiterbildung ist der Halbleiterchip ein
Dünnfilmchip. Als Dünnfilmchip wird im Rahmen der Anmeldung ein Halbleiterchip angesehen, während dessen Herstellung das
Aufwachssubstrat , auf den der Halbleiterschichtenstapel beispielsweise epitaktisch aufgewachsen wurde, vorzugsweise vollständig abgelöst ist. In einer Weiterbildung sind die Nanostrukturen
dreidimensionale Strukturen. Mit anderen Worten sind die Nanostrukturen räumlich ausgebildet . Beispielsweise sind die Nanostrukturen pyramidenförmig oder stäbchenförmig ausgebildet .
In einer Weiterbildung ist der Halbleiterchip eine LED {Licht emittierende Diode) oder ein Sensor. So kann der
Halbleiterchip beispielsweise eine LED oder ein Sensor sein, der Nanostrukturen aufweist, die stäbchenförmig ausgebildet sind. Alternativ oder zusätzlich kann der Halbleiterchip auch beispielsweise pyramidenförmige Nanostrukturen aufweisen, wie weiter unten ausgeführt ist.
Der Halbleiterchip basiert bevorzugt auf einem
Nitridverbindungshalbleiter, Phosphidverbindungshalbleiter und/oder Arsenidverbindungshalbleiter . Das bedeutet im vorliegenden Zusammenhang, dass die aktive
Epitaxieschichtenfolge oder zumindest eine Schicht davon ein Nitrid-, Phosphid- und/oder Arsenid-III/V-Verbindungsmaterial aufweist. Dabei kann das Verbindungsmaterial einen oder mehrere Dotierstoffe sowie zusätzliche Bestandteile
aufweisen, die die charakteristischen physikalischen
Eigenschaften des Verbindungsmaterials im Wesentlichen nicht ändern .
Vorzugsweise basiert der Halbleiterschichtenstapel auf dem Materialsystem AlInGaN.
In einer Weiterbildung sind die Nanostrukturen auf der
Strahlungsaustrittsfläche oder -eintrittsfläche in einem regelmäßigen Muster angeordnet und pyramidenförmig
ausgebildet. Die Nanostrukturen weisen jeweils zumindest eine Substruktur auf, die eine Aussparung ist und im Zentrum der Pyramide angeordnet ist. Die Pyramide weist somit keine
Pyramidenspitze auf. Anstelle der Pyramidenspitze ist eine Substruktur angeordnet, die insbesondere eine Aussparung ist. Dadurch kann sich mit Vorteil die Effizienz des
Halbleiterchips verbessern, da auftretenden
Gitterversetzungen und/oder Punktdefekten aufgrund der vergrößerten Oberfläche entgegengetreten werden kann.
Ein Verfahren zum Herstellen eines optoelektronischen
Halbleiterchips weist folgende Schritte auf:
- Ausbilden eines Halbleiterschichtenstapels, der eine aktive Schicht aufweist, die zur Erzeugung oder zum Empfangen elektromagnetischer Strahlung geeignet ist,
- Ausbilden von Nanostrukturen auf dem
Halbleiterschichtenstapel oder in dem
Halbleiterschichtenstapel ,
- Ausbilden von zumindest einer Substruktur zumindest
teilweise in den Nanostrukturen.
Insbesondere kann das Ausbilden der Nanostrukturen
gleichzeitig mit dem Ausbilden der zumindest einen
Substruktur zumindest teilweise in den Nanostrukturen
erfolgen. Werden die Nanostrukturen im
Halbleiterschichtenstapel ausgebildet, so kann das Ausbilden des Halbleiterschichtenstapels gleichzeitig mit dem Ausbilden der Nanostrukturen und dem Ausbilden der zumindest einen Substruktur zumindest teilweise in den Nanostrukturen
erfolgen .
Die in Verbindung mit dem optoelektronischen Halbleiterchip genannten Merkmale gelten auch für das Verfahren und
umgekehrt .
Das erfindungsgemäße Herstellungsverfahren weist demnach nicht nur das Herstellen von Nanostrukturen auf einer Strahlungsaustrittsfläche oder -eintrittsflache des
Halbleiterchips zur Verbesserung der Strahlungsauskopplung oder auch im Halbleiterschichtenstapel auf. Zusätzlich werden in den Nanostrukturen Substrukturen ausgebildet, die mit Vorteil die Oberfläche der Nanostrukturen erhöhen, sodass auftretenden Auswirkungen von vorhandenen Gitterversetzungen oder Punktdefekten entgegengetreten werden kann.
Bei einer Weiterbildung wird durch die Substruktur die
Oberfläche der Nanostruktur vergrößert, wodurch auf
vorteilhafter Weise auftretenden Gitterfehlern
(Dislokationen) und Defekten effektiv entgegengetreten werden kann . Bei einer Weiterbildung werden die Nanostrukturen mittels
MOCVD (metallorganische Gasphasenepitaxie) hergestellt. Durch ein derartiges Herstellungsverfahren können bevorzugt periodisch angeordnete Nanostrukturen realisiert werden, wobei diese mittels dieses Verfahrens mit minimaler
Dimensionierung ausgebildet werden können, und gleichzeitig nahezu vertikale Seitenflächen der Nanostrukturen erzielt werden können. Zudem können speziell erwünschte
Seitenverhältnisse der Nanostrukturen gezielt eingestellt und kontrolliert werden. Nachbearbeitungsprozesse zur exakten Ausbildung der erwünschten beziehungsweise speziellen Form und Größe der Nanostrukturen werden so nicht benötigt.
Vorzugsweise werden mittels eines derartigen Verfahrens die Form und Größe der Nanostrukturen und Substrukturen abhängig von den optoelektronischen und chemischen Eigenschaften des Halbleiterschichtenstapels eingestellt, wodurch
vorteilhafterweise beispielsweise eine optimierte und
winkelunabhängige Strahlungsemission oder -detektion des Halbleiterchips erzielt werden kann. Alternativ zu einem Herstellungsverfahren, das auf MOCVD basiert, können die Nanostrukturen auch mittels MBE
(Molekularstrahlepitaxie, „molecular beam epitaxy") oder LPE (Flüssigphasenepitaxie, „liquid phase epitaxy") hergestellt werden .
In einer Weiterbildung wird ein Aufwachssubstrat , auf dem der Halbleiterschichtenstapel aufgewachsen worden ist, zumindest teilweise oder vollständig abgelöst.
Weitere Vorteile und vorteilhafte Weiterbildungen der
Erfindung ergeben sich aus dem im Folgenden in Verbindung mit den Figuren 1A bis 4B beschriebenen Ausführungsbeispielen.
Es zeigen:
Figuren 1A bis 1C schematische Querschnitte von
Halbleiterchips gemäß mehrerer Ausführungsbeispiele,
Figur 1D eine schematische Darstellung einer Nanostruktur gemäß einem weiteren Ausführungsbeispiel,
Figuren 2A bis 2C jeweils eine schematische Ansicht einer Nanostruktur gemäß jeweils einem Ausführungsbeispiel, wobei die Nanostruktur beispielsweise Verwendung finden kann in einem der Halbleiterchips gemäß der Figuren 1A bis 1C,
Figuren 3A und 3B jeweils eine schematische Ansicht einer Nanostruktur gemäß einem weiteren Ausführungsbeispie1 , wobei die Nanostruktur beispielsweise Verwendung finden kann im Halbleiterchip gemäß Figur 1A, und Figuren 4A und 4B jeweils Ansichten auf eine Strahlungsausoder -eintrittsflache eines Halbleiterchips gemäß einem weiteren Ausführungsbeispiel. In den Figuren können gleiche oder gleich wirkende
Bestandteile jeweils mit den gleichen Bezugszeichen versehen sein. Die dargestellten Bestandteile und deren
Größenverhältnisse untereinander sind grundsätzlich nicht als maßstabsgerecht anzusehen, vielmehr können einzelne
Bestandteile, wie zum Beispiel Schichten, Strukturen,
Komponenten und Bereiche, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben dick oder groß dimensioniert dargestellt sein. Figur 1A zeigt ein Ausführungsbeispiel eines Halbleiterchips 10 im Querschnitt. Der Halbleiterchip 10 weist ein Substrat 1 auf, auf dem eine Mehrzahl von Halbleiterschichten angeordnet ist. Die Halbleiterschichten bilden einen
Halbleiterschichtenstapel 2, der eine aktive Schicht 2a aufweist, die zur Erzeugung oder zum Empfang
elektromagnetischer Strahlung geeignet ist. Der
Halbleiterchip 10 weist weiter eine Strahlungsaustrittsfläche oder -eintrittsfläche 3 auf, auf der Nanostrukturen 4
angeordnet sind.
Der Halbleiterchip 10 ist geeignet, Strahlung zu emittieren oder zu empfangen. Beispielsweise ist der Halbleiterchip 10 eine LED oder ein Sensor. Der Halbleiterschichtenstapel 2 basiert auf dem
Materialsystem AlInGaN. Das Substrat 1 des Halbleiterchips 10 ist beispielsweise ein Aufwachssubstrat , das zum Aufwachsen der Halbleiterschichten des Halbleiterschichtenstapels 2 geeignet ist. Ferner kann das Substrat 1 ein Trägersubstrat sein. In diesem Fall ist das Aufwachssubstrat im Herstellungsverfahren des
Halbleiterchips 10 zumindest teilweise oder vorzugsweise vollständig vom Halbleiterschichtenstapel 2 abgelöst worden. Ein derartiger Halbleiterchip 10 ist dem Fachmann auch bekannt als Dünnfilmchip.
Das Substrat 1 kann im Vergleich zu den Halbleiterschichten des Halbleiterschichtenstapels 2 einen unterschiedlichen Gitterparameter und/oder einen unterschiedlichen
Ausdehnungskoeffizienten aufweisen. Dadurch können
Versetzungen und Punktdefekte entstehen, die nichtstrahlende oder nichtempfangende Rekombinationszentren bilden können, wodurch sich die interne und externe Quanteneffizienz reduzieren kann. Ferner können derartige Defekte zu einem Leckstromweg im Halbleiterchip führen.
Um diesen herkömmlicherweise auftretenden Nachteilen
entgegenzutreten, ist auf der Strahlungsaustrittsfläche oder Strahlungseintrittsfläche 3 eine Mehrzahl von Nanostrukturen 4 angeordnet . Die Nanostrukturen 4 erhöhen mit Vorteil die Oberfläche der Strahlungsaustrittsfläche oder
Strahlungseintrittsfläche 3. Weiterhin kann durch de
Vergrößerung der Oberfläche den negativen Effekten von
Dislokationen, Versetzungen und Punktdefekten
entgegengetreten werden, wobei diese Eigenschaft mit Vorteil auch unabhängig von der Oberfläche sein kann, auf denen die Nanostrukturen aufgebracht sind. Die Dislokationsdichte kann insbesondere signifikant reduziert werden, wodurch sich mit Vorteil die interne und externe Quanteneffizienz erhöht. Zur Erhöhung der Oberfläche sind zusätzlich in den Nanostrukturen Substrukturen angeordnet (nicht dargestellt) , die in Zusammenhang mit den Figuren 2 bis 4 näher erläutert werden.
Mit Vorteil kann aufgrund der Nanostrukturen mit integrierten Substrukturen der Anteil der Strahlung, der beispielsweise von der aktiven Schicht 2a emittiert und an der Grenzfläche zwischen Halbleiterschichtenstapel 2 und Umgebung in den Halbleiterschichtenstapel zurückreflektiert wird, aufgrund der dadurch bedingten Änderung des auftreffenden Winkels der Strahlung reduziert werden, sodass sich die Effizienz des Halbleiterchips weiter verbessert.
Insbesondere erfolgt an der Grenzfläche des Halbleiterchips 10 ein Sprung der Brechungsindices vom Material des
Halbleiterchips 10 einerseits zum umgebenden Material andererseits. Dadurch kommt es zu einer Brechung der
Strahlung beim Übergang vom Halbleiterchip 10 in die
Umgebung. Abhängig vom Winkel, in dem ein Lichtstrahl auf die Grenzfläche auftrifft, kann es zu einer Totalreflexion kommen. Aufgrund der parallelen Oberfläche des
Halbleiterchips 10 trifft der reflektierte Lichtstrahl im gleichen Winkel auf der gegenüberliegenden Grenzfläche auf, sodass auch dort Totalreflexion auftritt. Die Folge ist, dass der Lichtstrahl somit nicht zur Lichtabstrahlung des
Halbleiterchips 10 beitragen kann. Dadurch, dass auf der Strahlungsaustrittsfläche Nanostrukturen 4 vorgesehen sind, wird der Winkel verändert, in dem ein Lichtstrahl auf die
Oberfläche auftrifft, wodurch sich vorteilhaft die Effizienz erhöht . Die Nanostrukturen 4 sind in einem periodischen Muster auf der Strahlungsaustritts- oder Strahlungseintrittsfläche 3 angeordnet . Aufgrund dieser periodischen und gleichmäßigen Anordnung findet mit Vorteil eine winkelunabhängige
Lichtemission statt, sodass der Halbleiterchip 10 eine homogene Abstrahlcharakteristik aufweist.
Alternativ können durch die periodische Anordnung der
Nanostrukturen 4 gezielt strahlformende Eigenschaften ausgebildet werden, ohne dass dabei Nachbehandlungsschritte der Strahlungsaustrittsfläche oder -eintrittstlache 3 notwendig sind.
Die Nanostrukturen 4 weisen eine laterale Ausdehnung von höchstens 5 und besonders bevorzugt von höchstens 2 μm auf. Die laterale Ausdehnung der Nanostrukturen 4 ist insbesondere die parallel zur Strahlungsaustrittsfläche oder Strahlungseintrittsfläche 3 des Halbleiterchips 10
verlaufende Ausdehnung.
Ein Halbleiterchip 10 weist Nanostrukturen 4 auf der
Strahlungsaustritts- oder -eintrittsflache 3 auf, die minimale Dimensionierungen aufweisen, und in einem
regelmäßigen Muster angeordnet sind, wodurch Dislokationen und Punktdefekten im Halbleiterchip 10 entgegengetreten werden kann, womit sich die Effizienz dieser Halbleiterchips 10 mit Vorteil erhöht.
Bevorzugt sind die Nanostrukturen 4 dreidimensionale
Strukturen. Beispielsweise sind die Nanostrukturen 4
pyramidenförmig oder stäbchenförmig ausgebildet. Zudem weist zumindest ein Teil der Nanostrukturen 4 zumindest eine Substruktur auf. Dabei kann eine Nanostruktur 4 eine Mehrzahl von Substrukturen aufweisen.
In Figur IB ist ein Halbleiterchip 10 gemäß einem weiteren Ausführungsbeispiel gezeigt, der im Vergleich zum vorherigen Ausführungsbeispiel eine Mehrzahl von Nanostrukturen 4 im Halbleiterschichtenstapel 2 aufweist. Die aktive Schicht 2a ist dabei zwischen den Nanostrukturen 4 und der
Strahlungsaustritts- oder -eintrittsflache 3 angeordnet.
Die Nanostrukturen 4 sind auf einer Pufferschicht 5 aus A1InGaN aufgewachsen und weisen eine laterale Ausdehnung von höchstens 5 μm und besonders bevorzugt von höchstens 2 μm auf .
Die Nanostrukturen 4 sind säulen- oder stäbchenförmig, beispielsweise mit einem hexagonalen Querschnitt, ausgebildet und weisen zumindest teilweise Substrukturen 42 auf, die als Vertiefungen, insbesondere als röhrenförmige Vertiefungen, ausgebildet sind. Die Nanostrukturen 4 weisen dabei
unterschiedliche Größen und/oder Formen auf. Durch die
Nanostrukturen 4 mit den Substrukturen 42 können mit Vorteil Gitterdefekte in der aktiven Schicht 2a verringert werden. Der Halbleiterchip 10 der Figur IB kann weitere Merkmale aufweisen, die im Zusammenhang mit dem Ausführungsbeispiel der Figur 1A beschrieben sind. Insbesondere kann der
Halbleiterchip 10 gemäß Figur IB auch Nanostrukturen 4 auf der Strahlungsaustritts- oder -eintrittsflache 3 aufweisen. Alternativ dazu kann die Strahlungsaustrittsfläche oder - eintrittsflache 3 auch beispielsweise aufgeraut sein. In Figur IC ist ein weiteres Ausführungsbeispiel für einen Halbleiterchip 10 gezeigt, der im Gegensatz zum vorherigen Ausführungsbeispiel keine Pufferschicht aufweist. Die
Nanostrukturen 4 mit den Substrukturen 42 sind dabei beim Ausbilden des Halbleiterschichtenstapels 2 direkt auf dem Substrat 1 aufgewachsen oder ausgebracht.
Alternativ zu den in den Figuren 1B und IC gezeigten
Ausführungsbeispielen kann die aktive Schicht 2a auch
innerhalb der Nanostrukturen 4 angeordnet sein. In Figur 1D ist ein Ausführungsbeispiel für eine solche Nanostruktur 4 gezeigt . Der Halbleiterschichtenstapel 2 in einem
Halbleiterchip kann eine Mehrzahl solcher Nanostrukturen 4 mit unterschiedlichen Größen und/oder Formen aufweisen.
Die Nanostruktur 4 ist stäbchenförmig ausgebildet und weist beispielsweise einen hexagonalen Querschnitt auf . Weiterhin weist die Nanostruktur 4 eine Substruktur 42 in Form einer Vertiefung beziehungsweise Aussparung auf, durch die die Oberfläche der Nanostruktur 4 vergrößert wird. Dadurch ist es möglich, dass mögliche in der Nanostruktur 4 vorhandene
Gitterdefekte entlang der vergrößerten Oberfläche verlaufen und somit die aktive Schicht 2a eine verringerte Defektdichte aufweist. Weiterhin kann die aktive Schicht 2a in der
Nanostruktur 4 vergrößert werden.
Weitere Ausführungsbeispiele für Nanostrukturen 4 sind in den Figuren 2A bis 4B dargestellt. In den Figuren 2A bis 3A sind insbesondere Nanostrukturen 4 gezeigt, die jeweils mit einer Unterseite 43 auf der Strahlungsaustritts- oder - eintrittstlache 3 der Halbleiterchips 10 gemäß den
Ausführungsbeispielen der Figuren 1A bis IC angeordnet sein können . In Figur 2A ist eine stäbchenförmige Nanostruktur 4
dargestellt, die eine Substruktur 41 aufweist. Die
Substruktur 41 ist als längliche Erhöhung oder Erhebung ausgebildet, die in der gezeigten Darstellung aus der
Zeichenebene herausragt. Die Erhöhung 41 führt dabei entlang der stäbchenförmigen Nanostruktur 4. Durch die Substruktur 41 kann insbesondere die Oberfläche der Nanostruktur erhöht werden, wodurch den Auswirkungen der Dislokationen und
Punktdefekten im Halbleiterchip entgegengetreten werden kann.
Die Substruktur 41 wird dabei gezielt entsprechend der optoelektronischen und chemischen Eigenschaften des
Halbleiterschichtenstapels 2 ausgebildet. Dabei muss sich die Substruktur 41 nicht zwingend über die gesamte Höhe der
Nanostruktur 4 erstrecken. Vielmehr kann die Substruktur 41 lediglich in einem Teilbereich der Nanostruktur 4 ausgebildet sein . Stäbchenförmige Nanostrukturen auf der Strahlungsaustrittsoder -eintrittsflache können beispielsweise in Kombination mit als Sensoren ausgebildeten Halbleiterchips verwendet werden. Dabei weist die Strahlungseintrittsfläche eines solchen Sensors, wie in Figur 1 dargestellt, eine Mehrzahl derartiger stäbchenförmiger Nanostrukturen 4 auf, die in einem regelmäßigen Muster angeordnet sind.
Alternativ dazu können auch als LEDs ausgeführte
Halbleiterchips derartige stäbchenförmige Nanostrukturen aufweisen.
Derartige Nanostrukturen können beispielsweise mittels eines MOCVD-Verfahrens hergestellt werden. Nachbehandlungen der Strahlungsaustritts- und -eintrittsflache oder der Nanostrukturen sind dabei nicht notwendig. Mittels eines derartigen MOCVD-Verfahrens können insbesondere
Nanostrukturen mit integrierten Substrukturen hergestellt werden, die geringe Dimensionierungen aufweisen, nahezu exakte Seitenflächen aufweisen und in einem regelmäßigen Muster angeordnet sind, wodurch sich die Effizienz derartiger Chips mit Vorteil verbessert. Alternativ dazu können die Nanostrukturen auch in einem selbstorganisiertem Wachstumsprozess , etwa MBE , hergestellt werden, wodurch beispielsweise auch nicht -regelmäßige
Nanostrukturen erhältlich sind. Die in Figur 2B dargestellte Nanostruktur 4 weist im
Vergleich zu der Nanostrukturen der Figur 2A keine Erhebung als Substruktur auf. Die Substruktur der Figur 2B ist
insbesondere als Aussparung 42 ausgebildet, die in der gezeigten Darstellung in die Zeichenebene hineinragt. Dabei weist die Nanostruktur 4 eine Mehrzahl von Substrukturen 42, insbesondere eine Mehrzahl von Aussparungen, auf, die eine unterschiedliche Größe und/oder Form aufweisen können.
Insbesondere ist eine der Substrukturen 42 dünner als die andere ausgebildet. Die Form und Größe der Substrukturen werden entsprechend der optoelektronischen und chemischen Eigenschaften des Halbleiterschichtenstapels ausgebildet.
Im Übrigen kann das Ausführungsbeispiel der Figur 2B auch Merkmale des Ausführungsbeispiels der Figur 2A aufweisen.
In Figur 2C ist eine Nanostruktur 4 dargestellt, die eine Mehrzahl von Substrukturen 41, 42 aufweist, wobei die
Substrukturen als Erhebung 41 und als Aussparung 42 ausgebildet sein können. Insbesondere ist zwischen zwei
Erhebungen 41 eine Aussparung 42 angeordnet. Dadurch kann mit Vorteil die Oberfläche der Nanostruktur 4 erhöht werden, was sich vorteilhaft auf die Effizienz der Halbleiterchips, die derartige Nanostrukturen aufweisen, auswirken kann.
Im Übrigen kann das Ausführungsbeispiel der Figur 2C Merkmale der Ausführungsbeispiele der Figuren 2A und 2b aufweisen. Die Nanostrukturen der Figuren 2A bis 2C können anstelle der kubischen Form beziehungsweise einer säulenartigen oder stäbchenartigen Form mit einem viereckigen Querschnitt insbesondere auch eine säulenartige oder stäbchenartige Form mit einem mehreckigen, insbesondere sechseckigen, Querschnitt in einer Schnittebene senkrecht zur Zeichenebene aufweisen, sodass die Substrukturen 41 und/oder 42 entlang der
Seitenflächen derartiger Nanostrukturen ausgebildet sind.
In den Figuren 3A und 3B sind weitere Beispiele von
Nanostrukturen 4 dargestellt, wie sie beispielsweise bei Halbleiterchips des Ausführungsbeispiels der Figur 1
Verwendung finden können.
Die Nanostruktur 4 der Figur 3A weist eine Pyramidenform auf, wobei in dem Ausführungsbeispiel der Figur 3A die
Pyramidenspitze abgeflacht ist. Insbesondere ist die
Nanostruktur 4 an der Ober- und Unterseite sechseckförmig ausgebildet. Alternativ dazu können die Ober- und/oder
Unterseite auch abgerundete Ecken oder einen runden
Querschnitt aufweisen.
In dem abgeflachten Bereich der Nanostruktur 4 sind
Substrukturen als Aussparungen 42 ausgebildet. Die Substrukturen 42 können dabei eine unterschiedliche Größe und/oder Form aufweisen. Durch die Substrukturen 42 erhöht sich mit Vorteil die Oberfläche der Nanostruktur 4. Durch den Herstellungsprozess der Nanostruktur 4 mittels eines MOCVD-Verfahrens können mit Vorteil nahezu glatte
Seitenflächen erzielt werden. Ferner weisen derartige
Nanostrukturen 4 eine laterale Ausdehnung von höchstens 5 μm, bevorzugt von höchstens 2 μm und besonders bevorzugt von höchstens 1 μm auf. Derartige Nanostrukturen 4 sind auf der Strahlungsaustrittsfläche oder -eintrittsflache des
Halbleiterchips gemäß dem Ausführungsbeispiel der Figur 1 in einem regelmäßigen Muster angeordnet, wie beispielsweise in den Figuren 4A und 4B dargestellt.
Figur 3B zeigt eine Aufsicht auf eine Nanostruktur 4, die ähnlich dem Ausführungsbeispiel der Figur 3A ausgebildet ist. Die Nanostruktur 4 weist eine sechseckformige Pyramidenform auf, die eine Substruktur 42 im Zentrum der Pyramide
aufweist. Die Substruktur 42 ist insbesondere eine
Aussparung. Die pyramidenförmige Nanostruktur 4 weist demnach keine Pyramidenspitze auf. Anstelle der Pyramidenspitze ist eine Aussparung 42 ausgebildet. Dadurch verbessert sich mit Vorteil die Strahlungseffizienz der Halbleiterchips, der auf der Strahlungseintrittsfläche oder -austrittsflache ein regelmäßiges Muster derartig ausgebildeter Nanostrukturen 4 aufweist . Insbesondere kann so eine homogene
Abstrahlcharakteristik der Halbleiterchips ermöglicht werden. In Figur 4A ist eine schräge Aufsicht auf eine
Strahlungsaustrittsfläche oder -eintrittsfläche eines
Halbleiterchips, wie er beispielsweise in Figur 1 dargestellt ist, gezeigt. Auf der Strahlungsaustritts- oder Strahlungseintrittsfläche 3 ist eine Mehrzahl von Nanostrukturen 4 angeordnet, die jeweils eine pyramidenartige Form aufweisen. Insbesondere sind die Nanostrukturen 4 sechseckförmig ausgebildet .
Die Pyramidenspitze der Nanostrukturen 4 ist jeweils
abgeflacht. Im Bereich der abgeflachten Bereiche der
Nanostrukturen 4 sind Substrukturen 42 ausgebildet.
Insbesondere weist jede Nanostruktur 4 eine Mehrzahl von unterschiedlich groß ausgebildeten Substrukturen 42 auf. Die Substrukturen sind in diesem Ausführungsbeispiel als
Aussparungen ausgebildet.
Die Nanostrukturen 4 der Figuren 4A sind somit ähnlich dem Ausführungsbeispiel der Figur 3A ausgebildet.
Wie in dem Ausführungsbeispiel der Figur 4A dargestellt, bedecken die Nanostrukturen 4 lediglich einen Teil der
Strahlungsaustritts- oder -eintrittsflache 3, sodass der übrige Teil der Strahlungsaustritts- oder -eintrittsflache 3 frei von Nanostrukturen 4 ist .
In Figur 4B ist eine Aufsicht auf eine Strahlungseintrittsoder -austrittsflache 3 eines Halbleiterchips, wie
beispielsweise in Figur 1 dargestellt, gezeigt. Auf der
Strahlungsaustritts- oder -eintrittsflache 3 sind in einem regelmäßigen Muster eine Mehrzahl von Nanostrukturen 4 ausgebildet, die wie in dem Ausführungsbeispiel der Figur 4A pyramidenförmig ausgebildet sind. Insbesondere weisen sie eine sechseckförmige Form auf. Im Bereich des Zentrums der Pyramide, also im Bereich der Pyramidenspitze, ist jeweils eine Substruktur 42 ausgebildet, die insbesondere eine
Aussparung ist. Die Nanostrukturen 4 der Figuren 4B sind somit ähnlich dem Ausführungsbeispiel der Figur 3B ausgebildet. Die in den Figuren erläuterten Größenangaben des
Halbleiterchips oder einzelner Komponenten davon sind nicht explizit auf diese beschränkt. Vielmehr weist die Erfindung zudem die in der Beschreibung oder den Ansprüchen erläuterten Größenangaben auf .
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr weist die Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen auf, was insbesondere jede Kombination von
Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist .

Claims

Patentansprüche
1. Optoelektronischer Halbleiterchip (10) aufweisend einen Halbleiterschichtenstapel (2) und eine
Strahlungsaustrittsfläche oder -eintrittsflache (3) , wobei
- der Halbleiterschichtenstapel (2) eine aktive Schicht (2a) aufweist, die zur Erzeugung oder zum Empfangen
elektromagnetischer Strahlung geeignet ist, und
- im Halbleiterschichtenstapel (2) und/oder auf der
Strahlungsaustrittsfläche oder -eintrittsflache (3) eine
Mehrzahl von Nanostrukturen (4) angeordnet ist, die zumindest teilweise zumindest eine Substruktur (41, 42) aufweisen.
2. Optoelektronischer Halbleiterchip nach Anspruch 1, wobei die zumindest eine Substruktur (41, 42) eine Aussparung (42) oder eine Erhebung (41) ist.
3. Optoelektronischer Halbleiterchip nach einem der
vorhergehenden Ansprüche, wobei die Nanostrukturen (3) in einem periodischen Muster angeordnet sind.
4. Optoelektronischer Halbleiterchip nach einem der
vorhergehenden Ansprüche, wobei die Nanostrukturen (3) jeweils eine laterale Ausdehnung von höchstens 5 μm
aufweisen.
5. Optoelektronischer Halbleiterchip nach einem der
vorhergehenden Ansprüche, wobei die Nanostrukturen (3) eine Mehrzahl von Substrukturen (41, 42) aufweisen, die eine unterschiedliche Größe und/oder Form aufweisen.
6. Optoelektronischer Halbleiterchip nach einem der
vorhergehenden Ansprüche, wobei die zumindest eine Substruktur {41, 42) eine Aussparung (42) , eine Vertiefung, ein Loch, eine Rinne, eine Öffnung oder eine Erhebung (41) an einer Oberfläche einer Nanostruktur oder innerhalb einer Nanostruktur ist.
7. Optoelektronischer Halbleiterchip nach einem der
vorhergehenden Ansprüche, wobei die Nanostrukturen (3} dreidimensionale Strukturen sind.
8. Optoelektronischer Halbleiterchip nach Anspruch 7, wobei die Nanostrukturen (3) pyramidenförmig oder stäbchenförmig ausgebildet sind.
9. Optoelektronischer Halbleiterchip nach einem der
vorhergehenden Ansprüche, wobei die Nanostrukturen (3) pyramidenförmig ausgebildet sind und jeweils eine Mehrzahl von unterschiedlich groß ausgebildeten Substrukturen {41, 42) aufweisen.
10. Optoelektronischer Halbleiterchip nach einem der
vorhergehenden Ansprüche, wobei die aktive Schicht (2a) zwischen den Nanostrukturen (4) und der
Strahlungsaustrittsfläche oder -eintrittsflache (3) oder in den Nanostrukturen (4) angeordnet ist.
11. Optoelektronischer Halbleiterchip nach einem der
vorhergehenden Ansprüche, wobei die Nanostrukturen (4) auf der Strahlungsaustrittsfläche oder -eintrittsflache (3) in einem regelmäßigen Muster angeordnet sind, pyramidenförmig ausgebildet sind und jeweils zumindest eine Substruktur (41, 42) aufweisen, die eine Aussparung ist und im Zentrum der Pyramide angeordnet ist.
12. Verfahren zum Herstellen eines optoelektronischen
Halbleiterchips (10) aufweisend die folgenden
Verfahrensschritte :
- Ausbilden eines Halbleiterschichtenstapels (2) , der eine aktive Schicht (2a) aufweist, die zur Erzeugung oder zum
Empfangen elektromagnetischer Strahlung geeignet ist,
- Ausbilden von Nanostrukturen (3) auf dem
Halbleiterschichtenstapel (2} oder in dem
Halbleiterschichtenstapel (2), und
- Ausbilden von zumindest eine Substruktur (41, 42) zumindest teilweise in den Nanostrukturen {3) .
13. Verfahren nach Anspruch 12, wobei durch die Substruktur (41, 42) die Oberfläche der Nanostruktur (3) vergrößert wird.
14. Verfahren nach einem der vorhergehenden Ansprüche 12 oder
13, wobei die Nanostrukturen (3) mittels metallorganischer Gasphasenepitaxie, Molekularstrahlepitaxie oder
Flüssigphasenepitaxie hergestellt werden.
15. Verfahren nach einem der vorhergehenden Ansprüche 12 bis
14, wobei ein Aufwachsubstrat , auf dem der
Halbleiterschichtenstapel (2) aufgewachsen worden ist, zumindest teilweise oder vollständig abgelöst wird.
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