EP2108165A1 - Verrouillage temporaire d'un circuit electronique - Google Patents

Verrouillage temporaire d'un circuit electronique

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Publication number
EP2108165A1
EP2108165A1 EP08701254A EP08701254A EP2108165A1 EP 2108165 A1 EP2108165 A1 EP 2108165A1 EP 08701254 A EP08701254 A EP 08701254A EP 08701254 A EP08701254 A EP 08701254A EP 2108165 A1 EP2108165 A1 EP 2108165A1
Authority
EP
European Patent Office
Prior art keywords
circuit
capacitive element
block
authentication
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP08701254A
Other languages
German (de)
English (en)
Inventor
Jean-Louis Modave
Thierry Huque
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Proton World International NV
Original Assignee
Proton World International NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Proton World International NV filed Critical Proton World International NV
Publication of EP2108165A1 publication Critical patent/EP2108165A1/fr
Withdrawn legal-status Critical Current

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    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/0806—Details of the card
    • G07F7/0833—Card having specific functional components
    • G07F7/084—Additional components relating to data transfer and storing, e.g. error detection, self-diagnosis
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/10—Apparatus for measuring unknown time intervals by electric means by measuring electric or magnetic quantities changing in proportion to time
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06Q20/00—Payment architectures, schemes or protocols
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    • H—ELECTRICITY
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention generally relates to electronic circuits and, more particularly, the protection of information contained in an electronic circuit.
  • the information may be digital quantities supposed to remain secret (that is to say within the elec ⁇ tronic circuit), such as access passwords or codes, or specific steps of algorithms and more generally, any digital information that is not supposed to be communicated in an uncontrolled manner.
  • the invention applies particularly to mecha ⁇ nisms of authentication of electronic circuits, applica ⁇ tions executed by electronic circuits or of their users, by means of a code or a key interpreted by these circuits.
  • An example of application concerns the tale circuits ⁇ ing a mechanism for authentication of a user by checking a user code received by the circuit.
  • Another example of an application concerns the protection of authentication, encryption or signature keys against possible hacking attempts.
  • a smart card for example banking or mobile phone
  • the user is authenticated by entering a code (PIN code) on a keyboard of a device (for example, a bank terminal or the mobile phone) capable of communicating this code to the electronic circuit of the card for comparison with a reference code.
  • a code PIN code
  • a device for example, a bank terminal or the mobile phone
  • One of the objects of the authentication utili ⁇ sateur by the card is to prevent the user's code is stored somewhere other than the card itself.
  • the authentication mechanisms do not allow gen ⁇ rattle no distinguish between the entry of too many codes during an attempt at fraud or an oversight by the user.
  • a first solution is to replace the card. Such a solution is expensive because the card is scrapped.
  • Another solution is for the supplier of the card, send a command speci ⁇ fic to it in order to unlock it.
  • Such a solution requires an appropriate infrastructure to unblock the card.
  • the present invention aims to overcome all or part of the disadvantages of the known mechanisms of protection against authentication failures.
  • One embodiment aims at an authentication mechanism that avoids the need for replacement of the electronic circuits concerned.
  • One embodiment aims at a solution avoiding the implementation of unblocking process by the supplier of the circuit.
  • One embodiment aims at a solution compatible with direct authentications by code comparison and with signature verification mechanisms.
  • One embodiment also provides a solution compatible with the password protection of secondary applications.
  • one embodiment aims to overcome the disadvantages of the information protection mechanisms with controlled communication contained in an electronic circuit, which consist in detecting an operation considered abnormal circuit and block all or part of the functions of this circuit when the number of malfunctions detected exceeds a threshold.
  • the present invention provides a method for protecting at least one piece of information contained in an electronic circuit by invalidating at least one function of the circuit in case of detection of a number of abnormal operations greater than a threshold, wherein the invalidation of said function is temporary, of a duration independent of the fact that the circuit is powered or not.
  • said invalidation time is fixed by at least one charge retention circuit of which at least a first capacitive element has a leak through its dielectric space.
  • the invalidation of the function is caused by an injection or extraction of charges in said first capacitive element.
  • an abnormal operation is a failed attempt of authentication utili ⁇ health information to be protected.
  • the method is applied to the authentication of a user of the circuit by providing an authentication code.
  • the method is applied to the authentication of data received by the circuit by verification of a signature.
  • the invali ⁇ tion duration of the operation of the circuit is between one hour and one week.
  • An embodiment provides an electronic circuit adapted to implement the method and wherein the or each charge retention circuit comprises: at least a first capacitive element including a pre ⁇ Mière electrode is connected to a floating node; at least one second capacitive element having a first electrode connected to said floating node, the second capacitive element having a capacitance greater than the first; and at least a first isolated control terminal transistor connected to said floating node.
  • At least one third capacitive element has a first electrode connected to said floating node and a second electrode connectable to a voltage source.
  • the circuit is implanted in an array of EEPROM type memory cells each comprising a selection transistor in series with a floating gate transistor, and in which on the same row of memory cells whose respective floating gates of FIG. Transistors of the cells are interconnected: the first capacitive element comprises a first subset of at least a first cell whose thickness dielectric of the tunnel window of the floating gate transistor is lower than that of the other cells; the second capacitive element comprises a second subset of at least one second cell whose drain and source of the floating gate transistor are interconnected; the third capacitive element comprises a third subset of at least one third cell; and the first transistor has a fourth subset of at least one fourth cell whose tunnel window is suppressed.
  • FIG. 1 represents a smart card of the type to which the present invention applies by way of example
  • FIG. 2 represents an electronic circuit of the type to which the present invention applies by way of example
  • Fig. 3 is a block diagram illustrating a PIN code checking mechanism
  • Fig. 4 is a block diagram illustrating a signature verification mechanism
  • FIG. 5 very schematically shows in the form of blocks an embodiment of an electronic circuit
  • FIG. 6 is a block diagram of an implementation mode applied to the verification of a PIN code
  • Figure 7 is a block diagram of an embodiment applied to a signature verification
  • FIG. 1 represents a smart card of the type to which the present invention applies by way of example
  • FIG. 2 represents an electronic circuit of the type to which the present invention applies by way of example
  • Fig. 3 is a block diagram illustrating a PIN code checking mechanism
  • Fig. 4 is a block diagram illustrating a signature verification mechanism
  • FIG. 5 very schematically shows in the form of blocks an embodiment of an electronic circuit
  • FIG. 6 is a
  • FIG. 8 represents an embodiment of an electronic charge retention circuit
  • Fig. 9 is a current-voltage graph illustrating the operation of the circuit of Fig. 8
  • Figure 10 is a timing diagram illustrating the operation of the circuit of Figure 8
  • Fig. 11 shows another embodiment of a charge retention circuit in an exemplary environment
  • Fig. 12 is a current-voltage graph illustrating the operation of the circuit of Fig. 11
  • Figures 13A, 13B and 13C are respectively a top view, a sectional view in a first direction and the equivalent electrical diagram of an embodiment of an electronic charge retention circuit from EEPROM cells
  • FIGS. 14A, 14B and 14C are respectively a view from above, a sectional view along a second direction and the equivalent electric diagram of a first element of the circuit of FIGS.
  • Figures 15A, 15B and 15C are respectively a top view, a sectional view along the second direction and the equivalent electrical diagram of a second element of the circuit of Figures 13A to 13C;
  • Figures 16A, 16B and 16C are respectively a top view, a sectional view along the second direction and the equivalent electrical diagram of a third element of the circuit of Figures 13A to 13C;
  • Figs. 17A, 17B and 17C are respectively a top view, a sectional view along the second direction and the equivalent electric diagram of a fourth element of the circuit of Figs. 13A to 13C.
  • FIG. 1 schematically represents a smart card 1 of the type to which the present invention applies by way of example.
  • a card consists of a support, generally made of plastic, on which is embedded one or more electronic circuits 10.
  • the circuit 10 is able to communicate with a terminal by means of contacts 2 and / or without contact (transmission radio frequency or by modulating an electromagnetic field of a terminal).
  • FIG. 2 very schematically shows in the form of blocks an electronic circuit 10 (for example of a smart card 1 of FIG. 1) of the type to which the present invention applies by way of example.
  • the circuit 10 comprises, inter alia, a digital processing unit 11 (for example, a central processing unit - CPU), one or more memories 12 (MEM) among which at least one non-volatile memory (for example of the EEPROM type) and an input / output circuit 13
  • the various elements internal to the circuit communicate with each other and with the interface 13 by one or more buses 14 of data, addresses and commands, as well as any direct links between some of these elements.
  • the circuit 10 can also integrate other software or hardware functions. These functions have been symbolized by a block 15 (FCT) in FIG.
  • the invention is however applicable to other means of authentication (for example, biometric means) provided that at one stage or another of the processing, the authentication uses a comparing, in the electronic circuit, current authentication data with respect to one or more reference data.
  • FIG. 3 is a flowchart illustrating, very schematically, a usual mechanism for authenticating a user of a smart card by entering his PIN code. This code is entered on a reader (not shown) and is transmitted, generally by a secure link, to the circuit 10 of the card for verification. The mechanism starts (block 21, START) by the reception of the PIN code by the circuit 10.
  • PTC> 0 Before making the comparison with respect to the code stored in the card, it is verified (block 22, PTC> 0?) That the number of attempts to enter code (more specifically of verification by the card of a code received) does not does not exceed a threshold.
  • This threshold is set by initialization of a PTC (Pin Try Counter Counter) to a limit number (PTL - Pin Try Limit), for example equal to 3. This initialization is carried out at the time of setting. initial service of the card, then each time an authentication is validated.
  • the circuit returns directly to the reader an absence of authentication message (block 28, RTN NOK).
  • This lack of authentication allows the user the possibility of retrying until he has exhausted the number stored in the PTC counter.
  • the value stored by the PTC counter is canceled.
  • the card returns an error to the reader (block 29, RTN ERR).
  • the error handling in case of exceeding the number of attempts is different from the absence of authentication, so as to avoid the risk of hacking by seizure of a large number of codes by a fraudster.
  • this error processing permanently blocks the card by memorizing a flag invalidating its operation and which is tested each time the circuit 10 is powered up.
  • the retry counter is generally stored in a non-volatile memory reprogrammable (typically an EEPROM memory) of the electronic circuit. Thus, regardless of the time that elapses between two attempts, the counter is reset only after a valid attempt.
  • a non-volatile memory reprogrammable typically an EEPROM memory
  • FIG. 4 is a simplified flowchart illustrating a conventional key protection mechanism for authenticating transmissions by signature processes of transmitted messages.
  • Such protection mechanisms are gen ⁇ rattle called key ratification mechanisms. They checked ⁇ rely on the receiver side, the number of signed checks resulting in failure (using a wrong key by the transmitter) because too many can indicate a fraud attempt to discover the secret key used by the receiver.
  • MAC Message Authentication Code
  • a message signature is calculated by the issuer. by means of a key it contains (its private key in the case of an asymmetric algorithm or a shared secret key in the case of a symmetric algorithm).
  • the message is transmitted (encrypted or not) to the recipient with the signature (encrypted or not).
  • the recipient verifies the origin of the message by verifying the signature, by means of the public key of the transmitter in the case of an asymmetric algorithm or the shared secret key in the case of a symmetric algorithm.
  • Certain attacks consisting of examining the behavior of the circuit (consumption analysis, thermal radiation, electromagnetic analysis, etc.) by submitting signed messages with false keys or by making assumptions on the key, make it possible to discover the key that is supposed to remain.
  • the method of FIG. 4 begins (block 31, START) by receiving a Submitted Message Authentication Code (SMAC) signature from another device.
  • SMAC Message Authentication Code
  • a counter (WMC - Wrong Mac Counter) of the number of incorrect signatures verified by the circuit is compared (block 32, WMC ⁇ WML?) To a limit number (WML - Wrong Mac Limit).
  • the limit is set according to the applications and the desired security for the system.
  • the circuit 10 checks the current signature SMAC with the key KEY it contains. This verification can take various forms, for example, a recalculation of the signature from the message and the key.
  • the electronic device updates (block 35, CS (MAC OK)) a status indicator CS (Card Status) indicating a verification satisfactory (MAC OK).
  • the circuit 10 places (block 35 ', CS (MAC NOK)) the state indicator CS in a state (MAC NOK) allowing the application that has requested the authentication to handle a lack of proper signing. If the WMC bad signature counter reaches the WML limit (output N of block 32), the authentication mechanism returns an error message (block 38, RTN ERR).
  • the error message leads to block the execution of subsequent processing (block 39, STOP).
  • This blocking may concern the use of the key, certain functions of the circuit or the complete circuit.
  • the circuit remains in this state, either until replacement of the card, or until the implementation of an unlocking procedure requiring a particular infrastructure.
  • such protection by meter is difficult to envisage.
  • the signature verification concerns the reader used for the transmission of the PIN codes entered by the user, if a single key is present on the card and the latter is blocked by the verification mechanism, the card does not can no longer be unlocked using a signed order because the key that needs to verify the signature is blocked.
  • the authentication requiring a key is performed by the electronic circuit 10 itself, so as not to leave the key.
  • the state of the erroneous signature counter is usually stored in non-volatile reprogrammable memory (EEPROM).
  • EEPROM non-volatile reprogrammable memory
  • the limit number of WML erroneous signatures as well as the key KEY are generally stored in non-volatile memory, reprogrammable or not.
  • Another example of application relates to circuits or electronic devices implementing secondary applications (for example, applications called PKI - Public Key Infrastructure) requiring passwords different from a main code (for example, PIN code). authentication of the user by a main application. A password dedicated to a PKI application is then used after the PIN has been verified successfully by the master application of the card.
  • a signing key is also generally used to sign data, documents or ⁇ tran sactions. This key can only be used when a correct password has been provided to the circuit.
  • the creation of the password is usually controlled by the cardholder himself and not by the supplier. Secondary application passwords must also be protected from fraud attempts by detecting too many invalid attempts.
  • FIG. 5 very schematically shows, in block form, a close-up view of FIG. 2, of an embodiment of an electronic circuit 10 '.
  • this circuit 10 comprises a processing unit 11 (CPU) capable of controlling its function ⁇ compassion, whether in hardware and / or software, one or more memories 12 (MEM) among which at least one non-volatile memory reprogrammable, an input-output circuit (I / O) and various hardware or software functions symbolized by a block 15 (FCT) depending on the application.
  • CPU processing unit
  • MEM memories 12
  • I / O input-output circuit
  • FCT hardware or software functions symbolized by a block 15 (FCT) depending on the application.
  • the circuit 10 ' also comprises at least one charge retention circuit 100 (TK) whose charge level changes with time, even when the circuit 10' is not powered.
  • TK charge retention circuit 100
  • circuits 100 will be described later in connection with FIGS. 8 and following. For the moment, it is sufficient to note that a circuit 100 is capable of being programmed or activated (placed in a state arbitrarily noted as 1) by injection or extraction of charges in a capacitive element which leaks through its dielectric space, so that its active state disappears (the element back to state 0) after a given time, regardless of the possible power supply of the circuit.
  • the circuit 100 is used to temporarily disable the functions that are associated with an authentication mechanism when an excessive number of erroneous authentication attempts is detected.
  • the circuit 100 is then used to store a flag indicating the need to disable the corresponding software or hardware resource.
  • a circuit 100 type of charge retention circuit is used to store a bit (flag) conditioning the access to all or part of the resources of an electronic circuit, the circuit 100 being activated in case of overrun.
  • a threshold by a malfunction counter the state of this counter being stored in a memory, preferably nonvolatile, of the circuit.
  • FIG. 6 is a functional block diagram illustrating this first mode of implementation, applied to the input of an access code to a resource.
  • Figure 6 is similar to Figure 3 described above taking for example the entry of a PIN code in a smart card.
  • the authentication mechanism starts (block 21, START) once a PIN has been received by the card.
  • Figure 7 is a block diagram to approximate that of Figure 4 illustrating an embodiment in an application to a signature verification.
  • WMC erroneous checks
  • the processing 38 positions the status bit CS as invalid CS (MAC NOK) and then returns to the continuation (block 37) of the application.
  • attempts to enter passwords for secondary applications are monitored by one or more load retention circuits in the code-like manner
  • one or more circuits 100 are activated by one or more mechanisms for detecting an operation of the circuit considered abnormal.
  • the detection may take the form of monitoring a program execution time, whether or not a given variable is taken into account by a program, and more generally any detection of a hardware or software action. considered abnormal if it occurs a given number of times.
  • This limit number (greater than or equal to one) is chosen according to the application in the manner of the usual protection mechanisms that block an execution from a threshold of detected events.
  • FIG. 8 represents a preferred example of a charge retention circuit 100.
  • the circuit 100 comprises a first capacitive element C1 whose first electrode 121 is connected to a floating node F and whose dielectric space 123 is designed (by its permittivity and / or by its thickness) to exhibit significant leakage over time .
  • Floating node F is understood to mean a node not directly connected to any diffused region of the semiconductor substrate in which circuit 100 (and circuit 10 ') is preferably produced and, more particularly, separated by a dielectric space from any terminal of application of potential.
  • the second electrode 122 of the capacitive element C1 is either connected (dotted in FIG. 2) to a terminal 112 intended to be connected to a reference potential (for example the ground), or left in the air.
  • a second capacitive element C2 has a first electrode 131 connected to the node F and a second electrode 132 connected to the terminal 112.
  • the capacitive element C2 has a higher charge retention capacity than the capacitive element C1.
  • a third capacitive element C3 has a first electrode 141 connected to the node F and a second electrode 142 connected to a terminal 113 of the circuit 100, for connection to a power source during an initiated ⁇ lisation of a charge retention phase (activation of the bit stored in state 1).
  • a role of the capacitive element C2 is to store an electric charge.
  • a role of the element of the capacitive element C1 is to relatively slowly discharge the storage element C2 (with respect to a direct connection of its electrode 131 to ground) through a leakage through its dielectric space. The presence of the capacitive element C2 makes it possible to separate the level of charge present in the circuit 100 with respect to the discharge element (capacitor C1).
  • the thickness of the dielectric of the element C2 is greater than that of the element C1.
  • the capacitance of the element C2 is greater, preferably in a ratio of at least 10, than that of the element C2.
  • a role of the capacitive element C3 is to allow a charge injection into the capacitive element C2 by the Fowler-Nordheim effect or by a hot electron injection phenomenon.
  • the element C3 makes it possible to avoid the stresses (stress) on the element C1 when the elements C2 and C1 are loaded in parallel.
  • the thickness of the dielectric space of the element C3 is greater than that of the element C1, so as to avoid introducing a parasitic leakage path.
  • the node F is connected to a gate G of an insulated control terminal transistor (for example, a MOS transistor 150) whose conduction terminals (drain D and source S) are connected to output terminals 114 and 115 for measure the residual charge contained in the element C2 (neglecting the capacity of the element C1 in parallel).
  • the terminal 115 is connected to ground and the terminal 114 is connected to a current source (not shown) to a current-voltage conversion of the drain current I] _] _4 in the transistor 150.
  • the gate thickness of the transistor 150 is even greater than the thickness of the dielectric of the element C3, so as to avoid introducing a parasitic programming path (injection or extraction of charges from the node F).
  • the interpretation of the stored level can be carried out simply by means of a comparator whose switching takes place as long as the load of the node F remains sufficient.
  • the level for which the comparator switches then defines the level of change of state of the bit stored by the element 100.
  • Other reading solutions can be envisaged, for example a multilevel interpretation in an embodiment where the circuit 100 stores directly several bits.
  • FIG. 9 represents an example of the current of the drain current Iii4 of the transistor 150 as a function of the voltage Vp at F node, referenced relative to the terminal 115.
  • the voltage Vp then expresses the gate / source voltage of the transistor 150. It depends on the residual load across the capacitors Cl and C2 in parallel, so essentially the residual load in the capacitance C2.
  • the evaluation of the drain current I] _] _4 can be performed by maintaining terminals 112 and 115 at the same potential (e.g. ground) and by applying a known voltage on terminal 114.
  • Figure 10 illustrates the evolution of the load Qp at point F as a function of time.
  • the charge Q starts from an initial value Q INIT T o cancel an instant t with a capacitive discharge speed.
  • the time interval between the times t0 and t1 depends not only on the leakage capacity of the dielectric of the element C1 but also on the value (therefore of the storage capacity) of the element C2 which conditions the value QINIT-
  • the programming or activation of the circuit 100 (transition to the state 1 of the stored bit) through the capacitive element C3 protects the capacitive element C1 whose oxide (dielectric) thickness is relatively thin and which would otherwise be risky. to be damaged during programming. This makes it possible to make the measurements reliable and reproducible over time.
  • Fig. 11 shows the wiring diagram of another embodiment of a charge retention circuit 100 '.
  • the transistor 150 is replaced by a floating gate transistor FG connected to the node F.
  • the control gate CG of the transistor 160 is connected to a load control terminal 116. residual in the circuit 100 '(thus the state of the bit stored).
  • the thickness of the dielectric between the floating gate FG and the channel (active area) of the transistor 160 is greater than that of the element and preferably Cl Suselling ⁇ higher than that of element C3.
  • the charge injection or extraction element C3 is a floating gate MOS transistor 170.
  • the floating gate 141 of transistor 170 is connected to node F.
  • the circuit has been represented in part of its environment.
  • the drain 142 of the transistor 170 is connected to a current source 118 receiving a supply voltage Valim and its source 173 is connected to ground.
  • Its control gate 174 receives a control signal CTRL intended to make transistor 170 turn on when there is a need for charge injection.
  • the drain (terminal 114) of the transistor 160 receives the supply voltage Valim and its source is connected to ground by a current source 119 (variant inverted with respect to the embodiment described in connection with Figure 8).
  • the voltage V ] _ ] _g across the current source 119 is representative of the voltage at the point F and is used to switch the output of a comparator (not shown).
  • FIG. 12 illustrates, by a graph of the current I ] _i4 as a function of the voltage V ] _ ] _g applied to the control gate, the operation of the circuit of FIG. 11.
  • the voltage at the drain and source terminals 114 of the transistor 160 is kept constant by the external reading circuit.
  • the voltage drop between the floating gate and the terminal 115 then depends on the electrical load present at the node F, the total capacitance between the nodes F and 112 (essentially the capacitors C1 and C2), and the voltage applied to the gate 116 of the transistor 160.
  • three curves a, b and c have been illustrated. Curve a represents the case where node F is fully discharged.
  • Curve b represents the case of a positive charge present on the node F (electron extraction). The threshold of the transistor 160 is then lowered. The curve c represents the case of a negative charge at the node F (electron injection) which generates an upper threshold for the MOS transistor 160.
  • a charge retention circuit is produced with the following values:
  • Capacity C3 1 fF, dielectric thickness: 80 A.
  • Such a circuit can be initialized by applying a voltage of the order of 12 volts and is discharged after about a week. It is of course only one example, the thicknesses of dielectric and the possible association ⁇ parallel connection of several elements C1 or C2 conditioning the charge retention time.
  • 15C, 16A, 16B, 16C, 17A, 17B and 17C show an exemplary circuit 100 'according to the embodiment of FIG. 11 in an integrated structure, derived from a memory architecture
  • FIGS. 13A, 14A, 15A, 16A and 17A are diagrammatic top views, respectively, of the electronic charge retention circuit and its elements C2, 170, C1 and 160.
  • FIG. 13B is a section along line AA 'of FIG. Figure 13A.
  • FIGS. 14B, 15B, 16B and 17B are respectively sectional views along the lines BB 'of FIGS. 14A, 15A, 16A and 17A.
  • FIGS. 13C, 14C, 15C, 16C and 17C represent the respective equivalent electrical diagrams of the electronic charge retention circuit and its elements C2, 170, C1 and 160.
  • Each element or cell C2, 170, C1 or 160 is obtained from a floating gate transistor connected in series with a selection transistor T2, T3, T1 or T4 with a single gate for selecting, for example, in a matrix network of EEPROM memory cells, the electronic circuit of charge retention.
  • the floating gates of the different transistors forming elements C2, 170, Cl 160 and are connected inter ⁇ (conductive line 184) to form the floating node F.
  • Their control gates are connected to a conductive line 185 of application of the signal CG read command.
  • Their respective sources SC2, S7, SC1 and S6 are interconnected to terminal 112 (ground) and their respective drains DC2, D7, DC1 and D6 are connected to the respective sources of selection transistors T2, T3, T1 and T4.
  • the gates of transistors T1 to T4 are connected together to a conductive line 186 for applying a circuit select signal SEL.
  • Their respective drains D1 to D4 are connected to individually controllable bit lines BL1 to BL4.
  • the order of the bit lines in FIG. 13C has been arbitrarily illustrated BL2, BL3, BL1 and BL4 but the order of the different elements C2, 170, C1 and 160 in the horizontal direction of the rows (in the orientation of the lines). figures) is indifferent.
  • N-type source and drain regions (FIG. 13B) are assumed to be separated from each other in the direction of the lines by insulating zones 181.
  • the floating gates are made in a first conductive level M1 separate from the active regions by an insulating level 182 and the control gates are made in a second conductive level M2 separated from the first by a third insulating level 183.
  • the gates of the selection transistors are formed, for example, in the M2 level.
  • a difference from a typical EEPROM memory cell array is that the floating gates are internally connected in groups of four transistors to realize the floating node F. Another difference is that the floating gate transistors performing the different elements of the circuit are different from each other in the thickness of their tunnel window and / or in their connection. drain and source.
  • FIGS. 14A to 14C illustrate the embodiment of storage capacitor C2.
  • the drain DC2 and source SC2 of the corresponding floating gate transistor are short-circuited (by extension of the N + type implantation throughout the active area, FIG. 14B) to form the electrode 132 of the capacitor.
  • the tunnel window is eliminated compared to a standard EEPROM cell.
  • FIGS. 15A to 15C illustrate the embodiment of the transistor 170 forming the programming capacitive element C3.
  • This is a standard EEPROM cell whose extension 201 of the N-doped zone under tunnel window 202 (FIG. 15B) makes it possible to obtain a plateau in the charge injection zone.
  • the drain zone D7 is connected to the source of the selection transistor T3.
  • Source area S7 is connected to terminal 112.
  • FIGS. 16A to 16C illustrate the embodiment of the capacitive element C1 constituting the leakage element of the charge retention circuit.
  • a difference consists in thinning (area 212, figure 16B) the dielectric window for the tunnel for aug ⁇ Menter leakage.
  • the thickness of the dielectric 212 is chosen to be about half (for example, between 30 and 40 angstroms) of that (for example, between 70 and 80 angstroms) of a tunnel window (202, FIG. 15B ) an unmodified cell.
  • FIGS. 17A to 17C illustrate the embodiment of the read transistor 160 in which the tunnel window has been suppressed, as well as, preferably, the usual implanted zone (201, FIG. 15B) of an EEPROM cell.
  • the area Active limited by S6 source and drain D6 is therefore similar to that of a normal MOS transistor.
  • FIGS. 13A to 17C are diagrammatic and may be adapted to the technology used.
  • the grids have been shown aligned with the boundaries of the drain and source areas but a slight overlap is often present.
  • An advantage of the realization by means of an EEPROM cell technology is that the charge retention circuit can be programmed and reset by applying the same voltage levels and time windows as those used to erase or write to memory cells. EEPROM.
  • Another advantage is that it preserves stability over time by avoiding degradation of the thin oxide of the leakage element (Cl) during successive writing operations.
  • bit lines BL1 to BL4 depend on the operating phases of the circuit and in particular on the programming (activation) or reading phase.
  • Table I illustrates a mode of implementation of an activation (SET) and a reading (READ) of an electronic charge retention circuit as illustrated by FIGS. 13A to 17C.
  • the selection signal SEL is brought to a first high potential VPP 1 with respect to the ground to make the different transistors T1 to T4 go through while the CG signal applied to the control gates of the floating gate transistors remains at the low level 0 so as not to pass through the transistor 160.
  • the bit lines BL1, BL2 and BL4 remain in the air (state of high impedance HZ) while the line BL3 is applied a positive potential Vpp 2 allowing the charge of the floating node F.
  • the line 112, common to the sources of the floating gate transistors, is preferably left in the air HZ.
  • the different selection transistors are activated by the signal SEL at a level Vgg ⁇ and a voltage VpEAO ⁇ e reading is applied to the control gates of the different floating gate transistors.
  • the lines BL1, BL2 and BL3 are in a state of high impedance HZ while the line BL4 receives a potential V 114 for supplying the source of read current.
  • Line 112 is here connected to ground.
  • V SEL 'V READ V and 114 thereof "t preferably the following:
  • VPP 1 greater than VPP2
  • V SEL greater than Vp ⁇ 0 ;
  • VPP 1 14 volts
  • VPP 2 12 volts
  • V SEL 4 volts
  • An electronic charge retention circuit can be introduced into any position of a standard EEPROM memory cell network, which makes it more difficult for its location to be found by a malicious user.
  • the selection transistors of the cells forming the charge retention circuit are shared with normal EEPROM cells on the same bit lines, provided with suitable addressing and switching means.
  • the present invention is susceptible of various variations and modifications which will be apparent to those skilled in the art.
  • the charge retention circuit may be constituted by any circuit likely to reproducibly present a pressure drop over time independently of the power supply of the circuit. For example, it may use a circuit as described in the international application WO-A-03/083769.
  • the counters can be of any kind and the counting function can be of any increment or decrement. For example (in particular in embodiments, for example FIG. 8 and following, where the counting cells can not be reset otherwise than temporally), one will be able to use two incremental counters of finite size whose difference provides the value to be considered.
  • the invention can be implemented in non-contact devices (of the electromagnetic transponder type) which draw their power from an electromagnetic field in which they are located (generated by a terminal) .

Abstract

L'invention concerne un procédé et un circuit de protection d'au moins une information contenue dans un circuit électronique par invalidation d'au moins une fonction du circuit en cas de détection d'un nombre de fonctionnements anormaux supérieur à un seuil, dans lequel l'invalidation de ladite fonction est temporaire, d'une durée indépendante du fait que le circuit soit alimenté ou non.

Description

VERK)UILLAGE TEMPORAIRE D'UN CIRCUIT ELECTRONIQUE
Domaine de l'invention
La présente invention concerne de façon générale les circuits électroniques et, plus particulièrement, la protection d'informations contenues dans un circuit électronique. Les informations peuvent être des quantités numériques censées rester secrètes (c'est-à-dire à l'intérieur du circuit élec¬ tronique), par exemple des codes d'accès ou des mots de passe, ou des étapes particulières d'algorithmes et, plus généralement, toute information numérique censée ne pas être communiquée de façon non contrôlée.
L'invention s'applique plus particulièrement aux méca¬ nismes d' authentification de circuits électroniques, d'applica¬ tions exécutées par des circuits électroniques ou de leurs utilisateurs, au moyen d'un code ou d'une clé interprété par ces circuits. Un exemple d'application concerne les circuits conte¬ nant un mécanisme d' authentification d'un utilisateur par vérification d'un code utilisateur reçu par le circuit. Un autre exemple d'application concerne la protection de clés d' authentification, de chiffrement ou de signature contre d'éventuelles tentatives de piratage.
La présente invention sera décrite par la suite en relation avec un exemple d'application à des cartes à puce mais elle s'applique plus généralement à tout circuit électronique contenant des informations à diffusion contrôlée, que ce circuit soit sur une carte à puce, isolé, ou monté sur une carte électronique d'un appareil plus complexe. Exposé de l'art antérieur
Lors de l'utilisation d'une carte à puce, par exemple de type bancaire ou de téléphone mobile, l'utilisateur est authentifié en saisissant un code (code PIN) sur un clavier d'un dispositif (par exemple, un terminal bancaire ou le téléphone portable) susceptible de communiquer ce code au circuit électronique de la carte pour comparaison par rapport à un code de référence. Un des objets de l ' authentification de l'utili¬ sateur par la carte est d'éviter que le code de l'utilisateur ne soit stocké ailleurs que dans la carte elle-même. Les mécanismes d' authentification ne permettent géné¬ ralement pas de faire la différence entre la saisie d'un trop grand nombre de codes lors d'une tentative de fraude ou lors d'un oubli par l'utilisateur. Dans le cas d'un blocage accidentel du circuit électronique par l'utilisateur autorisé, une première solution consiste à remplacer la carte. Une telle solution est coûteuse car la carte est mise au rebut. Une autre solution est, pour le fournisseur de la carte, d'envoyer une commande spéci¬ fique à celle-ci afin de la débloquer. Une telle solution requiert cependant une infrastructure appropriée pour débloquer la carte.
De façon plus générale, les mécanismes d' authen¬ tification à protection décrits ci-dessus reviennent à détecter un fonctionnement anormal du circuit (considérant qu'une absence d' authentification est anormale) et à bloquer le circuit ou certaines de ses fonctions au bout d'un nombre donné de détections, de façon à protéger des informations contenues dans le circuit. Résumé de l'invention
La présente invention vise à pallier tout ou partie des inconvénients des mécanismes connus de protection contre des absences d' authentification. Un mode de réalisation vise un mécanisme d'authen- tification qui évite les besoins de remplacement des circuits électroniques concernés.
Un mode de réalisation vise une solution évitant la mise en oeuvre de processus de déblocage par le fournisseur du circuit.
Un mode de réalisation vise une solution compatible avec des authentifications directes par comparaison de codes et avec des mécanismes de vérification de signature. Un mode de réalisation vise également une solution compatible avec la protection de mots de passe d'applications secondaires.
Plus généralement, un mode de réalisation vise à pallier les inconvénients des mécanismes de protection d'informations à communication contrôlée contenues dans un circuit électronique, qui consistent à détecter un fonctionnement considéré comme anormal du circuit et à bloquer tout ou partie des fonctions de ce circuit quand le nombre de dysfonctionnements détectés excède un seuil. Pour atteindre tout ou partie de ces objets ainsi que d'autres, la présente invention prévoit un procédé de protection d'au moins une information contenue dans un circuit électronique par invalidation d'au moins une fonction du circuit en cas de détection d'un nombre de fonctionnements anormaux supérieur à un seuil, dans lequel l'invalidation de ladite fonction est temporaire, d'une durée indépendante du fait que le circuit soit alimenté ou non.
Selon un mode de mise en oeuvre, ladite durée d'invalidation est fixée par au moins un circuit de rétention de charges dont au moins un premier élément capacitif présente une fuite au travers de son espace diélectrique.
Selon un mode de mise en oeuvre, l'invalidation de la fonction est provoquée par une injection ou extraction de charges dans ledit premier élément capacitif. Selon un mode de mise en oeuvre, un fonctionnement anormal est un échec d'une tentative d' authentification utili¬ sant une information à protéger.
Selon un mode de mise en oeuvre, le procédé est appliqué à l ' authentification d'un utilisateur du circuit par fourniture d'un code d' authentification.
Selon un mode de mise en oeuvre, le procédé est appliqué à l ' authentification de données reçues par le circuit par vérification d'une signature. Selon un mode de mise en oeuvre, la durée d'invali¬ dation du fonctionnement du circuit est comprise entre une heure et une semaine .
Un mode de réalisation prévoit un circuit électronique apte à mettre en oeuvre le procédé et dans lequel le ou chaque circuit de rétention de charges comporte : au moins un premier élément capacitif dont une pre¬ mière électrode est connectée à un noeud flottant ; au moins un deuxième élément capacitif dont une première électrode est connectée audit noeud flottant, le deuxième élément capacitif ayant une capacité supérieure au premier ; et au moins un premier transistor à borne de commande isolée et connectée audit noeud flottant.
Selon un mode de réalisation, au moins un troisième élément capacitif a une première électrode reliée audit noeud flottant et une deuxième électrode connectable à une source de tension.
Selon un mode de réalisation, le circuit est implanté dans un réseau de cellules mémoire de type EEPROM comportant chacune un transistor de sélection en série avec un transistor à grille flottante, et dans lequel sur une même rangée de cellules mémoire dont les grilles flottantes respectives des transistors des cellules sont interconnectées : le premier élément capacitif comporte un premier sous- ensemble d'au moins une première cellule dont l'épaisseur du diélectrique de la fenêtre tunnel du transistor à grille flottante est inférieure à celle des autres cellules ; le deuxième élément capacitif comporte un deuxième sous-ensemble d'au moins une deuxième cellule dont les drain et source du transistor à grille flottante sont interconnectés ; le troisième élément capacitif comporte un troisième sous-ensemble d'au moins une troisième cellule ; et le premier transistor comporte un quatrième sous- ensemble d'au moins une quatrième cellule dont la fenêtre tunnel est supprimée.
Brève description des dessins
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de mise en oeuvre et de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente une carte à puce du type auquel s'applique à titre d'exemple la présente invention ; la figure 2 représente un circuit électronique du type auquel s'applique à titre d'exemple la présente invention ; la figure 3 est un schéma fonctionnel illustrant un mécanisme de vérification de code PIN ; la figure 4 est un schéma fonctionnel illustrant un mécanisme de vérification de signature ; la figure 5 représente, de façon très schématique et sous forme de blocs, un mode de réalisation d'un circuit électronique ; la figure 6 est un schéma fonctionnel d'un mode de mise en oeuvre appliqué à la vérification d'un code PIN ; la figure 7 est un schéma fonctionnel d'un mode de mise en oeuvre appliqué à une vérification de signature ; la figure 8 représente un mode de réalisation d'un circuit électronique de rétention de charges ; la figure 9 est un graphe courant-tension illustrant le fonctionnement du circuit de la figure 8 ; la figure 10 est un chronogramme illustrant le fonctionnement du circuit de la figure 8 ; la figure 11 représente un autre mode de réalisation d'un circuit de rétention de charges dans un exemple d'environnement ; la figure 12 est un graphe courant-tension illustrant le fonctionnement du circuit de la figure 11 ; les figures 13A, 13B et 13C sont respectivement une vue de dessus, une vue en coupe selon une première direction et le schéma électrique équivalent d'un mode de réalisation d'un circuit électronique de rétention de charges à partir de cellules EEPROM ; les figures 14A, 14B et 14C sont respectivement une vue de dessus, une vue en coupe selon une deuxième direction et le schéma électrique équivalent d'un premier élément du circuit des figures 13A à 13C ; les figures 15A, 15B et 15C sont respectivement une vue de dessus, une vue en coupe selon la deuxième direction et le schéma électrique équivalent d'un deuxième élément du circuit des figures 13A à 13C ; les figures 16A, 16B et 16C sont respectivement une vue de dessus, une vue en coupe selon la deuxième direction et le schéma électrique équivalent d'un troisième élément du circuit des figures 13A à 13C ; et les figures 17A, 17B et 17C sont respectivement une vue de dessus, une vue en coupe selon la deuxième direction et le schéma électrique équivalent d'un quatrième élément du circuit des figures 13A à 13C.
De mêmes éléments ont été désignés par de mêmes références aux différentes figures qui ont été tracées sans respect d'échelle. Description détaillée
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension de l ' invention ont été représentés aux figures et seront décrits par la suite. En particulier, les mécanismes de transmission de code et de calcul de signature proprement dits n'ont pas été illustrés, l'invention étant compatible avec les mécanismes usuels. De même, les actions prises par les dispositifs électroniques suite à une erreur d' authentification n'ont pas été détaillées, l'invention étant là encore compatible avec les actions usuelles.
La figure 1 représente, de façon schématique, une carte 1 à puce du type auquel s'applique à titre d'exemple la présente invention. Une telle carte est constituée d'un support, généralement en matière plastique, sur ou dans lequel est encarté un ou plusieurs circuits électroniques 10. Le circuit 10 est susceptible de communiquer avec un terminal au moyen de contacts 2 et/ou sans contact (transmission radioélectrique ou par modulation d'un champ électromagnétique d'un terminal). La figure 2 représente, de façon très schématique et sous forme de blocs, un circuit électronique 10 (par exemple d'une carte à puce 1 de la figure 1) du type auquel s'applique à titre d'exemple la présente invention. Le circuit 10 comporte, entre autres, une unité de traitement numérique 11 (par exemple, une unité centrale de traitement - CPU), une ou plusieurs mémoires 12 (MEM) parmi lesquelles au moins une mémoire non volatile (par exemple de type EEPROM) et un circuit 13 d'entrée/sortie
(I/O) pour communiquer avec l'extérieur du circuit (pour connexion aux contacts 2 ou à une antenne) . Les différents éléments internes au circuit communiquent entre eux et avec l'interface 13 par un ou plusieurs bus 14 de données, d'adresses et de commande, ainsi que par d'éventuelles liaisons directes entre certains de ces éléments. Le circuit 10 peut également intégrer d'autres fonctions logicielles ou matérielles. Ces fonctions ont été symbolisées par un bloc 15 (FCT) en figure 2.
On fera par la suite référence à 1 'authentification de l'utilisateur au moyen d'un code PIN saisi. L'invention s'applique toutefois à d'autres moyens d' authentification (par exemple, des moyens biométriques) pourvu qu'à une étape ou une autre du traitement, 1 'authentification fasse appel à une comparaison, dans le circuit électronique, d'une donnée courante d' authentification par rapport à une ou plusieurs données de référence.
La figure 3 est un organigramme illustrant, de façon très schématique, un mécanisme usuel d' authentification d'un utilisateur d'une carte à puce par saisie de son code PIN. Ce code est saisi sur un lecteur (non représenté) et est transmis, généralement par une liaison sécurisée, au circuit 10 de la carte pour vérification. Le mécanisme commence (bloc 21, START) par la réception du code PIN par le circuit 10.
Avant d'effectuer la comparaison par rapport au code stocké dans la carte, on vérifie (bloc 22, PTC > 0 ?) que le nombre de tentatives de saisie de code (plus précisément de vérifications par la carte d'un code reçu) ne dépasse pas un seuil. Ce seuil est fixé par initialisation d'un compteur de tentatives d' authentification de code (PTC - Pin Try Counter) à un nombre limite (PTL - Pin Try Limit) , par exemple égal à 3. Cette initialisation est effectuée à la mise en service initiale de la carte, puis à chaque fois qu'une authentification est validée.
Dans le cas où il reste des tentatives possibles (sortie Y du bloc 22), le compteur de tentatives est décrémenté d'une unité (bloc 23, PTC = PTC-I) . Puis, le circuit 10 vérifie (bloc 24, SP = RP ?) que le code PIN courant (SP - Submitted PIN) reçu du terminal est identique au code PIN de référence (RP - Référence PIN) mémorisé de façon non volatile dans le circuit 10. Dans l'affirmative (sortie Y du bloc 24), le circuit 10 positionne un mot ou un bit SCS indicateur de l'état de la carte (Set Card Status) dans un état indiquant que le code PIN est valide (bloc 25, SCS(PV) - Set Card Status (Pin Verified) ) . Puis (bloc 26, PTC = PTL), le compteur de tentatives PTC est réinitialisé à son nombre limite PTL (Pin Try Limit) . Enfin (bloc 27, RTN OK) , le circuit fournit au lecteur une réponse positive de l ' authentification. Si le code fourni au circuit n'est pas correct (sortie
N du bloc 24) , le circuit retourne directement au lecteur un message d'absence d'authentification (bloc 28, RTN NOK). Cette absence d'authentification laisse toutefois à l'utilisateur la possibilité de refaire une tentative tant qu'il n'a pas épuisé le nombre stocké dans le compteur PTC. Au bout d'un nombre (fixé par le seuil PTL) de tentatives infructueuses, la valeur stockée par le compteur PTC s'annule. Dans ce cas, lors d'une tentative suivante (sortie N du bloc 22) , la carte retourne une erreur au lecteur (bloc 29, RTN ERR) .
Le traitement d'erreur en cas de dépassement du nombre de tentatives est différent de l'absence d'authentification, de façon à éviter les risques de piratage par saisie d'un grand nombre de codes par un fraudeur. Par exemple, ce traitement d'erreur bloque la carte de façon définitive en mémorisant un drapeau invalidant son fonctionnement et qui est testé à chaque mise sous tension du circuit 10.
Le compteur de tentatives est généralement stocké dans une mémoire non volatile reprogrammable (typiquement une mémoire EEPROM) du circuit électronique. Ainsi, quelle que soit la durée qui s'écoule entre deux tentatives, le compteur n'est réinitialisé qu'après une tentative valable.
La figure 4 est un organigramme simplifié illustrant un mécanisme usuel de protection d'une clé servant à authen- tifier des transmissions par des processus de signature des messages transmis. De tels mécanismes de protection sont géné¬ ralement appelés mécanismes de ratification de clé. Ils véri¬ fient, côté récepteur, le nombre de vérifications de signature se traduisant par un échec (utilisation d'une mauvaise clé par l'émetteur), car un trop grand nombre peut indiquer une tentative de fraude visant à découvrir la clé secrète utilisée par le récepteur.
Dans une transmission signée, un code d'authentification de message (MAC - Message Authentication Code) , géné- ralement appelé signature du message, est calculé par l'émetteur au moyen d'une clé qu'il contient (sa clé privée dans le cas d'un algorithme asymétrique ou une clé secrète partagée dans le cas d'un algorithme symétrique) . Le message est transmis (chiffré ou non) au destinataire avec la signature (chiffrée ou non). Le destinataire vérifie l'origine du message en vérifiant la signature, au moyen de la clé publique de l'émetteur dans le cas d'un algorithme asymétrique ou de la clé secrète partagée dans le cas d'un algorithme symétrique. Certaines attaques consistant à examiner le comportement du circuit (analyse de consommation, de rayonnement thermique, électromagnétique, etc.) en soumettant des messages signés avec de fausses clés ou en effectuant des hypothèses sur la clé, permettent de découvrir la clé censée rester.
Pour protéger une clé utilisée par le circuit 10, on vérifie donc que le calcul de signature n'est pas effectué un trop grand nombre de fois en conduisant à une absence d'authen- tification de l'émetteur (mauvaise signature).
Le procédé de la figure 4 commence (bloc 31, START) par la réception d'une signature SMAC (Submitted Message Authentication Code) provenant d'un autre dispositif.
Un compteur (WMC - Wrong Mac Counter) du nombre de signatures incorrectes vérifiées par le circuit est comparé (bloc 32, WMC < WML ?) à un nombre limite (WML - Wrong Mac Limit) . Le nombre limite est fixé en fonction des applications et de la sécurité souhaitée pour le système.
Si le nombre limite de signatures n'est pas atteint
(sortie Y du bloc 32), le compteur WMC est incrémenté (bloc 33,
WMC = WMC + 1). Puis (bloc 34, SMAC/KEY OK ?) , le circuit 10 vérifie la signature courante SMAC avec la clé KEY qu'il contient. Cette vérification peut prendre diverses formes, par exemple, un recalcul de la signature à partir du message et de la clé.
Si la signature SMAC est correcte (sortie Y du bloc
34), le dispositif électronique met à jour (bloc 35, CS(MAC OK)) un indicateur d'état CS (Card Status) indiquant une vérification satisfaisante (MAC OK) . Le compteur de signatures erronées WMC est alors réinitialisé (bloc 36 WMC = 0) avant de sortir du mécanisme d'authentification par une poursuite de l'application ayant appelée cette authentification (bloc 37, CONT) . En cas de signature incorrecte (sortie N du bloc 34), le circuit 10 place (bloc 35', CS(MAC NOK)) l'indicateur d'état CS dans un état (MAC NOK) permettant à l'application ayant demandé l ' authentification de traiter une absence de signature correcte. Si le compteur de signatures erronées WMC atteint la limite WML (sortie N du bloc 32), le mécanisme d'authentification retourne un message d'erreur (bloc 38, RTN ERR). Dans cet exemple d'application, le message d'erreur conduit à bloquer l'exécution des traitements ultérieurs (bloc 39, STOP). Ce blocage peut concerner l'utilisation de la clé, certaines fonctions du circuit ou le circuit complet. Le circuit reste dans cet état, soit jusqu'à un remplacement de la carte, soit jusqu'à la mise en oeuvre d'une procédure de déblocage requérant une infrastructure particulière. En outre, dans certains cas, une telle protection par compteur est difficilement envisageable. Par exemple, lorsque la vérification de signature concerne le lecteur utilisé pour la transmission des codes PIN saisis par l'utilisateur, si une seule clé est présente sur la carte et que celle-ci se trouve bloquée par le mécanisme de vérification, la carte ne peut plus être débloquée en utilisant une commande signée, car la clé qui doit vérifier la signature est bloquée.
Comme dans le cas de la figure 3, l 'authentification requérant une clé est effectuée par le circuit électronique 10 lui-même, de façon à ne pas en sortir la clé. L'état du compteur de signatures erronées est généralement stocké en mémoire non volatile reprogrammable (EEPROM) . Le nombre limite de signatures erronées WML ainsi que la clé KEY sont généralement stockés en mémoire non volatile, reprogrammable ou non. Un autre exemple d'application concerne les circuits ou dispositifs électroniques mettant en oeuvre des applications secondaires (par exemple, des applications dites PKI - Public Key Infrastructure) requérant des mots de passe différents d'un code principal (par exemple, le code PIN) d'authentification de l'utilisateur par une application principale. Un mot de passe dédié à une application PKI est alors utilisé après que le code PIN ait été vérifié avec succès par l'application maîtresse de la carte. Une clé de signature est par ailleurs généralement utilisée pour signer des données, des documents ou des tran¬ sactions. Cette clé ne peut être utilisée que lorsqu'un mot de passe correct a été fourni au circuit. La création du mot de passe est généralement contrôlée par le porteur de la carte lui- même et non par le fournisseur. Les mots de passe des applications secondaires doivent également pouvoir être protégés contre des tentatives de fraude par détection d'un trop grand nombre de tentatives invalides.
Un problème est que pour éviter que la carte ne soit définitivement bloquée, son fournisseur doit être capable de débloquer non seulement le code PIN mais également les mots de passe utilisés pour d'autres applications. Il en découle que le fournisseur est en mesure de connaître (de retrouver) les mots de passe crées par l'utilisateur, ce qui n'est pas souhaitable. Ce problème est habituellement appelé "répudiation". Le fait que la carte à puce ne soit pas alimentée en permanence introduit une difficulté supplémentaire qui rend inefficaces les mécanismes de protection exploitant des mémoires volatiles.
La figure 5 représente, de façon très schématique et sous forme de blocs, par une vue à rapprocher de la figure 2, un mode de réalisation d'un circuit électronique 10'.
Comme précédemment, ce circuit 10' comporte une unité de traitement 11 (CPU) susceptible de contrôler son fonction¬ nement, que ce soit de façon matérielle et/ou logicielle, une ou plusieurs mémoires 12 (MEM) parmi lesquelles au moins une mémoire non volatile reprogrammable, un circuit 13 d'entrée- sortie (I/O) et diverses fonctions matérielles ou logicielles symbolisées par un bloc 15 (FCT) dépendant de l'application.
Selon ce mode de réalisation, le circuit 10' comporte également au moins un circuit 100 (TK) de rétention de charges dont le niveau de charge évolue avec le temps, même lorsque le circuit 10' n'est pas alimenté.
Des exemples détaillés de circuits 100 seront décrits ultérieurement en relation avec les figures 8 et suivantes. Pour l'instant, on se contente de noter qu'un circuit 100 est susceptible d'être programmé ou activé (placé dans un état noté arbitrairement 1) par injection ou extraction de charges dans un élément capacitif qui présente une fuite au travers de son espace diélectrique, de telle sorte que son état actif disparaît (l'élément rebascule vers l'état 0) au bout d'un temps donné, indépendamment de l'alimentation éventuelle du circuit.
Selon un mode de mise en oeuvre, le circuit 100 est utilisé pour désactiver temporairement les fonctions qui sont associées à un mécanisme d'authentification lorsqu'un nombre excessif de tentatives d'authentification erronées est détecté.
Le circuit 100 est alors utilisé pour stocker un bit (drapeau) indicateur du besoin de désactiver la ressource logicielle ou matérielle correspondante.
Plus généralement, un circuit de rétention de charges du type du circuit 100 est utilisé pour stocker un bit (drapeau) conditionnant l'accès à tout ou partie des ressources d'un circuit électronique, le circuit 100 étant activé en cas de dépassement d'un seuil par un compteur de dysfonctionnements, l'état de ce compteur étant stocké dans une mémoire, de préférence non volatile, du circuit.
La figure 6 est un schéma bloc fonctionnel illustrant ce premier mode de mise en oeuvre, appliqué à la saisie d'un code d'accès à une ressource. La figure 6 est à rapprocher de la figure 3 décrite précédemment en prenant pour exemple la saisie d'un code PIN dans une carte à puce. Comme précédemment, le mécanisme d' authentification débute (bloc 21, START) une fois qu'un code PIN a été reçu par la carte.
On commence par vérifier (bloc 61 TK = 1 ?) l'état du drapeau temporel mémorisé par le circuit 100. Si celui-ci est dans un état inactif (sortie N du bloc 61) , cela signifie que le processus d' authentification par saisie de code PIN peut se poursuivre. On teste alors (bloc 62, PTC = 0 ?) si le compteur de tentatives PTC est nul. Dans la négative (sortie N du bloc 62), le compteur PTC est décrémenté d'une unité (bloc 23, PTC = PTC-I) . Si le compteur PTC est à zéro (sortie Y du bloc 62), il est réinitialisé (bloc 26', PTC = PTL) au nombre limite PTL avant l'étape 23.
Puis, le code soumis SP est comparé (bloc 24, SP = RP ?) au code de référence RP stocké dans la carte.
En cas d'identité (sortie Y du bloc 24), la carte valide son indicateur d'état (bloc 25, SCS(PV)), puis réinitialise le compteur de nombre de tentatives (bloc 26, PTC = PTL) avant de retourner un résultat de test positif au reste de l'application (bloc 27, RTN OK).
Si le code saisi SP est différent du code de référence RP (sortie N du bloc 24), la valeur du compteur de tentatives est comparée (bloc 62', PTC = 0 ?) par rapport à zéro. Si le compteur n'est pas à zéro (sortie N du bloc 62'), cela signifie qu'il reste au moins une tentative disponible et le mécanisme retourne une absence d' authentification (bloc 28, RTN NOK). Par contre, si le compteur PTC a une valeur nulle (sortie Y du bloc 62'), le circuit de rétention de charges 100 est activé (bloc 65, TK = 1) avant de fournir (bloc 28) le résultat d'absence d' authentification. En effet, cela signifie alors que le dernier essai a été effectué par l'utilisateur. Par la suite, grâce au test 61, tant (sortie Y du bloc 61) que le circuit de rétention de charges 100 n'est pas revenu dans un état inactif, toute nouvelle authentification est impossible. La carte retourne un message d'erreur (bloc 29, RTN ERR) sans effectuer la compa- raison des codes. Le cas échéant, les traitements 28 et 29 ne font qu'un. Il faut alors que la carte n'ait pas besoin de différencier une absence d'authentification d'une mauvaise authentification . Le mode de mise en oeuvre de la figure 6 correspond à bloquer temporairement le code PIN de la carte à puce dans la mesure où le drapeau TK est réinitialisé à l'issue d'une période de temps fixée par le circuit 100 de rétention de charges.
La figure 7 est un schéma fonctionnel à rapprocher de celui de la figure 4 illustrant un mode de mise en oeuvre dans une application à une vérification de signature.
Comme précédemment, le début du mécanisme (bloc 31, START) fait suite à la réception d'une signature courante SMAC (Submitted MAC) . Comme dans le mode de mise en oeuvre de la figure 6, on vérifie (bloc 61, TK = 1 ?) que le drapeau stocké par le circuit 100 est inactif (sortie N du bloc 61) avant de poursuivre la vérification de signature. Si le circuit de rétention de charges 100 fournit une mesure non nulle (sortie Y du bloc 61), le traitement d'erreur (bloc 38 RTN ERR) et l'arrêt (bloc 39, STOP) des applications réclamant la ratification par signature sont effectués. Par rapport aux procédures habi¬ tuelles, le traitement d'erreur ne bloque pas définitivement la carte. Tant que le compteur temporel est inactif (sortie N du bloc 61), le compteur de nombre de vérifications erronées (WMC) est testé (bloc 62, WMC = WML ?) par rapport au nombre limite WML.
Si ce nombre n'est pas atteint (sortie N du bloc 62), le compteur de tentatives infructueuses est incrémenté (bloc 33,
WMC = WMC + 1) . Si la limite est atteinte (sortie Y du bloc 62), le compteur du nombre de tentatives est réinitialisé (bloc 36', WMC = 0) avant l'étape 33.
Puis, la signature soumise SMAC est vérifiée (bloc 34 SMAC OK ?) . En cas de vérification correcte (sortie Y du bloc 34), un indicateur d'état CS est placé dans un état correspondant à une vérification correcte de la signature (bloc 35, CS(MAC OK)) avant de réinitialiser le compteur WMC (bloc 36, WMC = 0) et de poursuivre (bloc 37, CONT) les traitements prévus par l'application ayant requis la vérification de signature.
Si la signature courante SMAC n'est pas correcte
(sortie N du bloc 34), l'indicateur CS est placé dans un état correspondant (bloc 35', CS(MAC NOK)). Puis, selon ce mode de mise en oeuvre, l'état du nombre de tentatives est de nouveau testé par rapport au nombre limite (bloc 62', WMC = WML ?) . Si le nombre maximal de tentatives est atteint (sortie Y du bloc 62'), le circuit de rétention de charges 100 est activé (bloc 65, TK = 1) avant de poursuivre le traitement. Sinon (sortie N du bloc 62'), le traitement se poursuit directement par l'étape 37.
Ainsi, si la clé de vérification de signature est utilisée trop souvent pendant une période de temps donnée, le mécanisme est bloqué. Toutefois, ce blocage s'annule au bout d'une durée prédéterminée. En variante, le traitement 38 positionne le bit d'état CS comme invalide CS(MAC NOK) puis renvoie à la poursuite (bloc 37) de l'application.
Que ce soit pour un code ou une signature, une réactivation du dispositif électronique au bout d'un certain temps n'est pas gênante en cas de tentative de piratage. En effet, il suffit alors de prendre une durée suffisante d'invalidation de la fonction (un ou quelques jours suffisent) pour qu'un fraudeur éventuel perde tout intérêt à mettre en oeuvre son attaque dans la mesure où cela lui prend trop de temps. A titre d'exemple particulier, l'utilisation d'une même clé cent fois en un mois peut être considérée comme normale alors que cette même utilisation cent fois en une heure doit être interprétée comme une attaque potentielle.
Par contre, la réactivation automatique permet des économies considérables pour le fournisseur de la carte. Selon un autre mode de mise en oeuvre, appliqué à l'utilisation de mots de passe pour des applications secondaires
(par exemple PKI) différents d'un code d'accès à une application principale (code PIN) , les tentatives de saisie des mots de passe des applications secondaires sont surveillées par un ou plusieurs circuits de rétention de charges à la manière du code
PIN, et en cas de blocage, les mots de passe sont débloqués sans qu'il soit nécessaire de prévoir une intervention du fournisseur de la carte. Celui-ci n'a alors pas à connaître les mots de passe renseignés par les utilisateurs.
Selon un autre mode de mise en oeuvre, un ou plusieurs circuits 100 sont activés par un ou plusieurs mécanismes de détection d'un fonctionnement du circuit considéré comme anormal. La détection peut prendre la forme d'une surveillance d'un temps d'exécution d'un programme, de la prise en compte ou non d'une variable donnée par un programme, et plus généralement toute détection d'une action matérielle ou logicielle considérée comme anormale si elle se produit un nombre de fois donné. Ce nombre limite (supérieure ou égal à un) est choisi en fonction de l'application à la manière des mécanismes de protection usuels qui bloquent une exécution à partir d'un seuil d'événements détectés.
Une telle mise en oeuvre se déduit des exemples exposés en relation avec les figures 6 et 7 en remplaçant les nombres courant et limite de tentatives d' authentification par les nombres courant et limite de dysfonctionnements détectés .
Le recours au fournisseur du dispositif électronique, que ce soit physiquement ou à distance pour débloquer ce circuit en cas de fonctionnement anormal détecté n'est plus nécessaire. L'exploitation habituelle des mécanismes détectant un fonctionnement anormal, qu'il s'agisse d'un échec d'authen- tification ou de tout autre fonctionnement considéré comme anormal et justifiant une action, n'a pas besoin d'être modifiée.
La figure 8 représente un exemple préféré d'un circuit de rétention de charges 100. Le circuit 100 comporte un premier élément capacitif Cl dont une première électrode 121 est connectée à un noeud flottant F et dont l'espace diélectrique 123 est conçu (par sa permittivité et/ou par son épaisseur) pour présenter des fuites non négligeables dans le temps. Par noeud flottant F, on entend un noeud non directement connecté à une quelconque région diffusée du substrat semiconducteur dans lequel est réalisé préférentiellement le circuit 100 (et le circuit 10') et, plus particulièrement, séparé par un espace diélectrique de toute borne d'application de potentiel. La deuxième électrode 122 de l'élément capacitif Cl est, soit reliée (pointillés en figure 2) à une borne 112 destinée à être reliée à un potentiel de référence (par exemple la masse), soit laissée en l'air.
Un deuxième élément capacitif C2 a une première électrode 131 connectée au noeud F et une deuxième électrode 132 connectée à la borne 112. L'élément capacitif C2 présente une capacité de rétention de charges supérieure à celle de l'élément capacitif Cl.
De préférence, un troisième élément capacitif C3 a une première électrode 141 connectée au noeud F et une deuxième électrode 142 reliée à une borne 113 du circuit 100, destinée à être connectée à une source d'alimentation lors d'une initia¬ lisation d'une phase de rétention de charges (activation du bit stocké à l'état 1). Un rôle de l'élément capacitif C2 est de stocker une charge électrique. Un rôle de l'élément de l'élément capacitif Cl est de décharger relativement lentement l'élément de stockage C2 (par rapport à une connexion directe de son électrode 131 à la masse) grâce à une fuite à travers son espace diélectrique. La présence de l'élément capacitif C2 permet de dissocier le niveau de charge présent dans le circuit 100 par rapport à l'élément de décharge (capacité Cl). L'épaisseur du diélectrique de l'élément C2 est supérieure à celle de l'élément Cl. La capacité de l'élément C2 est supérieure, de préférence dans un rapport d'au moins 10, à celle de l'élément C2. Un rôle de l'élément capacitif C3 est de permettre une injection de charges dans l'élément capacitif C2 par effet Fowler-Nordheim ou par un phénomène d'injection d'électrons chauds. L'élément C3 permet d'éviter les contraintes (stress) sur l'élément Cl lors de la charge des éléments C2 et Cl en parallèle. L'épaisseur de l'espace diélectrique de l'élément C3 est supérieure à celle de l'élément Cl, de façon à éviter d'introduire un chemin de fuite parasite.
Le noeud F est relié à une grille G d'un transistor à borne de commande isolée (par exemple, un transistor MOS 150) dont les bornes de conduction (drain D et source S) sont connectées à des bornes de sortie 114 et 115 pour mesurer la charge résiduelle contenue dans l'élément C2 (en négligeant la capacité de l'élément Cl en parallèle). Par exemple, la borne 115 est reliée à la masse et la borne 114 est reliée à une source de courant (non représentée) permettant une conversion courant-tension du courant de drain I]_]_4 dans le transistor 150.
L'épaisseur du diélectrique de grille du transistor
150 est supérieure à celle du diélectrique de l'élément Cl de façon à éviter d'introduire une fuite supplémentaire sur le noeud F. De préférence, l'épaisseur de grille du transistor 150 est même supérieure à l'épaisseur du diélectrique de l'élément C3, de façon à éviter d'introduire un chemin parasite de programmation (d'injection ou d'extraction de charges du noeud F) .
L'interprétation du niveau stocké peut être effectuée de façon simple au moyen d'un comparateur dont le basculement s'opère tant que la charge du noeud F reste suffisante. Le niveau pour lequel le comparateur bascule définit alors le niveau de changement d'état du bit stocké par l'élément 100. D'autres solutions de lecture peuvent être envisagées, par exemple, une interprétation multiniveaux dans une réalisation où le circuit 100 stocke directement plusieurs bits.
La figure 9 représente un exemple d'allure du courant Iii4 de drain du transistor 150 en fonction de la tension Vp au noeud F, référencée par rapport à la borne 115. La tension Vp exprime alors la tension grille/source du transistor 150. Elle dépend de la charge résiduelle aux bornes des capacités Cl et C2 en parallèle, donc essentiellement de la charge résiduelle dans la capacité C2. L'évaluation du courant de drain I]_]_4 peut être effectuée en maintenant les bornes 112 et 115 au même potentiel (par exemple la masse) et en appliquant une tension connue sur la borne 114.
La figure 10 illustre l'évolution de la charge Qp au point F en fonction du temps. A un instant tO où une tension d'alimentation (de programmation) cesse d'être appliquée sur la borne 113, la charge Qp part d'une valeur initiale QINIT Pour s'annuler à un instant tl avec une allure de décharge capacitive. L'intervalle de temps entre les instants tO et tl dépend non seulement de la capacité de fuite du diélectrique de l'élément Cl mais également de la valeur (donc de la capacité de stockage) de l'élément C2 qui conditionne la valeur QINIT-
En supposant que les bornes 112 et 115 et la deuxième électrode 122 de l'élément capacitif Cl sont à des potentiels de référence et que la borne 114 est polarisée à un niveau déterminé pour qu'une variation du courant I114 ne provienne que d'une variation du potentiel du noeud F, cette variation ne dépend alors que du temps écoulé depuis l'instant tO. Ce résultat est, dans le mode de réalisation représenté, obtenu grâce à la dissociation opérée entre l'élément de fuite temporel
(Cl) et l'élément représentatif de la charge résiduelle (C2) .
La programmation ou activation du circuit 100 (passage à l'état 1 du bit stocké) à travers l'élément capacitif C3 protège l'élément capacitif Cl dont l'épaisseur d'oxyde (diélec- trique) est relativement mince et qui risquerait autrement d'être détérioré lors de la programmation. Cela permet notamment de rendre les mesures fiables et reproductibles dans le temps .
Le cas échéant, plusieurs éléments capacitifs C3 sont connectés en parallèle entre la borne 113 et le noeud F de façon à accélérer le temps de programmation. De même, la durée de rétention peut être adaptée non seulement en réglant les épaisseurs et/ou les permittivités des diélectriques des éléments Cl et C2 mais également en prévoyant plusieurs éléments Cl et/ou C2 en parallèle. La figure 11 représente le schéma électrique d'un autre mode de réalisation d'un circuit de rétention de charges 100' .
Par rapport au mode de réalisation de la figure 8, le transistor 150 est remplacé par un transistor 160 à grille flottante FG reliée au noeud F. La grille de commande CG du transistor 160 est reliée à une borne 116 de commande en lecture de la charge résiduelle dans le circuit 100' (donc de l'état du bit stocké). L'épaisseur du diélectrique, entre la grille flottante FG et le canal (zone active) du transistor 160, est supérieure à celle de l'élément Cl et préférentiellement supé¬ rieure à celle de l'élément C3.
Une autre différence est que l'élément C3 d'injection ou d'extraction de charges est un transistor MOS 170 à grille flottante. La grille flottante 141 du transistor 170 est reliée au noeud F.
Dans l'exemple de la figure 11, le circuit a été représenté dans une partie de son environnement. Le drain 142 du transistor 170 est relié à une source de courant 118 recevant une tension d'alimentation Valim et sa source 173 est connectée à la masse. Sa grille de commande 174 reçoit un signal de commande CTRL destinée à rendre le transistor 170 passant lors d'un besoin d'injection de charges. Le drain (borne 114) du transistor 160 reçoit la tension d'alimentation Valim et sa source est reliée à la masse par une source de courant 119 (variante inversée par rapport au mode de réalisation décrit en relation avec la figure 8) . La tension V]_]_g aux bornes de la source de courant 119 est représentative de la tension au point F et est utilisée pour faire basculer la sortie d'un comparateur (non représenté) . La figure 12 illustre, par un graphe du courant I]_i4 en fonction de la tension V]_]_g appliquée sur la grille de commande, le fonctionnement du circuit de la figure 11. Pour les besoins de l'explication, on suppose que la tension aux bornes 114 de drain et 115 de source du transistor 160 est maintenue constante par le circuit de lecture extérieur. La chute de tension entre la grille flottante et la borne 115 dépend alors de la charge électrique présente au noeud F, de la capacité totale entre les noeuds F et 112 (essentiellement les capacités Cl et C2), et de la tension appliquée sur la grille de commande 116 du transistor 160. En figure 12, trois courbes a, b et c ont été illustrées. La courbe a représente le cas où le noeud F est entièrement déchargé. La courbe b représente le cas d'une charge positive présente sur le noeud F (extraction d'électrons). Le seuil du transistor 160 est alors abaissé. La courbe c représente le cas d'une charge négative au noeud F (injection d'électrons) qui engendre un seuil supérieur pour le transistor MOS 160.
Selon les applications, on pourra injecter ou extraire des charges du noeud F de façon à modifier la caractéristique du transistor 160 depuis la courbe a vers l'une des courbes b et c. Une fois isolée de la tension de programmation, la fuite de la capacité Cl permet de retrouver avec le temps la courbe a. Une mesure du courant I]_i4 (donc de la tension V]_]_g) à tension V]_]_g nulle permet de détecter une expiration du temps (réini¬ tialisation du bit à zéro) quand le courant I]_i4 s'annule.
Par la suite, on suppose une extraction d'électrons
(application sur la borne 113 d'une tension d'activation ou de programmation positive par rapport à la borne 112) par effet Fowler-Nordheim. Le fonctionnement qui va être décrit se trans¬ pose toutefois sans difficulté à une injection d'électrons au noeud F, par exemple, par un phénomène dit de porteurs chauds en appliquant des tensions adaptées entre les bornes 142, 173 et 174. Des tensions différentes peuvent être utilisées en programmation et en lecture à condition de disposer d'une référence exploitable entre la charge résiduelle et l'inter¬ prétation de l'état du bit stocké. Selon un exemple particulier de réalisation, un circuit de rétention de charges est réalisé avec les valeurs suivantes :
Capacité Cl : 2 fF, épaisseur de diélectrique : 40 Â ;
Capacité C2 : 20 fF, épaisseur de diélectrique : 160 Â ;
Capacité C3 : 1 fF, épaisseur de diélectrique : 80 Â.
Un tel circuit peut être initialisé par application d'une tension de l'ordre de 12 volts et se trouve déchargé au bout d'environ une semaine. Il ne s'agit bien entendu que d'un exemple, les épaisseurs de diélectrique et l'éventuelle associa¬ tion en parallèle de plusieurs éléments Cl ou C2 conditionnant la durée de rétention des charges.
Les figures 13A, 13B, 13C, 14A, 14B, 14C, 15A, 15B,
15C, 16A, 16B, 16C, 17A, 17B et 17C représentent un exemple de circuit 100' selon le mode de réalisation de la figure 11 dans une structure intégrée, dérivée d'une architecture de mémoire
EEPROM.
Les figures 13A, 14A, 15A, 16A et 17A sont des vues de dessus schématiques, respectivement du circuit électronique de rétention de charges et de ses éléments C2, 170, Cl et 160. La figure 13B est une coupe selon la ligne AA' de la figure 13A. Les figures 14B, 15B, 16B et 17B sont respectivement des vues en coupe selon les lignes BB' des figures 14A, 15A, 16A et 17A. Les figures 13C, 14C, 15C, 16C et 17C représentent les schémas électriques équivalents respectifs du circuit électronique de rétention de charges et de ses éléments C2, 170, Cl et 160.
On suppose une réalisation de transistors à canal N dans un substrat 180 (figure 13B) de silicium de type P. L'inverse est bien entendu possible. Chaque élément ou cellule C2, 170, Cl ou 160 est obtenu à partir d'un transistor à grille flottante connecté en série avec un transistor de sélection T2, T3, Tl ou T4 à simple grille pour sélectionner, par exemple dans un réseau matriciel de cellules mémoire EEPROM, le circuit électronique de rétention de charges .
Les grilles flottantes des différents transistors constitutifs des éléments C2, 170, Cl et 160 sont inter¬ connectées (ligne conductrice 184) pour former le noeud flottant F. Leurs grilles de commande sont reliées ensemble à une ligne conductrice 185 d'application du signal CG de commande en lecture. Leurs sources respectives SC2, S7, SCl et S6 sont interconnectées à la borne 112 (la masse) et leurs drains respectifs DC2, D7, DCl et D6 sont reliés aux sources respectives des transistors de sélection T2, T3, Tl et T4.
Les grilles des transistors Tl à T4 sont reliées ensemble à une ligne conductrice 186 d'application d'un signal SEL de sélection du circuit. Leurs drains respectifs Dl à D4 sont connectés à des lignes de bit BLl à BL4 commandables individuellement. L'ordre des lignes de bit dans la figure 13C a été illustré de façon arbitraire BL2, BL3, BLl et BL4 mais l'ordre des différents éléments C2, 170, Cl et 160 dans la direction horizontale des rangées (dans l'orientation des figures) est indifférent. Dans cet exemple de réalisation, on suppose des régions de source et drain de type N (figure 13B) séparées les unes des autres dans la direction des lignes par des zones isolantes 181. Les grilles flottantes sont réalisées dans un premier niveau conducteur Ml séparé des régions actives par un niveau isolant 182 et les grilles de commande sont réalisées dans un deuxième niveau conducteur M2 séparé du premier par un troisième niveau isolant 183. Les grilles des transistors de sélection sont réalisées, par exemple, dans le niveau M2.
Une différence par rapport à un réseau de cellules mémoire EEPROM usuel est que les grilles flottantes sont inter- connectées par groupe de quatre transistors pour réaliser le noeud flottant F. Une autre différence est que les transistors à grille flottante réalisant les différents éléments du circuit sont différents les uns des autres dans l'épaisseur de leur fenêtre tunnel et/ou dans leur connexion de drain et source.
Les figures 14A à 14C illustrent la réalisation du condensateur C2 de stockage. Les drain DC2 et source SC2 du transistor à grille flottante correspondant sont court-circuités (par extension de l'implantation de type N+ dans toute la zone active, figure 14B) pour former l'électrode 132 du condensateur. Par ailleurs, la fenêtre tunnel est éliminée par rapport à une cellule EEPROM standard.
Les figures 15A à 15C illustrent la réalisation du transistor 170 formant l'élément capacitif C3 de programmation. II s'agit d'une cellule EEPROM standard dont l'extension 201 de la zone dopée N sous la fenêtre tunnel 202 (figure 15B) permet d'obtenir un plateau dans la zone d'injection de charges. A la manière d'une cellule EEPROM standard, la zone de drain D7 est reliée à la source du transistor de sélection T3. La zone de source S7 est reliée à la borne 112.
Les figures 16A à 16C illustrent la réalisation de l'élément capacitif Cl constituant l'élément de fuite du circuit de rétention de charges. Par rapport à une cellule EEPROM standard, une différence consiste à amincir (zone 212, figure 16B) la fenêtre diélectrique servant à l'effet tunnel pour aug¬ menter les fuites. Par exemple, l'épaisseur du diélectrique 212 est choisie pour être d'environ la moitié (par exemple, entre 30 et 40 angstrδms) de celle (par exemple, entre 70 et 80 angstrδms) d'une fenêtre tunnel (202, figure 15B) d'une cellule non modifiée.
Les figures 17A à 17C illustrent la réalisation du transistor de lecture 160 dans lequel la fenêtre tunnel a été supprimée de même que, de préférence, la zone implantée habituelle (201, figure 15B) d'une cellule EEPROM. La zone active limitée par les source S6 et drain D6 est donc similaire à celle d'un transistor MOS normal.
Les représentations des figures 13A à 17C sont schématiques et pourront être adaptées à la technologie utilisée. En particulier, les grilles ont été représentées alignées avec les limites des zones de drain et source mais un léger recouvrement est souvent présent.
Un avantage de la réalisation au moyen d'une technologie de cellules EEPROM est que le circuit de rétention de charges peut être programmé et réinitialisé en appliquant les mêmes niveaux de tension et les mêmes fenêtres temporelles que ceux utilisés pour effacer ou écrire dans des cellules mémoire EEPROM.
Un autre avantage est que cela préserve une stabilité dans le temps en évitant les dégradations de l'oxyde mince de l'élément de fuite (Cl) lors des opérations d'écritures successives .
Les connexions respectives des lignes de bit BLl à BL4 dépendent des phases de fonctionnement du circuit et notamment de la phase de programmation (activation) ou de lecture.
Le tableau I ci-dessous illustre un mode de mise en oeuvre d'une activation (SET) et d'une lecture (READ) d'un circuit électronique de rétention de charges tel qu'illustré par les figures 13A à 17C.
Tableau I
Dans une phase d' activation SET (passage du bit stocké à l'état 1), le signal de sélection SEL est porté à un premier potentiel haut VPP1 par rapport à la masse pour rendre passants les différents transistors Tl à T4 tandis que le signal CG appliqué sur les grilles de commande des transistors à grille flottante reste au niveau bas 0 de façon à ne pas rendre passant le transistor 160. Les lignes de bit BLl, BL2 et BL4 restent en l'air (état de haute impédance HZ) tandis que la ligne BL3 se voit appliquée un potentiel positif Vpp2 permettant la charge du noeud flottant F. La ligne 112, commune aux sources des transistors à grille flottante, est préférentiellement laissée en l'air HZ.
Pour la lecture READ, les différents transistors de sélection sont activés par le signal SEL à un niveau Vgg^ et une tension VpEAO ^e lecture est appliquée sur les grilles de commande des différents transistors à grille flottante. Les lignes BLl, BL2 et BL3 sont dans un état de haute impédance HZ alors que la ligne BL4 reçoit un potentiel V114 permettant d'alimenter la source de courant de lecture. La ligne 112 est ici connectée à la masse. Les relations entre les différents niveaux VPP1, VPP2,
VSEL' VREAD et V114 son"t, de préférence, les suivantes :
VPP1 supérieur à VPP2 ;
VSEL supérieur à Vp^0 ;
VREAD ^u même ordre de grandeur que V114. Selon un exemple particulier de réalisation :
VPP1 = 14 volts ;
VPP2 = 12 volts ;
VSEL = 4 volts ;
VREAD = 2 volts ; et V114 = 1 volt.
Ce qui a été décrit ci-dessus en relation avec une cellule EEPROM par élément du circuit de rétention de charges peut bien entendu être remplacé par une structure dans laquelle des sous-ensembles de plusieurs cellules identiques en parallèle sont utilisés pour les différents éléments respectifs. En parti¬ culier : plusieurs éléments C2 peuvent être utilisés en parallèle pour accroître la capacité du noeud F de façon à augmenter le temps de décharge du circuit électronique ; plusieurs éléments 170 peuvent être utilisés en parallèle pour accroître la vitesse d'injection ou d'extraction d'électrons au noeud F lors d'une programmation ; plusieurs éléments de fuite Cl peuvent être utilisés en parallèle pour réduire le temps de décharge du système ; et/ou plusieurs éléments de lecture 160 peuvent être introduits en parallèle pour fournir un courant supérieur lors de l'évaluation du circuit. Un circuit électronique de rétention de charges peut être introduit dans n'importe quelle position d'un réseau de cellules mémoire EEPROM standard, ce qui permet de rendre plus difficile sa localisation par un éventuel utilisateur mal intentionné. Le cas échéant, les transistors de sélection des cellules formant le circuit de rétention de charges sont partagés avec des cellules EEPROM normales sur les mêmes lignes de bits, pourvu de prévoir des moyens d'adressage et de commutation adaptés. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, le circuit de rétention de charges pourra être constitué par n'importe quel circuit susceptible de présenter, de façon reproductible, une perte de charge au cours du temps indépendamment de l'alimentation du circuit. Par exemple, on pourra avoir recours à un circuit tel que décrit dans la demande internationale WO-A-03/083769.
De plus, la mise en oeuvre pratique du circuit à partir des indications fonctionnelles données ci-dessus et des besoins de l'application est à la portée de l'homme du métier.
Les compteurs pourront être de toute nature et la fonction de comptage peut être de n ' importe quel incrément ou décrément . Par exemple (notamment dans des modes de réalisation, par exemple figure 8 et suivantes, où les cellules de comptage ne peuvent pas être réinitialisées autrement que de façon temporelle) , on pourra utiliser deux compteurs incrémentiels de taille finie dont la différence fournit la valeur à considérer.
En outre, notamment comme elle ne requiert pas d'alimentation permanente, l'invention peut être mise en oeuvre dans des dispositifs sans contact (de type transpondeur électromagnétique) qui tirent leur alimentation d'un champ électromagnétique dans lequel ils se trouvent (généré par un terminal) .

Claims

REVENDICATIONS
1. Procédé de protection d'au moins une information contenue dans un circuit électronique (10') par invalidation d'au moins une fonction du circuit en cas de détection d'un nombre de fonctionnements anormaux supérieur à un seuil, dans lequel l'invalidation de ladite fonction est temporaire, d'une durée indépendante du fait que le circuit soit alimenté ou non, ladite durée d'invalidation étant fixée par au moins un circuit de rétention de charges (100) dont au moins un premier élément capacitif (Cl) présente une fuite au travers de son espace diélectrique.
2. Procédé selon la revendication 1, dans lequel l'invalidation de la fonction est provoquée par une injection ou extraction de charges dans ledit premier élément capacitif (Cl) .
3. Procédé selon la revendication 1 ou 2, dans lequel un fonctionnement anormal est un échec d'une tentative d'authentification utilisant une information à protéger.
4. Procédé selon la revendication 3, appliqué à 1 ' authentification d'un utilisateur du circuit (10') par fourniture d'un code d'authentification.
5. Procédé selon la revendication 3, appliqué à
1 ' authentification de données reçues par le circuit (10') par vérification d'une signature.
6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la durée d'invalidation du fonctionnement du circuit (10') est comprise entre une heure et une semaine.
7. Circuit électronique (10') comportant des moyens pour la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 6.
8. Circuit selon la revendication 7, dans lequel le ou chaque circuit de rétention de charges comporte : au moins un premier élément capacitif (Cl) dont une première électrode (121) est connectée à un noeud flottant (F) ; au moins un deuxième élément capacitif (C2) dont une première électrode (131) est connectée audit noeud flottant (F) , le deuxième élément capacitif ayant une capacité supérieure au premier ; et au moins un premier transistor (150, 160) à borne de commande isolée et connectée audit noeud flottant.
9. Circuit selon la revendication 8, dans lequel au moins un troisième élément capacitif (C3, 170) a une première électrode (141) reliée audit noeud flottant (F) et une deuxième électrode (142) connectable à une source de tension.
10. Circuit selon la revendication 9, implanté dans un réseau de cellules mémoire de type EEPROM comportant chacune un transistor de sélection en série avec un transistor à grille flottante, dans lequel, sur une même rangée de cellules mémoire dont les grilles flottantes respectives des transistors des cellules sont interconnectées : le premier élément capacitif comporte un premier sous- ensemble d'au moins une première cellule (Cl) dont l'épaisseur du diélectrique (212) de la fenêtre tunnel du transistor à grille flottante est inférieure à celle des autres cellules ; le deuxième élément capacitif comporte un deuxième sous-ensemble d'au moins une deuxième cellule (C2) dont les drain et source du transistor à grille flottante sont interconnectés ; le troisième élément capacitif comporte un troisième sous-ensemble d'au moins une troisième cellule (170) ; et le premier transistor comporte un quatrième sous- ensemble d'au moins une quatrième cellule (160) dont la fenêtre tunnel est supprimée.
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