EP1807869A2 - Generation d'un identifiant d'un circuit integre - Google Patents

Generation d'un identifiant d'un circuit integre

Info

Publication number
EP1807869A2
EP1807869A2 EP05800239A EP05800239A EP1807869A2 EP 1807869 A2 EP1807869 A2 EP 1807869A2 EP 05800239 A EP05800239 A EP 05800239A EP 05800239 A EP05800239 A EP 05800239A EP 1807869 A2 EP1807869 A2 EP 1807869A2
Authority
EP
European Patent Office
Prior art keywords
chip
sections
identifier
cutting
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP05800239A
Other languages
German (de)
English (en)
Inventor
Fabrice Marinet
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1807869A2 publication Critical patent/EP1807869A2/fr
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H10W46/401—Marks applied to devices, e.g. for alignment or identification for identification or tracking
    • H10W46/403—Marks applied to devices, e.g. for alignment or identification for identification or tracking for non-wireless electrical read out

Definitions

  • the present invention generally relates to the identification of integrated circuit chips by means of a number which differentiates one chip from another with a certain degree of number reproduction.
  • the invention more particularly relates to a non-deterministic generation of an identifier (identification number if digital), that is to say an unknown generation of the generator.
  • the known methods for non-deterministically generating an identifier of an integrated circuit chip generally use a generation network of a binary word sensitive to physical parameters, for example sensitive to technological dispersions, so as to generate a dispersed identifier for the chip.
  • dispersed we mean an identifier that has a certain probability of being reproduced for another chip. This probability must be consistent with the requirements of the application and varies from one application to another.
  • the generation it is sought that the generation be pseudo-random and therefore not predetermined.
  • the manufacture of the network sensitive to physical parameters often requires a particular step during manufacture to create this network.
  • the invention also aims to propose a non-deterministic generation, that is to say the result of which is unknown before generation.
  • the invention also aims to propose a particularly simple solution to exploit in terms of reading the number generated.
  • the invention also aims to allow non-volatile storage of the generated identifier without recourse to active storage elements.
  • the invention aims more particularly at enabling the generation without a particular dedicated step.
  • the present invention provides a method of generating an identifier of a chip carrying at least one integrated circuit, characterized in that it consists in causing a cut of at least one path driver by cutting the chip, the position of the cutting line with respect to the edge of the chip conditioning the identifier.
  • the identifier of the chip is a function of the resistance remaining in the conductive path after cutting.
  • At the periphery of at least one edge of the chip is formed a conductive surface whose respective ends are connected to a circuit for reading the identifier, which is a function of the resistance of said area.
  • At least one of the edges of the chip is formed, several conductive sections, geographically parallel to this edge, and electrically connected in parallel to two terminals of the chip connected to a read circuit of the identifier function of the number of sections remaining after cutting.
  • at least several first conductor sections parallel to each other and perpendicular to at least one edge of the chip are individually connected, by at least one of their ends, to the chip, the different sections having different lengths from each other.
  • the minimum distance between two first sections is smaller than the positioning tolerances of the cut with respect to the chip.
  • the first conductive sections are interconnected in the chip at an application terminal of an excitation signal on a first of their ends, their respective second ends providing bits of the number. Identification.
  • the first conductive sections are connected to each other successively by perpendicular secondary sections, the lengths of the different first sections being increasing from a first end of application of a signal of excitation.
  • the conductive path (s) are made in at least one buried layer.
  • the conductive path (s) are made in at least one metallization level.
  • the invention also provides an integrated circuit chip comprising, on at least one side, at least one conductive path, two end terminals of which are connected inside the chip to generate an identifier thereof. which depends on the position of a cutting line with respect to the corresponding edge of the chip.
  • the chip comprises an excitation circuit of the conductive path at one of its ends and reading the voltage at its other end.
  • FIG. 1 is a schematic top view of a wafer on which were manufactured integrated circuits
  • Figure 2 is a detailed view of an integrated circuit chip of Figure 1 showing means for generating and storing an identification number according to a first embodiment of the invention
  • FIGS. 3A and 3B illustrate a second embodiment of the method for generating an identification number according to the present invention
  • FIG. 4 represents a storage element for an identification number according to a third embodiment of the invention
  • FIG. 5 very schematically shows in the form of blocks an embodiment of a circuit for operating a deterministic number generated by the second and third embodiments;
  • FIG. 6 is a partial view from above of an integrated circuit chip illustrating a fourth embodiment of a generation of an identification number of an integrated circuit chip according to the present invention;
  • Figure 7 illustrates, in more detail, a storage element according to the first embodiment of the invention.
  • a feature of the present invention is to generate an identifier of an integrated circuit chip upon its individualization with respect to other chips with which it is manufactured on an integrated circuit board.
  • FIG. 1 is a schematic view from above of an integrated circuit board 1 on which several circuits or chips 2 have been made.
  • the circuits shown in FIG. 1 have been represented squares but any other form of circuit integrated is suitable for the invention.
  • the integrated circuit chips 2 are individualized by being cut (for example by means of a saw) in paths 3 between the chips 2.
  • the invention will be described later in connection with a saw cut but is more generally compatible with any conventional method of cutting integrated circuits.
  • a feature of the present invention is to provide, between the chips, that is to say in the paths of cutting, at least one electrically conductive path may be interrupted during cutting.
  • FIG. 2 represents, in a very schematic top view, an integrated circuit chip 2 after cutting according to a first preferred embodiment of the present invention.
  • conducting sections 4 are formed parallel to each other and perpendicular to the edge 2g, 2h, 2d or 2b of the chip 2 to which they are respectively connected.
  • the electrical sections 4 of the same edge are also connected, at least in groups, successively to each other by means of conducting sections 5, perpendicular to the sections 4.
  • the respective positions of the connecting sections 5 with respect to the edge of the chip to which the corresponding sections 4 are connected are at different distances (increasing from a first section 4Q to a last section 4g).
  • the cutting line 3g, 3h, 3d or 3b parallel to the edge 2g, 2h, 2d or
  • IDRD that comprises the chip 2, the end 8 of the shortest section 40 and measuring the respective voltages at the ends of all other sections of the same edge to obtain, directly in a binary manner, a word (here on 8 bits) ) constituting the identifier of the integrated circuit chip.
  • the chip 2 comprises means of exploitation (measurement and interpretation) of the identifier, for example, contained in the circuit 6.
  • the same structure is reproduced on at least two sides, preferably on all four or more sides in the case of a non-parallelepiped chip.
  • the resulting digital words are concatenated (alternatively, combined). It is then less likely to reproduce the same identification number for the same chip of integrated circuits insofar as, if two chips have the same number by one of their edges to have undergone the same cut line, they are unlikely to have the same cut line on two perpendicular edges.
  • the elements provided on the different sides do not necessarily include the same number of sections (thus bits).
  • the tolerances in positioning the cutting lines 3 in the paths on a wafer 1 are therefore exploited by the invention to individualize the identifiers of the chips relative to each other.
  • the only precaution is that the differences in lengths between the different paths are compatible with the width of the cutting line (for example of the saw) and its positioning tolerances. In practice, this amounts to providing preferentially a minimum distance between the sections 5, in the direction of the sections 4, less than the positioning tolerances of the cut with respect to the edges of the chip. This condition makes it possible to guarantee the non-deterministic nature of the generation of the identifier.
  • the saws most commonly used are designed for cutting paths (distance between two chips 2 of the same wafer 1) of the order of 100 ⁇ m and the cutting line (corresponding to the width of the saw) has a thickness of about 20 to 25 microns.
  • the tolerances in the alignment of the saw are of the order of 5 ⁇ m, which leaves a range of 10 ⁇ m to differentiate the lengths of the conductor sections.
  • the number of driver paths generating and storing the identification numbers depends on the application and the size of the chip.
  • the respective minimum widths of the buried conductive deposits or the metallization levels achieved in integrated circuits with respect to the chip sizes allow the generation of identifiers over a large number of bits (several hundred if necessary).
  • the conducting sections can be made in buried layers (active layers) or in higher metallization levels (interconnection level).
  • An advantage of buried layers is that they avoid the appearance of chips during cutting as is the case for metal levels.
  • the side 2d of the chip provides a numerical value 11111000.
  • the side 2h of the chip provides a value 11110000.
  • the side left 2g provides a value 11111110.
  • the low side 2b provides a value of 11000000.
  • FIG. 3A represents a view from above of an element for generating and memorizing an identifier of a chip 2 according to a second embodiment of the invention.
  • the element 7 is an element of generation and analog storage unlike the first embodiment which allows a directly digital generation.
  • FIG. 3A there is provided a surface (for example rectangular) edge of the chip (not shown) so that this surface is capable of being cut by a line 3 cutting.
  • the width dx of the remaining conductive track is less than its initial width d. Its length 1 between two terminals 8 and 9 input-output remains constant.
  • the cutting has the effect of modifying the resistance of the identification element 7.
  • FIG. 3B very schematically illustrates the shape of the resistor R of the element 7 of FIG. 3A. depending on the width dx remaining after cutting.
  • the voltage level Vout that is recovered for a current I on the other access 9 depends on the resistance of the element 7, so that the position of the cut line in its width.
  • the identifier is then either operated directly analogically or converted to a digital signal by means of an analog-to-digital converter.
  • FIG. 4 represents a third mode of implementation according to the invention.
  • the element 11 for generating and storing an identifier consists of several conductive sections 12 parallel to each other and to the edge of the chip 2 (more precisely parallel to the cutting line 3).
  • the element 11 has two accesses 8 and 9 respectively for excitation and reading.
  • the parallel sections 12 are all electrically connected in parallel and therefore define a parallel association of several individual resistances r. Depending on the position of the cutting line 3, the overall strength of the element 11 varies.
  • FIG. 5 very schematically shows, in the form of blocks, an exemplary circuit for reading the identifier of an integrated circuit chip generated by the embodiment of FIG. 3A or FIG. 4.
  • a voltage Vin is applied to the terminal 8 while the voltage Vout read on the other end terminal 9 of the element 7 or 11 is applied at the input of an analog-digital converter 10 whose outputs provide a binary word representing the identifier ID of the integrated circuit.
  • the sensitivity of the analog-digital converter is chosen according to the tolerance in the position of the cut with respect to the edge of the chip in order to obtain different identifiers according to the integrated circuits. In the case where several elements are distributed around the chip (whether on different sides or not), it is expected either to sum the analog contributions, or simply to concatenate (as an alternative to combine) the numerical values obtained for different elements.
  • the non-deterministic criterion is intrinsic in the case of analogue operation (depends on the sensitivity of the detector interpreting the analog values) and, in the case of digital exploitation, depends on the sensitivity of the analog-digital converter.
  • FIG. 6 represents a fourth embodiment of the invention in which individual paths 13 are connected in parallel to a terminal 8 for applying an input voltage Vin, their other respective ends being readable individually by the reading circuit (6, figure
  • the sections 13 are individualized, it is not required as in the first mode of implementation that they are of increasing length.
  • the position of the cutting line 3 interrupts some of the conducting sections which then provide first binary states (for example zero) while the uninterrupted sections provide complementary states (for example, 1). .
  • FIG. 7 represents an enlarged view of the conductive sections 4 of the first embodiment of FIG. 2, assuming that the element provides 5 bits b0 to b5. Unlike the embodiment of FIG. 6, the cut line does not individually condition the states but sets the rank of the word bit from which the state changes. In Figure 7, a width of the conductive sections 4 and 5 has been illustrated.
  • the five bits of the identified identification element provide the value 111000.
  • An advantage of the present invention is that it makes it possible to generate extremely simple identification numbers of integrated circuit chips.
  • Another advantage of the present invention is that the memorization of the identification number, generated at the end of manufacture by the cutting of the chip, is intrinsic to the chip and does not require any active element. This number may however also be stored in the chip.
  • Another advantage of the invention is that the generation does not require a dedicated manufacturing step, the realization of the conductive paths taking place simultaneously with the connections of the chip in its conducting levels and the generation and storage of the identifier occurring at the same time as the cutting of the chip.
  • Another advantage of the invention is that the reading of the identifier is particularly simple (simple comparators are sufficient in the digital embodiments).
  • the generation and storage elements are not necessarily distributed over all the sides of the chips. They can be located on a portion of each edge of the cut chips.
  • the implementation of the invention is compatible with the post-cutting packaging of an integrated circuit chip without any particular precaution.
  • different paths may be provided in several conductive levels. Further differentiation can then come from the cutting angle of the cutting tool if the angular tolerances are compatible.
  • the present invention is susceptible of various variations and modifications which will be apparent to those skilled in the art.
  • the adaptation of the dimensions to be given to the path (s) conductor (s) for generating the identification number according to the chip sizes and tolerances of the cutting tools used is within the range of the skilled in the art from the functional indications given above.
  • the invention has been described in relation to conductor sections parallel and / or perpendicular to the edges of the chip to be parallel and / or perpendicular to the cutting lines, it is possible to provide angled sections provided that this bias is compatible with a differentiation between several chips following cutting.
  • the practical realization of a circuit 6 for exploiting the identification elements of the invention by electrical excitation and reading the results makes use of conventional electronic components and is within the abilities of those skilled in the art on the basis of of the application.

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Storage Device Security (AREA)

Abstract

L'invention concerne la génération d'un identifiant d'une puce (2) portant au moins un circuit intégré, consistant à provoquer une découpe d'au moins un trajet conducteur (4) par découpe de la puce, la position du trait de coupe (3) par rapport au bord de la puce conditionnant l'identifiant.

Description

CTINERATION D'UN IDENTIFIANT D'UN CIRCUIT INTEGRE
Domaine de l'invention
La présente invention concerne de façon générale l'identification de puces de circuit (s) intégré (s) au moyen d'un numéro qui différencie une puce d'une autre avec un certain degré de reproduction des numéros.
L'invention concerne plus particulièrement une génération non déterministe d'un identifiant (numéro d'identification si numérique), c'est-à-dire une génération inconnue du générateur. Exposé de l'art antérieur
Les méthodes connues pour générer de façon non déterministe un identifiant d'une puce de circuit intégré utilisent généralement un réseau de génération d'un mot binaire sensible aux paramètres physiques, par exemple sensible aux dispersions technologiques, de façon à générer un identifiant dispersé pour la puce. Par dispersé, on entend un identifiant qui a une certaine probabilité d'être reproduit pour une autre puce. Cette probabilité doit être conforme aux impératifs de l'application et est variable d'une application à une autre. Dans la génération d'un identifiant non déterministe, on cherche à ce que la génération soit pseudoaléatoire et ne soit donc pas prédéterminée. La fabrication du réseau sensible aux paramètres physiques requiert souvent une étape particulière lors de la fabrication pour créer ce réseau. Résumé de l'invention La présente invention vise à proposer une méthode de génération d'un numéro d'identification d'une puce de circuit intégré lors de sa fabrication.
L'invention vise également à proposer une génération non déterministe, c'est-à-dire dont le résultat est inconnu avant la génération.
L'invention vise également à proposer une solution particulièrement simple à exploiter en termes de lecture du nombre généré.
L'invention vise également à permettre une mémorisation non volatile de l'identifiant généré sans recours à des éléments de mémorisation actifs.
L'invention vise plus particulièrement à permettre la génération sans étape particulière dédiée.
Pour atteindre ces objets ainsi que d'autres, la présente invention prévoit un procédé de génération d'un identifiant d'une puce portant au moins un circuit intégré, caractérisé en ce qu'il consiste à provoquer une découpe d'au moins un trajet conducteur par découpe de la puce, la position du trait de coupe par rapport au bord de la puce conditionnant l'identifiant.
Selon un mode de mise en oeuvre de la présente invention, l'identifiant de la puce est fonction de la résistance subsistant dans le trajet conducteur après découpe.
Selon un mode de mise en oeuvre de la présente invention, on forme en périphérie d'au moins un bord de la puce, une surface conductrice dont des extrémités respectives sont reliées à un circuit de lecture de l'identifiant fonction de la résistance de ladite surface.
Selon un mode de mise en oeuvre de la présente invention, on forme, depuis au moins l'un des bords de la puce, plusieurs tronçons conducteurs, géographiquement parallèles à ce bord, et électriquement raccordés en parallèles à deux bornes de la puce reliées à un circuit de lecture de l'identifiant fonction du nombre de tronçons subsistant après découpe. Selon un mode de mise en oeuvre de la présente invention, au moins plusieurs premiers tronçons conducteurs parallèles entre eux et perpendiculaires à au moins un bord de la puce sont individuellement connectés, par au moins une de leurs extrémités, à la puce, les différents tronçons présentant des longueurs différentes les uns des autres.
Selon un mode de mise en oeuvre de la présente invention, l'écart minimum entre deux premiers tronçons est inférieur aux tolérances de positionnement de la découpe par rapport à la puce. Selon un mode de mise en oeuvre de la présente invention, les premiers tronçons conducteurs sont interconnectés dans la puce à une borne d'application d'un signal d'excitation sur une première de leurs extrémités, leurs deuxièmes extrémités respectives fournissant des bits du numéro d'identification. Selon un mode de mise en oeuvre de la présente invention, les premiers tronçons conducteurs sont reliés les uns aux autres successivement par des tronçons secondaires perpendiculaires, les longueurs des différents premiers tronçons étant croissantes depuis une première extrémité d'application d'un signal d'excitation.
Selon un mode de mise en oeuvre de la présente invention, le ou les trajets conducteurs sont réalisés dans au moins une couche enterrée.
Selon un mode de mise en oeuvre de la présente invention, le ou les trajets conducteurs sont réalisés dans au moins un niveau de métallisation.
L'invention prévoit également une puce de circuit intégré comportant, sur au moins un côté, au moins un trajet conducteur dont deux bornes d'extrémité sont reliées à l'intérieur de la puce pour générer un identifiant de celle-ci qui dépend de la position d'un trait de découpe par rapport au bord correspondant de la puce.
Selon un mode de réalisation de la présente invention, la puce comporte un circuit d'excitation du trajet conducteur à une de ses extrémités et de lecture de la tension à son autre extrémité. Brève description des dessins
Ces objets, caractéristiques et avantages, ainsi que d' autres de la présente invention seront exposés en détail dans la description suivante de modes de mise en oeuvre et de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue schématique de dessus d'une plaquette sur laquelle ont été fabriqués des circuits intégrés ; la figure 2 est une vue détaillée d'une puce de circuit intégré de la figure 1 faisant apparaître des moyens de génération et de mémorisation d'un numéro d'identification selon un premier mode de réalisation de l'invention ; les figures 3A et 3B illustrent un deuxième mode de mise en oeuvre du procédé de génération d'un numéro d'identification selon la présente invention ; la figure 4 représente un élément de mémorisation d'un numéro d'identification selon un troisième mode de réalisation de l'invention ; la figure 5 représente, de façon très schématique et sous forme de blocs, un mode de réalisation d'un circuit d'exploitation d'un nombre déterministe généré par les deuxième et troisième modes de réalisation ; la figure 6 est une vue partielle de dessus d'une puce de circuit intégré illustrant un quatrième mode de mise en oeuvre d'une génération d'un numéro d'identification d'une puce de circuit intégré selon la présente invention ; et la figure 7 illustre, de façon plus détaillée, un élément de mémorisation selon le premier mode de mise en oeuvre de l'invention. Description détaillée
Les mêmes éléments ont été désignés par les mêmes références aux différentes figures qui ont été tracées sans respect d'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, l'exploitation faite par le circuit intégré de l'identifiant, que ce soit dans des applications de reconnaissance, de chiffrement ou autres n'a pas été détaillée, l'invention étant compatible avec toute exploitation classique d'un identifiant mémorisé dans une puce de circuit intégré.
Une caractéristique de la présente invention est de générer un identifiant d'une puce de circuit intégré lors de son individualisation par rapport aux autres puces avec laquelle elle est fabriquée sur une plaquette de circuits intégrés.
La figure 1 est une vue schématique de dessus d'une plaquette 1 de circuits intégrés sur laquelle ont été réalisés plusieurs circuits ou puces 2. De façon arbitraire, les circuits ont en figure 1 été représentés carrés mais n'importe quelle autre forme de circuit intégré convient à l'invention. De plus, on suppose que des circuits identiques sont réalisés sur la plaquette 1 mais l'invention s'applique également au cas où des puces différentes sont réalisées sur la même plaquette pourvu que les chemins de découpe soient respectés comme on le verra par la suite. En outre, on fera référence à une puce de circuit intégré sachant que chaque puce peut comporter un ou plusieurs circuits actifs et/ou passifs.
En fin de fabrication, les puces de circuit intégré 2 sont individualisées en étant découpées (par exemple au moyen d'une scie) dans des chemins 3 entre les puces 2. L'invention sera décrite par la suite en relation avec une découpe par scie, mais est plus généralement compatible avec toute méthode classique de découpe de circuits intégrés.
Une caractéristique de la présente invention est de prévoir, entre les puces, c'est-à-dire dans les chemins de découpe, au moins un trajet électriquement conducteur susceptible d'être interrompu lors de la découpe.
La figure 2 représente, par une vue de dessus très schématique, une puce 2 de circuit intégré après découpe selon un premier mode de réalisation préféré de la présente invention.
Dans cet exemple, on forme, lors de la fabrication des circuits intégrés 2 et dans les chemins de découpe, plusieurs tronçons conducteurs 4 parallèles entre eux et perpendiculaires au bord 2g, 2h, 2d ou 2b de la puce 2 auquel ils sont respectivement raccordés. Les tronçons électriques 4 d'un même bord sont par ailleurs reliés, au moins par groupe, successivement les uns aux autres au moyen de tronçons conducteurs 5, perpendiculaires aux tronçons 4.
Selon l'invention, les positions respectives des tronçons de liaison 5 par rapport au bord de la puce auquel sont raccordés les tronçons 4 correspondants sont à des distances différentes (croissantes depuis un premier tronçon 4Q jusqu'à un dernier tronçon 4g) .
Lors de la découpe de la puce de circuit intégré, le trait de coupe 3g, 3h, 3d ou 3b parallèle au bord 2g, 2h, 2d ou
2b concerné interrompt plusieurs tronçons 4 et, par conséquent, supprime une ou plusieurs liaisons 5 vers les tronçons de longueurs supérieures.
Il en découle que, selon la position du trait de coupe 3 par rapport au bord de la puce, le nombre de tronçons conducteurs reliés les uns aux autres par un tronçon 5 perpendiculaire est différent. Il suffit alors d'exciter, par exemple au moyen d'une tension continue fournie par un circuit 6
(IDRD) que comporte la puce 2, l'extrémité 8 du tronçon le plus court 4Q et de mesurer les tensions respectives aux extrémités de tous les autres tronçons du même bord pour obtenir, directement de façon binaire, un mot (ici sur 8 bits) constitutif de l'identifiant de la puce de circuit intégré. La puce 2 comporte des moyens d'exploitation (mesure et interprétation) de l'identifiant, par exemple, contenus dans le circuit 6.
De préférence, la même structure est reproduite sur au moins deux côtés, de préférence sur les quatre côtés ou plus dans le cas d'une puce non parallélépipédique. Les mots numériques obtenus sont concaténés (en variante, combinés) . On rend alors moins probable la reproduction d'un même numéro d'identification pour une même plaquette de circuits intégrés dans la mesure où, si deux puces ont le même numéro par l'un de leurs bords pour avoir subi un même trait de coupe, il y a peu de chances qu'elles aient le même trait de coupe sur deux bords perpendiculaires.
Les éléments prévus sur les différents côtés ne comportent pas nécessairement le même nombre de tronçons (donc de bits) .
Les tolérances en positionnement des traits de coupe 3 dans les trajets sur une plaquette 1 sont donc mis à profit par 1'invention pour individualiser les identifiants des puces les unes par rapport aux autres. La seule précaution est que les écarts de longueurs entre les différents trajets soient compatibles avec la largeur du trait de coupe (par exemple de la scie) et ses tolérances de positionnement. En pratique, cela revient à prévoir préférentiellement un écart minimum entre les tronçons 5, dans la direction des tronçons 4, inférieur aux tolérances de positionnement de la découpe par rapport aux bords de la puce. Cette condition permet de garantir le caractère non déterministe de la génération de l'identifiant.
A titre d'exemple particulier, les scies les plus couramment utilisées sont conçues pour des chemins de découpe (écart entre deux puces 2 d'une même plaquette 1) de l'ordre de 100 μm et le trait de coupe (correspondant à la largeur de la scie) a une épaisseur de l'ordre de 20 à 25 μm. Les tolérances dans l'alignement de la scie sont de l'ordre de 5 μm, ce qui laisse une plage de 10 μm pour différencier les longueurs des tronçons conducteurs. Le nombre de trajets conducteurs générant et mémorisant les numéros d'identification dépend de l'application et de la taille de la puce. Les largeurs minimales respectives des dépôts conducteurs enterrés ou des niveaux de métallisations réalisées dans des circuits intégrés par rapport aux tailles des puces autorisent la génération d'identifiants sur un grand nombre de bits (plusieurs centaines si besoin) .
On pourra réaliser les tronçons conducteurs dans des couches enterrées (couches actives) ou dans des niveaux de métallisation supérieurs (niveau d'interconnexions) . Un avantage des couches enterrées est qu'elles évitent l'apparition de copeaux lors de la découpe comme c'est le cas pour les niveaux métalliques.
On notera que, bien qu'un trait de découpe par scie provoque généralement un écaillage en face avant de la puce, cet écaillage n'est pas gênant. Il ne fait qu'ajouter un élément aléatoire dans l'interruption des chemins de découpe.
Dans l'exemple de la figure 2, en supposant que la présence d'une tension est lue comme un état 1, le côté 2d de la puce fournit une valeur numérique 11111000. Le côté 2h de la puce fournit une valeur 11110000. Le côté gauche 2g fournit une valeur 11111110. Le côté bas 2b fournit une valeur 11000000.
La figure 3A représente une vue de dessus d'un élément de génération et de mémorisation d'un identifiant d'une puce 2 selon un deuxième mode de mise en oeuvre de l'invention. Dans cet exemple, l'élément 7 est un élément de génération et de mémorisation analogique à la différence du premier mode de mise en oeuvre qui permet une génération directement numérique.
En figure 3A, on prévoit une surface (par exemple rectangulaire) en bordure de la puce (non représentée) de sorte que cette surface soit susceptible d'être découpée par un trait 3 de coupe. Suite à la découpe, la largeur dx de la piste conductrice subsistante est inférieure à sa largeur initiale d. Sa longueur 1 entre deux bornes 8 et 9 d'entrée-sortie reste par contre constante. Dans ce mode de réalisation, la découpe a pour effet de modifier la résistance de l'élément d'identification 7. La figure 3B illustre, de façon très schématique, l'allure de la résistance R de l'élément 7 de la figure 3A en fonction de la largeur dx subsistant suite à la découpe. Cette allure a la forme d'une hyperbole à partir d'une largeur dx=d correspondant à 2Ra+ε (ε représentant la résistance minimale de la surface d*l de l'élément 7 et 2Ra la somme des deux résistances d'accès Ra des tronçons 8 et 9 jusqu'à la surface 7), et croît jusqu'à une valeur maximale Rmax pour une largeur dx minimale.
En appliquant à l'un des accès (par exemple 8) une tension continue Vin, le niveau de tension Vout que l'on récupère pour un courant I sur l'autre accès 9 dépend de la résistance de l'élément 7, donc de la position du trait de coupe dans sa largeur.
L'identifiant est alors, soit exploité directement de façon analogique, soit converti en signal numérique au moyen d'un convertisseur analogique-numérique.
La figure 4 représente un troisième mode de mise en oeuvre selon l'invention. Dans ce mode de réalisation, l'élément 11 de génération et de mémorisation d'un identifiant est constitué de plusieurs tronçons conducteurs 12 parallèles les uns aux autres et au bord de la puce 2 (plus précisément parallèles au trait de coupe 3) . Comme dans le mode de réalisation précédent, l'élément 11 présente deux accès 8 et 9 respectivement d'excitation et de lecture. Les tronçons parallèles 12 sont tous électriquement connectés en parallèle et définissent par conséquent une association parallèle de plusieurs résistances individuelles r. Selon la position du trait de coupe 3, la résistance globale de l'élément 11 varie.
Sa valeur est égale à 2Ra + r/n, où 2Ra représente la somme des résistances d'accès Ra à l'élément 11 depuis les bornes 8 et 9, et où n désigne le nombre de tronçons 12 subsistant en parallèle après la découpe. L'exploitation de la valeur analogique fournie par l'élément 11 s'effectue de la même manière que pour le deuxième mode de mise en oeuvre des figures 3.
La figure 5 représente, de façon très schématique et sous forme de blocs, un exemple de circuit de lecture de l'identifiant d'une puce de circuit intégré généré par le mode de mise en oeuvre de la figure 3A ou de la figure 4. Une tension Vin est appliquée sur la borne 8 tandis que la tension Vout lue sur l'autre borne d'extrémité 9 de l'élément 7 ou 11 est appliquée en entrée d'un convertisseur analogique-numérique 10 dont les sorties fournissent un mot binaire représentant l'identifiant ID du circuit intégré. La sensibilité du convertisseur analogique-numérique est choisie en fonction de la tolérance dans la position de la découpe par rapport au bord de la puce afin d'obtenir des identifiants différents selon les circuits intégrés. Dans le cas où plusieurs éléments sont répartis autour de la puce (que ce soit sur différents côtés ou non) , on prévoit soit de sommer les contributions analogiques, soit plus simplement de concaténer (en variante de combiner) les valeurs numériques obtenues pour les différents éléments.
Dans une génération analogique, le critère non déterministe est intrinsèque en cas d'exploitation analogique (dépend de la sensibilité du détecteur interprétant les valeurs analogiques) et, en cas d'exploitation numérique, dépend de la sensibilité du convertisseur analogique-numérique.
La figure 6 représente un quatrième mode de mise en oeuvre de l'invention dans lequel des trajets individuels 13 sont connectés en parallèle à une borne 8 d'application d'une tension d'entrée Vin, leurs autres extrémités respectives étant lisibles individuellement par le circuit de lecture (6, figure
2) que comporte la puce 2 et fournissent directement des états zéro ou un constituant des bits (dans cet exemple, bO à b6) du numéro d'identification.
Comme les tronçons 13 sont individualisés, il n'est pas requis comme dans le premier mode de mise en oeuvre qu'ils soient de longueur croissante. Dans le mode de réalisation de la figure 6, la position du trait de coupe 3 interrompt certains des tronçons conducteurs qui fournissent alors des premiers états binaires (par exemple zéro) tandis que les tronçons non interrompus fournissent des états complémentaires (par exemple, 1) .
Avec cette convention, les sept bits de l'élément d'identification de la figure 6 fournissent la valeur 1001000.
La figure 7 représente une vue agrandie des tronçons conducteurs 4 du premier mode de mise en oeuvre de la figure 2 en supposant que l'élément fournit 5 bits bO à b5. A la différence du mode de réalisation de la figure 6, le trait de coupe ne conditionne pas individuellement les états mais fixe le rang du bit du mot à partir duquel l'état change. En figure 7, une largeur des tronçons conducteurs 4 et 5 a été illustrée.
Dans cet exemple, les cinq bits de l'élément d'identification réalisé fournissent la valeur 111000.
Un avantage de la présente invention est qu'elle permet de générer de façon extrêmement simple des numéros d'identification de puces de circuit intégré.
Un autre avantage de la présente invention est que la mémorisation du numéro d'identification, généré en fin de fabrication par la découpe de la puce, est intrinsèque à la puce et ne nécessite aucun élément actif. Ce numéro pourra toutefois être également mémorisé dans la puce.
Un autre avantage de l'invention est que la génération ne requiert pas d'étape de fabrication dédiée, la réalisation des trajets conducteurs s'effectuant en même temps que les connexions de la puce dans ses niveaux conducteurs et la génération et la mémorisation de l'identifiant s 'effectuant en même temps que la découpe de la puce.
Un autre avantage de l'invention est que la lecture de l'identifiant est particulièrement simple (de simples comparateurs suffisent dans les modes de réalisation numériques) . Les éléments de génération et de mémorisation ne sont pas forcément répartis sur l'intégralité des côtés des puces. Ils peuvent se trouver localisés sur une portion de chaque bord des puces découpées. La mise en oeuvre de l'invention est compatible avec la mise en boîtier postérieure à la découpe d'une puce de circuit intégré, sans précaution particulière.
En variante, différents trajets pourront être prévus dans plusieurs niveaux conducteurs. Une différenciation supplémentaire pourra alors provenir de l'angle de découpe de l'outil de coupe si les tolérances angulaires sont compatibles.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, l'adaptation des dimensions à donner au (x) trajet (s) conducteur (s) de génération du numéro d'identification en fonction des tailles de puces et des tolérances des outils de coupe utilisés est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. De plus, bien que l'invention ait été décrite en relation avec des tronçons conducteurs parallèles et/ou perpendiculaires aux bords de la puce pour être parallèles et/ou perpendiculaires aux traits de coupe, on pourra prévoir des tronçons en biais pourvu que ce biais soit compatible avec une différenciation entre plusieurs puces suite à la découpe. En outre, la réalisation pratique d'un circuit 6 d'exploitation des éléments d'identification de l'invention par excitation électrique et lecture des résultats fait appel à des composants électroniques classiques et est à la portée de l'homme du métier en fonction de l'application.

Claims

REVENDICATIONS
1. Procédé de génération d'un identifiant d'une puce (2) portant au moins un circuit intégré, caractérisé en ce qu'il consiste à provoquer une découpe d'au moins un trajet conducteur (4, 7, 11, 13) par découpe de la puce, la position du trait de coupe (3) par rapport au bord de la puce conditionnant 1'identifiant.
2. Procédé selon la revendication 1, dans lequel l'identifiant de la puce (2) est fonction de la résistance (R, r) subsistant dans le trajet conducteur (7, 11) après découpe.
3. Procédé selon la revendication 2, consistant à former, en périphérie d'au moins un bord de la puce (2), une surface conductrice (7) dont des extrémités respectives (8, 9) sont reliées à un circuit (6) de lecture de l'identifiant fonction de la résistance de ladite surface.
4. Procédé selon la revendication 2, consistant à former, depuis au moins l'un des bords de la puce (2), plusieurs tronçons conducteurs (11) , géographiquement parallèles à ce bord, et électriquement raccordés en parallèles à deux bornes
(8, 9) de la puce reliées à un circuit (6) de lecture de l'identifiant fonction du nombre de tronçons subsistant après découpe.
5. Procédé selon la revendication 1, dans lequel au moins plusieurs premiers tronçons conducteurs (4, 13) parallèles entre eux et perpendiculaires à au moins un bord de la puce (2) sont individuellement connectés, par au moins une de leurs extrémités, à la puce, les différents tronçons présentant des longueurs différentes les uns des autres.
6. Procédé selon la revendication 5, dans lequel l'écart minimum (e) entre deux premiers tronçons (4, 13) est inférieur aux tolérances de positionnement de la découpe par rapport à la puce (2) .
7. Procédé selon la revendication 5, dans lequel les premiers tronçons conducteurs (13) sont interconnectés dans la puce à une borne (8) d'application d'un signal d'excitation sur une première de leurs extrémités, leurs deuxièmes extrémités respectives fournissant des bits du numéro d'identification.
8. Procédé selon la revendication 5, dans lequel les premiers tronçons conducteurs (4) sont reliés les uns aux autres successivement par des tronçons secondaires (5) perpendicu¬ laires, les longueurs des différents premiers tronçons (4) étant croissantes depuis une première extrémité (8) d'application d'un signal d'excitation.
9 Procédé selon la revendication 1, dans lequel le ou les trajets conducteurs (4, 7, 11, 13) sont réalisés dans au moins une couche enterrée.
10. Procédé selon la revendication 1, dans lequel le ou les trajets conducteurs (4, 7, 11, 13) sont réalisés dans au moins un niveau de métallisation. 11. Puce de circuit intégré comportant, sur au moins un côté, au moins un trajet conducteur (4, 7,
11, 13) dont deux bornes d'extrémité (8, 9) sont reliées à l'intérieur de la puce pour générer un identifiant de celle-ci qui dépend de la position d'un trait de découpe (3) par rapport au bord correspondant de la puce.
12. Puce selon la revendication 11, comportant un circuit (6) d'excitation du trajet conducteur à une (8) de ses extrémités et de lecture de la tension à son autre extrémité.
13. Puce selon la revendication 11, obtenue par la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 10.
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