EP1714313A1 - Procede de realisation d'un circuit electronique integre et circuit electronique integre ainsi obtenu - Google Patents

Procede de realisation d'un circuit electronique integre et circuit electronique integre ainsi obtenu

Info

Publication number
EP1714313A1
EP1714313A1 EP05717608A EP05717608A EP1714313A1 EP 1714313 A1 EP1714313 A1 EP 1714313A1 EP 05717608 A EP05717608 A EP 05717608A EP 05717608 A EP05717608 A EP 05717608A EP 1714313 A1 EP1714313 A1 EP 1714313A1
Authority
EP
European Patent Office
Prior art keywords
substrate
circuit
temporary
temporary material
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP05717608A
Other languages
German (de)
English (en)
Inventor
Christophe Regnier
Aurélie Société Civile "SPID" HUMBERT
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Crolles 2 SAS
NXP BV
Original Assignee
STMicroelectronics Crolles 2 SAS
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Crolles 2 SAS, Koninklijke Philips Electronics NV filed Critical STMicroelectronics Crolles 2 SAS
Publication of EP1714313A1 publication Critical patent/EP1714313A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Definitions

  • the present invention relates to a method for producing an integrated electronic circuit incorporating a substantially empty volume of material. It also relates to an integrated electronic circuit thus produced.
  • US Patent 5,296,408 describes a method of forming an empty cavity within an integrated circuit, for producing various electronic components such as a light source, a detector, a transistor or a vacuum tube. According to this process, absorption of aluminum in silicon is caused by heating, so as to create the empty cavity of material, the shape of which can be determined beforehand.
  • a disadvantage of the process described in patent 5,296,408 results from the chemical reactivity and the relatively low melting temperature of aluminum.
  • An object of the present invention to provide a method of manufacturing a cavity in an integrated electronic circuit which does not have the drawbacks mentioned above.
  • the invention proposes a method for producing an integrated electronic circuit, the method comprising the steps consisting in: a) forming, on a substrate of the circuit, part of which is made of absorbent material, a portion of temporary material coming in contact with a face of the part of the substrate made of absorbent material; b) forming a rigid portion in fixed contact with the substrate, on one side of the portion of temporary material opposite to said face of the portion of the substrate made of absorbent material; and c) heating the circuit to create a substantially empty volume of material by absorption of the temporary material in the part of the substrate made of absorbent material, the method being characterized in that the temporary material has a melting temperature above 900 ° C.
  • step c) is well controlled.
  • a substantially empty volume of material is obtained, the shape and dimensions of which can be precisely controlled.
  • a method according to the invention is therefore compatible with technologies for producing integrated circuits corresponding to widths of transistor gates equal to or less than 0.18 micrometer, and in particular equal to 90 or 65 nanometers.
  • all the temporary material of the corresponding portion is preferably absorbed in the part of the substrate made of absorbent material. Improved reproducibility of the shape and dimensions of the substantially empty volume of material is thus obtained.
  • Step c) of heating the circuit to create the empty volume is particularly simple. It does not require any access to the portion of temporary material, nor any implementation of a solution or a plasma of engraving.
  • the absorption of the temporary material in the part of the substrate made of absorbent material, in step c) can result from a chemical reaction between the temporary material and the absorbent material.
  • step c) can be carried out at any later time during the process for producing the circuit.
  • steps for producing parts of the circuit other than the electronic component which comprises the substantially empty volume of material can be carried out, between steps a) and b) on the one hand and step c) on the other hand .
  • steps for making other parts of the circuit involve mechanical stresses on the circuit.
  • Step c) is then executed after these steps, so that the circuit does not yet have an empty volume when it is subjected to mechanical stresses. The risk of deterioration or rupture of the circuit during its production is thus reduced, this risk being due to the presence of empty volumes in the circuit.
  • the method further comprises, between steps a) and b), forming an intermediate layer, said intermediate layer being situated, at the end of step b), between the portion of temporary material and the rigid portion.
  • Such an intermediate layer can have several functions. One of these functions can be the improvement of the formation of the rigid portion. A more regular surface of the rigid portion can thus be obtained, which results in a more homogeneous and more complete absorption of the temporary material in step c).
  • Another function of the intermediate layer is to contribute to chemical isolation of the portion of temporary material, so that the temporary material is not altered by atoms from other parts of the circuit.
  • the temporary material may include cobalt, nickel, titanium, tantalum, tungsten, molybdenum, silver, gold, iron and / or chromium.
  • the absorbent material can include silicon, germanium, phosphorus, arsenic and / or antimony. It can also potentially include selenium and / or tellurium.
  • the portion of temporary material is formed in a cavity below the level of a surface of the substrate. The rigid portion can then continuously cover the portion of temporary material in the cavity and the substrate outside the cavity.
  • the substantially empty volume of material can have different shapes and be oriented in various ways relative to the substrate. In particular, it may have a large section substantially parallel to a surface of the substrate. According to the preferred embodiment of the invention, the substantially empty volume of material is located between two plates of a capacitor belonging to the circuit.
  • the rigid portion comprises a first of the reinforcements of the capacitor.
  • the part of the substrate made of absorbent material, after the absorption of the temporary material in step c), may comprise one second of the reinforcements of the capacitor.
  • the material of this second reinforcement is therefore directly formed during step c), without the additional step of depositing a new material on the circuit.
  • the process for producing the capacitor is therefore simplified, which contributes to a reduction in the price of the electronic circuit.
  • at least one of the two plates of the capacitor may have a main surface substantially parallel to the surface of the substrate.
  • the invention also relates to an integrated electronic circuit produced using a method as described above.
  • the substantially empty volume of material can be placed within a layer of metallization level of the circuit.
  • FIG. 1 to 5 illustrate different steps of a first mode implementing a method for producing an integrated electronic circuit according to the invention
  • - Figures 6 to 8 illustrate different stages of a second embodiment of a method for producing an integrated electronic circuit according to the invention.
  • the invention is now described in detail in the context of the production of an integrated electronic circuit which comprises a capacitor of the Metal-lsolant-Metal type (or MIM capacitor).
  • a MIM capacitor usually comprises two metallic plates and a portion of a dielectric material placed between the two plates. By using a method according to the invention, at least part of this portion of dielectric material can be replaced by a substantially empty volume of material.
  • a first embodiment is described according to which the capacitor is produced below the level of the upper surface of the semiconductor substrate of an integrated electronic circuit.
  • the semiconductor material of the substrate constitutes the absorbent material.
  • a substrate 100 of semiconductor material has a substantially planar upper surface S.
  • a cavity C is formed in the substrate 100, below the level of the surface S.
  • the depth of the cavity C in the direction N can be, for example, equal to
  • the respective thicknesses of the layers 1 and 2 are chosen so that the layers 1 and 2 each form a conformal coating of the vertical walls of the cavity C.
  • the thickness of the layer 3 is chosen so as to fill cavity C. The configuration of the circuit shown in FIG. 2 is thus obtained.
  • the layer 1 is in contact with the substrate 100 at the bottom F of the cavity C, as well as at the vertical walls of the cavity C. Thicknesses of the layers 1, 2 and 3 can be, respectively, 20 nanometers, 5 nanometers and 1 micrometer approximately.
  • the upper surface of the circuit is then polished, so as to be lowered to below the level of the surface S outside of the cavity C. Portions of layers 1-3 then remain only inside the cavity C (FIG. 3).
  • the material of layer 1 is chosen for its property allowing it to be absorbed subsequently in the substrate 100, through the bottom F of the cavity C. For this reason the material of layer 1 is said to be temporary material.
  • the material of layer 1 can include, for example, cobalt (Co), nickel (Ni), titanium (Ti), tantalum (Ta), tungsten (W), molybdenum (Mo), gallium (Ga), indium (In), silver (Ag), gold (Au) iron (Fe) and or chromium (Cr).
  • the semiconductor material of the substrate 100 in which the material of the layer 1 is intended to be absorbed subsequently, can comprise silicon (Si), germanium (Ge), phosphorus (P), arsenic (As), antimony (Sb), selenium (Se) and / or tellurium (Te).
  • the material of the substrate 100 is based on silicon and the temporary material of the layer 1 is based on cobalt.
  • the deposition of layers 1 to 3 can be easily carried out at the upstream part (or “front end” in English) of a production line of the integrated circuit, using one of the known methods for the deposition of cobalt.
  • the remaining portion of layer 3 is intended to constitute a first frame, or upper frame, of the capacitor.
  • the material of layer 3 can be a metal which has a high electrical conductivity, such as, for example, tungsten (W).
  • the material of layer 3 can also be based on silicon, suitably doped to have sufficient electrical conductivity.
  • Layer 2 has an attachment function for layer 3 on the circuit. The material of layer 2 is advantageously chosen so as to promote progressive growth of layer 3, with a uniform thickness.
  • the material of layer 2 can be, in particular, titanium nitride (TiN) or tantalum nitride (TaN).
  • the circuit is then covered with a layer 4 of a rigid material coming into contact with the substrate 100 and with the first frame 3 (FIG. 4).
  • the rigid material of layer 4 can be silica (Si0 2 ) or silicon nitride (S1 3 N 4 ) for example.
  • Layer 4 extends continuously above cavity C and above substrate 100 outside cavity C.
  • Layer 4 can be deposited by one of the methods known to those skilled in the art, such as, in particular, a chemical vapor deposition, or CVD (for “Chemical Vapor Deposition” in English).
  • the intermediate layer 2 also has a chemical insulation function of the portion 1 with respect to reagents used for the formation of layer 4. This isolation is also effective with respect to chemical compounds used for the formation of other parts of the circuit.
  • Different conventional steps for producing the circuit can then be carried out. These steps may relate, in particular, to the production of components of the circuit distinct from the capacitor which includes the armature 3, or the production of metallization levels above the level of the surface S.
  • electrical connections can be arranged in layers of these metallization levels, according to the Damascene process, or its Dual-Damascene variant.
  • the layer 4 can belong to a first level of metallization of the circuit.
  • Such stages of making the circuit may include heating the circuit.
  • the temperature to which the circuit is heated to increase the density of a portion of material is of the order of 400-500 ° C.
  • the temporary material of the portion 1 can be chosen as a function of its melting temperature. In particular, it is chosen so that its melting temperature is higher than the maximum temperature reached by the circuit during these steps.
  • the circuit is then heated to a temperature sufficient to cause the absorption of the temporary material of the portion 1 in the material of the substrate 100 present near the bottom F and the vertical walls of the cavity C.
  • This absorption may result from a reaction chemical between the temporary material and the material of the substrate 100, or result from a dissolution of the material of the portion 1 in the material of the substrate 100.
  • the respective materials of the portion 1 and of the substrate 100 are chosen so that the absorption of the temporary material does not cause the material of the substrate 100 to expand around the cavity C.
  • the heating of the circuit to cause the absorption of the temporary material of the portion 1 in the material of the substrate 100 can be performed locally, that is to say only in a limited portion of the circuit.
  • This limited portion of the circuit which is heated comprises the portion 1 and the part of the substrate 100 made of absorbent material and located near the bottom F and the vertical walls of the cavity C.
  • Such local heating can be carried out, in known manner, using a laser sent over said limited portion of the circuit.
  • the part of the cavity C initially occupied by the portion 1 is thus emptied: an empty volume V of material is created between the face formed by the bottom F of the cavity C and the intermediate layer 2.
  • the layer 4 and the upper reinforcement 3, covered by the intermediate layer 2 form a rigid portion maintained in position and in fixed contact relative to the substrate 100. This rigid portion is suspended above the face F, parallel to the latter.
  • the material of layer 4 is chosen to have sufficient rigidity and solidity to withstand the possible stresses caused by the creation of the empty volume V.
  • the silica (Si0 2 ) or the silicon nitride (Si 3 N) are adapted to serve as material of the layer 4.
  • the absorption results from the siliciding reaction of the cobalt, which is perfectly known and enhanced during the production of an integrated circuit.
  • the heating temperature of the circuit necessary to cause the siliciding reaction is then approximately 800 ° C.
  • Line modules for producing already existing integrated circuits can be used for the step of creating the empty volume V.
  • heating the circuit to create the empty volume V can be used to simultaneously cause siliciding reactions in d other parts of the circuit, in particular at the level of electrical contacts in order to reduce, in a known manner, electrical contact resistances.
  • the material of the substrate 100 and the temporary material of the portion 1 are chosen so that, after the absorption of the temporary material in the material of the substrate, the resulting material near the bottom F and the vertical walls of the cavity C is an electrically conductive compound. This is particularly the case when cobalt silicide
  • the volume V fulfills the function of the dielectric material located between the plates of the capacitor obtained. It may optionally contain a certain amount of gaseous compounds, in particular vaporized compounds originating from the substrate 100, layers 2 or 4, or originating by diffusion from other parts of the circuit. It is in this sense that we say that the volume
  • the configuration of the capacitor obtained is as follows: the volume V substantially empty of material has a large section substantially parallel to the surface S of the substrate 100, and the frames 3 and 5 each have a main surface substantially parallel to the surface S. The thickness of the volume V in the direction N is then substantially equal to the initial thickness of the layer 1, namely approximately 20 nanometers.
  • a peripheral electrical insulation belt can be provided around the part 5 of the substrate 100 which constitutes the lower armature of the capacitor.
  • such an insulation belt is formed in the substrate 100 at the start of the process for producing the capacitor.
  • the capacitor can be arranged within a layer of a metallization level above the upper surface of the semiconductor substrate of an integrated electronic circuit.
  • This second mode of implementation will now be described with reference to FIGS. 6 to 8.
  • a substrate 101 of semiconductor material is covered with a layer 102 of an electrical insulating material.
  • the layer 102 can be, for example, silica (SiO 2 ).
  • An insert 103 for example made of silicon, is arranged within the layer 102, in a limited portion of the latter.
  • the thickness of the insert 103, in the direction N can be, for example, equal to 0.6 micrometers.
  • the assembly constituted by the substrate 101, the layer 102 and the insert 103 fulfills a function identical to that of the substrate 100 used in the first embodiment of the invention above.
  • S corresponds to the upper surface of the layer 102, which continues continuously on the insert 103. Steps identical to those corresponding to FIGS. 1-4 are carried out, so as to produce the capacitor within the insert 103
  • a cavity C is formed in a central part of the insert 103.
  • the cavity C has a depth, in the direction N, less than the thickness of the insert 103, for example 0.5 micrometer.
  • a residual thickness of approximately 0.1 micrometer is present between the bottom of the cavity C and the layer 102.
  • Portions 1, 2 and 3, for example of nickel (Ni), of titanium nitride (TiN) and tungsten (W), as well as a layer 4 of silica (S1O 2 ) are formed in the same way as described above.
  • the configuration of the circuit shown in Figure 7 is then obtained.
  • the material of the insert 103 constitutes the absorbent material.
  • the face F corresponds to the bottom of the cavity C, which constitutes the interface between the insert 103 and the portion 1.
  • the layer 4 forms, with the layer 102, a first level of metallization, denoted M1, above the substrate 101
  • a barrier layer not shown and which may be made of silicon nitride (Si3N-, can be placed between layers 102 and 4, in order to allow the creation of connections in the metallization level M1 using the dual process.
  • - Damascene The circuit is then heated to approximately 500 ° C. so as to cause the absorption of the nickel material of the portion 1 in the silicon material of the insert 103.
  • the material of the insert 103 is the absorbent material.
  • the empty volume V is thus created between the layer 2 and the insert 103.
  • the material of the insert 103 near the volume V is transformed into nickel silicide (NiSi).
  • the armatures 3 and 5 are separated by the empty volume V.
  • the method of the invention can be implemented in multiple ways during the production of a MIM capacitor, keeping an empty volume which replaces a dielectric material placed between the armatures of the capacitor.
  • the intermediate layer 2 can be omitted.
  • the capacitor may also have a configuration different from that of the described embodiments. In particular, configurations can be envisaged, according to which the empty volume V has a large section substantially perpendicular to the surface S of the substrate. In this case, the reinforcements of the capacitor may have main surfaces also oriented perpendicular to the surface S.
  • a capacitor produced using the method of the invention has a particularly high breakdown voltage.
  • the value of the breakdown voltage of a capacitor depends on the quality of the portion of dielectric material.
  • this portion has intrinsic defects when it is formed by usual techniques for depositing materials used for the production of integrated circuits. These intrinsic faults are at the origin of the breakdown of such capacitors.
  • the replacement of at least part of the portion of dielectric material of a MIM capacitor by a substantially empty volume obtained using a method according to the invention results in a high value of the breakdown voltage of the capacitor.
  • the MIM capacitor can then be used for particular functions which require a high breakdown voltage value, such as, for example, a decoupling function between several electrical power sources connected to a circuit.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Un procédé de réalisation d'un circuit électronique intégré comprend la formation, sur un substrat (100) dont une partie est en matériau absorbant, d'une portion (1) d'un matériau temporaire. Le matériau temporaire comprend du cobalt, du nickel, du titane, du tantale, du tungstène, du molybdène, du gallium, de l'indium, de l'argent, de l'or, du fer et/ou du chrome. Une portion rigide (3, 4) est formée en contact fixe avec le substrat, d'un côté de la portion de matériau temporaire (1) opposé à la partie du substrat en matériau absorbant. Le circuit est chauffé de sorte que le matériau temporaire est absorbé dans la partie du substrat en matériau absorbant. Un volume sensiblement vide (V) est ainsi créé à la place de la portion de matériau temporaire (1). Ledit volume sensiblement vide peut remplacer un matériau diélectrique situé entre des armatures d'un condensateur.

Description

PROCEDE DE REALISATION D'UN CIRCUIT ELECTRONIQUE INTEGRE ET CIRCUIT ELECTRONIQUE INTEGRE AINSI OBTENU
La présente invention concerne un procédé de réalisation d'un circuit électronique intégré incorporant un volume sensiblement vide de matériau. Elle concerne aussi un circuit électronique intégré ainsi réalisé. Le brevet américain 5,296,408 décrit un procédé de formation d'une cavité vide au sein d'un circuit intégré, pour réaliser divers composants électroniques tels qu'une source de lumière, un détecteur, un transistor ou un tube à vide. Suivant ce procédé, une absorption d'aluminium dans du silicium est provoquée par chauffage, de façon à créer la cavité vide de matériau, dont la forme peut être déterminée préalablement. Un inconvénient du procédé décrit dans le brevet 5,296,408 résulte de la réactivité chimique et de la température de fusion relativement basse de l'aluminium. En effet, si la température du circuit dépasse 400-450°C environ avant que l'aluminium soit absorbé dans le silicium, des réactions chimiques interviennent entre l'aluminium et des matériaux disposés à proximité l'aluminium dans le circuit. Ceci est en particulier le cas du silicium dans lequel l'aluminium est destiné à être absorbé. L'absorption définitive de l'aluminium dans le silicium est alors perturbée, et la formation de la cavité est mal contrôlée. Un but de la présente invention consiste à proposer un procédé de fabrication d'une cavité dans un circuit électronique intégré qui ne présente pas les inconvénients cités ci-dessus. L'invention propose un procédé de réalisation d'un circuit électronique intégré, le procédé comprenant les étapes consistant à : a) former, sur un substrat du circuit dont une partie est réalisée en matériau absorbant, une portion en un matériau temporaire venant en contact avec une face de la partie du substrat réalisée en matériau absorbant ; b) former une portion rigide en contact fixe avec le substrat, d'un côté de la portion de matériau temporaire opposé à ladite face de la partie du substrat en matériau absorbant ; et c) chauffer le circuit pour créer un volume sensiblement vide de matériau par absorption du matériau temporaire dans la partie du substrat en matériau absorbant, le procédé étant caractérisé en ce que le matériau temporaire présente une température de fusion supérieure à 900°C et en ce que le matériau temporaire est sélectionné de façon à ne provoquer aucune altération de matériaux de parties du circuit en contact avec la portion de matériau temporaire avant l'étape c). Grâce à la sélection des matériaux temporaires objet de la présente invention, l'étape c) est bien contrôlée. Un volume sensiblement vide de matériau est obtenu dont la forme et les dimensions peuvent être précisément contrôlées. Un procédé selon l'invention est par conséquent compatible avec des technologies de réalisation de circuits intégrés correspondant à des largeurs de grilles de transistors égales à ou inférieures à 0,18 micromètre, et notamment égales à 90 ou 65 nanomètres. A l'étape c), tout le matériau temporaire de la portion correspondante est préférablement absorbé dans la partie du substrat en matériau absorbant. Une reproductibilité améliorée de la forme et des dimensions du volume sensiblement vide de matériau est ainsi obtenue. Néanmoins, une fraction seulement du matériau temporaire peut être absorbée, de sorte que, à l'issue de l'étape c), une partie de la portion en matériau temporaire subsiste dans le circuit. Un avantage du procédé de l'invention réside dans le fait qu'aucune extraction du matériau temporaire n'est nécessaire, vers l'extérieur du circuit. L'étape c) de chauffage du circuit pour créer le volume vide est particulièrement simple. Elle ne nécessite aucun accès à la portion de matériau temporaire, ni aucune mise en œuvre d'une solution ou d'un plasma de gravure. En particulier, l'absorption du matériau temporaire dans la partie du substrat en matériau absorbant, à l'étape c), peut résulter d'une réaction chimique entre le matériau temporaire et le matériau absorbant. Un autre avantage du procédé de l'invention réside dans le fait que, une fois les étapes a) et b) effectuées, l'étape c) peut être effectuée à tout moment ultérieur au cours du procédé de réalisation du circuit. Par exemple, des étapes de réalisation de parties du circuit autres que le composant électronique qui comprend le volume sensiblement vide de matériau peuvent être effectuées, entre les étapes a) et b) d'une part et l'étape c) d'autre part. Ceci est particulièrement avantageux si certaines de ces étapes de réalisation d'autres parties du circuit impliquent des sollicitations mécaniques du circuit. L'étape c) est alors exécutée après ces étapes, de sorte que le circuit ne présente pas encore de volume vide lorsqu'il est soumis aux sollicitations mécaniques. Le risque de dégradation ou de rupture du circuit lors de sa réalisation est ainsi diminué, ce risque étant dû à la présence de volumes vides dans le circuit. Avantageusement, le procédé comprend en outre, entre les étapes a) et b), une formation d'une couche intermédiaire, ladite couche intermédiaire étant située, à l'issue de l'étape b), entre la portion de matériau temporaire et la portion rigide. Une telle couche intermédiaire peut avoir plusieurs fonctions. L'une de ces fonctions peut être l'amélioration de la formation de la portion rigide. Une surface plus régulière de la portion rigide peut ainsi être obtenue, dont résulte une absorption plus homogène et plus complète du matériau temporaire à l'étape c). Une autre fonction de la couche intermédiaire est de contribuer à une isolation chimique de la portion de matériau temporaire, afin que le matériau temporaire ne soit pas altéré par des atomes provenant d'autres parties du circuit. Le matériau temporaire peut comprendre du cobalt, du nickel, du titane, du tantale, du tungstène, du molybdène, de l'argent, de l'or, du fer et/ou du chrome. Le matériau absorbant peut comprendre du silicium, du germanium, du phosphore, de l'arsenic et/ou de l'antimoine. Il peut aussi potentiellement comprendre du sélénium et/ou du tellurium. Selon un mode de mise en œuvre particulier de l'invention, la portion de matériau temporaire est formée dans une cavité en dessous du niveau d'une surface du substrat. La portion rigide peut alors recouvrir de façon continue la portion de matériau temporaire dans la cavité et le substrat en dehors de la cavité. Le volume sensiblement vide de matériau peut avoir différentes formes et être orienté de diverses façons par rapport au substrat. En particulier, il peut présenter une grande section sensiblement parallèle à une surface du substrat. Selon le mode de mise en œuvre préféré de l'invention, le volume sensiblement vide de matériau est situé entre deux armatures d'un condensateur appartenant au circuit. Une partie au moins du matériau situé entre les armatures du condensateur est ainsi remplacée par le volume vide formé à la place de la portion de matériau temporaire. Ce volume vide procure au condensateur certaines caractéristiques électriques particulières, notamment une valeur élevée de la tension de claquage et une résistance de fuite importante. A tension de claquage égale, un condensateur ayant une cavité vide ainsi obtenue peut présenter une distance réduite entre ses deux armatures. Des dimensions du condensateur peuvent alors être réduites, à capacité constante du condensateur, ce qui permet d'obtenir un niveau d'intégration accru du circuit. De façon avantageuse, la portion rigide comprend une première des armatures du condensateur. La partie du substrat en matériau absorbant, après l'absorption du matériau temporaire à l'étape c), peut comprendre une seconde des armatures du condensateur. Le matériau de cette seconde armature est donc directement formé lors de l'étape c), sans étape supplémentaire de dépôt d'un nouveau matériau sur le circuit. Le procédé de réalisation du condensateur est par conséquent simplifié, ce qui contribue à une réduction du prix du circuit électronique. En fonction de la configuration du condensateur, l'une au moins des deux armatures du condensateur peut présenter une surface principale sensiblement parallèle à la surface du substrat. L'invention concerne aussi un circuit électronique intégré réalisé en utilisant un procédé tel que décrit précédemment. En particulier, le volume sensiblement vide de matériau peut être disposé au sein d'une couche de niveau de métailisation du circuit. D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après de deux exemples de mise en œuvre non limitatifs, en référence aux dessins annexés, dans lesquels : - les figures 1 à 5 illustrent différentes étapes d'un premier mode de mise en œuvre d'un procédé de réalisation d'un circuit électronique intégré selon l'invention ; - les figures 6 à 8 illustrent différentes étapes d'un second mode de mise œuvre d'un procédé de réalisation d'un circuit électronique intégré selon l'invention. L'invention est maintenant décrite en détail dans le cadre de la réalisation d'un circuit électronique intégré qui comprend un condensateur du type Métal-lsolant-Métal (ou condensateur MIM). Un condensateur MIM comprend usuellement deux armatures métalliques et une portion d'un matériau diélectrique disposée entre les deux armatures. En utilisant un procédé selon l'invention, une partie au moins de cette portion de matériau diélectrique peut être remplacée par un volume sensiblement vide de matériau. Dans les figures, pour raison de clarté, les dimensions des différentes parties de composants électroniques représentées ne sont pas en proportion avec des dimensions réelles. Ces figures sont des vues en coupe d'un substrat sensiblement plan sur lequel est élaboré un condensateur de type MIM. Les vues en coupe sont considérées dans un plan perpendiculaire à la surface du substrat. Le substrat est placé dans la partie inférieure de chaque figure, et N désigne une direction perpendiculaire à la surface du substrat, orientée vers le haut des figures. Dans la suite, les termes «sur», «sous», «inférieur» et «supérieur» sont utilisés en référence à cette orientation. Par ailleurs, sur toutes les figures, des références identiques correspondent à des éléments identiques. Dans ce qui suit, les étapes élémentaires de procédé de réalisation d'un circuit électronique intégré connues de l'Homme du métier ne sont pas décrites en détail. On s'attache seulement à décrire une succession d'étapes élémentaires qui permet de réaliser un circuit selon le procédé de l'invention. On décrit tout d'abord un premier mode de mise en œuvre selon lequel le condensateur est réalisé en dessous du niveau de la surface supérieure du substrat semiconducteur d'un circuit électronique intégré. Dans ce premier mode de mise en œuvre, le matériau semiconducteur du substrat constitue le matériau absorbant. Selon la figure 1, un substrat 100 en matériau semiconducteur présente une surface supérieure S sensiblement plane. Une cavité C est formée dans le substrat 100, en dessous du niveau de la surface S. La profondeur de la cavité C selon la direction N peut être, par exemple, égale à
0,5 micromètre environ. Une première couche 1 d'un matériau temporaire, une deuxième couche 2, dite couche intermédiaire, puis une troisième couche 3 d'un matériau conducteur électrique sont successivement déposées sur le substrat 100, dans la cavité C et au dessus de la surface S en dehors de la cavité C. Les épaisseurs respectives des couches 1 et 2 sont choisies de façon que les couches 1 et 2 forment chacune un revêtement conforme des parois verticales de la cavité C. L'épaisseur de la couche 3 est choisie de façon à combler la cavité C. La configuration du circuit représentée à la figure 2 est ainsi obtenue.
La couche 1 est en contact avec le substrat 100 au niveau du fond F de la cavité C, ainsi qu'au niveau des parois verticales de la cavité C. Des épaisseurs des couches 1, 2 et 3 peuvent être, respectivement, 20 nanomètres, 5 nanomètres et 1 micromètre environ. La surface supérieure du circuit est ensuite polie, de façon à être abaissée jusqu'en dessous du niveau de la surface S en dehors de la cavité C. Des portions des couches 1-3 ne subsistent alors qu'à l'intérieur de la cavité C (figure 3). Le matériau de la couche 1 est choisi pour sa propriété lui permettant d'être absorbé ultérieurement dans le substrat 100, au travers du fond F de la cavité C. Pour cette raison le matériau de la couche 1 est dit matériau temporaire. Le matériau de la couche 1 peut comprendre par, exemple, du cobalt (Co), du nickel (Ni), du titane (Ti), du tantale (Ta), du tungstène (W), du molybdène (Mo), du gallium (Ga), de l'indium (In), de l'argent (Ag), de l'or (Au) du fer (Fe) et ou du chrome (Cr). Le matériau semiconducteur du substrat 100, dans lequel le matériau de la couche 1 est destiné à être absorbé ultérieurement, peut comprendre du silicium (Si), du germanium (Ge), du phosphore (P), de l'arsenic (As), de l'antimoine (Sb), du sélénium (Se) et/ou du tellurium (Te). D'une façon préférée, le matériau du substrat 100 est à base de silicium et le matériau temporaire de la couche 1 est à base de cobalt. Ainsi, les dépôts des couches 1 à 3 peuvent être facilement réalisés au niveau de la partie amont (ou «front end» en anglais) d'une ligne de production du circuit intégré, en utilisant l'un des procédés connus pour le dépôt de cobalt. La portion restante de la couche 3 est destinée à constituer une première armature, ou armature supérieure, du condensateur. Pour cela, le matériau de la couche 3 peut être un métal qui présente une conductivité électrique élevée, tel que, par exemple, du tungstène (W). Eventuellement, le matériau de la couche 3 peut aussi être à base de silicium, convenablement dopé pour présenter une conductivité électrique suffisante. La couche 2 possède une fonction d'accrochage de la couche 3 sur le circuit. Le matériau de la couche 2 est avantageusement choisi de façon à favoriser une croissance progressive de la couche 3, avec une épaisseur uniforme. A cette fin, le matériau de la couche 2 peut être, notamment, du nitrure de titane (TiN) ou du nitrure de tantale (TaN). On recouvre ensuite le circuit d'une couche 4 d'un matériau rigide venant en contact avec le substrat 100 et avec la première armature 3 (figure 4). Le matériau rigide de la couche 4 peut être de la silice (Si02) ou du nitrure de silicium (S13N4) par exemple. La couche 4 s'étend d'une façon continue au dessus de la cavité C et au dessus du substrat 100 en dehors de la cavité C. La couche 4 peut être déposée par l'une des méthodes connues de l'Homme du métier, telles que, notamment, un dépôt chimique en phase vapeur, ou CVD (pour «Chemical Vapour Déposition» en anglais). Lors du dépôt de la couche 4, certains réactifs utilisés, tels que des molécules oxydantes, peuvent atteindre la portion 1 et altérer le matériau temporaire de celle-ci. Une fois altéré, le matériau de la portion 1 peut ne plus pouvoir être absorbé dans le matériau du substrat 100. Pour éviter une telle altération du matériau temporaire de la portion 1, la couche intermédiaire 2 possède en outre une fonction d'isolation chimique de la portion 1 vis-à-vis de réactifs utilisés pour la formation de la couche 4. Cette isolation est aussi efficace vis-à-vis de composés chimiques utilisés pour la formation d'autres parties du circuit. Différentes étapes classiques de réalisation du circuit peuvent alors être effectuées. Ces étapes peuvent concerner, notamment, la réalisation de composants du circuit distincts du condensateur qui comprend l'armature 3, ou la réalisation de niveaux de métallisation au dessus du niveau de la surface S. De façon connue, des connexions électriques peuvent être disposées dans des couches de ces niveaux de métallisation, selon le procédé Damascène, ou sa variante Dual-Damascène. Eventuellement, la couche 4 peut appartenir à un premier niveau de métallisation du circuit. De telles étapes de réalisation du circuit peuvent comprendre un chauffage du circuit. A titre d'exemples, la température à laquelle le circuit est chauffé pour accroître la densité d'une portion de matériau est de l'ordre de 400-500°C. Pour cette raison, le matériau temporaire de la portion 1 peut être choisi en fonction de sa température de fusion. En particulier, il est choisi de sorte que sa température de fusion soit supérieure à la température maximale atteinte par le circuit lors de ces étapes. Ainsi, des métaux tels que le cobalt (Tfusion≈ 1495°C), le titane (TfUSion= 1640°C) ou le nickel (TfuSion= 1453°C) sont préférés. Ils permettent en effet l'utilisation de procédés connus pour la réalisation de composants du circuit, sans altérer la portion 1 pendant les chauffages du circuit compris dans ces étapes. De cette manière, la formation du volume vide selon l'invention peut n'intervenir qu'après ces étapes. Le circuit est ensuite chauffé à une température suffisante pour provoquer l'absorption du matériau temporaire de la portion 1 dans le matériau du substrat 100 présent à proximité du fond F et des parois verticales de la cavité C. Cette absorption peut résulter d'une réaction chimique entre le matériau temporaire et le matériau du substrat 100, ou résulter d'une dissolution du matériau de la portion 1 dans le matériau du substrat 100. Les matériaux respectifs de la portion 1 et du substrat 100 sont choisis de façon que l'absorption du matériau temporaire ne provoque pas d'expansion du matériau du substrat 100 autour de la cavité C. Ainsi le circuit n'est pas déformé et conserve une robustesse suffisante. Eventuellement, le chauffage du circuit pour provoquer l'absorption du matériau temporaire de la portion 1 dans le matériau du substrat 100 peut être effectué localement, c'est-à-dire seulement dans une portion limitée du circuit. Cette portion limitée du circuit qui est chauffée comprend la portion 1 et la partie du substrat 100 réalisée en matériau absorbant et située à proximité du fond F et des parois verticales de la cavité C. Un tel chauffage local peut être effectué, de façon connue, à l'aide d'un laser envoyé sur ladite portion limitée du circuit. La partie de la cavité C initialement occupée par la portion 1 est ainsi vidée : un volume V vide de matériau est créé entre la face constituée par le fond F de la cavité C et la couche intermédiaire 2. La couche 4 et l'armature supérieure 3, recouverte par la couche intermédiaire 2, forment une portion rigide maintenue en position et en contact fixe par rapport au substrat 100. Cette portion rigide est suspendue au dessus de la face F, parallèlement à celle-ci. Pour cela, le matériau de la couche 4 est choisi pour posséder une rigidité et une solidité suffisantes pour résister aux éventuelles contraintes provoquées par la création du volume vide V. On a vérifié, en réalisant des essais répétés, que la silice (Si02) ou le nitrure de silicium (Si3N ) sont adaptés pour servir de matériau de la couche 4. A titre d'exemple, lorsque le substrat 100 est à base de silicium et que le matériau temporaire de la portion 1 est à base de cobalt, l'absorption résulte de la réaction de siliciuration du cobalt, qui est parfaitement connue et rhaîtrisée lors de la réalisation d'un circuit intégré. La température de chauffage du circuit nécessaire pour provoquer la réaction de siliciuration est alors de 800°C environ. Des modules de ligne de production de circuits intégrés déjà existants peuvent être utilisés pour l'étape de création du volume vide V. En outre, le chauffage du circuit pour créer le volume vide V peut être utilisé pour provoquer simultanément des réactions de siliciuration dans d'autres parties du circuit, notamment au niveau de contacts électriques afin de réduire, d'une façon connue, des résistances électriques de contact. De façon préférée, le matériau du substrat 100 et le matériau temporaire de la portion 1 sont choisis de sorte que, après l'absorption du matériau temporaire dans le matériau du substrat, le matériau résultant à proximité du fond F et des parois verticales de la cavité C est un composé conducteur électrique. Ceci est notamment le cas lorsque du siliciure de cobalt
(CoSi2) est formé. Cette partie du substrat 100 en composé conducteur, référencée 5 sur la figure 5, forme la seconde armature du condensateur, ou armature inférieure. Les deux armatures 3 et 5 sont séparées l'une de l'autre par le volume vide V. Le volume V remplit la fonction du matériau diélectrique situé entre les armatures du condensateur obtenu. Il peut éventuellement contenir une certaine quantité de composés gazeux, notamment des composés vaporisés provenant du substrat 100, des couches 2 ou 4, ou provenant par diffusion d'autres parties du circuit. C'est en ce sens que l'on dit que le volume
V est sensiblement vide. Dans le premier mode de mise en œuvre de l'invention qui vient d'être décrit, la configuration du condensateur obtenu est la suivante : le volume V sensiblement vide de matériau présente une grande section sensiblement parallèle à la surface S du substrat 100, et les armatures 3 et 5 présentent chacune une surface principale sensiblement parallèle à la surface S. L'épaisseur du volume V selon la direction N est alors sensiblement égale à l'épaisseur initiale de la couche 1 , à savoir 20 nanomètres environ. En outre, une ceinture d'isolation électrique périphérique peut être prévue, autour de la partie 5 du substrat 100 qui constitue l'armature inférieure du condensateur. De préférence, une telle ceinture d'isolation est formée dans le substrat 100 en début du procédé de réalisation du condensateur. Elle peut être du type STI (pour «Shallow Trench Isolation» en anglais), ou du type LOCOS («LOCal Oxydation of Silicium»), par exemple. Selon un second mode de mise en œuvre du procédé de l'invention, le condensateur peut être disposé au sein d'une couche d'un niveau de métallisation au dessus de la surface supérieure du substrat semiconducteur d'un circuit électronique intégré. Ce second mode de mise en œuvre va maintenant être décrit en regard des figures 6 à 8. Selon la figure 6, un substrat 101 en matériau semiconducteur est recouvert d'une couche 102 d'un matériau isolant électrique. La couche 102 peut être, par exemple, en silice (SiO2). Un insert 103, par exemple en silicium, est agencé au sein de la couche 102, dans une portion limitée de celle-ci. L'épaisseur de I'insert 103, selon la direction N, peut être, par exemple, égale à 0,6 micromètre. L'ensemble constitué par le substrat 101, la couche 102 et I'insert 103 remplit une fonction identique à celle du substrat 100 utilisé dans le premier mode de mise en œuvre de l'invention ci dessus. S correspond à la surface supérieure de la couche 102, qui se poursuit de façon continue sur I'insert 103. Des étapes identiques à celles correspondant aux figures 1-4 sont exécutées, de façon à réaliser le condensateur au sein de I'insert 103. Ainsi, une cavité C est formée dans une partie centrale de I'insert 103. La cavité C présente une profondeur, selon la direction N, inférieure à l'épaisseur de I'insert 103, par exemple de 0,5 micromètre. Ainsi, une épaisseur résiduelle de 0,1 micromètre environ est présente entre le fond de la cavité C et la couche 102. Des portions 1, 2 et 3, par exemple respectivement de nickel (Ni), de nitrure de titane (TiN) et de tungstène (W), ainsi qu'une couche 4 de silice (S1O2) sont formées de la même façon que décrite plus haut. La configuration du circuit représentée à la figure 7 est alors obtenue. Dans cette configuration, le matériau de I'insert 103 constitue le matériau absorbant. La face F correspond au fond de la cavité C, qui constitue l'interface entre I'insert 103 et la portion 1. La couche 4 forme, avec la couche 102, un premier niveau de métallisation, noté M1, au dessus du substrat 101. Eventuellement, une couche d'arrêt, non représentée et pouvant être en nitrure de silicium (Si3N- , peut être disposée entre les couches 102 et 4, afin de permettre la réalisation de connexions dans le niveau de métallisation M1 en utilisant le procédé dual- damascène. Le circuit est ensuite chauffé à environ 500°C de façon à provoquer l'absorption du matériau de nickel de la portion 1 dans le matériau de silicium de I'insert 103. Dans ce second mode de mise en œuvre, le matériau de I'insert 103 est le matériau absorbant. Le volume vide V est ainsi créé entre la couche 2 et I'insert 103. Le matériau de I'insert 103 à proximité du volume V est transformé en siliciure de nickel (NiSi). Il constitue l'armature inférieure 5 du condensateur, située en vis-à-vis de l'armature supérieure du condensateur, constituée par la portion 3. Les armatures 3 et 5 sont séparées par le volume vide V. Le procédé de l'invention peut être mis en œuvre de multiples façons lors de la réalisation d'un condensateur MIM, en conservant un volume vide qui remplace un matériau diélectrique disposé entre les armatures du condensateur. En particulier, dans certains modes de mise en œuvre, la couche intermédiaire 2 peut être supprimée. Le condensateur peut aussi présenter une configuration différente de celles des modes de mise en œuvre décrits. En particulier, des configurations peuvent être envisagées, selon lesquelles le volume vide V présente une grande section sensiblement perpendiculaire à la surface S du substrat. Dans ce cas, les armatures du condensateur peuvent présenter des surfaces principales également orientées perpendiculairement à la surface S. De façon générale, un condensateur réalisé en utilisant le procédé de l'invention présente une tension de claquage particulièrement élevée. En effet, la valeur de la tension de claquage d'un condensateur dépend de la qualité de la portion de matériau diélectrique. Or, cette portion présente des défauts intrinsèques lorsqu'elle est formée par des techniques usuelles de dépôt de matériaux utilisées pour la réalisation de circuits intégrés. Ces défauts intrinsèques sont à l'origine du claquage de tels condensateurs. Le remplacement d'une partie au moins de la portion de matériau diélectrique d'un condensateur MIM par un volume sensiblement vide obtenu en utilisant un procédé selon l'invention aboutit une valeur élevée de la tension de claquage du condensateur. Le condensateur MIM peut alors être utilisé pour des fonctions particulières qui nécessitent une valeur de tension de claquage élevée, telle que, par exemple, une fonction de découplage entre plusieurs sources d'alimentation électrique reliées à un circuit. Enfin, bien que l'invention a été décrite en détail dans le cadre de la réalisation d'un condensateur MIM, il est entendu qu'elle peut être mise en œuvre pour la réalisation d'autres composants au sein d'un circuit électronique intégré.

Claims

R E V E N D I C A T I O N S
1. Procédé de réalisation d'un circuit électronique intégré comprenant les étapes consistant à : a) former, sur un substrat (100) du circuit dont une partie (100 ; 103) est réalisée en matériau absorbant, une portion (1) en un matériau temporaire venant en contact avec une face (F) de la partie du substrat réalisée en matériau absorbant ; b) former une portion rigide (3, 4) en contact fixe avec le substrat (100), d'un côté de la portion de matériau temporaire (1) opposé à ladite face (F) de la partie du substrat en matériau absorbant ; et c) chauffer le circuit pour créer un volume (V) sensiblement vide de matériau par absorption du matériau temporaire dans la partie du substrat en matériau absorbant (100 ; 1 03), le procédé étant caractérisé en ce que le matériau temporaire présente une température de fusion supérieure à 900°C et en ce que le matériau temporaire est sélectionné de façon à ne provoquer aucune altération de matériaux de parties du circuit en contact avec la portion de matériau temporaire avant l'étape c).
2. Procédé selon la revendication 1, suivant lequel le matériau temporaire comprend du cobalt, du nickel, du titane, du tantale, du tungstène, du molybdène, de l'argent, de l'or, du fer et/ou du chrome.
3. Procédé selon la revendication 1 ou 2, suivant lequel le matériau absorbant comprend du silicium, du germanium, du phosphore, de l'arsenic et/ou de l'antimoine.
4. Procédé selon l'une quelconque des revendications 1 à 3, suivant lequel la portion de matériau temporaire (1) est formée dans une cavité (C) en dessous du niveau d'une surface (S) du substrat (100).
5. Procédé selon l'une quelconque des revendications 1 à 4, suivant lequel, à l'étape c), l'absorption du matériau temporaire dans la partie du substrat en matériau absorbant (100 ; 103) résulte d'une réaction chimique entre le matériau temporaire et le matériau absorbant.
6. Procédé selon l'une quelconque des revendications 1 à 5, suivant lequel ledit volume sensiblement vide de matériau (V) présente une grande section sensiblement parallèle à une surface du substrat (S).
7. Procédé selon l'une quelconque des revendications 1 à 6, comprenant en outre, entre les étapes a) et b), une formation d'une couche intermédiaire (2), ladite couche intermédiaire étant située, à l'issue de l'étape b), entre la portion de matériau temporaire (1) et la portion rigide (3, 4).
8. Procédé selon l'une quelconque des revendications 1 à 7, suivant lequel le volume (V) sensiblement vide de matériau est situé entre deux armatures (3, 5) d'un condensateur appartenant audit circuit.
9. Procédé selon la revendication 8, suivant lequel la portion rigide comprend une première armature (3) du condensateur.
10. Procédé selon la revendication 8 ou 9, suivant lequel la partie du substrat en matériau absorbant (1O0 ; 103), après l'absorption du matériau temporaire à l'étape c), comprend une seconde armature du condensateur (5).
11. Procédé selon l'une quelconque des revendications 8 à 10, suivant lequel l'une au moins des deux armatures (3, 5) présente une surface principale (P) sensiblement parallèle à une surface du substrat (S).
12. Circuit électronique intégré réalisé en utilisant un procédé selon l'une quelconque des revendications précédentes.
13. Circuit électronique intégré selon la revendication 12, dans lequel le volume (V) sensiblement vide de matériau est disposé au sein d'une couche de niveau de métallisation (M1) dudit circuit.
EP05717608A 2004-02-13 2005-02-10 Procede de realisation d'un circuit electronique integre et circuit electronique integre ainsi obtenu Withdrawn EP1714313A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0401482A FR2866471A1 (fr) 2004-02-13 2004-02-13 Procede de realisation d'un circuit electronique integre et circuit electronique integre ainsi obtenu
PCT/FR2005/000318 WO2005078785A1 (fr) 2004-02-13 2005-02-10 Procede de realisation d’un circuit electronique integre et circuit electronique integre ainsi obtenu

Publications (1)

Publication Number Publication Date
EP1714313A1 true EP1714313A1 (fr) 2006-10-25

Family

ID=34803366

Family Applications (1)

Application Number Title Priority Date Filing Date
EP05717608A Withdrawn EP1714313A1 (fr) 2004-02-13 2005-02-10 Procede de realisation d'un circuit electronique integre et circuit electronique integre ainsi obtenu

Country Status (6)

Country Link
US (1) US7829449B2 (fr)
EP (1) EP1714313A1 (fr)
JP (1) JP2007522665A (fr)
CN (1) CN100483649C (fr)
FR (1) FR2866471A1 (fr)
WO (1) WO2005078785A1 (fr)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196568B2 (en) * 2013-10-01 2015-11-24 Infineon Technologies Ag Arrangement and method for manufacturing the same
US20150221523A1 (en) 2013-10-01 2015-08-06 Infineon Technologies Ag Arrangement and method for manufacturing the same
KR102235612B1 (ko) 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
CN108461629A (zh) * 2018-03-02 2018-08-28 福建省福芯电子科技有限公司 硅基射频电容及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218410A (ja) * 1992-01-31 1993-08-27 Toshiba Corp 半導体装置およびその製造方法
US5296408A (en) * 1992-12-24 1994-03-22 International Business Machines Corporation Fabrication method for vacuum microelectronic devices
US5508234A (en) * 1994-10-31 1996-04-16 International Business Machines Corporation Microcavity structures, fabrication processes, and applications thereof
US6147000A (en) * 1998-08-11 2000-11-14 Advanced Micro Devices, Inc. Method for forming low dielectric passivation of copper interconnects
US6140200A (en) * 1998-09-02 2000-10-31 Micron Technology, Inc. Methods of forming void regions dielectric regions and capacitor constructions
JP3549425B2 (ja) * 1999-02-24 2004-08-04 シャープ株式会社 半導体装置及びその製造方法
US6448604B1 (en) * 2000-09-12 2002-09-10 Robert Bosch Gmbh Integrated adjustable capacitor
US6406975B1 (en) 2000-11-27 2002-06-18 Chartered Semiconductor Manufacturing Inc. Method for fabricating an air gap shallow trench isolation (STI) structure
WO2003103029A1 (fr) * 2002-06-03 2003-12-11 Telefonaktiebolaget L.M. Ericsson Dispositif condensateur forme sur un substrat, circuit integre comprenant un tel dispositif et procede de production d'un dispositif condensateur
US6812525B2 (en) 2002-06-25 2004-11-02 International Rectifier Corporation Trench fill process

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2005078785A1 *

Also Published As

Publication number Publication date
CN1954417A (zh) 2007-04-25
US20070170538A1 (en) 2007-07-26
FR2866471A1 (fr) 2005-08-19
US7829449B2 (en) 2010-11-09
CN100483649C (zh) 2009-04-29
WO2005078785A1 (fr) 2005-08-25
JP2007522665A (ja) 2007-08-09

Similar Documents

Publication Publication Date Title
EP0351001B1 (fr) Procédé pour fabriquer un dispositif semi-conducteur ayant au moins un niveau de prise de contact à travers des ouvertures de contact de petites dimensions
EP2254146B1 (fr) Structure semiconductrice et procédé de réalisation d'une structure semiconductrice
EP1292974B1 (fr) Procede de realisation d'un composant electronique a source, drain et grille auto-alignes, en architecture damascene.
FR2933233A1 (fr) Substrat de haute resistivite bon marche et procede de fabrication associe
EP1103858A2 (fr) Procédé de réalisation par photolithographie de fusible de circuit intégré à point de claquage localisé
EP1936680B1 (fr) Elément d'interconnexion à base de nanotubes de carbone
FR2757312A1 (fr) Transistor mis a grille metallique auto-alignee et son procede de fabrication
EP0463972A1 (fr) Procédé de fabrication d'un contact électrique sur un élément actif d'un circuit intégré MIS
EP1262003B1 (fr) Laser a cascade quantique et procede pour la fabrication d'un tel laser
EP1480266A2 (fr) Procédé de réalisation d'un circuit électronique intégré comprenant des composants superposés et circuit électronique intégré ainsi obtenu
EP1346405B1 (fr) Procede de fabrication d'un ilot de matiere confine entre des electrodes, et applications aux transistors
EP1774588B1 (fr) Assemblage par adhesion moleculaire de deux substrats
EP1714313A1 (fr) Procede de realisation d'un circuit electronique integre et circuit electronique integre ainsi obtenu
FR3082050A1 (fr) Via interne avec contact ameliore pour couche semi-conductrice superieure d'un circuit 3d
EP2706582B1 (fr) Cellule mémoire à changement de phase
FR2963160A1 (fr) Procede de realisation d'un niveau de metallisation et d'un niveau de via et circuit integre correspondant
EP2681768A2 (fr) Procédé pour la mise en série électrique monolithique de cellules photovoltaïques d'un module solaire et module photovoltaïque obtenu par ce procédé
EP4006996A2 (fr) Dispositif quantique et procédé de réalisation
EP3136429B1 (fr) Formation de contacts ohmiques pour un dispositif dote d'une region en materiau iii-v et d'une region en un autre materiau semi-conducteur
EP1396882A2 (fr) Procédé de réalisation d'un composant électronique intégré et dispositif électrique incorporant tel composant
EP3038149A1 (fr) Procede de realisation d'un circuit integre en trois dimensions
FR2963161A1 (fr) Procede de realisation d’un circuit integre
FR3104320A1 (fr) Structure d'interconnexion d'un circuit intégré
EP3537489B1 (fr) Procédé de fabrication d'un dispositif traversant
EP1480257B1 (fr) Procédé de réalisation d'un circuit électronique intégré comprenant un condensateur

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB IT

17P Request for examination filed

Effective date: 20060728

17Q First examination report despatched

Effective date: 20070115

DAX Request for extension of the european patent (deleted)
RBV Designated contracting states (corrected)

Designated state(s): DE FR GB IT

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: STMICROELECTRONICS (CROLLES 2) SAS

Owner name: NXP B.V.

RIC1 Information provided on ipc code assigned before grant

Ipc: H01L 21/324 20060101AFI20140915BHEP

Ipc: H01L 49/02 20060101ALI20140915BHEP

Ipc: H01L 21/764 20060101ALI20140915BHEP

GRAP Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOSNIGR1

INTG Intention to grant announced

Effective date: 20141126

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20150408