EP1646921A1 - Spannungsregler mit stromspiegel zum auskoppeln eines teilstroms - Google Patents

Spannungsregler mit stromspiegel zum auskoppeln eines teilstroms

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Publication number
EP1646921A1
EP1646921A1 EP04762377A EP04762377A EP1646921A1 EP 1646921 A1 EP1646921 A1 EP 1646921A1 EP 04762377 A EP04762377 A EP 04762377A EP 04762377 A EP04762377 A EP 04762377A EP 1646921 A1 EP1646921 A1 EP 1646921A1
Authority
EP
European Patent Office
Prior art keywords
transistor
voltage regulator
current
transistors
pmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04762377A
Other languages
English (en)
French (fr)
Inventor
Günter Haider
Gerhard Nebel
Iker San Sebastian
Andreas Schlaffer
Uwe Weder
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1646921A1 publication Critical patent/EP1646921A1/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/267—Current mirrors using both bipolar and field-effect technology

Definitions

  • the invention relates to a voltage regulator with a current mirror for decoupling a partial current.
  • the decoupled partial current can then be compared, for example, with a reference current to determine whether the load current supplied by the voltage regulator is still within the permissible range.
  • the partial current can thus help to implement a current limiter in the voltage regulator.
  • the on-chip operating voltages are usually smaller than the voltage applied to the outside of the chip.
  • Voltage regulators integrated on the chip are therefore required to reduce the external voltage. These can be based on N-channel MOS technology, for example.
  • N-channel MOS technology for example.
  • series regulators also have a charge pump.
  • an NMOS transistor as the output transistor advantageously offers better suppression of the input voltage and less
  • both transistors in the exemplary embodiment shown in FIG. 1, that is to say transistors P1 and P2, see the same control voltage between gate and source. This means that the voltage drop UGS between gate and source must be the same for both transistors P1 and P2. If the two gate connections of the two transistors P1 and P2 are now connected to one another, a current mirror is produced, the magnitude of the current 12 reflected being determined from the ratio of the channel width of the first transistor P1 to the channel width of the second transistor P2.
  • FIG. 1 shows a corresponding current mirror with PMOS transistors, as can be used in the voltage regulator with PMOS output transistor mentioned.
  • the current mirror consists of a first PMOS transistor Pl, which is also the series transistor of the voltage regulator, and a second PMOS transistor P2.
  • the two source connections of the first and second PMOS transistors P1 and P2 are connected to one another.
  • An external supply voltage VDDEXT is applied to them.
  • the gate connections of the two PMOS transistors P1 and P2 are also connected to one another.
  • the two transistors P1 and P2 are controlled via the common gate thus formed. Since the relationship If the channel widths of the two PMOS transistors P1 and P2 is 1: 1000, the partial current mirrored out via the second PMOS transistor P2 is 12 1/1000 of the load current II flowing through the first PMOS transistor P1 II: 1000.
  • An object of the invention is to provide a voltage regulator with a current mirror for decoupling a partial current, in which the voltage regulator has an NMOS transistor as the series transistor.
  • the object is achieved by a voltage regulator with a current mirror for decoupling a partial current with the features according to claim 1.
  • the voltage regulator according to the invention with a current mirror for decoupling a partial current comprises a first NMOS transistor as the series transistor.
  • the voltage regulator has a second NMOS transistor, which forms a current mirror with the first NMOS transistor.
  • the first NMOS transistor is connected in series with a first PMOS transistor and a third transistor.
  • the second NMOS transistor is also connected in series with a second PMOS transistor and a fourth transistor, the control inputs of the first and the second PMOS transistor being connected to one another and the control inputs of the third and fourth transistor having a control connection for adjustment the size of the partial stream to be coupled out.
  • the partial stream can be tapped at an output of the current mirror.
  • a capacitor is additionally provided, which is connected between the control outputs of the first and the second PMOS transistor.
  • the first PMOS transistor forms a diode.
  • the first and the second PMOS transistors can advantageously be of the same size.
  • the fourth transistor of the voltage regulator according to the invention advantageously forms a diode.
  • the third and fourth transistor can have the same size.
  • the third and fourth transistors can be designed as NMOS transistors.
  • the voltage regulator according to the invention has a comparison signal output which is connected to the control output of the second
  • PMOS transistor is connected to provide a signal which represents the result of a comparison between a reference current that can be applied to the control connection and the partial current.
  • the comparison signal thus formed can be used as a control signal for a current limiter.
  • the first NMOS transistor can be connected in series with a third PMOS transistor and a fifth transistor.
  • the voltage regulator also has a comparison signal output which is connected to the control output of the third PMOS transistor in order to provide a signal Set, which is the result of a comparison between a reference current that can be applied to the control connection and the partial current
  • the comparison signal thus formed can be used as a control signal for a current limiter.
  • the drain connections of the first and the second NMOS transistor are connected to one another.
  • the voltage regulator can be designed as a series regulator and can comprise a charge pump which is connected to the control inputs of the first and the second NMOS transistor.
  • the voltage regulator according to the invention can be designed as a low-drop voltage regulator. This has the advantage that the voltage drop between the input and the output of the voltage regulator is extremely small.
  • Figure 1 shows the structure of a current mirror with two PMOS transistors.
  • Figure 2 shows the basic principle of a current mirror constructed with two NMOS transistors.
  • FIG. 3 shows a circuit in which a current mirror with NMOS transistors is used.
  • FIG. 4 shows the basic structure of a voltage regulator with an NMOS transistor as a series transistor, the NMOS transistor also being part of the current mirror. Ways of Carrying Out the Invention
  • FIG. 2 shows the basic principle of a current mirror having two NMOS transistors N1 and N2.
  • the drain connections of the NMOS transistors N1 and N2 are connected to one another and are connected to the external voltage VDDEXT.
  • the source connections and the gate connections of the two transistors N1 and N2 must be connected or have the same potentials. If the two source connections of transistors N1 and N2 are connected to one another, the desired partial current can only be tapped at the drain of transistor N2 and would have to be repeated with PMOS in order to be able to compare it with a reference current.
  • Transistors are mirrored down. However, this would require a higher voltage than the external operating voltage VDDEXT.
  • the second possibility, namely to bring the two source connections of the transistors N1 and N2 to the same potential, is used in the circuit described in FIG. 3.
  • the circuit shown in FIG. 3 has a current mirror with the two NMOS transistors N1 and N2 and a comparison unit for comparing the mirrored partial current
  • the circuit described has the advantage that, despite a very small voltage difference between the input and the output of the voltage regulator, the desired partial current 12 can be mirrored. This cannot be achieved with the help of an additional PMOS current mirror that is connected to the supply path.
  • a Current mirror when the gate-source voltages UGS of two NMOS transistors are the same size. The easiest way to achieve this is to connect the gate and source connections of both transistors. The input and the output of the current mirror are then on the drain side of the transistors. In the case of a voltage regulator with NMOS transistors, however, the output of the partial current must be on the source side of the NMOS transistors, so that the two source connections cannot simply be connected to one another. Otherwise it would no longer be possible to distinguish between the entrance and exit.
  • the problem is solved in that it is ensured that the same potential is present at the source connections of the two NMOS transistors N1 and N2 without the source connections being firmly connected to one another.
  • a PMOS cascode circuit ensures that the source of the NMOS transistor N2, which decouples the desired partial current 12, is at the same potential as the source of the NMOS transistor N1, which forms the main transistor.
  • a comparison can be made between the decoupled or mirrored partial stream 12 and a reference current IREF.
  • the current mirror has the two NMOS transistors N1 and N2, which are connected to one another on the drain side and are connected to the external operating voltage VDDEXT.
  • the two gate connections of the NMOS transistors N1 and N2 are likewise connected to one another and lead to a control input IN, via which the current mirror can be controlled.
  • the channel width ratio of the two transistors N2 and Nl is 1: 1000.
  • the first NMOS transistor Nl forms a series circuit with a first PMOS transistor P1 and a further NMOS transistor N3. Another series circuit is formed by transistor N2, a second PMOS transistor P2 and a fourth NMOS transistor N4.
  • the first PMOS transistor P1 working as a diode is connected on the gate side to the gate of the second PMOS transistor P2, which is preferably of the same size.
  • a capacitor C is additionally connected between the source connections of the first and second PMOS transistors P1 and P2.
  • the input 2 to which a reference current IREF can be applied is connected to the gate connections of the third and fourth NMOS transistors N3 and N4.
  • the transistors P1, N3, P2 and N4 on the one hand it is achieved that the source connections of the two NMOS transistors N2 and N1 are at the same potential.
  • a comparison signal can be tapped at an output 3 ', which is also indicated by dashed lines in FIG. 3, which indicates whether the mirrored partial stream 12 is greater or less than the reference current IREF.
  • the signal 3 ' which is also referred to as the comparison signal output, has a positive level, which corresponds to the logic state high.
  • the mirrored partial current 12 is smaller than the reference current IREF, a signal is present at the output 3 'with a voltage which corresponds approximately to the operating potential VSS and thus to the logic level low.
  • the output 3 is used instead of the output 3 'in order to determine the result of the comparison between the mirrored partial stream 12 and the reference Tapping current IREF in the form of a comparison signal ICOMP.
  • the circuit has two further PMOS transistors P3 and P4 and two further NMOS transistors N5 and N6, the third PMOS transistor P3 with the fifth NMOS transistor N5 having a first series circuit and the fourth PMOS transistor P4 with the sixth NMOS transistor N6 form a second series circuit.
  • the gate of the third PMOS transistor P3 operating as a diode is connected to the gate of the fourth PMOS transistor P4.
  • the connection 2 of the circuit is not connected to the gate of the fourth NMOS transistor N4, but to the gate of the sixth NMOS transistor N6.
  • the mode of operation of the circuit is described in more detail below.
  • the common gate of the two NMOS transistors N1 and N2 is controlled by a voltage regulator, which can be designed, for example, as shown in FIG. 4, in such a way that the desired regulated voltage VDD can be tapped off at the output OUT.
  • the voltage VDD - Vthp is present at the gate of the two PMOS transistors Pl and P2, the voltage Vthp corresponding to the diode voltage of the first PMOS transistor Pl.
  • the second PMOS transistor P2 works as a source follower or cascode transistor and ensures that the same potential is present at the node VIRTU as at the output OUT, provided the currents through the two PMOS transistors P1 and P2 are of the same size.
  • the capacitance C ensures that even rapid transient voltage changes, which are caused by a load change at the output OUT, are as good as possible on the
  • VIRTU nodes are transmitted.
  • the current IREF is reflected onto the two transistors N3 and N6 via the NMOS transistor NO operating as a diode.
  • the current IREF represents the setpoint at which the current limitation of the voltage regulator should respond, taking into account the mirror ratio of the transistors N1 and N2. As long as the partial current 12 coupled out at transistor N2 is smaller than the is reference current IREF, a smaller current flows through the transistors N4, N5, P3 and P4 than through the transistor N6.
  • the comparison signal ICOMP at output 3 is then at the reference potential VSS.
  • the transistor P4 pulls the voltage against the transistor N6 in the direction of the external operating voltage VDDEXT, so that the level of the comparison signal ICOMP is in the range of the output voltage VDD. This indicates that the specified current IREF has been exceeded.
  • the circuit according to FIG. 3 can be part of the voltage regulator shown in FIG. 4.
  • the first NMOS transistor N1 forms both the series transistor of the voltage regulator and the main transistor of the current mirror.
  • the voltage regulator shown in FIG. 4 is designed as a series regulator. In this case, a setpoint voltage is compared with a partial voltage formed by a voltage divider consisting of resistors R1 and R2 via a control operational amplifier OPV, and the comparison result is fed to a charge pump LP. This in turn controls the first NMOS transistor Nl accordingly.

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Abstract

Der erfindungsgemäße Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms (I2) umfasst als Längstransistor einen ersten NMOS-Transistor (N1). Zudem weist der Spannungsregler einen zweiten NMOS-Transistor (N2) auf, der mit dem ersten NMOS-Transistor (N1) einen Stromspiegel bildet. Des weiteren ist bei dem Spannungsregler der erste NMOS-Transistor (N1) mit einem ersten PMOS-Transistor (P1) und einen dritten Transistor (N3) in Reihe geschaltet. Der zweite NMOS-Transistor (N2) ist mit einem zweiten PMOS-Transistor (P2) und einem vierten Transistor (N4) ebenfalls in Reihe geschaltet, wobei die Steuereingänge des ersten und des zweiten PMOS-Transistors (P1, P2) miteinander verbunden sind und wobei die Steuereingänge des dritten und des vierten Transistors (N3, N4) mit einem Steueranschluss (2) zum Einstellen der Größe des auszukoppelnden Teilstroms (I2) verbunden sind.

Description

Beschreibung
Spannungsregler mit Stromspiegel zum Auskoppeln eines Teil- Stroms
Technisches Gebiet
Die Erfindung betrifft einen Spannungsregler mit einem Strom- spiegel zum Auskoppeln eines Teilstroms. Der ausgekoppelte Teilstrom kann dann beispielsweise mit einem Referenzstrom verglichen werden, um festzustellen, ob der vom Spannungsregler gelieferte Laststrom noch innerhalb des zulässigen Bereichs liegt. Der Teilstrom kann somit beitragen einen Strom- begrenzer im Spannungsregler zu realisieren.
Stand der Technik
Heute sind in der Regel die chipinternen Betriebsspannungen kleiner als die von außen an den Chip angelegte Spannung. Zur Reduzierung der externen Spannung sind deshalb auf dem Chip integrierte Spannungsregler erforderlich. Diese können beispielsweise auf einer N-Kanal-MOS-Technologie beruhen. Um die Spannung am Gate des als NMOS-Transistor ausgeführten Ausgangstransistors des Spannungsreglers ausreichend erhöhen zu können, weisen derartige Längsregler zudem eine Ladungspumpe auf. Gegenüber einem PMOS-Transistor bietet ein NMOS- Transistor als Ausgangstransistor vorteilhafterweise eine bessere Unterdrückung der Eingangsspannung und eine geringere
Empfindlichkeit bei LastSchwankungen. Diese Spannungsregler können beispielsweise als Drei-Punktregier ausgebildet sein, wobei die Spannung am Ausgang des Spannungsreglers allerdings eine gewisse Welligkeit aufweist. Mit Hilfe eines kontinuier- liehen Reglers kann diese Welligkeit jedoch reduziert und damit die Spannungsregelung verbessert werden. Grundsätzlich sind solche Schaltungen, die auch unter der Bezeichnung low- drop-Spannungsregler bekannt sind, für einen besonders geringen Spannungsabfall zwischen Eingang und Ausgang ausgelegt.
Aus verschiedenen Gründen und unter anderem auch deswegen, weil das Ausspiegeln oder Auskoppeln eines Teilstroms bei einem Spannungsregler mit einem NMOS-Längstransistor mit erheblichen Schwierigkeiten behaftet ist, werden bisher ausschließlich Spannungsregler mit PMOS-Ausgangstransistor verwendet. Bei einem Spannungsregler mit PMOS-Ausgangstransistor ist durch ein einfaches Hinzuschalten eines Stromspiegeltransistors ein Teilstrom des gesamten VersorgungsStroms auskoppelbar.
Grundsätzlich ist für einen Stromspiegel Voraussetzung, dass beide Transistoren, bei dem in Figur 1 gezeigten Ausführungsbeispiel, also die Transistoren Pl und P2, die gleiche Steuerspannung zwischen Gate und Source sehen. Das heißt, dass der Spannungsabfall UGS zwischen Gate und Source bei beiden Transistoren Pl und P2 gleich groß sein muss. Wenn nun die beiden Gate-Anschlüsse der beiden Transistoren Pl und P2 miteinander verbunden werden, entsteht ein Stromspiegel, wobei sich die Größe des ausgespiegelten Stroms 12 aus dem Verhältnis von Kanalweite des ersten Transistors Pl zu Kanalweite des zweiten Transistors P2 bestimmt.
In Figur 1 ist ein entsprechender Stromspiegel mit PMOS- Transistoren, wie er bei dem erwähnten Spannungsregler mit PMOS-Ausgangstransistor zum Einsatz kommen kann, gezeigt. Der Stromspiegel besteht aus einem ersten PMOS-Transistor Pl, welcher auch gleichzeitig der Längstransistor des Spannungsreglers ist, und einem zweiten PMOS-Transistor P2. Die beiden Source-Anschlüsse des ersten und zweiten PMOS-Transistors Pl und P2 sind miteinander verbunden. An ihnen liegt eine externe VersorgungsSpannung VDDEXT an. Die Gate-Anschlüsse der beiden PMOS-Transistoren Pl und P2 sind ebenfalls miteinander verbunden. Über das dadurch gebildete gemeinsame Gate werden die beiden Transistoren Pl und P2 gesteuert. Da das Verhält- nis der Kanalweiten der beiden PMOS-Transistoren Pl und P2 1:1000 ist, beträgt der über den zweiten PMOS-Transistor P2 ausgespiegelte Teilstrom 12 1/1000 des über den ersten PMOS- Transistor Pl fließenden Laststroms II. Somit gilt in erster Nährung 12 = II : 1000.
Darstellung der Erfindung
Eine Aufgabe der Erfindung ist es, einen Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms anzugeben, bei dem der Spannungsregler als Längstransistor einen NMOS- Transistor aufweist.
Die Aufgabe wird durch einen Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms mit den Merkmalen gemäß Patentanspruch 1 gelöst .
Der erfindungsgemäße Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms umfasst als Längstransistor einen ersten NMOS-Transistor. Zudem weist der Spannungsregler einen zweiten NMOS-Transistor auf, der mit dem ersten NMOS- Transistor einen Stromspiegel bildet. Des weiteren ist bei dem Spannungsregler der erste NMOS-Transistor mit einem ers- ten PMOS-Transistor und einen dritten Transistor in Reihe geschaltet. Der zweite NMOS-Transistor ist mit einem zweiten PMOS-Transistor und einem vierten Transistor ebenfalls in Reihe geschaltet, wobei die Steuereingänge des ersten und des zweiten PMOS-Transistors miteinander verbunden sind und wobei die Steuereingänge des dritten und des vierten Transistors mit einem Steueranschluss zum Einstellen der Größe des auszukoppelnden Teilstroms verbunden sind. Der Teilstrom ist an einem Ausgang des Stromspiegels abgreifbar.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen. Bei einer Ausfuhrungsform des erfindungsgemäßen Spannungsreglers ist zusätzlich ein Kondensator vorgesehen, der zwischen die Steuerausgänge des ersten und des zweiten PMOS- Transistors geschaltet ist. Dies hat den Vorteil, dass da- durch auch schnelle transiente Spannungsänderungen, welche beispielsweise durch einen Lastwechsel am Ausgang des Spannungsreglers bedingt sind, ebenfalls berücksichtigt werden können.
Bei einer zusätzlichen Ausfuhrungsform des erfindungsgemäßen Spannungsreglers bildet der erste PMOS-Transistor eine Diode. Zudem können vorteilhafterweise der erste und der zweite PMOS-Transistor gleich groß dimensioniert sein.
Vorteilhafterweise bildet der vierte Transistor des erfindungsgemäßen Spannungsreglers eine Diode. Zudem können der dritte und vierte Transistor gleich groß dimensioniert sein.
Darüber hinaus können bei dem erfindungsgemäßen Spannungsreg- 1er der dritte und der vierte Transistor als NMOS- Transistoren ausgebildet sein.
Zur Lösung der Aufgabe wird ferner vorgeschlagen, dass der erfindungsgemäße Spannungsregler einen Vergleichssignalaus- gang aufweist, welcher mit dem Steuerausgang des zweiten
PMOS-Transistors verbunden ist, um ein Signal zur Verfügung zu stellen, welches das Ergebnis eines Vergleichs zwischen einem am Steueranschluss anlegbaren Referenzstrom und dem Teilstrom darstellt. Das so gebildete Vergleichssignal kann als Steuersignal für einen Strombegrenzer verwendet werden.
Alternativ dazu kann bei dem erfindungsgemäßen Spannungsregler der erste NMOS-Transistor mit einem dritten PMOS- Transistor und einem fünften Transistor in Reihe geschaltet sein. Der Spannungsregler weist zudem einen Vergleichssignal- ausgang auf, welcher mit dem Steuerausgang des dritten PMOS- Transistors verbunden ist, um ein Signal zur Verfügung zu stellen, welches das Ergebnis eines Vergleichs zwischen einem am Steueranschluss anlegbaren Referenzstrom und dem Teilstrom bildet . Das so gebildete Vergleichssignal kann als Steuersignal für einen Strombegrenzer verwendet werden.
Bei einer Weiterbildung des erfindungsgemäßen Spannungsreglers sind die Drainanschlüsse des ersten und des zweiten NMOS-Transistors miteinander verbunden.
Nach einem weiteren Merkmal der Erfindung kann der Spannungsregler als Längsregler ausgebildet sein und eine Ladungspumpe umfassen, die mit den Steuereingängen des ersten und des zweiten NMOS-Transistors verbunden ist.
Schließlich kann der erfindungsgemäße Spannungsregler als low-drop-Spannungsregler ausgebildet sein. Dies hat den Vorteil, dass der Spannungsabfall zwischen dem Eingang und dem Ausgang des Spannungsreglers äußerst gering ist .
Kurze Beschreibung der Zeichnungen
Im Folgenden wird die Erfindung mit mehreren Ausführungsbei- spielen anhand von vier Figuren weiter erläutert .
Figur 1 zeigt den Aufbau eines Stromspiegels mit zwei PMOS- Transistoren .
Figur 2 zeigt das Grundprinzip eines mit zwei NMOS- Transistoren aufgebauten Stromspiegels.
Figur 3 zeigt eine Schaltung, bei der ein Stromspiegel mit NMOS-Transistoren zum Einsatz kommt.
Figur 4 zeigt den prinzipiellen Aufbau eines Spannungsreglers mit einem NMOS-Transistor als Längstransistor, wobei der NMOS-Transistor zudem Teil des Stromspiegels ist. Wege zur Ausführung der Erfindung
Auf den in Figur 1 gezeigten Stromspiegel mit zwei PMOS-
Transistoren wird im Folgenden nicht weiter eingegangen, sondern vielmehr auf die Beschreibungseinleitung verwiesen.
In Figur 2 ist das Grundprinzip eines zwei NMOS-Transistoren Nl und N2 aufweisenden Stromspiegels gezeigt. Die Drainanschlüsse der NMOS-Transistoren Nl und N2 sind miteinander verbunden und liegen an der externen Spannung VDDEXT. Damit die in Figur 2 gezeigte Schaltung als Stromspiegel arbeitet, müssen die Source-Anschlüsse und die Gate-Anschlüsse der bei- den Transistoren Nl und N2 verbunden oder auf den jeweils gleichen Potentialen liegen. Falls die beiden Source- Anschlüsse der Transistoren Nl und N2 miteinander verbunden sind, kann der gewünschte Teilstrom nur am Drain des Transistors N2 abgegriffen werden und müsste, um ihn mit einem Refe- renzstrom vergleichen zu können, nochmals mit PMOS-
Transistoren nach unten gespiegelt werden. Dazu wäre allerdings eine höhere Spannung als die externe Betriebsspannung VDDEXT erforderlich. Die zweite Möglichkeit, nämlich die beiden Source-Anschlüsse der Transistoren Nl und N2 auf das gleiche Potential zu bringen, kommt bei der in Figur 3 beschriebenen Schaltung zur Anwendung.
Die in Figur 3 gezeigte Schaltung weist einen Stromspiegel mit den beiden NMOS-Transistoren Nl und N2 sowie eine Ver- gleichseinheit zum Vergleichen des ausgespiegelten Teilstroms
12 mit einem Referenzstrom IREF auf. Die beschriebene Schaltung hat dabei den Vorteil, dass trotz eines sehr geringen Spannungsunterschieds zwischen dem Eingang und dem Ausgang des Spannungsreglers der gewünschte Teilstrom 12 ausgespie- gelt werden kann. Mit Hilfe eines zusätzlich in den Versorgungspfad geschalteten PMOS-Stromspiegels kann dies nicht erreicht werden. Wie bereits weiter oben erwähnt, entsteht ein Stromspiegel dann, wenn die Gate-Source-Spannungen UGS zweier NMOS-Transistoren gleich groß sind. Am einfachsten wird dies dadurch erreicht, dass die Gate- und die Source-Anschlüsse beider Transistoren miteinander verbunden werden. Dabei be- finden sich dann der Eingang und der Ausgang des Stromspiegels auf der Drain-Seite der Transistoren. Im Fall eines Spannungsreglers mit NMOS-Transistoren muss aber der Ausgang des Teilstroms auf der Source-Seite der NMOS-Transistoren liegen, so dass die beiden Source-Anschlüsse nicht einfach miteinander verbunden werden können. Anderenfalls könnte zwischen Eingang und Ausgang nicht mehr unterschieden werden.
Bei der Erfindung wird das Problem dadurch gelöst, dass dafür gesorgt wird, dass an den Source-Anschlüssen der beiden NMOS- Transistoren Nl und N2 das gleiche Potential anliegt, ohne dass die Source-Anschlüsse fest miteinander verbunden werden. Dazu wird mit Hilfe einer PMOS-Kaskodenschaltung dafür gesorgt, dass die Source des NMOS-Transistors N2, der den gewünschten Teilstrom 12 auskoppelt, auf dem gleichen Potential liegt wie die Source des NMOS-Transistors Nl, der den Haupttransistor bildet. Mit Hilfe einer nachgeschalteten Auswerteeinheit kann ein Vergleich zwischen dem ausgekoppelten oder ausgespiegelten Teilstrom 12 und einem Referenzstrom IREF erfolgen.
Bei der in Figur 3 gezeigten Schaltung weist der Stromspiegel, wie erwähnt, die beiden NMOS-Transistoren Nl und N2 auf, die drainseitig miteinander verbunden sind und an der externen Betriebsspannung VDDEXT anliegen. Die beiden Gate- Anschlüsse der NMOS-Transistoren Nl und N2 sind ebenfalls miteinander verbunden und führen auf einen Steuereingang IN, über den der Stromspiegel steuerbar ist. Im gezeigten Ausführungsbeispiel beträgt das Kanalweitenverhältnis der beiden Transistoren N2 und Nl 1:1000. Dadurch lässt sich ein Teil- ström 12 ausspiegeln und am Ausgang 1 des Stormspiegels abgreifen, der 1/I000stel des durch den ersten NMOS-Transistor Nl fließenden Stroms II ist. Der Strom II entspricht dabei dem von einem Spannungsregler an seinem Ausgang OUT zur Verfügung gestellten Laststrom. Der erste NMOS-Transistor Nl bildet mit einem ersten PMOS-Transistor Pl und einem weiteren NMOS-Transistor N3 eine Reihenschaltung. Eine weitere Reihen- schaltung wird durch den Transistor N2, einen zweiten PMOS- Transistor P2 und einem vierten NMOS-Transistor N4 gebildet. Der als Diode arbeitende erste PMOS-Transistor Pl ist gate- seitig mit dem Gate des vorzugsweise gleich dimensionierten zweiten PMOS-Transistors P2 verbunden. Zwischen die Source- Anschlüsse des ersten und des zweiten PMOS-Transistors Pl und P2 ist zusätzlich ein Kondensator C geschaltet.
Bei einer vereinfachten Ausfuhrungsform der Schaltung, welche durch die gestrichelten Linien gekennzeichnet ist, ist der Eingang 2, an dem ein Referenzstrom IREF anlegbar ist, mit den Gate-Anschlüssen des dritten und des vierten NMOS- Transistors N3 und N4 verbunden. Mit Hilfe dieses Teils der Schaltung, nämlich den Transistoren Pl, N3 , P2 und N4, wird zum einen erreicht, dass die Source-Anschlüsse der beiden NMOS-Transistoren N2 und Nl auf dem gleichen Potential liegen. Zum anderen kann an einem Ausgang 3', welcher in Figur 3 ebenfalls gestrichelt gekennzeichnet ist, ein Vergleichssignal abgegriffen werden, das angibt, ob der ausgespiegelte Teilstrom 12 größer oder kleiner als der Referenzstrom IREF ist. Für den Fall, dass der ausgespiegelte Teilstrom 12. größer als der Referenzstrom IREF ist, liegt am Ausgang 3', der auch als Vergleichssignalausgang bezeichnet wird, das Signal mit einem positiven Pegel an, was dem logischen Zustand high entspricht. Falls der ausgespiegelte Teilstrom 12 jedoch kleiner als der Referenzstrom IREF ist, liegt am Ausgang 3' ein Signal mit einer Spannung an, die in etwa dem Betriebspotential VSS und damit dem logischen Pegel low entspricht .
Bei der zweiten möglichen Ausfuhrungsform der Schaltung, die ebenfalls in Figur 3 gezeigt ist, wird anstelle des Ausgangs 3' der Ausgang 3 verwendet, um das Ergebnis des Vergleichs zwischen dem ausgespiegelten Teilstrom 12 und dem Referenz- Strom IREF in Form eines VergleichsSignals ICOMP abzugreifen. Die Schaltung weist dazu zwei weitere PMOS-Transistoren P3 und P4 sowie zwei weitere NMOS-Transistoren N5 und N6 auf, wobei der dritte PMOS-Transistor P3 mit dem fünften NMOS- Transistor N5 eine erste Reihenschaltung und der vierte PMOS- Transistor P4 mit dem sechsten NMOS-Transistor N6 eine zweite Reihenschaltung bilden. Zudem ist das Gate des als Diode arbeitenden dritten PMOS-Transistors P3 mit dem Gate des vierten PMOS-Transistors P4 verbunden. Bei diesem Ausführungsbei- spiel ist der Anschluss 2 der Schaltung nicht mit dem Gate des vierten NMOS-Transistors N4 , sondern dem Gate des sechsten NMOS-Transistors N6 verbunden.
Die Funktionsweise der Schaltung wird im Folgenden näher be- schrieben. Das gemeinsame Gate der beiden NMOS-Transistoren Nl und N2 wird von einem Spannungsregler, der beispielsweise wie in Figur 4 gezeigt ausgebildet sein kann, so angesteuert, dass am Ausgang OUT die gewünschte geregelte Spannung VDD abgreifbar ist. Am Gate der beiden PMOS-Transistoren Pl und P2 liegt die Spannung VDD - Vthp an, wobei die Spannung Vthp der Diodenspannung des ersten PMOS-Transistors Pl entspricht. Der zweite PMOS-Transistor P2 arbeitet als Source-Folger oder Kaskodentransistor und sorgt dafür, dass am Knoten VIRTU das gleiche Potential wie am Ausgang OUT anliegt, sofern die Ströme durch die beiden PMOS-Transistoren Pl und P2 gleich groß sind. Im Bereich des Schaltpunkts des durch die beiden Transistoren P4 und Nβ gebildeten Stromkomparators ist dies auch der Fall. Die Kapazität C sorgt dafür, dass auch schnelle transiente Spannungsänderungen, welche durch einen Last- Wechsel am Ausgang OUT bedingt sind, möglichst gut auf den
Knoten VIRTU übertragen werden. Über den als Diode arbeitenden NMOS-Transistor NO wird auf die beiden Transistoren N3 und N6 der Strom IREF eingespiegelt. Der Strom IREF stellt dabei den Sollwert dar, bei dem die Strombegrenzung des Span- nungsreglers unter Berücksichtigung des Spiegelverhältnisses der Transistoren Nl und N2 ansprechen soll . Solange der am Transistor N2 ausgekoppelte Teilstrom 12 kleiner als der Re- ferenzstrom IREF ist, fließt auch über die Transistoren N4 , N5, P3 und P4 ein kleinerer Strom als über den Transistor N6. Das Vergleichssignal ICOMP am Ausgang 3 liegt dann auf dem Bezugspotential VSS. Wird der ausgekoppelte Teilstrom 12 grö- ßer als der Referenzstrom IREF, zieht der Transistor P4 gegen den Transistor N6 die Spannung in Richtung der externen Betriebsspannung VDDEXT, so dass der Pegel des Vergleichssignals ICOMP im Bereich der AusgangsSpannung VDD liegt. Dadurch wird angezeigt, dass der vorgegebene Strom IREF überschritten wurde .
Die Schaltung gemäß Figur 3 kann Teil des Spannungsreglers, der in Figur 4 gezeigt ist, sein. Dabei bildet der erste NMOS-Transistor Nl sowohl den Längstransistor des Spannungs- reglers als auch den Haupttransistor des Stromspiegels. Der in Figur 4 gezeigte Spannungsregler ist als Längsregler ausgebildet . Dabei wird über einen Regeloperationsverstärker OPV eine Sollspannung mit einer durch einen Spannungsteiler, bestehend aus den Widerständen Rl und R2 , gebildeten Teilspan- nung verglichen und das Vergleichsergebnis auf eine Ladungspumpe LP geführt. Diese wiederum steuert den ersten NMOS- Transistor Nl entsprechend an.
Die vorhergehende Beschreibung der Ausführungsbeispiele gemäß der vorliegenden Erfindung dient nur zu illustrativen Zwecken und nicht zum Zwecke der Beschränkung der Erfindung. Im Rahmen der Erfindung sind verschiedene Änderungen und Modifikationen möglich, ohne den Umfang der Erfindung sowie ihre Ä- quivalente zu verlassen. Bezugszeichenliste
1 Stromspiegelausgang 2 Referenzstromeingang
3 Vergleichssignalausgang
3' alternativer Vergleichssignalausgang
Nl - N6 NMOS Transistoren
Pl - P3 PMOS Transistoren IN Steuereingang/Stromspiegeleingang
UGS Gate-Source-Spannung
VSS Bezugspotential
VDDEXT externe Versorgungsspannung
VDD geregelte Spannung OUT Spannungsreglerausgang
ICOMP VergleichsSignal
C Kondensator
LP Ladungspumpe
OPV Regeloperationsverstärker Rl erster Widerstand
R2 zweiter Widerstand

Claims

Patentansprüche
1. Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms, mit einem ersten NMOS Transistor (Nl) als Spannungsreglertransistor, mit einem zweiten NMOS Transistor (N2) , der mit dem ersten NMOS Transistor (Nl) einen Stromspiegel bildet, bei dem der erste NMOS Transistor (Nl) mit einem ersten PMOS Transistor (Pl) und einem dritten Transistor (N3) in Reihe geschaltet ist, bei dem der zweite NMOS Transistor (N2) mit einem zweiten PMOS Transistor (P2) und einem vierten Transistor (N4) in Reihe geschaltet ist, bei dem die Steuereingänge des ersten und des zweiten PMOS Transistors (Pl, P2) miteinander verbunden sind, bei dem die Steuereingänge des dritten und des vierten Transistors (N3 , N4) mit einem Steueranschluss (2) zum Einstellen der Größe des auszukoppelnden Teilstroms (12) verbunden sind.
2. Spannungsregler nach Patentanspruch 1, mit einem Kondensator (C) , welcher zwischen die Steuerausgänge des ersten und des zweiten PMOS Transistors (Pl, P2) geschaltet ist.
3. Spannungsregler nach Patentanspruch 1 oder 2, bei dem der erste PMOS Transistor (Pl) eine Diode bildet.
4. Spannungsregler nach einem der Patentansprüche 1 bis 3, bei dem der vierte Transistor (N4) eine Diode bildet.
5. Spannungsregler nach einem der Patentansprüche 1 bis 4, bei dem der dritte und der vierte Transistor (N3 , N4) als NMOS Transistoren ausgebildet sind.
6. Spannungsregler nach einem der Patentansprüche 1 bis 5, mit einem Vergleichssignalausgang (3')/ welcher mit dem Steuerausgang des zweiten PMOS Transistors (P2) verbunden ist, um ein Signal (ICOMP) zur Verfügung zu stellen, wel- ches das Ergebnis eines Vergleichs zwischen einem am Steueranschluss (2) anlegbaren Referenzstrom (IREF) und dem Teilstrom (12) bildet.
7. Spannungsregler nach einem der Patentansprüche 1 bis 5, bei dem der erste NMOS Transistor (Nl) mit einem dritten PMOS Transistor (P4) und einem fünften Transistor (N6) in Reihe geschaltet ist, mit einem Vergleichssignalausgang (3), welcher mit dem Steuerausgang des dritten PMOS Transistors (P4) verbunden ist, um ein Signal (ICOMP) zur Verfügung zu stellen, welches das Ergebnis eines Vergleichs zwischen einem am Steueranschluss (2) anlegbaren Referenzstrom (IREF) und dem Teilstrom (12) bildet.
8. Spannungsregler nach einem der Patentansprüche 1 bis 7, bei dem die Drainanschlüsse des ersten und des zweiten NMOS Transistors (Nl, N2) miteinander verbunden sind.
9. Spannungsregler nach einem der Patentansprüche 1 bis 8, bei dem der Spannungsregler als Längsregler ausgebildet ist und eine Ladungspumpe (LP) umfasst, die mit den Steuereingängen des ersten und des zweiten NMOS Transistors (Nl, N2) verbunden ist.
10. Spannungsregler nach einem der Patentansprüche 1 bis 9, bei dem der Spannungsregler als low-drop Spannungsregler ausgebildet ist .
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