EP1522101A1 - Verfahren zur herstellung von mos-transistoren - Google Patents

Verfahren zur herstellung von mos-transistoren

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EP1522101A1
EP1522101A1 EP03720179A EP03720179A EP1522101A1 EP 1522101 A1 EP1522101 A1 EP 1522101A1 EP 03720179 A EP03720179 A EP 03720179A EP 03720179 A EP03720179 A EP 03720179A EP 1522101 A1 EP1522101 A1 EP 1522101A1
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EP
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extremely low
transistors
low leakage
spacers
leakage currents
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EP03720179A
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Stefan Guenther
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STMicroelectronics NV
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Definitions

  • the invention relates to a method both for the production of MOS transistors with extremely low leakage currents at the pn junctions and of logic switching transistors whose gates are laterally delimited by spacers in a p-substrate or a p-well in an n-substrate.
  • the poly / silicide / salicide gates are provided with spacers in order to limit the leakage currents.
  • Different materials meet in the restricted areas. As a rule, however, these materials are not exclusively silicon, polysilicon, silicon oxides and silicon nitrides. These materials naturally have different material properties, such as different coefficients of expansion.
  • mechanical stress occurs at the spacer edges, which ultimately leads to increased leakage currents.
  • These increased leakage currents are additionally initiated or reinforced by the implantation of high (eg> El5 / cm 2 ) As doses.
  • the invention is therefore based on the object of providing a method for producing MOS transistors which have extremely low leakage currents and which permits n-channel switching transistors in parallel.
  • the object on which the invention is based is achieved in a method of the type mentioned at the outset by first performing an LDD ion implantation over the gate edges in order to form an LDD region, followed by spacer formation on all gate edges or in another Execution only selectively on the n-channel switching transistors, in which case the spacers are removed by a masked anisotropic etching step, which is characterized by a high selectivity towards the gate and substrate materials including their cover layers, the n-channel transistors extremely low leakage currents only connected via LDD prayer, the associated pn areas not with an (As- High-dose implantation and covered with an oxide layer.
  • Phosphorus or boron / arsenic are preferably implanted in a double implantation with the LDD ion implantation.
  • a second embodiment of the invention provides that the n-channel switching transistors are free of photoresist before the etching step.
  • the spacer formation is thus carried out only for them, via which a high-dose S / D implantation can take place at a later point in the process.
  • the surface of the entire transistor structure is covered with a thermal oxide or a CVD layer in order to ensure adequate protection of the transistor structure in subsequent manufacturing steps.
  • This layer can be used for conventional S / D implantations for the switching transistors.
  • the contacting of the S / D regions (source / drain regions) of the n-channel transistors with extremely low leakage currents takes place via the opening of the insulation layer gate / metal-1, contact, and the subsequent metal deposition and structuring.
  • a contact implantation can take place before or after the contact opening.
  • the packing density is increased, the parasitic Reduced effects, increased performance, and increased scalability and thus reduced costs.
  • FIG. 6 the structure corresponding to FIG. 4 with an oxide cover
  • n-channel transistors 1, 2 with a typical CMOS structure after the LDD implantation, with phosphorus implanted over the edges of the gates 3, 4 or also in a boron / arsenic double implantation and thus LDD- Areas 6 were formed.
  • Both a p-type substrate and a p-type well in an n-type substrate can be considered as the base material 5.
  • Transistors 2 e.g. to be used for normal digital / switching functions.
  • the area in which the n-channel switching transistors 2 are located is covered, for example with a first photoresist 9 or another suitable etching protection layer (FIG. 3).
  • FIG. 5 shows a subsequent cover 10 with a CVD layer. Another variant is shown in FIG. 6, where a cover 11 with a thermal oxide has been reached.
  • the MOS transistor with extremely low leakage current is connected exclusively via LDD regions 6 within the active regions.
  • N-channel switching transistors are implemented in parallel
  • the transistor structures are covered with an oxide layer 11 before subsequent implantations or depositions, or there is a (moist) thermal oxidation of the surface of the transistor structures.
  • n-channel transistor with extremely low leakage current "normal” n-channel transistor / n-channel switching transistor gate
  • n-channel transistor with extremely low leakage current gate "normal” n-channel transistor / n-channel switching transistor base material / p-substrate or p-well in n-substrate LDD area nt-S / D area of "normal” n-channel transistor / n-channel switching transistors

Abstract

Die Erfindung betrifft ein Verfahren sowohl zur Herstellung von MOS-Transistoren mit extrem geringen Leckströmen an den pn-Übergängen als auch von Logik/ Schalttransistoren (2) de­ren Gates (3) seitlich mit Spacern (8) begrenzt sind in ei­nem p- Substrat oder einer p-Wanne in n-Substrat (5). Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von MOS-Transistoren mit extrem geringen Leck­strömen zu schaffen und das parallel Logik/ Schalttransisto­ren zulässt. Erreicht wird das dadurch, dass zunächst eine LDD-Ionenimplantation über die Gatekanten durchgeführt wird, um ein LDD-Gebiet (6) zu bilden und anschliessend die Spacer (8) durch einen anisotropen Ätzschritt, der eine hohe Selek­tivität gegenüber den Gate- und Substratmaterialien ein­schliesslich ihrer Abdeckschichten aufweist, entfernt werden bzw. die MOS-Transistoren mit extrem geringen Leckströmen vor der isotropen Spacerherstellung abgedeckt werden, so dass die Spacer (8) nur an den Gatekanten der Logik/ Schalttran­sistoren (2) entstehen aber immer die MOS-Transistoren mit extrem geringen Leckströmen aussschliesslich über das LDD­Gebiet (6) angeschlossen sind und keine (As-) Hochdosisim­plantation in die S/D- Gebiete dieser MOS-Transistoren mit extrem geringen Leckströmen erfolgt.

Description

Verfahren zur Herstellung von MOS-Transistoren
Die Erfindung betrifft ein Verfahren sowohl zur Herstellung von MOS-Transistoren mit extrem geringen Leckströmen an den pn-Übergängen als auch von Logik- Schalttransistoren deren Gates seitlich mit Spacern begrenzt sind in einem p- Substrat oder einer p- Wanne in einem n-Substrat.
Bei den Standard DSM-MOS-Transistoren (DSM: Deep Submicron Silicon Technology) werden die Poly/Silizide/Salizide-Gates mit Spacern versehen, um die Leckströme zu begrenzen. Dabei treffen verschiedene Materialien in den Sperrgebieten auf- einander. Diese Materialien sind in der Regel aber nicht ausschließlich Silizium, Polysilizium, Siliziumoxide und Siliziumnitride. Diese Materialien besitzen naturgemäß unterschiedliche Materialeigenschaften, wie beispielsweise unterschiedliche Ausdehnungskoeffizienten. Im Zusammenhang mit den Abscheidete peraturen und den Temperaturbelastungen welche insbesondere die Spacer im Laufe des Gesamtherstellungs- prozesses erfahren, tritt an den Spacerkanten u.a. ein mechanischer Stress auf, der schließlich zu erhöhten Leckströmen führt. Diese erhöhten Leckströme werden zusätzlich ini- tiiert bzw. verstärkt durch die Implantation von hohen (z.B.>El5/cm2) As-Dosen.
Darüber hinaus können Gitterdefekte durch das begrenzte thermische Budget des Herstellungsprozesses nicht vollstän- dig ausgeheilt werden, wodurch ebenfalls Leckströme generiert werden können. Die pn-Leckströme sind für digitale CMOS-Applikationen durchaus akzeptabel, nicht jedoch für a- nalog dynamische Speicher (z.B. Bildsensoren). Diese Leckströme würden bei den Bildsensoren die Bildinformation er- heblich verfälschen. Um diese Leckströme zu reduzieren, ist es bekannt, bei Beibehaltung der Spacer und der As-Hochdosisimplantation eine zusätzliche tiefe P-Diffusion auszuführen. Damit werden die Ursachen für den Leckstrom nicht beseitigt, aber die Auswir- kungen des Leckstromes reduziert. Die Defekte liegen nun innerhalb von n-Gebieten, wo sie größtenteils inaktiv sind. Eine statistische Anzahl dieser Defekte „wächst" allerdings aus den zusätzlichen P-Diffusionsgebieten heraus und ist damit wieder aktiv. Dies zu verhindern ist schwer beherrsch- bar, so dass signifikante und wenig kalkulierbare Ausbeuterisiken verbleiben und eintreten.
Da die Diffusion aber nicht nur vertikal, sondern auch lateral verläuft, führt das zu größeren Kanallängen, geringeren Packungsdichten, zur Vergrößerung parasitärer Elemente (z.B. Kapazitäten, Laufzeiten) , geringerer Performance und letztendlich zu höheren Kosten.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfah- ren zur Herstellung von MOS-Transistoren zu schaffen, die extrem geringe Leckströmen aufweisen und das parallel n- Kanal-Schalttransistoren zuläßt.
Die der Erfindung zugrunde liegende Aufgabenstellung wird bei einem Verfahren der eingangs genannten Art dadurch gelöst, dass zunächst eine LDD-Ionenimplantation über die Gatekanten durchgeführt wird, um ein LDD-Gebiet zu bilden, anschließend erfolgt die Spacerbildung an allen Gatekanten o- der in einer anderen Ausführung nur selektiv an den n-Kanal- Schalttransistoren wobei im ersteren Fall die Spacer durch einen maskierten anisotropen Ätzschritt, der sich durch eine hohe Selektivität gegenüber den Gate- und Substratmaterialien einschließlich ihrer Abdeckschichten auszeichnet ist, entfernt werden, die n-Kanal-Transistoren mit extrem niedri- gen Leckströmen ausschließlich über LDD-Geb ete angeschlossen, die zugehörigen pn-Gebiete nicht mit einer (As- Hochdosis-Implantation versehen und mit einer Oxidschicht abgedeckt sind.
Vorzugsweise werden mit der LDD-Ionenimplantation Phosphor oder Bor/Arsen in einer DoppelImplantation implantiert.
Eine zweite Ausgestaltung der Erfindung sieht vor, dass die n-Kanal-Schalt-Transistoren vor dem Ätzschritt frei von Photoresist sind. Damit erfolgt nur für sie die Spacerbil- düng, über die zu einem späteren Prozeßzeitpunkt eine Hochdosis-S/D- Implantation erfolgen kann.
Nach dem Ätzschritt wird die Oberfläche der gesamten Transistorstruktur mit einer thermischen Oxid- oder einer CVD- Schicht abgedeckt, um einen ausreichenden Schutz der Transistorstruktur bei nachfolgenden Fertigungsschritten sicher zu stellen.
Durch diese Schicht können konventionelle S/D-Implantationen für die Schalttransistoren erfolgen.
Die Kontaktierung der S/D-Gebiete (Source/Drain-Gebiete) der n-Kanal-Transistoren mit extrem niedrigen Leckströmen erfolgt über die Öffnung der Isolationsschicht Gate/Metall-1, Kontakt, und der nachfolgenden Matallabscheidung und Strukturierung. Zur besseren Kontaktierung kann eine Kontaktimplantation vor oder nach der Kontaktöffnung erfolgen.
Vorteile der Erfindung sind insbesondere darin zu sehen, dass mit einfachen Mitteln die störenden pn-Leckstöme beseitigt werden und damit eine verlässliche Lösung der der Erfindung zugrunde liegenden Aufgabenstellung im Sinne von Prozessstabilität, Reproduzierbarkeit und Ausbeute geschaffen wird.
Weiterhin wird die Packungsdichte erhöht, die parasitären Effekte verringert, die Performance erhöht, sowie die weitere Skalierungsfähigkeit erhöht und damit die Kosten reduziert.
Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden.
In den zugehörigen Zeichnungsfiguren zeigen:
Fig. 1: eine schematische Darstellung von n-Kanal-
Transistoren mit einer typischen CMOS-Struktur nach der LDD-Implantation;
Fig. 2: eine schematische Darstellung von n-Kanal- Transistoren mit einer typischen CMOS-Struktur nach der LDD-I plantation und Spacerrealisierung an allen Gatekanten
Fig. 3: einen mit einer Photolackschicht abgedeckten „kon- ventionellen" n-Kanaltransistor (n-kanal-
Schalttransistor) ;
Fig. 4: die Struktur entsprechend Fig. 2 nach der anisotropen Ätzung der Spacer;
Fig. 5: die Struktur entsprechend Fig. 4 mit einer CVD- Abdeckung;
Fig. 6: die Struktur entsprechend Fig. 4 mit einer Oxidab- deckung;
Fig. 7: die Struktur entsprechend Fig. 5 mit einer Oxidisolation Gate/Metall, Kontakten und Kontaktfensterimplantation; und
Fig. 8: die Struktur entsprechend Fig. 7 mit Metallisie- rung,
Fig. 1 zeigt n-Kanaltransistoren 1, 2 mit einer typischen CMOS-Struktur nach der LDD-Implantation, mit über die Kanten der Gates 3 , 4 Phosphor oder auch in einer Bor / Arsen Doppelimplantation in das Basismaterial 5 implantiert wurde und somit LDD-Gebiete 6 gebildet wurden. Als Basismaterial 5 kommt dabei sowohl ein p-Substrat oder auch eine p-Wanne in einem n-Substrat in Betracht.
Fig. 2 zeigt die Struktur nac der Spacerrealisierung an den Gates 3 , 4.
Häufig ist es sinnvoll, neben den n-Kanal-Transistoren 1 mit extrem geringen pn-Leckströmen auch „normale" n-Kanal-
Transistoren 2 z.B. für normale Digital/ Schaltfunktionen zu verwenden.
Aus diesem Grund wird der Bereich, in dem sich die n-Kanal- Schalttransistoren 2 befinden,- beispielsweise mit einem ersten Photoresist 9, oder einer anderen geeigneten Ätzschutzschicht, abgedeckt (Fig. 3) .
Anschließend erfolgt ein anisotroper Ätzschritt mit hoher Selektivität gegenüber den Gate- μnd Substratmaterialien einschließlich ihrer Abdeckschichten, um die Spacer 8 in den gewünschten Gebieten zu entfernen (Fig. 4) , in denen geringste pn-Leckströme erforderlich sind. Anstelle der nachträglichen Entfernung der Spacer 8 kann auch selektiv bei vorhergehenden Herstellungsschritten bei den n-Kanal- Transistoren 1 die einen niedrigen Leckstrom ausfweisen sollen, darauf verzichtet werden, Spacer 8 herzustellen.
In Fig. 5 ist eine nachfolgende Abdeckung 10 mit einer CVD- Schicht dargestellt. Eine andere Variante zeigt Fig. 6, wo eine Abdeckung 11 mit einem thermischen Oxid erreicht worden ist.
Fig. 7 zeigt die Struktur nach S/D-Implantation 7, Oxidisolation 18, Kontaktöffnung 16 und Kontaktfensterimplantation 15.
Fig. 8 stellt die Struktur nach der ersten Metallstrukturie- rung und Kontaktierung dar.
Das erfindungsgemäße Verfahren lässt sich wie folgt zusammenfassen:
Der Anschluss des MOS-Transistors mit extrem niedrigem Leck- ström erfolgt ausschließlich über LDD-Gebiete 6 innerhalb der aktiven Gebiete.
Es erfolgt eine selektive Entfernung / Nichtrealisierung der Spacer 8 an den Gatekanten des MOS-Transistors mit extrem niedrigem Leckstrom
Es erfolgt keine As-Hochdosisimplantationen an den oder in der Nähe der Gatekanten sowie in den pn-Gebieten des MOS- Transistors mit extrem niedrigem Leckstrom
Parallel werden n-Kanal-Schalttransistoren realisiert
Die Transistorstrukturen werden vor nachfolgenden Implantationen oder Abscheidungen mit einer Oxidschicht 11 bedeckt, oder es erfolgt eine (feuchte) thermische Oxidation der 0- berflache der Transistorstrukturen. Verfahren zur Herstellung von MOS-Transistoren
Bezugszeichenliste
n-Kanal-Transistor mit extrem niedrigem Leckstrom „normaler" n-Kanal-Transistor / n-Kanal- Schalttransistor Gate n-Kanal-Transistor mit extrem niedrigem Leckstrom Gate „normaler" n-Kanal-Transistor / n-Kanal- Schalttransistor Basismaterial / p-Substrat oder p-Wanne in n-Substrat LDD-Gebiet n-t- S/D- Gebiet von „normaler" n-Kanal-Transistor / n- Kanal-Schalttransistoren Spacer Photoresistl / erster Photoresist CVD-Schicht Oxidschicht Metallleitbahn Feldoxid Kontaktfenster Kontaktfensterimplantation Kontakt Gateoxid Oxidisolation Gate/Metalll

Claims

Verfahren zur Herstellung von MOS-TransistorenPatentansprüche
1. Verfahren zur Herstellung von MOS-Transistoren (1) mit extrem geringen Leckströmen an den pn-Übergängen in einem p- Substrat oder einer p-Wanne in n-Substrat, einem mit Spacern (8) seitlich begrenzten Gate (4) von n-
Kanal-Schalt-transistoren (2) und über Gatekanten realisierter LDD- Implantation, d a du r c h g e- k e n n z e i c hn e t, dass die Spacer (8) hergestellt und danach durch einen anisotropen Ätzschritt, der eine hohe Selektivität gegenüber den Gate- und Substratmaterialien einschließlich ihrer Abdeckschichten aufweist, selektiv für MOS-Transistoren (1) mit extrem geringen Leckströmen entfernt werden, diese ausschließlich über das LDD- Gebiet angeschlossen sind und keine, vorzugsweise As-, Hochdosisimplantation in ihre S/D- Gebiete erfolgt.
2. Verfahren nach Anspruch 1 , d a d u r c h g e - k e n n z e i c h n e t, dass die n-Kanal-Schalt- transistoren (2), z.B. für normale Digitalfunktionen, vor dem anisotropen Spacerätzschritt abgedeckt werden.
3. Verfahren nach Anspruch 2, d a du r c h g ek e nn z e i c h n e t, dass das Abdecken der n- Kanal-Schalttransistoren mit einem Photoresist erfolgt.
4. Verfahren zur Herstellung von MOS-Transistoren (1) mit extrem geringen Leckströmen an den pn-Übergängen in einem p- Substrat oder einer p-Wanne in n-Substrat, einem mit Spacern (8) seitlich begrenzten Gate ( 4) von n- kanal-Schalttransistoren (2) und über Gatekanten realisierter LDD- Implantation, d a du r c h g e k e n nz e i c h n e t, dass durch Abdeckung der n-Kanal- Transistoren mit extrem niedrigen Leckstrom bei der isotropen Spacerätzung der Spacer (8) nur selektiv für die n-kanal-Schalttransistoren (2) entsteht, die n- Kanal-Transistoren mit extrem niedrigen Leckstrom ausschließlich über das LDD- Gebiet angeschlossen sind und keine, vorzugsweise As-, Hochdosisimplantation in ihre S/D- Gebiete erfolgt.
5. Verfahren nach einem der Ansprüche 1 bis 4 , d adu r c h g e k e n n z e i c h n e t, dass nach dem Ätzschritt die Oberfläche der gesamten Struktur mit ei- ner Oxidschicht (11) abgedeckt wird.
6. Verfahren nach einem der Ansprüche 1 bis 4, d adu r c h g e k e n n z e i c h n e t, dass nach dem Ätzschritt die Oberfläche der gesamten Struktur mit ei- ner CVD-Schicht (10) abgedeckt wird.
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