EP1412977A2 - Verfahren zur herstellung eines halbleiterprodukts mit einem speicher- und einem logikbereich - Google Patents

Verfahren zur herstellung eines halbleiterprodukts mit einem speicher- und einem logikbereich

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EP1412977A2
EP1412977A2 EP02794526A EP02794526A EP1412977A2 EP 1412977 A2 EP1412977 A2 EP 1412977A2 EP 02794526 A EP02794526 A EP 02794526A EP 02794526 A EP02794526 A EP 02794526A EP 1412977 A2 EP1412977 A2 EP 1412977A2
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EP
European Patent Office
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layer
area
gate electrodes
semiconductor
logic
Prior art date
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Withdrawn
Application number
EP02794526A
Other languages
English (en)
French (fr)
Inventor
Werner Graf
Albrecht Kieslich
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Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
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Withdrawn legal-status Critical Current

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    • H01L2924/1306—Field-effect transistor [FET]

Definitions

  • the invention is in the field of semiconductor technology and relates to a method for producing a semiconductor product with a memory and a logic area and a semiconductor product.
  • FE transistors field effect transistors
  • the FE transistors in the memory area which generally serve as selection transistors for assigned memory cells, must have a particularly low leakage current.
  • Transistors in the logic area particularly depend on a high switching speed and a low threshold voltage.
  • different, specially adapted manufacturing processes have been developed for FE transistors for logic and memory applications.
  • CMOS transistors complementary FE transistors, so-called CMOS transistors, are required, in which the gate material is doped differently depending on the p or n channel.
  • CMOS transistors complementary FE transistors, so-called CMOS transistors, are required, in which the gate material is doped differently depending on the p or n channel.
  • CMOS transistors complementary FE transistors, so-called CMOS transistors, are required, in which the gate material is doped differently depending on the p or n channel.
  • CMOS transistors complementary FE transistors
  • only one gate material with a doping is used in memory applications.
  • only one channel, typically the n-channel can be implemented as a surface channel
  • the other channel typically the p-channel
  • the "buried channel” turned out to be power-limited, so that for this reason, among other things, n- and p-transistors are used as surface transistors in a logic process and a higher performance can be achieved.
  • N- and p-channel transistors with differently doped gate electrodes or with gate materials with different work functions for electrons are also referred to as “dual-work function devices" or “dual-gate devices”, usually the gate electrode of the n-channel transistor is n-doped and the gate electrode of the p-channel transistor is p-doped.
  • dual-work function is used.
  • a production method suitable for the production of such transistors is described, for example, in US Pat. No. 5,882,965.
  • the gate dielectrics of the transistors are often of different thickness.
  • a relevant procedure is e.g. is known from US Pat. No. 5,668,035, in which a thick gate dielectric and a polysilicon layer are first deposited on a silicon substrate both in the logic and in the memory region, then both layers are removed from the logic region and a comparatively thin gate dielectric is formed there and a polysilicon layer is deposited. It is thereby achieved that a gate dielectric which is thinner than the memory area is present in the logic area. The gate stack and the source and drain regions are then formed together in both the logic and the memory area.
  • a gate oxide and a polysilicon layer are first applied to a semiconductor substrate. strat separated and subsequently structured. This creates gate electrodes of FE transistors both in the logic and in the memory area. This is followed by the simultaneous formation of source and drain areas in both areas.
  • the disadvantage here is that the simultaneous production of the FE transistors in both areas cannot address the specific requirements of the FE transistors intended for logic and memory applications.
  • US Pat. No. 6,087,225 describes the formation of a gate oxide and a first polysilicon layer in the memory area, formation of a gate oxide in the logic area and full-area deposition of a second polysilicon layer with subsequent structuring, in which gate electrodes are formed in the logic area and the second polysilicon layer in the memory area are removed, and the following Structuring of the first polysilicon layer to form gate electrodes in the memory area. This is followed by the production of source and drain areas both in the memory and in the logic area.
  • a disadvantage of the previously known methods is that the method steps for producing the FE transistors in the memory or logic area are based on the respective other area. Have effects.
  • the object of the present invention is therefore to specify a method for producing a semiconductor product in which the effects are largely excluded.
  • a method for producing a semiconductor product which has a semiconductor substrate with at least one memory area and a logic area, with the steps: a) a dielectric serving as a gate dielectric is applied to a surface of the semiconductor substrate both in the memory area and in the logic area Layer (eg thick or thin oxide) and a semiconductor layer applied; b) the semiconductor layer is first structured in the memory area with the formation of gate electrodes; c) in the memory area adjacent to the gate electrodes formed there, dopants are introduced into the semiconductor substrate to form source and drain regions; d) the spaces between the gate electrodes in the memory area are largely completely filled with an insulation material; and e) in subsequent steps, the semiconductor layer is structured in the logic region to form gate electrodes and the gate electrodes formed there are doped, with some of these gate electrodes being n-doped and the other being p-doped.
  • a dielectric serving as a gate dielectric is applied to a surface of the semiconductor substrate both in the memory area and in the logic area Layer (eg thick
  • the gate electrodes and the gate oxide in both regions each result from a layer that is deposited or produced over the entire surface.
  • the gate oxides are therefore the same thickness in both areas.
  • the gate electrodes are first formed in the storage area from the semiconductor layer deposited over the entire surface, the associated source and drain areas are created there, and the intermediate spaces between the gate electrodes in the storage area are filled with an insulation material.
  • the FE transistors and the necessary intermediate insulation on completely manufactured.
  • the intermediate insulation formed by the insulation material is applied at high temperatures or thermally treated in order to be able to fill the relatively small spaces well.
  • an insulating layer can therefore preferably be applied to the semiconductor layer in the logic region before formation of the gate electrodes in accordance with step b).
  • a thin liner layer is sufficient for a large number of process steps, which can be deposited over the entire surface, for example after step c) and before step d).
  • the insulating layer and the liner layer preferably consist of silicon nitride.
  • the FE transistors in the memory area are formed completely prior to the manufacture of the FE transistors in the logic area. Therefore, mutual influencing of the process steps for the manufacture of the FE transistors in the memory and logic area is largely avoided.
  • the semiconductor layer is preferably deposited as an undoped polycrystalline semiconductor layer and is initially doped only in the memory region before the gate electrodes are formed. This is preferably done by applying a doped semiconductor layer.
  • Another suitable alternative for doping the semiconductor layer is an implantation, wherein in the logic area the insulating layer can serve as a protective layer before the implantation. The dopants can be removed from the doped material by suitable heat treatment
  • the semiconductor layer consists of a first and a first partial layer either only in the logic layer or only in the second partial layer covering the memory area, so that the semiconductor layer is reinforced in one of the two areas by applying the second partial layer to the first partial layer.
  • the second sub-layer is preferably applied in the logic area, so that the semiconductor layer is thicker in the logic area than in the memory area.
  • the semiconductor layer which is of different thicknesses, enables the transistor properties in the logic and memory area to be adapted in a more targeted manner to the respectively desired requirements.
  • the application in two sub-layers to form semiconductor layers of different thicknesses in the two areas also has the advantage that the dielectric layer serving as the gate dielectric remains completely covered by the first sub-layer during the entire manufacturing process and is therefore protected.
  • the semiconductor layer is preferably formed from two sublayers by one - on the first sublayer deposited over the entire surface
  • Etching stop layer is applied, which covers the first sub-layer only in the logic or in the memory area; further semiconductor material for forming the second partial layer is applied over the entire area to the etching stop layer and the area of the first partial layer not covered by the etching stop layer, so that the first and the second partial layer lie directly one above the other in the area left free by the etching stop layer; - A mask is applied to the second sub-layer in the area that is not covered by the etch stop layer; and using the mask, the second partial layer is removed from the etching stop layer by means of an etching process, so that the second partial layer is only on the first partial layer in the region covered by the mask. remains and both partial layers together form the material-reinforced semiconductor layer there.
  • an etch stop layer applied to the first sublayer in one of the two areas is used.
  • the second partial layer is applied to the etch stop layer and the area of the first partial layer not covered by the etch stop layer.
  • An applied mask covers the second partial layer in the area not covered by the etch stop layer.
  • the mask and the etch stop layer thus cover areas that are largely complementary to one another. During the subsequent etching of the second partial layer, the latter is removed from the etching stop layer.
  • the etch stop layer serves to protect the first sub-layer.
  • the thickness of the first sublayer which represents the semiconductor layer in the cell area, depends, among other things, on whether the doping in the cell area takes place by means of implantation or by means of an additionally applied doped semiconductor layer. In the first case, the first partial layer should be thinner than in the last case.
  • the present invention is also based on the object of specifying a semiconductor product which is provided with FE transistors which are comparatively well adapted to the intended use and which has a semiconductor substrate with at least one memory area and at least one logic area, with an as Gate dielectric serving dielectric layer sit gate electrodes made of a semiconductor material, - the dielectric layer has the same thickness in both the logic and in the memory area, and part of the gate electrodes in the logic area is p-doped and the other part of the gate electrodes in the logic area is n-doped.
  • Such a semiconductor product is known, for example, from US Pat. No. 6,107,154.
  • the present invention solves the aforementioned Task with the above-mentioned semiconductor product in that the semiconductor material of the gate electrodes in the logic or in the memory area has a greater material thickness than in the other area.
  • the different material thickness of the semiconductor material of the gate electrodes in the logic and memory area allows greater freedom with regard to the adaptation of the transistor properties to the respective intended use.
  • the semiconductor material of the gate electrodes in the logic region preferably has a greater material thickness than the semiconductor material of the gate electrode memory region.
  • the semiconductor product is preferably an embedded DRAM.
  • the resistance of the gate lines is reduced by a greater material thickness.
  • a particularly high conductivity is required in the cell area in order to be able to form gate lines as long as possible.
  • a tungsten silicide layer (WSi x ), a tungsten layer (W) or a similar metallic layer is therefore applied there to the semiconductor material of the gate electrodes.
  • WSi x tungsten silicide layer
  • W tungsten layer
  • such an additional layer is a hindrance since it limits the possibility of different gate doping.
  • a greater material thickness of the semiconductor layer is therefore sought there.
  • the semiconductor product according to the invention is characterized in that between the logic area and the memory area there is an intermediate space spaced apart from the gate electrodes in the logic and memory area and filled with an insulating material.
  • the filled intermediate space can be surrounded by further insulating layers, for example silicon nitride layers, and can thus be separated from planarizing insulation materials.
  • FIGS. 1A to IC show the basic sequence of the method according to the invention.
  • a dielectric layer 2 and a semiconductor layer 4 are formed.
  • the semiconductor layer 4 is formed thicker in the logic region 6 in the right half of the figure in FIG. 1A than in the memory region 8 in the left half of the figure.
  • 10 denotes an insulating layer covering the semiconductor layer 4 in the logic region 6.
  • a metal-containing layer 14 and a covering insulation layer 16 are deposited over the entire area.
  • the troughs for the transistors to be formed are typically formed, in particular in the logic region 6, by implantation.
  • the gate electrodes 12 are first produced in the storage area 8 and are laterally covered by insulating edge webs 18. Before the gaps between the gate electrodes 12 are filled with an insulation material 20 that ends with the upper edge of the gate electrodes 12, source and drain regions (not shown) are implanted in FIG. 1B. In principle, the transistors in the memory area 8 are thus completed. In contrast, the semiconductor layer 4 is still unstructured in the logic region 6. Only in subsequent steps are the gate electrodes 21 structured, p-doped or n-doped and the source and drain regions formed for the completion of the transistors. The structure thus obtained is shown in Figure IC.
  • the advantage of this sequence is, in particular, that the formation of the insulating edge webs 18 and the filling of the gaps between the gate electrodes 12 takes place without influencing the semiconductor layer 4 in the logic region 6 and in particular the transistors to be formed there, since the latter at this time apart from Well implants are not yet formed.
  • the insulating layer 10 is used to protect the semiconductor layer 4 in the logic area.
  • Another advantage is the largely independent manufacture of the transistors in the memory and logic area, which permits a targeted adaptation of the transistor properties to the respective intended use.
  • the transistors in the logic area are designed as dual-work function devices.
  • a logic process section which in itself is optimized, can be installed or adopted in a quasi-modular manner following the structuring of the memory area in order to form the transistors in the logic area 6.
  • the thermal steps in a logic process are generally lower than in the memory process, so that the influencing of the already structured memory area 8 is not critical.
  • the process steps for the production of logic and memory areas interlock, and inevitably cuts have to be made in the optimization.
  • FIGS. 2 to 28 The method will be described in more detail below with reference to FIGS. 2 to 28.
  • the same reference numerals as in FIGS. 1A to IC are used for the same structures.
  • the layer thicknesses mentioned are exemplary.
  • a dielectric layer 2 is first preferred on a semiconductor substrate 22 by thermal oxidation of the semiconductor substrate consisting of single-crystal silicon. strats 22 formed.
  • the dielectric layer 2 serves as a gate dielectric both in the memory area 8 and in the logic area 6.
  • a first partial layer 26 made of undoped polysilicon is deposited on the dielectric layer 2 by means of a CVD (chemical vapor deposition) method.
  • the thickness of the first partial layer 26 is approximately 40 nm. In the event of a later doping of the first partial layer 26 by means of implantation, the thickness can be approximately 80 nm.
  • An etching stop layer 28 made of silicon oxide subsequently applied by means of a CVD method covers the first partial layer 26 over the entire area. This is followed by the application of a photomask 30. This is formed by depositing and structuring a photoresist layer, only a lithography with medium resolution being required, since the structuring of the etching stop layer 28 by means of anisotropic etching 32 is relatively uncritical.
  • the structured etch stop layer 28 can be seen in FIG. 3. After removal of the photomask 30, the exposed areas of the first partial layer 26 are cleaned by means of HF in order to completely remove oxide residues. The etch stop layer 28 can also be attacked during cleaning.
  • the etching stop layer remains in a sufficient thickness after cleaning.
  • An approximately 80 nm thick second partial layer 34 of undoped polysilicon is deposited on the partial layer 26 cleaned in this way.
  • the two sublayers 26 and 34 are in direct contact in the logic area 6, while in the memory area 8 the two sublayers are separated from one another by the etch stop layer 28.
  • the two sub-layers 26 and 34 form the semiconductor layer 4, while in the memory region 8 the semiconductor layer 4 is only formed by the first sub-layer 26.
  • the semiconductor layer 4 thus has a greater material thickness in the logic area 6 than in the memory area 8. According to FIG.
  • an insulating layer 10 made of CVD silicon nitride is deposited and covered in the logic region 6 with a photomask 36, which is also photolithographically uncritical.
  • the insulating layer 10 is removed from the storage area 8 with a further anisotropic etching 38.
  • the insulating layer 10 structured in this way subsequently serves as a mask when structuring the two partial layers by means of anisotropic etching 38.
  • the anisotropic etching 38 is carried out selectively with respect to the material of the etching stop layer 28 and the material of the insulating layer 10.
  • the insulation layer 16 (FIG. 7) should be made significantly thicker than the insulating layer 10, since both layers are etched in later process steps (FIG. 22), the insulation layer 16 not being to be removed completely. Suitable sizes are 200 nm for the insulating layer 16 and 50 nm for the insulating layer 10.
  • a polysilicon layer 42 doped with phosphorus is applied for doping the first partial layer 26. This only covers the first sub-layer 26 in the memory area 8, whereas in the logic area 6 there is the insulating layer 10 between the semiconductor layer 4 formed from the two sub-layers 26 and 34 and the doped polysilicon layer 42. This causes a diffusion of phosphorus into the semiconductor layer 4 of the logic area 6 prevented.
  • the approximately 40 nm thick and approximately 10 20 ./cm 3 doped polysilicon layer 42 remains on the first sub-layer 26 in the storage area 8, so that both together form the semiconductor layer 4 there. Together, the thickness of the semiconductor layer 4 in the memory area 8 is approximately 80 nm, while in the logic area 6 it is 120 nm.
  • the metal-containing layer 14 preferably consists of a tungsten nitride layer 44 and a tungsten layer 46.
  • layer 16 represents the so-called cap nitride and is deposited by means of a CVD process.
  • the gate electrodes 12 are structured in the memory area 8.
  • a photomask 48 produced with high-resolution lithography is first formed in the storage area 8 and the insulation layer 16 is first etched. This remains in the areas covered by the photomask 48 and can therefore subsequently be used as a hard mask.
  • the anisotropic etching of the tungsten layer 46, the tungsten nitride layer 44 and the semiconductor layer 4 takes place selectively with respect to the material of the insulation layer 16 (here silicon nitride).
  • gate electrodes 12 with the layered structure of n-doped poly silicon, tungsten nitride and tungsten with attached cap nitride are examples of the insulation layer 16 etched.
  • the insulating layer 10 which is also made of silicon nitride, protects the semiconductor layer 4 in the logic region 6 during the etching.
  • the situation after the etching is shown in FIG. 9. This is followed by the formation of insulating edge webs 18 by oxidation of the side walls of the gate electrodes 12.
  • dopants for forming LDD regions 50 are introduced into the semiconductor substrate 22 exposed in the memory region 8 by means of oblique or vertical implantation.
  • the semiconductor layer 4 in the logic region 6 is additionally protected with a photo mask 52.
  • a thin LP-CVD (low pressure chemical vapor deposition) nitride layer 54 is deposited conformally and anisotropically etched back, so that edge webs 54 remain on the side walls of the gate electrodes 12.
  • the source and drain regions 56 of the transistors in the memory region 8 are created by a further implantation of dopants in the semiconductor substrate 22 exposed in the memory region 8 and a subsequent annealing step for activating the dopants and for healing implantation damage (FIG. 12).
  • a further thin nitride layer 58 is subsequently deposited, the spaces between the gate electrodes are filled with an insulation material 20 made of BPSG (P and B-doped silicon glass), the BPSG is compressed at 800 ° C. and then with a stop on the nitride layers 16 and 58 planarized. These steps are shown in FIGS. 13 to 15. This completes the process control in the memory area for the time being.
  • BPSG P and B-doped silicon glass
  • the gate oxide 2 between the gate electrodes 12 is also attacked or partially removed. This is e.g. possible when etching the gate stack (gate electrodes). A partial removal is not critical, however, since contacts to the doping regions 56 are usually created at these points in later method steps.
  • the formation of the transistors in the logic area follows.
  • a photomask 60 structured with high-resolution lithography is applied.
  • a photoresist optimized for the formation of the transistors in the logic area is used as the material for the photomask 60. It can be z. B. is a negative photoresist.
  • the nitride layer 58 and the insulating layer 10 are structured by means of the photomask 60, so that the etched nitride layers can be used as a hard mask.
  • the insulation layer 16 made of silicon nitride in the storage area 8 is protected by the photomask 60.
  • the semiconductor layer 4 is structured with an oxide and nitride-protecting polysilicon etching and cleaning with HF is carried out. It is essential that the gate oxide 2 between the gate electrodes 21 is not removed, since otherwise the so-called silicon pitting of the semiconductor substrate 22 can occur.
  • the side walls of the gate electrodes 21 created in this way are then oxidized and, as in FIG. 17, isolating edge webs 62 are formed. During the oxidation, further oxide can arise on the semiconductor substrate 22 between the gate electrodes 21.
  • n-doped LDD regions 66 for the n-channel transistors are introduced into the semiconductor substrate 22 by means of implantation.
  • a thin LP-CVD nitride is deposited and anisotropically etched back, so that edge webs 68 made of nitride remain on the side walls of the gate electrodes 21.
  • edge webs 68 made of nitride remain on the side walls of the gate electrodes 21.
  • the n-channel transistors in the logic area and the entire memory area are covered by means of a further photomask 70 and p-doped LDD regions 72 for the p-channel transistors are implanted in the semiconductor substrate 22.
  • the cap nitride 10 (insulating layer) is removed from the gate electrodes 21 in the logic region 6.
  • the insulation layer 16 located on the gate electrodes 12 in the memory area is only partially etched back due to its significantly higher material thickness.
  • the source and drain regions 82 and 84 as well as the p- and n-doped gate electrodes 21 of the n-channel transistors and p-channel transistors are implanted using further photomasks 78 and 80, respectively.
  • an anneal step follows.
  • a silicon nitride layer 86 and a masking layer are applied for a subsequent siliconization.
  • the masking layer serves as a mask for etching the nitride layer 86, which is removed where the semiconductor substrate 22 and the semiconductor layer 4 are to be siliconized.
  • a cobalt layer or titanium layer is applied to the exposed silicon surfaces by means of sputtering to remove residual oxide and is converted to cobalt silicide 88 or titanium silicide during a heat treatment under reaction with the exposed silicon. Unconverted cobalt or titanium is removed.
  • a BPSG layer 90 is deposited, thermally compressed and planarized with a lower thermal budget (lower temperature) than in the cell area.
  • Nitride layer / edge webs 56 source and drain regions

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Abstract

Es wird ein Verfahren zur Integration von Feldeffekttransi-storen für Speicher- und Logikanwendungenin einem Halbleitersubstrat 22 vorgeschlagen, bei dem zunächst das Gatedie-lektrikum 2 und eine Halbleiterschicht 4 sowohl im Logik- als auch im Speicherbereich 6 und 8 ganzflächig abgeschiedenenwerden. Aus diesen Schichten werden zunächst die Gateelektroden 12 im Speicherbereich 8 gebildet,die Source- und Draingebiete 56 implantiert und der Speicherbereich 8 mit einem Isolationsmaterial 20 planarisierend bedeckt. Erst nachfolgend werden aus der Halbleiterschicht 4 und dem Gatedielektrikum 2im Logikbereich die Gateelektroden 21 gebildet.Figur 16

Description

Besehreibung
Verfahren zur Herstellung eines Halbleiterprodukts mit einem Speicher- und einem Logikbereich
Die Erfindung liegt auf dem Gebiet der Halbleitertechnologie und betrifft ein Verfahren zur Herstellung eines Halbleiterprodukts mit einem Speicher- und einem Logikbereich sowie ein Halbleiterprodukt.
In zunehmendem Maße werden Halbleiterprodukte mit integrierten Speicher- und Logikbereichen hergestellt. Dies stellt jedoch besonders hohe Anforderungen an den Herstellungsprozeß, da an die Feldeffekttransistoren (FE-Transistoren) im Speicher- und Logikbereich unterschiedliche Anforderungen gestellt werden. So müssen zum Beispiel die FE-Transistoren im Speicherbereich, die dort in der Regel als Auswähltransisto- ren für zugeordnete Speicherzellen dienen, einen besonders geringen Leckstrom aufweisen. Dagegen kommt es bei FE-
Transistoren im Logikbereich besonders auf eine hohe Schalt- geschwindigkeit und eine geringe EinsatzSpannung an. Um diesen unterschiedlichen Anforderungen gerecht zu werden, wurden für FE-Transistoren für Logik- und Speicheranwendungen unter- schiedliche, speziell angepaßte Herstellungsverfahren entwik- kelt.
Ein Unterschied bei der Herstellung liegt z. B. darin, daß für Logikanwendungen komplementäre FE-Transistoren, sogenann- te CMOS-Transistoren., benötigt werden, bei denen abhängig vom p- oder n-Kanal auch das Gatematerial unterschiedlich dotiert ist. Bei Speicheranwendungen wird in der Regel nur ein Gatematerial mit einer Dotierung eingesetzt. Dies hat zur Folge, daß nur ein Kanal, typischerweise der n-Kanal, als Oberflä- chenkanal realisiert werden kann, während der andere Kanal, typischerweise der p-Kanal, als sogenannter "buried Channel" realisiert wird. Im Zuge der weiteren Miniaturisierung hat sich der "buried Channel" als leistungslimitiert herausgestellt, so daß heute unter anderem aus diesem Grund in einem Logikprozeß n- und p-Transistoren als Oberflächentransistoren verwendet werden und dabei eine höhere Performance erzielbar ist. N- und p-Kanal Transistoren mit unterschiedlich dotierter Gateelektrode bzw. mit Gatematerialien mit unterschiedlicher Austrittsarbeit für Elektronen werden auch als "dual- work function devices" oder "dual-gate devices" bezeichnet, wobei in der Regel die Gateelektrode des n-Kanal Transistors n-dotiert und die Gateelektrode des p-Kanal Transistors p- dotiert ist. Im folgenden wird der Begriff dual-work function verwendet. Ein für die Herstellung derartige Transistoren geeignetes Herstellungsverfahren ist zum Beispiel in der US 5,882,965 beschrieben.
Um die unterschiedlichen EinsatzSpannungen bei Logik- und Speichertransistoren einzustellen, werden häufig die Gatedielektrika der Transistoren unterschiedlich dick ausgebildet. Ein diesbezügliches Verfahren ist z.B. aus der US 5,668,035 bekannt, bei dem zunächst auf einem Siliziumsubstrat sowohl im Logik- als auch im Speicherbereich ein dickes Gatedielektrikum sowie eine Polysiliziumschicht abgeschieden, anschließend beide Schichten aus dem Logikbereich entfernt und dort ein vergleichsweise dünnes Gatedielektrikum gebildet und eine Polysiliziumschicht abgeschieden werden. Dadurch wird erreicht, daß im Logikbereich ein im Vergleich zum Speicherbereich dünneres Gatedielektrikum vorliegt . Der Gatestack sowie die Source- und Draingebiete werden anschließend gemeinsam sowohl im Logik- als auch im Speicherbereich gebildet .
Die Bildung von FE-Transistoren für Speicheranwendungen und dual-work function Transistoren für Logikanwendungen auf einem gemeinsamen Halbleitersubstrat wird dagegen in den US 6,107,154, US 6,153,459 und US 6,087,225 beschrieben.
Bei dem Verfahren gemäß US 6,107,154 wird zunächst ein Gateoxid und eine Polysiliziumschicht auf ein Halbleitersub- strat abgeschieden und nachfolgend strukturiert. Dabei entstehen sowohl im Logik- als auch im Speicherbereich Gateelektroden von FE-Transistoren. Es schließt sich die gleichzeitige Bildung von Source- und Draingebieten in beiden Bereichen an. Nachteilig ist hier, daß durch die gleichzeitige Herstellung der FE-Transistoren in beiden Bereichen nicht auf die spezifischen Anforderungen der für Logik- und Speicheranwendungen vorgesehenen FE-Transistoren eingegangen werden kann.
Aus der US 6,153,459 ist dagegen bekannt, das ganzflächig auf das Halbleitersubstrat abgeschiedene Gateoxid und die ebenfalls ganzflächig abgeschiedene Polysiliziumschicht nur im Speicherbereich zu strukturieren, im Logikbereich dagegen vollständig zu entfernen. Anschließend wird im Logikbereich ein Gateoxid gebildet und eine Polysiliziumschicht abgeschieden, wobei diese Polysiliziumschicht lediglich im Logikbereich unter Bildung von Gateelektroden strukturiert wird, im Speicherbereich dagegen vollständig entfernt wird. Die Gateelektroden im Logikbereich werden nun n- bzw. p-dotiert. Abschließend erfolgt in beiden Bereichen die Bildung der Source- und Draingebiete.
Die US 6,087,225 beschreibt dagegen die Bildung eines Gateoxids und einer ersten Polysiliziumschicht im Speicherbe- reich, Bildung eines Gateoxids im Logikbereich und ganzflächige Abscheidung einer zweiten Polysiliziumschicht mit nachfolgender Strukturierung, bei der im Logikbereich Gateelektroden gebildet und die zweite Polysiliziumschicht im Speicherbereich entfernt werden, sowie nachfolgender Strukturie- rung der ersten Polysiliziumschicht zur Bildung von Gateelektroden im Speicherbereich. Es schließt sich die Herstellung von Source- und Draingebieten sowohl im Speicher- als auch im Logikbereich an.
Nachteilig bei den vorbekannten Verfahren ist, daß die Verfahrensschritte zur Herstellung der FE-Transistoren im Speicher- bzw. Logikbereich auf den jeweils anderen Bereich Aus- Wirkungen haben. Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zur Herstellung eines Halbleiterprodukts anzugeben, bei dem die Auswirkungen weitgehend ausgeschlossen sind.
Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren zur Herstellung eines Halbleiterprodukts, das ein Halbleitersubstrat mit wenigstens einem Speicherbereich und einem Logikbereich aufweist, mit den Schritten: a) auf eine Oberfläche des Halbleitersubstrats wird sowohl im Speicher- als auch im Logikbereich eine als Gatedielektrikum dienende dielektrische Schicht (z.B. Dick- oder Dünnoxid) und eine Halbleiterschicht aufgebracht; b) die Halbleiterschicht wird zunächst im Speicherbereich un- ter Bildung von Gateelektroden strukturiert; c) im Speicherbereich werden benachbart zu den dort gebildeten Gateelektroden in das Halbleitersubstrat Dotierstoffe zur Bildung von Source- und Draingebieten eingebracht; d) die Zwischenräume zwischen den Gateelektroden im Speicher- bereich werden mit einem Isolationsmaterial weitgehend vollständig aufgefüllt; und e) in nachfolgenden Schritten wird im Logikbereich die Halbleiterschicht unter Bildung von Gateelektroden strukturiert und die dort gebildeten Gateelektroden dotiert, wo- bei ein Teil dieser Gateelektroden n- und der andere Teil p-dotiert wird.
Erfindungsgemäß gehen demnach die Gateelektroden und das Gateoxid in beiden Bereichen aus jeweils einer ganzflächig ab- geschiedenen bzw. erzeugten Schicht hervor. Die Gateoxide sind daher in beiden Bereichen gleich dick. Weiterhin werden aus der ganzflächig abgeschiedenen Halbleiterschicht zunächst im Speicherbereich die Gateelektroden gebildet, dort die zugehörigen Source- und Draingebiete geschaffen und die Zwi- schenraume zwischen den Gateelektroden im Speicherbereich mit einem Isolationsmaterial aufgefüllt . Im Speicherbereich sind damit die FE-Transistoren und die notwendige Zwischenisolati- on vollständig hergestellt. Insbesondere die von dem Isolationsmaterial gebildete Zwischenisolation wird bei hohen Temperaturen aufgebracht bzw. thermisch nachbehandelt, um die relativ kleinen Zwischenräume gut füllen zu können. Zum Schutz der Halbleiterschicht im Logikbereich vor den im Zellenbereich durchgeführten Prozessen, z.B. bei einer Implantation, kann daher bevorzugt vor Bildung der Gateelektroden gemäß Schritt b) auf die Halbleiterschicht im Logikbereich eine isolierende Schicht aufgebracht werden. Für eine Vielzahl von Prozeßschritten reicht jedoch auch eine dünne Linerschicht aus, die z.B. nach Schritt c) und vor Schritt d) ganzflächig abgeschieden werden kann. Bevorzugt bestehen die isolierende Schicht und die Linerschicht aus Siliziumnitrid.
Die FE-Transistoren im Speicherbereich werden gemäß der Erfindung vollständig vor der Herstellung der FE-Transistoren im Logikbereich gebildet . Daher wird eine gegenseitige Beeinflussung der Verfahrensschritte zur Herstellung der FE- Transistoren im Speicher- und Logikbereich weitgehend vermie- den.
Bevorzugt wird die Halbleiterschicht als undotierte polykristalline Halbleiterschicht abgeschieden und zunächst lediglich im Speicherbereich vor Bildung der Gateelektroden do- tiert. Dies erfolgt bevorzugt durch Aufbringen einer dotierten Halbleiterschicht. Eine ebenfalls geeignete Alternative zur Dotierung der Halbleiterschicht ist eine Implantation, wobei im Logikbereich die isolierende Schicht als Schutzschicht vor der Implantation dienen kann. Durch geeignete Wärmebehandlung können die Dotierstoffe aus der dotierten
Halbleiterschicht in die undotierte Halbleiterschicht diffundieren. Im Ergebnis entsteht eine sehr gleichmäßige Dotierung beider Schichten.
In einer vorteilhaften Weiterbildung des erfindungsgemäßen
Verfahrens besteht die Halbleiterschicht aus einer ersten und einer die erste Teilschicht entweder nur im Logik- oder nur im Speicherbereich bedeckenden zweiten Teilschicht, so daß die Halbleiterschicht in einem der beiden Bereiche durch Aufbringen der zweiten Teilschicht auf die erste Teilschicht materialverstärkt wird. Bevorzugt wird die zweite Teilschicht im Logikbereich aufgebracht, so daß die Halbleiterschicht im Logikbereich dicker als im Speicherbereich ist. Die unterschiedlich dick ausgebildete Halbleiterschicht ermöglicht eine gezieltere Anpassung der Transistoreigenschaften im Logik- und Speicherbereich an die jeweils gewünschten Anforderungen.
Das Aufbringen in zwei Teilschichten zur Bildung unterschiedlich dicker Halbleiterschichten in den beiden Bereichen hat darüber hinaus den Vorteil, daß die als Gatedielektrikum dienende dielektrische Schicht vollständig von der ersten Teil- schicht während des gesamten Herstellungsprozesses bedeckt bleibt und damit geschützt ist.
Bevorzugt erfolgt die Bildung der Halbleiterschicht aus zwei Teilschichten dadurch, daß - auf die ganzflächig abgeschiedene erste Teilschicht eine
Ätzstoppschicht aufgebracht wird, welche die erste Teil- schicht lediglich im Logik- oder im Speicherbereich bedeckt; weiteres Halbleitermaterial zur Bildung der zweiten Teil- schicht ganzflächig auf die Ätzstoppschicht und den von der Ätzstoppschicht nicht bedeckten Bereich der ersten Teilschicht aufgebracht wird, so daß die erste und die zweite Teilschicht in dem von der Ätzstoppschicht freigelassenen Bereich unmittelbar übereinander liegen; - eine Maske auf die zweite Teilschicht in den Bereich aufgebracht wird, der von der Ätzstoppschicht unbedeckt ist; und unter Verwendung der Maske die zweite Teilschicht von der Ätzstoppschicht mittels eines Ätzprozesses entfernt wird, so daß die zweite Teilschicht lediglich in dem von der Maske bedeckten Bereich auf der ersten Teilschicht ver- bleibt und beide Teilschichten dort zusammen die material- verstärkte Halbleiterschicht bilden.
Gemäß dieser Weiterbildung wird eine auf die erste Teil- schicht in einem der beiden Bereiche aufgebrachte Ätzstoppschicht verwendet. Auf die Ätzstoppschicht und den von der Ätzstoppschicht nicht bedeckten Bereich der ersten Teil- schicht wird die zweite Teilschicht aufgebracht . Eine aufgebrachte Maske bedeckt die zweite Teilschicht in dem von der Ätzstoppschicht nicht bedeckten Bereich. Die aufgebrachte
Maske und die Ätzstoppschicht bedecken somit zueinander weitgehend komplementäre Bereiche. Bei der nachfolgenden Ätzung der zweiten Teilschicht wird diese von der Ätzstoppschicht entfernt. Die Ät stoppschicht dient dem Schutz der ersten Teilschicht. Die Dicke der ersten Teilschicht, die im Zellenbereich die Halbleiterschicht darstellt, richtet sich unter anderem danach, ob die Dotierung im Zellenbereich mittels Implantation oder mittels zusätzlich aufgebrachter dotierter Halbleiterschicht erfolgt. Im ersten Fall sollte die erste Teilschicht dünner als im letzten Fall ausgebildet sein.
Der vorliegenden Erfindung liegt weiterhin die Aufgabe zu Grunde, ein mit vergleichsweise gut an den Verwendungszweck angepaßte FE-Transistoren versehenes Halbleiterprodukt anzu- geben, das ein Halbleitersubstrat mit wenigstens einem Speicherbereich und wenigstens einem Logikbereich aufweist, wobei im Speicher- und im Logikbereich auf einer als Gatedielektrikum dienenden dielektrischen Schicht Gateelektroden aus einem Halbleitermaterial sitzen, - die dielektrische Schicht sowohl im Logik- als auch im Speicherbereich die gleiche Dicke aufweist, und ein Teil der Gateelektroden im Logikbereich p-dotiert und der andere Teil der Gateelektroden im Logikbereich n- dotiert ist.
Aus der US 6,107,154 ist zum Beispiel ein derartiges Halbleiterprodukt bekannt . Die vorliegende Erfindung löst genannte Aufgabe bei dem vorstehend genannten Halbleiterprodukt dadurch, daß das Halbleitermaterial der Gateelektroden im Logik- oder im Speicherbereich eine größere Materialstärke als im jeweils anderen Bereich aufweist.
Die unterschiedliche Materialstärke des Halbleitermaterials der Gateelektroden im Logik- und Speicherbereich gestattet eine größere Freiheit hinsichtlich der Anpassung der Transistoreigenschaften an den jeweiligen Verwendungszweck. Bevor- zugt weist das Halbleitermaterial der Gateelektroden im Logikbereich eine größere Materialstärke als das Halbleitermaterial der Gateelektroden Speicherbereich auf . Bevorzugt handelt es sich bei dem Halbleiterprodukt um ein embedded DRAM.
Grundsätzlich wird durch eine größere Materialstärke der Widerstand der Gateleitungen vermindert . Im Zellenbereich wird eine besonders hohe Leitfähigkeit gefordert, um möglichst lange Gateleitungen ausbilden zu können. Daher wird dort auf das Halbleitermaterial der Gateelektroden eine Wolframsili- zidschicht (WSix) , eine Wolframschicht (W) oder eine ähnliche metallische Schicht aufgebracht. Im Logikbereich ist eine derartige Zusatzschicht dagegen hinderlich, da sie die Möglichkeit unterschiedlicher Gatedotierungen einschränkt. Um auch im Speicherbereich einen ausreichend geringen Widerstand der Gateleitungen zu ermöglichen, wird daher dort eine größere Materialstärke der Halbleiterschicht angestrebt.
Weiterhin zeichnet sich das erfindungsgemäße Halbleiterprodukt dadurch aus, daß zwischen dem Logikbereich und dem Spei- cherbereich ein von den Gatelelektroden im Logik- und Speicherbereich beabstandeter und mit einem isolierenden Material aufgefüllter Zwischenraum angeordnet ist . Der aufgefüllte Zwischenraum kann dabei von weiteren isolierenden Schichten, z.B. Siliziumnitridschichten, umgeben und so gegenüber plana- risierenden Isolationsmaterialien getrennt sein. Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels erläutert und in Figuren dargestellt. Es zeigen:
Figuren 1A bis IC den schematischen Ablauf des erfindungs- gemäßen Verfahrens, und
Figuren 2 bis 28 einen demgegenüber detaillierter dargestellten Ablauf .
Die Figuren 1A bis IC zeigen den prinzipiellen Ablauf des er- findungsgemäßen Verfahrens. Zunächst werden eine dielektrische Schicht 2 und eine Halbleiterschicht 4 gebildet . Die Halbleiterschicht 4 ist in dem in der Figur 1A in der rechten Bildhälfte liegenden Logikbereich 6 dicker ausgebildet als in dem in der linken Bildhälfte liegenden Speicherbereich 8. Mit 10 ist eine die Halbleiterschicht 4 im Logikbereich 6 bedek- kende isolierende Schicht bezeichnet. Vor Bildung der Gateelektroden 12 im Speicherbereich 8 werden eine metallhaltige Schicht 14 und eine bedeckende Isolationsschicht 16 ganzflächig abgeschieden. Vor der Bildung der dielektrischen Schicht 2 erfolgt typischerweise die Ausbildung der Wannen für die zu bildenden Transistoren, insbesondere im Logikbereich 6, durch Implantation.
Wie aus der Figur 1B ersichtlich, werden zunächst die Ga- teelektroden 12 im Speicherbereich 8 hergestellt, die seitlich von isolierenden Randstegen 18 bedeckt sind. Vor dem Auffüllen der Zwischenräume zwischen den Gateelektroden 12 mit einem Isolationsmaterial 20, das mit der Oberkante der Gateelektroden 12 abschließt, werden in Figur 1B nicht darge- stellte Source- und Draingebiete implantiert. Somit sind im Speicherbereich 8 die Transistoren prinzipiell fertig gestellt . Im Logikbereich 6 ist die Halbleiterschicht 4 dagegen noch unstrukturiert . Erst in nachfolgenden Schritten werden dort die Gateelektroden 21 strukturiert, p- bzw. n-dotiert und die Source- und Draingebiete zur Fertigstellung der Transistoren gebildet. Die so erhaltene Struktur ist in Figur IC dargestellt . Der Vorteil dieses Ablaufs besteht insbesondere darin, daß die Bildung der isolierenden Randstege 18 und das Auffüllen der Zwischenräume zwischen den Gateelektroden 12 ohne Beein- flussung der Halbleiterschicht 4 im Logikbereich 6 und insbesondere der dort zu bildenden Transistoren erfolgt, da letztere zu diesem Zeitpunkt abgesehen von Well-Implantierungen noch nicht gebildet sind. Zum Schutz der Halbleiterschicht 4 im Logikbereich dient die isolierende Schicht 10. Als weite- ren Vorteil läßt sich die weitgehend voneinander unabhängige Herstellung der Transistoren im Speicher- und Logikbereich nennen, welche eine gezielte Anpassung der Transistoreigenschaften an den jeweiligen Verwendungszweck gestattet. Die Transistoren im Logikbereich werden als dual-work function devices ausgebildet.
Günstig ist es weiterhin, daß sich ein für sich genommen optimierter Logikprozeßabschnitt im Anschluß an die Strukturierung des Speicherbereichs quasi modular zur Bildung der Tran- sistoren im Logikbereich 6 einbauen bzw. übernehmen läßt. Die thermischen Schritte bei einem Logikprozeß sind im allgemeinen niedriger als im Speicherprozeß, so daß die Beeinflussung des bereits strukturierten Speicherbereichs 8 unkritisch ist. Im Stand der Technik greifen dagegen die Prozeßschritte zur Herstellung von Logik- und Speicherbereich ineinander, wobei unweigerlich Abstriche bei der Optimierung hingenommen werden müssen.
Im folgenden soll das Verfahren anhand der Figuren 2 bis 28 näher beschrieben werden. Dabei werden für gleiche Strukturen die gleichen Bezugszeichen wie in den Figuren 1A bis IC verwendet. Die dabei genannten Schichtdicken sind exemplarisch.
Auf einem Halbleitersubstrat 22 wird nach Bildung der Wannen für die Transistoren (hier nicht gezeigt) zunächst eine dielektrische Schicht 2 bevorzugte durch thermische Oxidation des aus einkristallinem Silizium bestehenden Halbleitersub- strats 22 gebildet. Die dielektrische Schicht 2 dient als Gatedielektrikum sowohl im Speicherbereich 8 als auch im Logikbereich 6. Auf die dielektrische Schicht 2 wird eine erste Teilschicht 26 aus undotiertem Polysilizium mittels eines CVD (chemical vapour deposition) -Verfahrens abgeschieden. Die Dicke der ersten Teilschicht 26 beträgt etwa 40 nm. Im Fall einer Späteren Dotierung der ersten Teilschicht 26 mittels Implantation kann die Dicke etwa 80 nm betragen. Eine nachfolgend mittels eines CVD-Verfahrens aufgebrachte Ätzstopp- schicht 28 aus Siliziumoxid bedeckt die erste Teilschicht 26 ganzflächig. Es schließt sich das Aufbringen einer Photomaske 30 an. Diese wird durch Abscheiden und Strukturieren einer Photoresistschicht gebildet, wobei lediglich eine Lithographie mit mittlerer Auflösung benötigt wird, da die mittels anisotrope Ätzung 32 erfolgende Strukturierung der Ätzstoppschicht 28 relativ unkritisch ist. Die strukturierte Ätzstoppschicht 28 ist in Figur 3 zusehen. Nach dem Entfernen der Photomaske 30 schließt sich eine Reinigung der freilegenden Bereiche der ersten Teilschicht 26 mittels HF an, um Oxi- dreste vollständig zu entfernen. Die Ätzstoppschicht 28 kann bei der Reinigung ebenfalls mit angegriffen werden. Da sie jedoch deutlich dicker als die auf der ersten Teilschicht 26 vorhandene natürliche Oxidschicht oder Oxidreste ist, bleibt nach der Reinigung die Ätzstoppschicht in einer ausreichenden Dicke übrig. Auf die so gereinigte Teilschicht 26 wird eine etwa 80 nm dicke zweite Teilschicht 34 aus undotiertem Polysilizium abgeschieden. Dabei sind die beiden Teilschichten 26 und 34 im Logikbereich 6 in unmittelbarem Kontakt, im Speicherbereich 8 sind die beiden Teilschichten dagegen durch die Ätzstoppschicht 28 voneinander getrennt. Im Logikbereich 6 bilden die beiden Teilschichten 26 und 34 die Halbleiterschicht 4, während im Speicherbereich 8 die Halbleiterschicht 4 lediglich von der ersten Teilschicht 26 gebildet wird. Die Halbleiterschicht 4 weist somit im Logikbereich 6 eine größe- re Materialstärke als im Speicherbereich 8 auf. Gemäß Figur 4 wird eine isolierende Schicht 10 aus CVD- Siliziumnitrid abgeschieden und im Logikbereich 6 mit einer ebenfalls photolithographisch unkritischen Photomaske 36 bedeckt. Mit einer weiteren anisotropen Ätzung 38 wird die iso- lierende Schicht 10 aus dem Speicherbereich 8 entfernt. Die so strukturierte isolierende Schicht 10 dient nachfolgend als Maske bei der Strukturierung der beiden Teilschichten mittels anisotroper Ätzung 38. Die anisotrope Ätzung 38 erfolgt dabei selektiv zum Material der Ätzstoppschicht 28 und zum Material der isolierenden Schicht 10.
Die Isolationsschicht 16 (Fig. 7) sollte deutlich dicker als die isolierende Schicht 10 ausgebildet werden, da beide Schichten in späteren Verfahrensschritte geätzt werden (Figur 22) , wobei die Isolationsschicht 16 nicht vollständig entfernt werden soll. Geeignete Größen sind 200 nm für die Isolationsschicht 16 und 50 nm für die isolierende Schicht 10.
Zur Dotierung der ersten Teilschicht 26 wird, wie aus Figur 6 ersichtlich, eine mit Phosphor dotierte Polysiliziumschicht 42 aufgebracht. Diese bedeckt nur im Speicherbereich 8 die erste Teilschicht 26, im Logikbereich 6 liegt dagegen zwischen der aus den beiden Teilschichten 26 und 34 gebildeten Halbleiterschicht 4 und der dotierten Polysiliziumschicht 42 die isolierende Schicht 10. Dadurch wird eine Diffusion von Phosphor in die Halbleiterschicht 4 des Logikbereichs 6 verhindert. Die etwa 40 nm dicke und etwa 1020./cm3 dotierte Polysiliziumschicht 42 verbleibt auf der ersten Teilschicht 26 im Speicherbereich 8, so daß dort beide zusammen die Halblei- terschicht 4 bilden. Zusammen beträgt die Dicke der Halbleiterschicht 4 im Speicherbereich 8 etwa 80 nm, im Logikbereich 6 dagegen 120 nm.
Es schließt sich gemäß Figur 7 das Abscheiden der metallhal- tigen Schicht 14 und der Isolationsschicht 16 an. Die metallhaltige Schicht 14 besteht dabei bevorzugt aus einer Wolfram- nitridschicht 44 und einer Wolframschicht 46. Die Isolations- schicht 16 stellt das so genannte cap-Nitrid dar und wird mittels eines CVD-Verfahrens abgeschieden.
In weiteren Verfahrensschritten werden die Gateelektroden 12 im Speicherbereich 8 strukturiert . Dazu wird zunächst eine mit einer hochauflösenden Lithographie hergestellte Photomaske 48 im Speicherbereich 8 gebildet und zunächst die Isolationsschicht 16 geätzt . Diese verbleibt in den von der Photomaske 48 bedeckten Bereichen und kann daher nachfolgend als Hartmaske verwendet werden. Selektiv zum Material der Isolationsschicht 16 (hier Siliziumnitrid) erfolgt die anisotrope Ätzung der Wolframschicht 46, der Wolframnitridschicht 44 sowie der Halbleiterschicht 4. Im Ergebnis entstehen Gateelektroden 12 mit dem schichtweisen Aufbau aus n-dotiertem Poly- Silizium, Wolframnitrid und Wolfram mit aufgesetztem cap- Nitrid. Die ebenfalls aus Siliziumnitrid bestehende isolierende Schicht 10 schützt die Halbleiterschicht 4 im Logikbereich 6 bei der Ätzung. Die Situation nach der Ätzung zeigt Figur 9. Es schließt sich die Bildung von isolierenden Rand- Stegen 18 durch Oxidation der Seitenwände der Gateelektroden 12 an.
Anschließend werden Dotierstoffe zur Bildung von LDD-Gebieten 50 in das im Speicherbereich 8 freiliegende Halbleitersub- strat 22 mittels schräger oder vertikaler Implantation eingebracht. Die Halbleiterschicht 4 im Logikbereich 6 ist zusätzlich mit einer Photomaske 52 geschützt. Als nächstes wird eine dünne LP-CVD- (low pressure chemical vapour deposition) Nitridschicht 54 konform abgeschieden und anisotrop zurückge- ätzt, so daß Randstege 54 an den Seitenwänden der Gateelektroden 12 verbleiben. Durch eine weitere Implantation von Dotierstoffen in das im Speicherbereich 8 freiliegende Halbleitersubstrat 22 und einen sich daran anschließenden Anneal- Schritt zur Aktivierung der Dotierstoffe und zum Ausheilen von Implantationsschäden werden die Source- und Draingebiete 56 der Transistoren im Speicherbereich 8 geschaffen (Figur 12) . Nachfolgend wird eine weitere dünne Nitridschicht 58 abgeschieden, die Zwischenräume zwischen den Gateelektroden mit einem Isolationsmaterial 20 aus BPSG (P und B- dotiertes Si- liziumglas) gefüllt, das BPSG bei 800°C verdichtet und anschließend mit einem Stopp auf den Nitridschichten 16 und 58 planarisiert . Diese Schritte sind in den Figuren 13 bis 15 dargestellt . Damit ist die Prozeßführung im Speicherbereich vorerst abgeschlossen.
Bei den einzelnen Ätzschritten im Speicherbereich 8 kann es dazu kommen, daß auch das Gateoxid 2 zwischen den Gatelelek- troden 12 angegriffen oder teilweise entfernt wird. Dies ist z.B. beim Ätzen des Gatestacks (Gateelektroden) möglich. Ein teilweises Entfernen ist jedoch unkritisch, da in späteren Verfahrensschritten an diesen Stellen üblicherweise Kontakte zu den Dotierungsgebieten 56 geschaffen werden.
Es folgt die Bildung der Transistoren im Logikbereich. Dazu wird eine mit hochauflösender Lithographie strukturierte Photomaske 60 aufgebracht. Als Material für die Photomaske 60 kommt ein für die Bildung der Transistoren im Logikbereich optimierter Photoresist zum Einsatz. Es kann sich hierbei z. B. um einen negativen Photoresist handeln. Mittels der Photo- maske 60 wird zunächst die Nitridschicht 58 und die isolierende Schicht 10 (Siliziumnitrid) strukturiert, so daß die geätzten Nitridschichten als Hartmaske verwendet werden können. Die aus Siliziumnitrid bestehende Isolationsschicht 16 im Speicherbereich 8 ist dabei von der Photomaske 60 ge- schützt. Anschließend wird die Photomaske 60 entfernt, die Halbleiterschicht 4 mit einer Oxid- und Nitrid-schonenden Po- lysiliziumätzung strukturiert und eine Reinigung mit HF durchgeführt. Dabei ist es wesentlich, daß das Gateoxid 2 zwischen den Gateelektroden 21 nicht entfernt wird, da sonst das sogenannte Siliziumpitting des Halbleitersubstrats 22 auftreten kann. Nachfolgend werden die Seitenwände der so geschaffenen Gateelektroden 21 oxidiert und dabei wie der Figur 17 entnehmbar isolierende Randstege 62 gebildet. Bei der Oxidierung kann weiteres Oxid auf dem Halbleitersubstrat 22 zwischen den Gateelektroden 21 entstehen.
Unter Verwendung einer weiteren Photomaske 64 werden n- dotierte LDD-Gebiete 66 für die n-Kanal Transistoren in das Halbleitersubstrat 22 mittels Implantation eingebracht. Nach dem Entfernen der Photomaske 64 wird ein dünnes LP-CVD-Nitrid abgeschieden und anisotrop zurückgeätzt, so daß Randstege 68 aus Nitrid an den Seitenwänden der Gateelektroden 21 verbleiben. Wie aus Figur 20 ersichtlich werden mittels einer weiteren Photomaske 70 die n-Kanal Transistoren im Logikbereich sowie der gesamte Speicherbereich bedeckt und p-dotierte LDD- Gebiete 72 für die p-Kanal Transistoren im Halbleitersubstrat 22 implantiert.
Es folgt gemäß Figur 21 und 22 die Abscheidung einer weiteren Nitridschicht 74 und einer CVD-Ozon SWS-Oxidschicht 76 (SWS = side wall spacer) in einer Stärke von etwa 60 nm sowie die anisotrope Rückätzung der SWS-Oxidschicht 76 und der Nitridschicht 74, so daß Randstege 74 und 76 seitlich der Gateelektroden 21 verbleiben. Bei einer nachfolgenden Nitridätzung wird das cap-Nitrid 10 (isolierende Schicht) von den Gateelektroden 21 im Logikbereich 6 entfernt. Die sich auf den Gateelektroden 12 im Speicherbereich befindende Isolations- schicht 16 wird dabei aufgrund ihrer deutlich höheren Materialstärke nur teilweise zurückgeätzt.
Unter Verwendung von weiteren Photomasken 78 bzw. 80 werden gemäß Figuren 23 und 24 die Source- und Draingebiete 82 bzw. 84 sowie die p- und n- dotierten Gateelektroden 21 der n- Kanal Transistoren bzw. p-Kanal Transistoren implantiert. Nach der Implantation schließt sich ein Anneal-Schritt an. In einem nächsten Verfahrensschritt wird eine Siliziumnitridschicht 86 und eine hier nicht dargestellte Maskierungsschicht für eine nachfolgende Silizierung aufgebracht. Die Maskierungsschicht dient als Maske zum Ätzen der Nitrid- schicht 86, die dort entfernt wird, wo das Halbleitersubstrat 22 und die Halbleiterschicht 4 siliziert werden sollen. Mittels Sputtern wird nach erfolgter naßchemischer Reinigung mit HF zum Entfernen von Restoxid auf den freiliegenden Siliziumoberflächen eine Kobaltschicht oder Titanschicht aufgebracht und bei einer Wärmebehandlung unter Reaktion mit dem freiliegenden Silizium zu Kobaltsilizid 88 bzw. Titansilizid umgewandelt. Nicht umgewandeltes Kobalt bzw. Titan wird entfernt.
Abschließend wird eine BPSG-Schicht 90 abgeschieden, ther- misch mit einem geringeren thermischen Budget (geringere Temperatur) als im Zellenbereich verdichtet und planarisiert .
Bezugszeichenliste
2 dielektrische Schicht / Gatedielektrikum 4 Halbleiterschicht
6 Logikbereich
8 Speicherbereich
10 isolierende Schicht
12 Gateelektroden im Speicherbereich 14 metallhaltige Schicht
16 Isolationsschicht
18 isolierende Randstege
20 Isolationsmaterial
21 Gateelektroden im Logikbereich 22 Halbleitersubstrat
26 erste Teilschicht
28 Ätzstoppschicht
30 Photomaske
32 anisotrope Ätzung 34 zweite Teilschicht
36 Photomaske
38 anisotrope Ätzung
42 dotierte Polysiliziumschicht
44 Wolframnitridschicht 46 Wolframschicht
48 Photomaske
50 LDD-Gebiet
52 Photomaske
54 Nitridschicht / Randstege 56 Source- und Draingebiete
58 Nitridschicht
60 Photomaske
62 isolierende Randstege
64 Photomaske 66 LDD-Gebiete der n-Kanal Transistoren
68 Nitridschicht / Randstege
70 Photomaske 72 LDD-Gebiete der p-Kanal Transistoren
74 Nitridschicht / Randstege
76 SWS-Oxidschicht / Randstege
78 Photomaske 80 Photomaske
82 Source- und Draingebiete der n-Kanal Transistoren
84 Source- und Draingebiete der p-Kanal Transistoren
86 Siliziumnitridschicht
88 Kobaltsilizidschicht 90 BPSG-Schicht

Claims

Patentansprüche
1. Verfahren zur Herstellung eines Halbleiterprodukts, das ein Halbleitersubstrat (22) mit wenigstens einem Speicherbe- reich (8) und einem Logikbereich (6) aufweist, mit den Schritten: a) auf eine Oberfläche des Halbleitersubstrats (22) wird sowohl im Speicher- als auch im Logikbereich (6, 8) eine als Gatedielektrikum dienende dielektrische Schicht (2) und eine Halbleiterschicht (4) aufgebracht; b) die Halbleiterschicht (4) wird zunächst im Speicherbereich (8) unter Bildung von Gateelektroden (22) strukturiert; c) im Speicherbereich (8) werden benachbart zu den dort gebildeten Gateelektroden (22) in das Halbleitersubstrat (22) Dotierstoffe zur Bildung von Source- und Draingebieten (56) eingebracht; d) die Zwischenräume zwischen den Gateelektroden (22) im Speicherbereich (8) werden mit einem Isolationsmaterial
(20) weitgehend vollständig aufgefüllt; und e) in nachfolgenden Schritten wird im Logikbereich (6) die
Halbleiterschicht (4) unter Bildung von Gateelektroden
(21) strukturiert und die dort gebildeten Gateelektroden (21) dotiert, wobei ein Teil dieser Gateelektroden (21) n- und der andere Teil p-dotiert wird.
2. Verfahren nach Anspruch 1 , dadurch gekennzeichnet , daß an den Seitenwänden der Gateelektroden (22) im Speicherbereich (8) isolierende Randstege (18) durch thermische Oxidati- on der Seitenwände der Gateelektroden (22) gebildet werden.
3. Verfahren nach Anspruch 1 oder 2 , dadurch gekennzei chnet , daß vor Bildung der Gateelektroden (22) im Speicherbereich (8) gemäß Schritt b) die Halbleiterschicht (4) im Speicherbereich (8) dotiert wird.
4. Verfahren nach Anspruch 3 , dadurch gekennzeichnet , daß zum Dotieren der Halbleiterschicht (4) im Speicherbereich (8) eine dotierte Halbleiterschicht (42) aufgebracht wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß vor Bildung der Gateelektroden (22) im Speicherbereich (8) gemäß Schritt b) auf die Halbleiterschicht (4) im Logikbe- reich (6) eine isolierende Schicht (10) aufgebracht wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterschicht (4) aus einer ersten und einer die er- ste Teilschicht (26) entweder nur im Logik- oder nur im Speicherbereich bedeckenden zweiten Teilschicht (34) besteht, so daß die Halbleiterschicht (4) in einem der beiden Bereiche (6, 8) durch Aufbringen der zweiten Teilschicht (34) auf die erste Teilschicht (26) materialverstärkt wird.
7. Verfahren nach Anspruch 6 , dadurch gekennzeichnet , daß zur Bildung der Halbleiterschicht (4) aus zwei Teilschichten auf die ganzflächig abgeschiedene erste Teilschicht (26) eine Ätzstoppschicht (28) aufgebracht wird, welche die erste Teilschicht (26) lediglich im Logik- oder im Speicherbereich bedeckt; weiteres Halbleitermaterial zur Bildung der zweiten Teil- schicht (34) ganzflächig auf die Ätzstoppschicht (28) und den von der Ätzstoppschicht (28) nicht bedeckten Bereich der ersten Teilschicht (26) aufgebracht wird, so daß die erste und die zweite Teilschicht (26, 34) in dem von der Ätzstoppschicht (28) freigelassenen Bereich unmittelbar übereinander liegen; - eine Maske (36) auf die zweite Teilschicht (34) in den Bereich aufgebracht wird, der von der Ätzstoppschicht (28) unbedeckt ist; und unter Verwendung der Maske (36) die zweite Teilschicht (34) von der Ätzstoppschicht (28) mittels eines Ätzprozesses entfernt wird, so daß die zweite Teilschicht (34) lediglich in dem von der Maske (36) bedeckten Bereich auf der ersten Teilschicht (28) verbleibt und beide Teilschichten dort zusammen die materialverstärkte Halbleiterschicht (4) bilden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Ätzstoppschicht (28) nach Ätzung der zweiten Teilschicht entfernt wird.
9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß auf die zweite Teilschicht (34) die isolierende Schicht (10) aufgebracht und zusammen mit der zweiten Teilschicht (34) geätzt wird, so daß die isolierende Schicht (10) lediglich auf der zweiten Teilschicht (34) verbleibt.
10 . Verfahren nach Anspruch 5 oder 9 , d a d u r c h g e k e n n z e i c h n e t , daß die isolierende Schicht (10) aus Siliziumnitrid besteht.
11. Verfahren nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß die zweite Teilschicht (34) die erste Teilschicht (26) nur im Logikbereich (6) bedeckt.
12. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß zumindest eine leitfähige metallhaltige Schicht (14) und eine Isolationsschicht (16) auf die Halbleiterschicht (4) im Spei- cherbereich (8) aufgebracht und dort zusammen mit der Halbleiterschicht (4) unter Bildung der Gateelektroden (22) strukturiert werden.
13 . Verfahren nach Anspruch 12 , d a d u r c h g e k e n n z e i c h n e t , daß die zumindest eine leitfähige metallhaltige Schicht (14) eine Wolframnitrid- und eine Wolframschicht (44, 46) umfaßt, und die Isolationsschicht (16) aus Siliziumnitrid besteht.
14. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß nach der Bildung der Gateelektroden (21) im Logikbereich (6) dort Source- und Draingebiete (82, 84) seitlich der Gateelektroden (21) geschaffen werden.
15. Halbleiterprodukt, das ein Halbleitersubstrat (22) mit wenigstens einem Speicherbereich (8) und wenigstens einem Logikbereich (6) aufweist, wobei im Speicher- und im Logikbereich auf einer als Gatedielektrikum dienenden dielektrischen Schicht (2) Gateelektroden (12, 21) aus einem Halbleitermaterial sitzen, - die dielektrische Schicht (2) sowohl im Logik- als auch im
Speicherbereich (6, 8) die gleiche Dicke aufweist, und ein Teil der Gateelektroden (21) im Logikbereich (6) p- dotiert und der andere Teil der Gateelektroden (21) im Logikbereich (6) n-dotiert ist, dadurch gekennzeichnet, daß das Halbleitermaterial (4) der Gateelektroden (12, 21) im Logik- oder im Speicherbereich eine größere Materialstärke als im jeweils anderen Bereich aufweist.
16. Halbleiterprodukt nach Anspruch 15, dadurch gekennzeichnet, daß das Halbleitermaterial (4) der Gateelektroden (21) im Logikbereich (6) eine größere Materialstärke als das Halbleitermaterial (4) der Gateelektroden (12) im Speicherbereich (8) aufweist.
17. Halbleiterprodukt nach Anspruch 15 oder 16, dadurch gekennze i chnet , daß es sich bei dem Halbleiterprodukt um ein embedded DRAM handelt.
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