EP1374307A1 - Inductance integree - Google Patents

Inductance integree

Info

Publication number
EP1374307A1
EP1374307A1 EP02730351A EP02730351A EP1374307A1 EP 1374307 A1 EP1374307 A1 EP 1374307A1 EP 02730351 A EP02730351 A EP 02730351A EP 02730351 A EP02730351 A EP 02730351A EP 1374307 A1 EP1374307 A1 EP 1374307A1
Authority
EP
European Patent Office
Prior art keywords
vias
lines
inductance
integrated circuit
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02730351A
Other languages
German (de)
English (en)
Inventor
Samuel Boret
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP1374307A1 publication Critical patent/EP1374307A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/501—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type
    • H01F17/0006—Printed inductances
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/435—Cross-sectional shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/497—Inductive arrangements or effects of, or between, wiring layers

Definitions

  • the present invention relates, in general, to the production of inductive windings (inductances) on an integrated circuit chip. More particularly, the present invention relates to the production of inductors intended to receive microwave signals, intended, for example, for mobile telephone reception systems.
  • Figure 1 illustrates, in partial and schematic top view, such an inductor L.
  • the inductor L is presented as a line of width W winding on itself. This inductance is formed on a plane parallel to a main surface of the integrated circuit.
  • FIGS. 2A to 2D illustrate, in schematic and partial sectional view along the line II-II of FIG. 1, the formation of an inductor according to a sequence of steps conventionally implemented.
  • a layer of conductive material 11 is then deposited so as to completely fill the previously opened trench.
  • FIG. 2B the layer 11 is etched so as to eliminate it from the surface upper layer of the insulating layer 10.
  • CMP chemical mechanical polishing
  • a first horizontal conductor level 12 has thus been formed 12.
  • FIG. 2 is a view in section along the width W of a turn of the inductance.
  • the first level 12 extends over the entire pattern (seen from above) of the inductance, and is common to all of its turns.
  • an insulating layer 13 is deposited.
  • the layer 13 is deposited so that its upper surface is substantially flat. As illustrated in Figure 2C, we form in the layer
  • parallel conductive vias 16 in contact with the first level 12.
  • an insulating layer 17 is deposited so that its upper surface is substantially planar.
  • a second horizontal conductive level 18 is then formed vertically from the first level 12 and interconnecting all the vias 16.
  • the second level 18 is formed by opening a trench in an appropriate pattern in the insulating layer 17, then by depositing a conductive material of preferably identical to the conductive material 11 and finally by carrying out chemical mechanical polishing (CMP) so as to hold the copper in place only in the previously formed trench.
  • CMP chemical mechanical polishing
  • An inductance is thus formed in an integrated circuit chip, the turns of which comprise first and second horizontal conductive levels 12 and 18 interconnected by vias 16. Lines or vias of interconnections can be made in the insulating layers 10, 13 and / or 17 simultaneously at the first level 12, at vias 16 and / or at the second level 18.
  • inductors are on the other hand disposed above integrated circuits, no other conductive element being formed in the insulating layers 10, 13 and 17 vertically from the region occupied by the inductor.
  • Such inductors used in microwave devices, must have a maximum quality factor Q and be able to work at an optimal resonant frequency and / or in the widest possible frequency band.
  • the inductors have cross-section levels of at most 14 ⁇ m 2 and support currents with an intensity of the order of 56 mA.
  • the desire to transmit an ever-increasing amount of information and the congestion of frequency ranges leads to the search for communication systems capable of operating at the highest possible frequencies with optimized quality factors.
  • the present invention therefore aims to provide an inductor formed in an integrated circuit chip whose quality factor is perfectly controlled.
  • the present invention also aims to propose such an inductor, the manufacture of which is part of the sequence of steps commonly used in the manufacture of metallizations of an integrated circuit.
  • the present invention provides an inductor formed in metallization levels of an integrated circuit and winding in a plane parallel to a main surface of the integrated circuit, each turn of the inductor comprising in a plane perpendicular to the main surface of the integrated circuit: in a first metallization level, parallel lower conducting lines extending along the pattern of the inductance; in a second level of the vias, each underlying conductive line being associated with at least two vias; and in a third metallization level, upper conductive lines interconnected to the underlying conductive lines via the vias, the lower and upper conductive lines being offset with respect to each other so as to ensure electrical continuity.
  • FIGS. 2A to 2D illustrate, in partial and schematic sectional view, different stages of manufacturing an inductor according to conventional methods
  • FIGS. 3A to 3D illustrate, in partial and schematic sectional view, an inductor according to the invention in different stages of its formation.
  • the method according to the invention begins with the formation, in an insulating layer 20, of parallel trenches.
  • the dimensions of these trenches will be discussed below in connection with Figure 3C.
  • the layer 20 is superimposed on a semiconductor substrate (not shown), for example in monocrystalline silicon, in which various elements are integrated.
  • the layer 20 is preferably not formed directly on the substrate, but above at least one level of metallization.
  • the material 21 is etched so as to hold it in place only in the trenches.
  • the material 21 is completely removed from the upper surface of the insulating layer 20.
  • CMP chemical mechanical polishing
  • FIG. 3A shows, that the sum of the widths of the different individual lines 211, 212, 213 and the insulating portions 201 is equal to the width W of a conventional turn (FIG. 1), that is to say of the first level (12, FIG. 2) according to the prior art.
  • an insulating layer 22 is deposited so that its upper surface is substantially flat.
  • openings are formed in the insulating layer 22 so that each at least partially uncovers the upper surface of a conductive line 211, 212, 213. More particularly, the insulating layer 22 is open from such that each conductive line 211, 212, 213 is discovered twice along its section.
  • a low resistive conductive layer 23 preferably metallic, for example copper or a copper alloy, is deposited over the entire structure, so as to completely fill the openings previously formed.
  • a CMP polishing is carried out so as to eliminate the material 23 from the upper surface of the insulating layer 22.
  • a level of vias Vn is thus formed in which different vias 231, 232, 233, 234, 235, 236 are embedded in an insulating layer 22.
  • Each line 211, 212, 213 of the lower metallization level Mn is associated with two such vias.
  • the conductive line 211 is in contact with the two vias 231 and 232.
  • the line 212 is in contact with the two vias 233 and 234.
  • the line 213 is in contact with the two vias 235 and 236.
  • an insulating layer 24 is deposited and the steps previously described in relation to FIG.
  • each upper line 251, 252, 253, 254 is associated with two vias each of which is associated with a different underlying conductive line.
  • the upper conductive line 252 is formed in contact with the vias 232 and 233, that is to say is in electrical contact with the lower lines 211 and 212.
  • the line 212 is itself in contact electrical, via via 234, with the upper line 253 which contacts, via via 235, the line 213.
  • the lower line 213 in turn contacts via via 236 the next upper conductive line 254.
  • each via 231, 232, 233, 234, 235 and 236 can consist of a succession of openings or of a continuous conductive line.
  • An advantage of the method according to the present invention is that the thickness of conductive material necessary to form the individual conductive lines 211, 212, 213, 251, 252,
  • 253, 254 is less than the thickness of the homologous layer (11, FIG. 2A) necessary to form a single conductive line over the entire width of the coil. This reduction in thickness facilitates the CMP polishing of individualization of the turns of the inductor consisting in eliminating the conductive material little resistive of the upper surface of the insulator 20, 24 in which the conductive lines 211, 212, 213 and 251, 252, 253, 254 are formed.
  • Another advantage of the present invention is that by thus forming a pattern of copper lines of restricted width separated by an insulator, the risks of digging and / or tearing are considerably reduced.
  • the present invention therefore makes it possible to form an inductor of increased width with a perfectly controlled quality factor.
  • the number of parallel lines formed in each of the metallization levels M n , M n + is increased ⁇ .
  • the present invention is susceptible of various variants and modifications which will appear to those skilled in the art. In particular, when numerical examples have been given, these numerical examples are not intended to limit the present invention to such examples.
  • those skilled in the art will be able to produce, if necessary, in each of the various levels Mn, Vn and Mh + 1, outside the region of formation of the inductor, any other element necessary for the operation of the device. .
  • the inductance may be formed by more than two levels Mn, Mn + 1 provided that the alternating structure of the contacts between the different levels is respected.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

L'invention concerne une inductance formée dans des niveaux de métallisation (Mn, Vn, Mn+1) d'un circuit intégré et s'enroulant dans un plan parallèle à une surface principale du circuit intégré, caractérisée en ce que chaque spire de l'inductance comportant dans un plan perpendiculaire à la surface principale du circuit intégré : dans un premier niveau de métallisation (Mn), des lignes conductrices inférieures parallèles (211, 212, 213) s'étendant le long du motif de l'inductance ; dans un deuxième niveau (Vn), des vias (231, 232, 233, 234, 235, 236), chaque ligne conductrice sous-jacente étant associée à au moins deux vias ; et, dans un troisième niveau de métallisation (Mn+1), des lignes conductrices supérieures (251, 252, 253, 254) interconnectées aux lignes conductrices sous-jacentes par l'intermédiaire des vias, les lignes conductrices inférieures et supérieures étant décalées les unes par rapport aux autres de façon à assurer la continuité électrique.

Description

INDUCTANCE INTEGREE
La présente invention concerne, de façon générale, la réalisation d'enroulements inductifs (inductances) sur une puce de circuit intégré. Plus particulièrement, la présente invention concerne la réalisation d'inductances destinées à recevoir des signaux hyperfrequences, destinés, par exemple, à des systèmes de réceptions de téléphones mobiles.
La figure 1 illustre, en vue de dessus partielle et schématique, une telle inductance L. L'inductance L se présente comme une ligne de largeur W s 'enroulant sur elle-même. Cette inductance est formée sur un plan parallèle à une surface principale du circuit intégré.
Les figures 2A à 2D illustrent, en vue en coupe schématique et partielle selon la ligne II-II de la figure 1, la formation d'une inductance selon une séquence d'étapes classiquement mise en oeuvre.
Comme 1 ' illustre la figure 2A, on commence par ouvrir une tranchée d'une largeur W, dans une couche isolante 10 selon le motif en vue de dessus de 1 ' inductance . On dépose ensuite une couche d'un matériau conducteur 11 de façon à remplir complètement la tranchée précédemment ouverte.
Aux étapes suivantes, illustrées en figure 2B, on grave la couche 11 de façon à l'éliminer de la surface supérieure de la couche isolante 10. Pour ce faire, on procède à un polissage mécano-chimique (CMP) . On a ainsi formé un premier niveau conducteur horizontal 12. Comme cela a été exposé précédemment, la figure 2 est une vue en coupe selon la largeur W d'une spire de l'inductance. Le premier niveau 12 s'étend sur tout le motif (en vue de dessus) de l'inductance, et est commun à toutes ses spires. Ensuite, on dépose une couche isolante 13. La couche 13 est déposée de façon que sa surface supérieure est sensiblement plane. Comme l'illustre la figure 2C, on forme dans la couche
13 des ouvertures distinctes de façon à découvrir partiellement différentes portions de la surface supérieure du premier niveau 12. Ensuite, ces ouvertures sont remplies par un matériau conducteur 14, de préférence identique au matériau conducteur 11 constituant le premier niveau 12.
Après dépôt sur 1 'ensemble de la structure du matériau 14, on procède à un polissage mécano-chimique afin d'éliminer le matériau 14 de la surface supérieure de la couche isolante 13.
On individualise ainsi, comme l'illustre la figure 2D, des vias conducteurs parallèles 16 en contact avec le premier niveau 12. Ensuite, on dépose une couche isolante 17 de façon que sa surface supérieure soit sensiblement plane. On forme ensuite un deuxième niveau conducteur horizontal 18 à la verticale du premier niveau 12 et interconnectant tous les vias 16. Le deuxième niveau 18 est formé en ouvrant une tranchée selon un motif approprié dans la couche isolante 17, puis en déposant un matériau conducteur de préférence identique au matériau conducteur 11 et enfin en procédant à un polissage mécano-chimique (CMP) de façon à ne maintenir en place le cuivre que dans la tranchée précédemment formée.
On forme ainsi, dans une puce de circuits intégrés, une inductance dont les spires comportent des premier et deuxième niveaux conducteurs horizontaux 12 et 18 interconnectés par des vias 16. Des lignes ou vias d'interconnexions peuvent être réalisés dans les couches isolantes 10, 13 et/ou 17 simultanément au premier niveau 12, aux vias 16 et/ou au deuxième niveau 18.
Dans des applications de type télécommunication, des inductances sont par contre disposées au-dessus de circuits intégrés, aucun autre élément conducteur étant formé dans les couches isolantes 10, 13 et 17 à la verticale de la région occupée par l'inductance. De telles inductances, utilisées dans des dispositifs hyperfréquence, doivent présenter un facteur de qualité Q maximal et pouvoir travailler à une fréquence de résonance optimale et/ou dans une bande de fréquences la plus large possible.
Augmenter le facteur Q conduit principalement à réduire la résistance de l'inductance. Pour ce faire, on a déjà proposé d'utiliser comme matériau conducteur constituant les niveaux 12 et 18 et les vias 16 des matériaux faiblement résistifs tels que du cuivre ou des alliages à base de cuivre. Pour réduire encore la résistivité, on a ensuite proposé d'accroître la surface des niveaux 12 et 18 et les vias 16. Cette augmentation étant impossible dans 1 'épaisseur des couches successives 10, 13, 17 fixée par d'autres contraintes standard, on a formé dans les couches 10 et 17 des niveaux 12 et 18 les plus larges possible, en augmentant de façon correspondante le nombre de vias 16 dans la couche 13. Toutefois, un tel accroissement de largeur des niveaux 12 et 18 est limité du fait du polissage mécano-chimique mis en oeuvre pour individualiser les spires dans chaque couche. En effet, lors d'un polissage CMP d'une surface relativement étendue de cuivre, on observe une déformation de cette surface. Plus particulièrement, cette déformation se traduit par un creux dont la profondeur et l'étendue sont mal définies. La résistance réelle de la ligne parcourue par un courant donné est alors accrue et le facteur de qualité Q diminué. Cette diminution du facteur de qualité Q est incontrôlée. En outre, si la surface est trop importante, cette déformation peut aller jusqu'à un arrachage de la ligne conductrice. Il en résulte une rupture de la spire. En outre, lorsque l'on tente de faire passer dans un conducteur un courant électrique de fréquence élevée, le courant tend à ne circuler qu'à la périphérie du volume conducteur
(effet de peau) . En d'autres termes, pour des courants de fréquence élevée, au lieu de profiter de toute la surface conductrice, le courant se limite à une faible surface périphérique. Tout se passe alors comme si le courant circulait dans un conducteur de résistance réelle élevée, c'est-à-dire de facteur de qualité réduit. A l'heure actuelle, compte tenu des divers problèmes exposés précédemment, les inductances comportent des niveaux de section d'au plus 14 μm2 et supportent des courants d'une intensité de l'ordre de 56 mA.
Parallèlement, la volonté de transmettre un nombre d'informations de plus en plus élevé et l'encombrement des plages de fréquences conduisent à rechercher des systèmes de communication propres à fonctionner à des fréquences les plus élevées possible avec des facteurs de qualité optimisés.
La présente invention vise par conséquent à proposer une inductance formée dans une puce de circuit intégré dont le facteur de qualité soit parfaitement contrôlé.
La présente invention vise également à proposer une telle inductance dont la fabrication s'inscrive dans la séquence d'étapes couramment mises en oeuvre dans la fabrication des métallisations d'un circuit intégré.
Pour atteindre ces objets, la présente invention prévoit une inductance formée dans des niveaux de métallisation d'un circuit intégré et s 'enroulant dans un plan parallèle à une surface principale du circuit intégré, chaque spire de 1 ' inductance comportant dans un plan perpendiculaire à la surface principale du circuit intégré : dans un premier niveau de métallisation, des lignes conductrices inférieures parallèles s 'étendant le long du motif de 1 ' inductance ; dans un deuxième niveau des vias, chaque ligne conductrice sous-jacente étant associée à au moins deux vias ; et dans un troisième niveau de métallisation, des lignes conductrices supérieures interconnectées aux lignes conductrices sous-jacentes par l'intermédiaire des vias, les lignes conductrices inférieures et supérieures étant décalées les unes par rapport aux autres de façon à assurer la continuité électrique . Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 illustre en vue de dessus partielle et schématique, un motif d'inductance ; les figures 2A à 2D illustrent, en vue en coupe partielle et schématique, différentes étapes de fabrication d'une inductance selon des procédés classiques ; et les figures 3A à 3D illustrent, en vue en coupe partielle et schématique, une inductance selon l'invention en différentes étapes de sa formation.
Comme l'illustre la figure 3A, le procédé selon 1 ' invention commence par la formation, dans une couche isolante 20, de tranchées parallèles. Les dimensions de ces tranchées seront discutées ci-après en relation avec la figure 3C. La couche 20 est superposée à un substrat semiconducteur (non représenté) , par exemple en silicium monocristallin, dans lequel sont intégrés divers éléments. La couche 20 n'est de préférence pas formée directement sur le substrat, mais au-dessus d'au moins un niveau de métallisation.
Ensuite, un matériau conducteur 21, de préférence métallique, par exemple du cuivre ou un alliage à base de cuivre, est déposé sur l'ensemble de la structure de façon à au moins remplir complètement les tranchées précédemment formées. Aux étapes suivantes, illustrées en figure 3B, le matériau 21 est gravé de façon à ne le maintenir en place que dans les tranchées. Le matériau 21 est complètement éliminé de la surface supérieure de la couche isolante 20. Pour ce faire, on procède, par exemple, à un polissage mécano-chimique (CMP) . On forme ainsi, dans un premier niveau de métallisation Mn, des lignes conductrices parallèles séparées par des portions isolantes 201. En figure 3 on a représenté trois lignes conductrices 211, 212, 213. On veillera, comme l'illustre la figure 3A, à ce que la somme des largeurs des différentes lignes individuelles 211, 212, 213 et des portions isolantes 201 soit égale à la largeur W d'une spire classique (figure 1), c'est-à- dire du premier niveau (12, figure 2) selon l'art antérieur. Ensuite, on dépose une couche isolante 22 de façon que sa surface supérieure soit sensiblement plane.
Aux étapes suivantes, illustrées en figure 3C, on forme des ouvertures dans la couche isolante 22 de façon que chacune découvre au moins partiellement la surface supérieure d'une ligne conductrice 211, 212, 213. Plus particulièrement, la couche isolante 22 est ouverte de telle sorte que chaque ligne conductrice 211, 212, 213 est découverte deux fois selon sa section. Ensuite, on dépose sur l'ensemble de la structure une couche conductrice peu résistive 23, de préférence métallique, par exemple du cuivre ou un alliage de cuivre, de façon à remplir complètement les ouvertures formées précédemment.
Ensuite, comme l'illustre la figure 3D, on procède à un polissage CMP de façon à éliminer le matériau 23 de la surface supérieure de la couche isolante 22. On a ainsi formé un niveau de vias Vn dans lequel différents vias 231, 232, 233, 234, 235, 236 sont noyés dans une couche isolante 22. Chaque ligne 211, 212, 213 du niveau de métallisation inférieur Mn est associée à deux tels vias. Par exemple, la ligne conductrice 211 est en contact avec les deux vias 231 et 232. La ligne 212 est en contact avec les deux vias 233 et 234. La ligne 213 est en contact avec les deux vias 235 et 236. Ensuite, on dépose une couche isolante 24 et on répète les étapes décrites précédemment en relation avec la figure 3A et 3B de formation de lignes conductrices selon le motif (en vue de dessus) de l'inductance. Toutefois, par rapport à la figure 3A, le motif des lignes conductrices 251, 252, 253 et 254 ainsi formées dans un niveau de métallisation Mn+1 superposé au niveau Vn est décalé par rapport au motif des lignes 211, 212 et 213 du niveau de métallisation Mn sous-jacent au niveau de vias Vn. Plus particulièrement, chaque ligne supérieure 251, 252, 253, 254 est associée à deux vias dont chacun est associé à une ligne conductrice sous-jacente différente. Ainsi, en figure 3D, la ligne conductrice supérieure 252 est formée en contact avec les vias 232 et 233, c'est-à-dire est en contact électrique avec les lignes inférieures 211 et 212. La ligne 212 est elle-même en contact électrique, par le via 234, avec la ligne supérieure 253 qui contacte, par le via 235, la ligne 213. La ligne inférieure 213 à son tour contacte par le via 236 la ligne conductrice supérieure suivante 254. Ainsi, il existe une interconnexion électrique entre les différentes lignes qui forment sur toute la largeur W de la spire de l'inductance un seul conducteur.
On veillera lors de la formation des vias 231, 232, 233, 234, 235 et 236 à en prévoir autant que nécessaire pour assurer une répartition homogène des courants et une homogénéisation des potentiels, afin d'éviter tout éventuel couplage capacitif entre des lignes d'un même niveau. Chaque via 231, 232, 233, 234, 235 et 236 peut être constitué d'une succession d'ouvertures ou d'une ligne conductrice continue.
Un avantage du procédé selon la présente invention est que 1 ' épaisseur de matériau conducteur nécessaire pour former les lignes conductrices individuelles 211, 212, 213, 251, 252,
253, 254 est inférieur à l'épaisseur de la couche homologue (11, figure 2A) nécessaire pour former une unique ligne conductrice sur toute la largeur de la spire. Cette réduction d'épaisseur facilite le polissage CMP d'individualisation des spires de 1 ' inductance consistant à éliminer le matériau conducteur peu résistif de la surface supérieure de l'isolant 20, 24 dans lequel sont formées les lignes conductrices 211, 212, 213 et 251, 252, 253, 254.
Un autre avantage de la présente invention est qu'en formant ainsi un motif de lignes de cuivre de largeur restreinte séparées par un isolant, les risques de creusement et/ou d'arrachage sont considérablement atténués.
La présente invention permet par conséquent de former une inductance d'une largeur accrue avec un facteur de qualité parfaitement contrôlé. En effet, pour accroître la largeur de la spire, au lieu selon l'art antérieur d'accroître la largeur d'une surface continue de cuivre, on augmente le nombre de lignes parallèles formées dans chacun des niveaux de métallisation Mn, Mn+ι. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, quand des exemples numériques ont été donnés, ces exemples numériques n'ont pas pour objet de limiter la présente invention à de tels exemples. Par ailleurs, l'homme de l'art saura réaliser, le cas échéant, dans chacun des divers niveaux Mn, Vn et Mh+1, en dehors de la région de formation de l'inductance, tout autre élément nécessaire au fonctionnement du dispositif. Il saura également prévoir des éléments propres à éviter tout couplage capacitif entre l'inductance et d'autres éléments formés dans la même puce de circuit intégré. En outre, l'inductance pourra être formée de plus de deux niveaux Mn, Mn+1 pourvu de respecter la structure alternée des contacts entre les différents niveaux.

Claims

REVENDICATIONS
1. Inductance formée dans des niveaux de métallisation (Mn, Vn, Mn+1) d'un circuit intégré et s 'enroulant dans un plan parallèle à une surface principale du circuit intégré, caractérisée en ce que chaque spire de 1 ' inductance comporte dans un plan perpendiculaire à la surface principale du circuit intégré : dans un premier niveau de métallisation (Mn) , des lignes conductrices inférieures parallèles (211, 212, 213) s ' étendant le long du motif de 1 ' inductance ; dans un deuxième niveau (Vn) , des vias (231, 232, 233,
234, 235, 236) , chaque ligne conductrice sous-jacente étant associée à au moins deux vias ; et, dans un troisième niveau de métallisation (Mn+1) , des lignes conductrices supérieures (251, 252, 253, 254) interconnectées aux lignes conductrices sous-jacentes par l'intermédiaire des vias, les lignes conductrices inférieures et supérieures étant décalées les unes par rapport aux autres de façon à assurer la continuité électrique.
2. Procédé de formation d'une inductance sur une puce de circuit intégré, caractérisé en ce qu'il comprend les étapes suivantes : former, dans un premier niveau de métallisation (Mn) , des premières lignes conductrices parallèles (211, 212, 213) selon le motif, dans un plan parallèle à une surface principale du circuit intégré, de l'inductance ; former, dans un deuxième niveau de métallisation (Vn) , des vias (231, 232, 233, 234, 235, 236), de telle sorte que chaque ligne conductrice sous-jacente contacte au moins deux vias ; et former, dans un troisième niveau de métallisation (Mn+1) , des deuxièmes lignes conductrices (251, 252, 253, 254), selon le motif de l'inductance, les deuxièmes lignes étant décalées par rapport aux premières lignes de façon à contacter des vias associés à des premières lignes distinctes.
3. Procédé selon la revendication 2 , caractérisé en ce que la formation de lignes ou de vias dans un niveau de métallisation donné comporte les étapes suivantes : creuser une couche isolante (20, 24) selon le motif souhaité ; déposer une couche d'un matériau conducteur (25) de façon à remplir les ouvertures précédemment formées ; et procéder à un polissage mécano-chimique, de façon à éliminer ledit matériau conducteur de la surface supérieure de ladite couche isolante considérée, d'où il résulte que le matériau conducteur ne demeure en place que dans les ouvertures précédemment formées.
4. Procédé selon la revendication 3, caractérisé en ce que le matériau conducteur (25) est métallique.
5. Procédé selon la revendication 4, caractérisé en ce que le matériau conducteur (25) est du cuivre ou un alliage à base de cuivre.
6. Procédé selon la revendication 2, caractérisé en ce que les vias (231, 232, 233, 234, 235, 236) sont formés dans des tranchées continues.
7. Procédé selon la revendication 2, caractérisé en ce que les vias (231, 232, 233, 234, 235, 236) sont formés dans une succession d'ouvertures .
EP02730351A 2001-04-06 2002-04-05 Inductance integree Withdrawn EP1374307A1 (fr)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0104689 2001-04-06
FR0104689A FR2823374A1 (fr) 2001-04-06 2001-04-06 Inductance integree
PCT/FR2002/001189 WO2002082538A1 (fr) 2001-04-06 2002-04-05 Inductance integree

Publications (1)

Publication Number Publication Date
EP1374307A1 true EP1374307A1 (fr) 2004-01-02

Family

ID=8862022

Family Applications (1)

Application Number Title Priority Date Filing Date
EP02730351A Withdrawn EP1374307A1 (fr) 2001-04-06 2002-04-05 Inductance integree

Country Status (4)

Country Link
US (1) US20020170743A1 (fr)
EP (1) EP1374307A1 (fr)
FR (1) FR2823374A1 (fr)
WO (1) WO2002082538A1 (fr)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1596403A1 (fr) * 2004-05-13 2005-11-16 Seiko Epson Corporation Inducteur plan et son procédé de fabrication
CN103474414B (zh) * 2012-06-06 2016-03-16 中芯国际集成电路制造(上海)有限公司 电感及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120155A (en) * 1980-02-26 1981-09-21 Toko Inc Coil for semiconductor integrated circuit and its manufacture
US5358733A (en) * 1993-01-08 1994-10-25 United Microelectronics Corporation Stress release metallization for VLSI circuits
JPH07183458A (ja) * 1993-12-24 1995-07-21 Toshiba Corp 半導体装置
US5446311A (en) * 1994-09-16 1995-08-29 International Business Machines Corporation High-Q inductors in silicon technology without expensive metalization
JPH09162353A (ja) * 1995-12-13 1997-06-20 Kokusai Electric Co Ltd ベアチップ薄膜回路素子の実装用配線基板および実装構造
EP0862218B1 (fr) * 1997-02-28 2007-02-28 Telefonaktiebolaget LM Ericsson (publ) Inducteur de q-amélioré avec plusieures niveaux de métallisation
FR2774811B1 (fr) * 1998-02-10 2003-05-09 Sgs Thomson Microelectronics Procede de formation de lignes conductrices sur des circuits integres
US6292086B1 (en) * 1999-10-12 2001-09-18 Agere Systems Guardian Corp. Lateral high-Q inductor for semiconductor devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO02082538A1 *

Also Published As

Publication number Publication date
US20020170743A1 (en) 2002-11-21
WO2002082538A1 (fr) 2002-10-17
FR2823374A1 (fr) 2002-10-11

Similar Documents

Publication Publication Date Title
EP1365444B1 (fr) Condensateur en tranchées dans un substrat avec deux électrodes flottantes et indépendantes du substrat
EP1636130B1 (fr) Circuit integre sur puce de hautes performances
EP0152325B1 (fr) Procédé de réalisation d'un bobinage pour tête magnétique d'enregistrement et bobinage obtenu par ce procédé
EP2192612B1 (fr) Procédé pour empiler et interconnecter des circuits intégrés
FR2663784A1 (fr) Procede de realisation d'un etage d'un circuit integre.
EP1261030A1 (fr) Plot de connexion d'un circuit intégré
CA2301988A1 (fr) Circuit integre monolithique incorporant un composant inductif et procede de fabrication d'un tel circuit integre
FR2691837A1 (fr) Dispositif semiconducteur sur substrat du type soi et son procédé de fabrication.
EP1936680B1 (fr) Elément d'interconnexion à base de nanotubes de carbone
EP1111669A1 (fr) Procédé de réalisation d'interconnexions métalliques isolées dans des circuits intégrés
FR2911006A1 (fr) Puce de circuit electronique integre comprenant une inductance
FR2817399A1 (fr) Puce electronique multifonctions
FR2774811A1 (fr) Procede de formation de lignes conductrices sur des circuits integres
FR2951018A1 (fr) Via de connexion electrique pour substrat de dispositif semi-conducteur
EP1231615A1 (fr) Structure d'inductance intégrée
FR2951017A1 (fr) Via de connexion electrique pour substrat de dispositif semi-conducteur
WO2002082538A1 (fr) Inductance integree
EP0923125A1 (fr) Procédé de réalisation d'interconnexions métalliques dans des circuits intégrés
FR2830670A1 (fr) Inductance et son procede de fabrication
EP0961318A1 (fr) Circuit intégré avec couche d'arrêt
EP1251581B1 (fr) Enroulement inductif intégré haute fréquence
FR2823377A1 (fr) Ligne conductrice haute frequence sur un circuit integre
EP0279752B1 (fr) Procédé de formation de trous de passage métallisés de hauteurs inégales
FR3099964A1 (fr) Procédé de réalisation d’une électrode dans un substrat de base et dispositif électronique
EP0890992A1 (fr) Piste d'interconnexion reliant, sur plusieurs niveaux de métallisation, une grille isolée d'un transistor à une diode de décharge au sein d'un circuit intégré, et procédé de réalisation d'une telle piste

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20031017

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20051101