EP1356473A1 - Procede et dispositif de verification d'un groupe de cellules de memoire non volatile - Google Patents
Procede et dispositif de verification d'un groupe de cellules de memoire non volatileInfo
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- EP1356473A1 EP1356473A1 EP02701353A EP02701353A EP1356473A1 EP 1356473 A1 EP1356473 A1 EP 1356473A1 EP 02701353 A EP02701353 A EP 02701353A EP 02701353 A EP02701353 A EP 02701353A EP 1356473 A1 EP1356473 A1 EP 1356473A1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Definitions
- FIG. 1 represents a memory 10 whose CE memory cells are organized in n lines numbered from L1 to Ln and in r columns numbered Cl to Cr, each memory cell CE being at the intersection of a line L and a column C as shown in the diagram in FIG. 2 for two lines L1 and L2 and three columns C1, C2 and C3.
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
L'invention concerne un procédé de vérification simultanée d'un premier état électrique d'un groupe de N cellules d'une mémoire non volatile, caractérisé en ce qu'il comprend les étapes suivantes consistant à sélectionner simultanément à la lecture les N cellules mémoire (CE) à vérifier ainsi que la cellule de vérification (Cveri), additionner les N signaux lus pour obtenir un signal somme, et comparer le signal somme au signal lu sur la cellule de vérification (Cveri) pour fournir un certain signal d'état lorsque le signal somme est inférieur au signal lu sur la cellule de vérification (Cveri) indiquant que les N cellules mémoire sont dans ledit état électrique et un autre signal d'état électrique indiquant qu'au moins une cellule mémoire n'est pas dans ledit état électrique lorsque le signal somme est supérieur au signal lu sur la cellule de vérification.
Description
PROCEDE ET DISPOSITIF DE VERIFICATION D'UN GROUPE
DE CELLULES DE MEMOIRE NON VOLATILE
L'invention concerne les mémoires sous forme de circuit intégré et, plus particulièrement, celles du type non volatile qui sont connues sous les acronymes EPROM pour l'expression anglo-saxonne "Electrically Programmable Read Only Memory", EEPROM pour "Electrically Erasable and Programmable Read Only Memory" et FLASH pour une mémoire du type EEPROM qui est effaçable par groupe de cellules de mémoire. Dans ces mémoires non volatiles, l'invention est relative à un procédé et un dispositif qui permet de contrôler un groupe de cellules de mémoire pour vérifier si elles sont toutes dans le même état. Une telle vérification est nécessaire dans de nombreuses circonstances, par exemple lors des opérations de test de fabrication de la mémoire ou en cours d'utilisation de la mémoire dans un système électronique tel qu'un microprocesseur.
Actuellement, une telle vérification est réalisée cellule par cellule en sélectionnant chaque cellule en lecture et en comparant le signal lu à un signal de référence fourni par une cellule de référence identique à la cellule de mémoire. Un tel procédé de vérification est long et fastidieux. Aussi, un but de la présente invention est de mettre en oeuvre un procédé et de réaliser un dispositif de vérification de l'état des cellules d'une mémoire à circuit intégré qui est rapide.
Ce but est atteint en effectuant une lecture simultanée des cellules de mémoire par groupe de N cellules, en additionnant les N signaux lus et en comparant leur somme à un signal de référence fourni par une cellule
de référence de manière à déterminer si les N cellules de mémoire du groupe sont dans le même état. L'invention concerne donc un procédé de vérification simultanée de l'état électrique d'un groupe de N cellules de mémoire dans une mémoire du type non volatile, chaque cellule de la mémoire pouvant prendre ledit état électrique ou un autre état électrique, ladite mémoire comprenant, en outre, au moins une cellule mémoire dite de vérification qui est dans ledit autre état électrique mais présentant une courbe caractéristique de lecture modifiée par rapport aux autres cellules de mémoire, caractérisé en ce qu'il comprend les étapes suivantes consistant à : (a) sélectionner simultanément à la lecture les N cellules mémoire à vérifier ainsi que la cellule de vérification, (b) additionner les N signaux lus pour obtenir un signal somme, (c) comparer le signal somme au signal lu sur la cellule de vérification pour fournir un certain signal d'état lorsque le signal somme est inférieur au signal lu sur la cellule de vérification indiquant que les N cellules mémoire sont dans ledit état électrique et un autre signal d'état indiquant qu'au moins une cellule mémoire n'est pas dans ledit état électrique lorsque le signal somme est supérieur au signal lu sur la cellule de vérification. L'invention concerne également un dispositif de vérification simultanée de l'état électrique d'un groupe de N cellules de mémoire dans une mémoire du type non volatile, chaque cellule de mémoire pouvant prendre ledit état électrique ou un autre état électrique,
caractérisé en ce qu'il comprend, en outre : au moins une cellule de mémoire dite de vérification qui est dans ledit autre état électrique mais présentant une courbe caractéristique de lecture modifiée par rapport aux autres cellules de mémoire, des moyens pour sélectionner simultanément à la lecture les N cellules de mémoire à vérifier dudit groupe ainsi que la cellule de vérification, - des moyens pour additionner les N signaux lus dans les N cellules de mémoire pour obtenir un signal somme, des moyens de comparaison pour comparer le signal somme au signal lu dans la cellule de vérification, lesdits moyens de comparaison fournissant un premier signal d'état lorsque les N cellules de mémoire sont toutes dans le même dit état électrique et un deuxième signal d'état lorsqu'une seule cellule de mémoire parmi N est dans cet autre état électrique.
D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description suivante d'un exemple particulier de réalisation, ladite description étant faite en relation avec les dessins joints dans lesquels :
- la figure 1 est un schéma simplifié d'un dispositif de vérification d'un groupe de cellules de mémoire selon 1 ' invention,
- la figure 2 est un schéma montrant des cellules de mémoire d'une partie de la mémoire 10 de la figure 1,
- la figure 3 est un diagramme de courbes montrant la variation du courant de drain en fonction de la tension de grille selon 1 ' état de la cellule de mémoire.
Le schéma de la figure 1 représente une mémoire 10 dont les cellules de mémoire CE sont organisées en n lignes
numérotées de Ll à Ln et en r colonnes numérotées Cl à Cr, chaque cellule de mémoire CE étant à l'intersection d'une ligne L et d'une colonne C comme le montre le schéma de la figure 2 pour deux lignes Ll et L2 et trois colonnes Cl, C2 et C3.
Chaque cellule de mémoire CE comprend (figure 2) un transistor MOSFET, par exemple du type N à grille isolée, dont la source S est connectée à la masse, le drain connecté à une colonne Cl, C2 ou C3 et la grille G connectée à une ligne Ll ou L2.
La mémoire 10 comprend une colonne supplémentaire REF comprenant une cellule de mémoire supplémentaire Cref à chaque ligne Ll à Ln (Crefl à Crefn) pour réaliser une cellule de mémoire de référence lors de la lecture d'une autre cellule de la même ligne. En effet, c'est la comparaison entre le signal lu sur une cellule de mémoire CE et celui lu sur la cellule de référence Cref de la même ligne qui détermine le contenu binaire "0" ou "1" de la cellule. La sélection d'une ligne et d'une colonne et donc d'une cellule CE est obtenue respectivement par des circuits de décodage d'adresses 12 et 14 qui coopèrent chacun respectivement avec un circuit d'alimentation 16 et 18 de manière à appliquer les valeurs de tensions correctes pour enregistrer et lire les cellules de la mémoire .
Les bornes de sortie de toutes les colonnes sont connectées chacune à une borne d' entrée d'un amplificateur de lecture représenté collectivement par le circuit 20.
Les bornes de sortie des amplificateurs 20 correspondant aux colonnes Cl à Cr sont connectées à une même borne d'entrée BC d'un comparateur 22 tandis que l'autre borne d'entrée Bref est connectée à la
borne de sortie de l'amplificateur correspondant à la colonne de référence REF.
Les signaux d'adresses et autres signaux de commande de la mémoire 10 sont fournis de manière connue par un microprocesseur ou microcontrôleur 24, ce dernier pouvant faire partie d'un système de test extérieur à la mémoire 10 ou étant prévu pour fonctionner directement avec cette mémoire. Le fonctionnement de la mémoire 10 sera maintenant décrit succinctement en relation avec les diagrammes de la figure 3. Le courant drain/source Id d'une cellule de mémoire varie en fonction de la tension VG appliquée sur la grille G selon la courbe EFFA pour un chiffre binaire "1" et selon la courbe PROG pour un chiffre binaire "0". Dans le cas d'une mémoire FLASH, et par convention, la courbe EFFA correspond à un effacement de la cellule tandis que la courbe PROG correspond à une programmation. La courbe intermédiaire en pointillés A est celle d'une cellule de référence Cref et correspond à celle d'une cellule de mémoire CE à l'état effacé mais avec en sortie une valeur de gain différente, inférieure à l'unité, ce gain étant obtenu par l'amplificateur 20 connecté à la colonne de référence REF. Lors d'une opération de lecture, on applique une tension de grille VG1 comprise entre les deux courbes EFFA et PROG et l'on mesure le courant Idl de la cellule CE et le courant Iref de la cellule de référence Cref : - si Idl est inférieur à Iref, la cellule mémoire est à l'état "0" selon la convention adoptée (courbe PROG), - si Idl est supérieur à Iref, la cellule de mémoire est à l'état "1" (courbe EFFA). Cette comparaison est effectuée pour chaque cellule de mémoire de la ligne sélectionnée par sélection
successive des colonnes grâce au circuit d'adressage 14.
Dans ce type de mémoire, avant d'y enregistrer les informations binaires "0" ou "1", il est prévu de "basculer" toutes les cellules dans le même état, par exemple l'état "0" correspondant à la courbe PROG de la figure 3. Ainsi, lorsqu'une cellule de mémoire doit enregistrer le chiffre binaire "0", aucune opération n'est entreprise. Par contre, pour l'enregistrement d'un chiffre "1", on effectue des opérations pour amener la cellule dans l'état de la courbe EFFA. Pour le bon fonctionnement du système, il est primordial que toutes les cellules soient dans le même état "0" avant d'enregistrer les in ormations. Actuellement, une vérification est effectuée par une lecture cellule par cellule.
L'invention propose un procédé et un dispositif pour effectuer cette vérification, par groupe de cellules . A cet effet, l'invention prévoit de sélectionner à la lecture les cellules à vérifier par groupe de N, N pouvant être variable selon les besoins. A cet effet, les circuits d'adressage/décodage 12 et 14 sont prévus, à réception d'un signal "VERI", fourni par le microcontrôleur 24, sur une borne d'entrée 12x et 14-L, pour sélectionner plusieurs lignes (p) et plusieurs colonnes (q) tels que p x q ≈ N. Les N signaux lus sont additionnés et leur somme est comparée dans le comparateur 22 au signal lu dans une cellule de vérification Cveri. Dans le cas de la sélection d'une seule ligne pour vérification, la cellule de vérification peut être la cellule de référence à 1 ' intersection de la colonne de référence REF avec la ligne sélectionnée. Cependant, de préférence, la cellule de vérification sera une cellule prévue à cet effet et qui est réalisée
dans la mémoire 10. Sur le schéma de la figure 1, cette cellule a été représentée sous la référence Cveri et est sélectionnée par le signal VERI. Elle est connectée à la borne d'entrée du comparateur 22 par l'intermédiaire d'un commutateur 30 à deux positions. En l'absence du signal VERI, le commutateur est dans la position (a) pour connecter la colonne REF de cellules de référence de lecture à la borne d'entrée Bref du comparateur. En présence du signal VERI, le commutateur passe dans la position (b) et connecte cette borne d'entrée Bref du comparateur à la cellule de vérification Cveri.
Il existe un signal VERI pour chaque sélection groupée des cellules de mémoire CE, chaque sélection correspondant à un nombre NI, N2, N3, ..., de cellules de mémoire .
Chaque signal VERI est appliqué à une borne d'entrée différente 121# 122, 123 ou 14x, 142, 143 des circuits d'adressage 12 et 14 respectivement, seules les bornes d'entrée 12! et 14x ayant été représentées sur la figure 1 pour plus de clarté. Par contre, la borne d'entrée du signal VERI sur le commutateur 30 est unique. Le comparateur 22 fournit un premier signal d'état lorsque la somme des signaux lus est inférieure à Iref (figure 3), ce qui correspond aux N cellules de mémoire dans le même état PROG. Par contre, il fournit un deuxième signal d'état lorsque la somme des N signaux lus est supérieure à Iref, ce qui correspond à au moins une cellule de mémoire dans l'état EFFA, c'est-à-dire que les N cellules de mémoire sélectionnées ne sont pas toutes dans l'état PROG.
L'invention a pour fondement le fait que le courant de lecture d'une cellule dans l'état PROG est très petit, de l'ordre du picoampère, de sorte que la somme de N
courants est largement inférieure à Iref tandis que le courant lu dans une seule cellule dans l'état EFFA est supérieure à Iref.
Cependant, le nombre N et, plus généralement, les nombres NI, N2, N3 devront être choisis pour que, au cours de la durée de vie de la mémoire, la somme des N courants lus dans les cellules programmées soit toujours largement inférieure à Iref.
C'est le fabricant de la mémoire qui détermine les nombres NI, N2, N3 ainsi que la disposition des cellules de mémoire qui seront sélectionnées par le choix du nombre p de lignes parmi n et du nombre q de colonnes parmi r.
A cet effet, le fabricant modifie les circuits d'adressage 12 et 14 pour permettre cette sélection par groupe de NI, N2 et N3 cellules à partir des différents signaux VERI, un par groupe.
Claims
1. Procédé de vérification simultanée de l'état électrique d'un groupe de N cellules de mémoire (CE) dans une mémoire (10) du type non volatile, chaque cellule (CE) de la mémoire pouvant prendre ledit état électrique ou un autre état électrique, ladite mémoire comprenant, en outre, au moins une cellule mémoire dite de vérification (Cveri) qui est dans .ledit autre état électrique mais présentant une courbe caractéristique de lecture modifiée par rapport aux autres cellules de mémoire , caractérisé en ce qu'il comprend les étapes suivantes consistant à :
(a) sélectionner simultanément à la lecture les N cellules mémoire (CE) à vérifier ainsi que la cellule de vérification (Cveri) ,
(b) additionner les N signaux lus pour obtenir un signal somme,
(c) comparer le signal somme au signal lu sur la cellule de vérification (Cveri) pour fournir un certain signal d'état lorsque le signal somme est inférieur au signal lu sur la cellule de vérification (Cveri) indiquant que les N cellules mémoire sont dans ledit état électrique et un autre signal d'état électrique indiquant qu'au moins une cellule mémoire n'est pas dans ledit état électrique lorsque le signal somme est supérieur au signal lu sur la cellule de vérification.
2. Dispositif de vérification simultanée de l'état électrique d'un groupe de N cellules de mémoire dans une mémoire (10) du type non volatile, chaque cellule de mémoire (CE) pouvant prendre ledit état électrique ou un autre état électrique, caractérisé en ce qu'il comprend, en outre : au moins une cellule de mémoire dite de vérification (Cveri) qui est dans ledit autre état électrique mais présentant une courbe caractéristique de lecture (A) modifiée par rapport aux autres cellules de mémoire, des moyens pour sélectionner simultanément à la lecture les N cellules de mémoire (CE) à vérifier dudit groupe ainsi que la cellule de vérification (Cveri) , des moyens pour additionner les N signaux lus dans les N cellules de mémoire pour obtenir un signal somme, et des moyens de comparaison (22) pour comparer le signal somme au signal lu dans la cellule de vérification (Cveri) , lesdits moyens de comparaison fournissant un premier signal d'état lorsque les N cellules de mémoire sont toutes dans le même dit état électrique et un deuxième signal d'état lorsqu'une seule cellule de mémoire parmi N est dans cet autre état électrique.
3. Dispositif selon la revendication 2, caractérisé en ce que le nombre N peut prendre différentes valeurs (NI, N2, N3) et en ce que les moyens pour sélectionner simultanément à la lecture les cellules de mémoire comprennent des circuits d'adressage adaptés pour effectuer cette sélection et commandés par un signal (VERI) particulier à chaque valeur de N.
4. Dispositif selon la revendication 2 ou 3, caractérisé en ce qu'il comprend, en outre, un commutateur (30) connecté d'un côté à une borne d'entrée (Bref) des moyens de comparaison (22) et de l'autre côté, soit à la cellule de vérification (Cveri) dans le cas d'une vérification (position (b) ) , soit à une cellule de référence (Cref) dans le cas d'une lecture classique cellule par cellule (position (a) ) .
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