EP1356473A1 - Method and device for verifying a group of non-volatile memory cells - Google Patents
Method and device for verifying a group of non-volatile memory cellsInfo
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- EP1356473A1 EP1356473A1 EP02701353A EP02701353A EP1356473A1 EP 1356473 A1 EP1356473 A1 EP 1356473A1 EP 02701353 A EP02701353 A EP 02701353A EP 02701353 A EP02701353 A EP 02701353A EP 1356473 A1 EP1356473 A1 EP 1356473A1
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Abstract
The invention relates to a method for the simultaneous verification of a first electrical state of a group of N cells from a non-volatile memory. The inventive method is characterised in that it comprises the following steps: the N memory cells (CE) to be verified and the verification cell (Cveri) are read and selected simultaneously; the N signals which are read are added together to produce a sum signal; the sum signal is compared to the signal which is read on the verification cell (Cveri) in order to provide a certain state signal when the sum signal is less than the signal which is read on the verification cell (Cveri), indicating that the N memory cells are in said electrical state, and another electrical state signal when the sum signal is greater than the signal which is read on the verification cell, indicating that at least one memory cell is not in said electrical state.
Description
PROCEDE ET DISPOSITIF DE VERIFICATION D'UN GROUPE METHOD AND DEVICE FOR VERIFYING A GROUP
DE CELLULES DE MEMOIRE NON VOLATILENON-VOLATILE MEMORY CELLS
L'invention concerne les mémoires sous forme de circuit intégré et, plus particulièrement, celles du type non volatile qui sont connues sous les acronymes EPROM pour l'expression anglo-saxonne "Electrically Programmable Read Only Memory", EEPROM pour "Electrically Erasable and Programmable Read Only Memory" et FLASH pour une mémoire du type EEPROM qui est effaçable par groupe de cellules de mémoire. Dans ces mémoires non volatiles, l'invention est relative à un procédé et un dispositif qui permet de contrôler un groupe de cellules de mémoire pour vérifier si elles sont toutes dans le même état. Une telle vérification est nécessaire dans de nombreuses circonstances, par exemple lors des opérations de test de fabrication de la mémoire ou en cours d'utilisation de la mémoire dans un système électronique tel qu'un microprocesseur.The invention relates to memories in the form of an integrated circuit and, more particularly, those of the non-volatile type which are known by the acronyms EPROM for the English expression "Electrically Programmable Read Only Memory", EEPROM for "Electrically Erasable and Programmable Read Only Memory "and FLASH for an EEPROM type memory which can be erased by group of memory cells. In these non-volatile memories, the invention relates to a method and a device which makes it possible to control a group of memory cells to check whether they are all in the same state. Such verification is necessary in many circumstances, for example during memory manufacturing test operations or during the use of memory in an electronic system such as a microprocessor.
Actuellement, une telle vérification est réalisée cellule par cellule en sélectionnant chaque cellule en lecture et en comparant le signal lu à un signal de référence fourni par une cellule de référence identique à la cellule de mémoire. Un tel procédé de vérification est long et fastidieux. Aussi, un but de la présente invention est de mettre en oeuvre un procédé et de réaliser un dispositif de vérification de l'état des cellules d'une mémoire à circuit intégré qui est rapide.Currently, such verification is carried out cell by cell by selecting each cell for reading and by comparing the signal read with a reference signal supplied by a reference cell identical to the memory cell. Such a verification process is long and tedious. Also, an object of the present invention is to implement a method and to produce a device for verifying the state of the cells of an integrated circuit memory which is rapid.
Ce but est atteint en effectuant une lecture simultanée des cellules de mémoire par groupe de N cellules, en additionnant les N signaux lus et en comparant leur somme à un signal de référence fourni par une cellule
de référence de manière à déterminer si les N cellules de mémoire du groupe sont dans le même état. L'invention concerne donc un procédé de vérification simultanée de l'état électrique d'un groupe de N cellules de mémoire dans une mémoire du type non volatile, chaque cellule de la mémoire pouvant prendre ledit état électrique ou un autre état électrique, ladite mémoire comprenant, en outre, au moins une cellule mémoire dite de vérification qui est dans ledit autre état électrique mais présentant une courbe caractéristique de lecture modifiée par rapport aux autres cellules de mémoire, caractérisé en ce qu'il comprend les étapes suivantes consistant à : (a) sélectionner simultanément à la lecture les N cellules mémoire à vérifier ainsi que la cellule de vérification, (b) additionner les N signaux lus pour obtenir un signal somme, (c) comparer le signal somme au signal lu sur la cellule de vérification pour fournir un certain signal d'état lorsque le signal somme est inférieur au signal lu sur la cellule de vérification indiquant que les N cellules mémoire sont dans ledit état électrique et un autre signal d'état indiquant qu'au moins une cellule mémoire n'est pas dans ledit état électrique lorsque le signal somme est supérieur au signal lu sur la cellule de vérification. L'invention concerne également un dispositif de vérification simultanée de l'état électrique d'un groupe de N cellules de mémoire dans une mémoire du type non volatile, chaque cellule de mémoire pouvant prendre ledit état électrique ou un autre état électrique,
caractérisé en ce qu'il comprend, en outre : au moins une cellule de mémoire dite de vérification qui est dans ledit autre état électrique mais présentant une courbe caractéristique de lecture modifiée par rapport aux autres cellules de mémoire, des moyens pour sélectionner simultanément à la lecture les N cellules de mémoire à vérifier dudit groupe ainsi que la cellule de vérification, - des moyens pour additionner les N signaux lus dans les N cellules de mémoire pour obtenir un signal somme, des moyens de comparaison pour comparer le signal somme au signal lu dans la cellule de vérification, lesdits moyens de comparaison fournissant un premier signal d'état lorsque les N cellules de mémoire sont toutes dans le même dit état électrique et un deuxième signal d'état lorsqu'une seule cellule de mémoire parmi N est dans cet autre état électrique.This object is achieved by performing a simultaneous reading of the memory cells by group of N cells, by adding the N signals read and by comparing their sum with a reference signal supplied by a cell. to determine if the N memory cells in the group are in the same state. The invention therefore relates to a method for simultaneously verifying the electrical state of a group of N memory cells in a memory of the non-volatile type, each cell of the memory being able to assume said electrical state or another electrical state, said memory. further comprising at least one so-called verification memory cell which is in said other electrical state but having a modified reading characteristic curve compared to the other memory cells, characterized in that it comprises the following steps consisting in: ( a) simultaneously select on reading the N memory cells to be checked as well as the verification cell, (b) add the N signals read to obtain a sum signal, (c) compare the sum signal with the signal read on the verification cell for provide a certain status signal when the sum signal is less than the signal read on the verification cell indicating that the N cells memory are in said electrical state and another status signal indicating that at least one memory cell is not in said electrical state when the sum signal is greater than the signal read from the verification cell. The invention also relates to a device for simultaneously checking the electrical state of a group of N memory cells in a memory of the non-volatile type, each memory cell being able to take said electrical state or another electrical state, characterized in that it further comprises: at least one so-called verification memory cell which is in said other electrical state but having a characteristic reading curve modified with respect to the other memory cells, means for simultaneously selecting at the reads the N memory cells to be checked from said group as well as the verification cell, - means for adding the N signals read from the N memory cells to obtain a sum signal, comparison means for comparing the sum signal with the signal read in the verification cell, said comparison means providing a first status signal when the N memory cells are all in the same said electrical state and a second status signal when only one of N memory cells is in this other electrical state.
D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description suivante d'un exemple particulier de réalisation, ladite description étant faite en relation avec les dessins joints dans lesquels :Other characteristics and advantages of the present invention will appear on reading the following description of a particular embodiment, said description being made in relation to the accompanying drawings in which:
- la figure 1 est un schéma simplifié d'un dispositif de vérification d'un groupe de cellules de mémoire selon 1 ' invention,FIG. 1 is a simplified diagram of a device for verifying a group of memory cells according to the invention,
- la figure 2 est un schéma montrant des cellules de mémoire d'une partie de la mémoire 10 de la figure 1,FIG. 2 is a diagram showing memory cells of part of the memory 10 of FIG. 1,
- la figure 3 est un diagramme de courbes montrant la variation du courant de drain en fonction de la tension de grille selon 1 ' état de la cellule de mémoire.- Figure 3 is a curve diagram showing the variation of the drain current as a function of the gate voltage according to one state of the memory cell.
Le schéma de la figure 1 représente une mémoire 10 dont les cellules de mémoire CE sont organisées en n lignes
numérotées de Ll à Ln et en r colonnes numérotées Cl à Cr, chaque cellule de mémoire CE étant à l'intersection d'une ligne L et d'une colonne C comme le montre le schéma de la figure 2 pour deux lignes Ll et L2 et trois colonnes Cl, C2 et C3.The diagram in FIG. 1 represents a memory 10 whose CE memory cells are organized in n lines numbered from L1 to Ln and in r columns numbered Cl to Cr, each memory cell CE being at the intersection of a line L and a column C as shown in the diagram in FIG. 2 for two lines L1 and L2 and three columns C1, C2 and C3.
Chaque cellule de mémoire CE comprend (figure 2) un transistor MOSFET, par exemple du type N à grille isolée, dont la source S est connectée à la masse, le drain connecté à une colonne Cl, C2 ou C3 et la grille G connectée à une ligne Ll ou L2.Each memory cell CE comprises (FIG. 2) a MOSFET transistor, for example of the N type with an insulated gate, the source S of which is connected to ground, the drain connected to a column C1, C2 or C3 and the gate G connected to a line L1 or L2.
La mémoire 10 comprend une colonne supplémentaire REF comprenant une cellule de mémoire supplémentaire Cref à chaque ligne Ll à Ln (Crefl à Crefn) pour réaliser une cellule de mémoire de référence lors de la lecture d'une autre cellule de la même ligne. En effet, c'est la comparaison entre le signal lu sur une cellule de mémoire CE et celui lu sur la cellule de référence Cref de la même ligne qui détermine le contenu binaire "0" ou "1" de la cellule. La sélection d'une ligne et d'une colonne et donc d'une cellule CE est obtenue respectivement par des circuits de décodage d'adresses 12 et 14 qui coopèrent chacun respectivement avec un circuit d'alimentation 16 et 18 de manière à appliquer les valeurs de tensions correctes pour enregistrer et lire les cellules de la mémoire .The memory 10 comprises an additional column REF comprising an additional memory cell Cref at each row L1 to Ln (Crefl to Crefn) for producing a reference memory cell when reading another cell from the same row. Indeed, it is the comparison between the signal read on a CE memory cell and that read on the Cref reference cell of the same line which determines the binary content "0" or "1" of the cell. The selection of a row and a column and therefore of a CE cell is obtained respectively by address decoding circuits 12 and 14 which each cooperate respectively with a supply circuit 16 and 18 so as to apply the correct voltage values for recording and reading memory cells.
Les bornes de sortie de toutes les colonnes sont connectées chacune à une borne d' entrée d'un amplificateur de lecture représenté collectivement par le circuit 20.The output terminals of all the columns are each connected to an input terminal of a sense amplifier collectively represented by the circuit 20.
Les bornes de sortie des amplificateurs 20 correspondant aux colonnes Cl à Cr sont connectées à une même borne d'entrée BC d'un comparateur 22 tandis que l'autre borne d'entrée Bref est connectée à la
borne de sortie de l'amplificateur correspondant à la colonne de référence REF.The output terminals of the amplifiers 20 corresponding to the columns C1 to Cr are connected to the same input terminal BC of a comparator 22 while the other input terminal Brief is connected to the amplifier output terminal corresponding to the REF reference column.
Les signaux d'adresses et autres signaux de commande de la mémoire 10 sont fournis de manière connue par un microprocesseur ou microcontrôleur 24, ce dernier pouvant faire partie d'un système de test extérieur à la mémoire 10 ou étant prévu pour fonctionner directement avec cette mémoire. Le fonctionnement de la mémoire 10 sera maintenant décrit succinctement en relation avec les diagrammes de la figure 3. Le courant drain/source Id d'une cellule de mémoire varie en fonction de la tension VG appliquée sur la grille G selon la courbe EFFA pour un chiffre binaire "1" et selon la courbe PROG pour un chiffre binaire "0". Dans le cas d'une mémoire FLASH, et par convention, la courbe EFFA correspond à un effacement de la cellule tandis que la courbe PROG correspond à une programmation. La courbe intermédiaire en pointillés A est celle d'une cellule de référence Cref et correspond à celle d'une cellule de mémoire CE à l'état effacé mais avec en sortie une valeur de gain différente, inférieure à l'unité, ce gain étant obtenu par l'amplificateur 20 connecté à la colonne de référence REF. Lors d'une opération de lecture, on applique une tension de grille VG1 comprise entre les deux courbes EFFA et PROG et l'on mesure le courant Idl de la cellule CE et le courant Iref de la cellule de référence Cref : - si Idl est inférieur à Iref, la cellule mémoire est à l'état "0" selon la convention adoptée (courbe PROG), - si Idl est supérieur à Iref, la cellule de mémoire est à l'état "1" (courbe EFFA). Cette comparaison est effectuée pour chaque cellule de mémoire de la ligne sélectionnée par sélection
successive des colonnes grâce au circuit d'adressage 14.The address signals and other control signals of the memory 10 are supplied in a known manner by a microprocessor or microcontroller 24, the latter possibly being part of a test system external to the memory 10 or being designed to operate directly with this memory. The operation of memory 10 will now be described succinctly in relation to the diagrams in FIG. 3. The drain / source current Id of a memory cell varies as a function of the voltage VG applied to the gate G according to the EFFA curve for a binary digit "1" and according to the PROG curve for a binary digit "0". In the case of a FLASH memory, and by convention, the EFFA curve corresponds to an erasure of the cell while the PROG curve corresponds to a programming. The intermediate dotted curve A is that of a reference cell Cref and corresponds to that of a memory cell CE in the erased state but with a different gain value, less than unity, at the output, this gain being obtained by the amplifier 20 connected to the reference column REF. During a read operation, a gate voltage VG1 between the two curves EFFA and PROG is applied and the current Idl of the cell CE and the current Iref of the reference cell Cref are measured: - if Idl is less than Iref, the memory cell is in state "0" according to the convention adopted (PROG curve), - if Idl is greater than Iref, the memory cell is in state "1" (curve EFFA). This comparison is performed for each memory cell of the row selected by selection successive columns thanks to the addressing circuit 14.
Dans ce type de mémoire, avant d'y enregistrer les informations binaires "0" ou "1", il est prévu de "basculer" toutes les cellules dans le même état, par exemple l'état "0" correspondant à la courbe PROG de la figure 3. Ainsi, lorsqu'une cellule de mémoire doit enregistrer le chiffre binaire "0", aucune opération n'est entreprise. Par contre, pour l'enregistrement d'un chiffre "1", on effectue des opérations pour amener la cellule dans l'état de la courbe EFFA. Pour le bon fonctionnement du système, il est primordial que toutes les cellules soient dans le même état "0" avant d'enregistrer les in ormations. Actuellement, une vérification est effectuée par une lecture cellule par cellule.In this type of memory, before saving the binary information "0" or "1", it is planned to "switch" all the cells in the same state, for example the state "0" corresponding to the PROG curve of FIG. 3. Thus, when a memory cell has to record the binary digit "0", no operation is undertaken. On the other hand, for the recording of a digit "1", operations are carried out to bring the cell into the state of the EFFA curve. For the proper functioning of the system, it is essential that all the cells are in the same "0" state before recording the information. Currently, verification is performed by a cell-by-cell reading.
L'invention propose un procédé et un dispositif pour effectuer cette vérification, par groupe de cellules . A cet effet, l'invention prévoit de sélectionner à la lecture les cellules à vérifier par groupe de N, N pouvant être variable selon les besoins. A cet effet, les circuits d'adressage/décodage 12 et 14 sont prévus, à réception d'un signal "VERI", fourni par le microcontrôleur 24, sur une borne d'entrée 12x et 14-L, pour sélectionner plusieurs lignes (p) et plusieurs colonnes (q) tels que p x q ≈ N. Les N signaux lus sont additionnés et leur somme est comparée dans le comparateur 22 au signal lu dans une cellule de vérification Cveri. Dans le cas de la sélection d'une seule ligne pour vérification, la cellule de vérification peut être la cellule de référence à 1 ' intersection de la colonne de référence REF avec la ligne sélectionnée. Cependant, de préférence, la cellule de vérification sera une cellule prévue à cet effet et qui est réalisée
dans la mémoire 10. Sur le schéma de la figure 1, cette cellule a été représentée sous la référence Cveri et est sélectionnée par le signal VERI. Elle est connectée à la borne d'entrée du comparateur 22 par l'intermédiaire d'un commutateur 30 à deux positions. En l'absence du signal VERI, le commutateur est dans la position (a) pour connecter la colonne REF de cellules de référence de lecture à la borne d'entrée Bref du comparateur. En présence du signal VERI, le commutateur passe dans la position (b) et connecte cette borne d'entrée Bref du comparateur à la cellule de vérification Cveri.The invention provides a method and a device for carrying out this verification, by group of cells. To this end, the invention provides for the selection on reading of the cells to be checked by group of N, N being able to be variable as required. For this purpose, the addressing / decoding circuits 12 and 14 are provided, on reception of a "VERI" signal, supplied by the microcontroller 24, on an input terminal 12 x and 14- L , for selecting several lines (p) and several columns (q) such as pxq ≈ N. The N signals read are added and their sum is compared in the comparator 22 with the signal read in a verification cell Cveri. In the case of the selection of a single row for verification, the verification cell can be the reference cell at the intersection of the reference column REF with the selected row. However, preferably, the verification cell will be a cell provided for this purpose and which is carried out in memory 10. In the diagram of FIG. 1, this cell has been represented under the reference Cveri and is selected by the signal VERI. It is connected to the input terminal of comparator 22 via a two-position switch 30. In the absence of the VERI signal, the switch is in position (a) to connect the REF column of read reference cells to the Brief input terminal of the comparator. In the presence of the VERI signal, the switch goes to position (b) and connects this Brief input terminal of the comparator to the Cveri verification cell.
Il existe un signal VERI pour chaque sélection groupée des cellules de mémoire CE, chaque sélection correspondant à un nombre NI, N2, N3, ..., de cellules de mémoire .There is a VERI signal for each grouped selection of memory cells CE, each selection corresponding to a number NI, N2, N3, ..., of memory cells.
Chaque signal VERI est appliqué à une borne d'entrée différente 121# 122, 123 ou 14x, 142, 143 des circuits d'adressage 12 et 14 respectivement, seules les bornes d'entrée 12! et 14x ayant été représentées sur la figure 1 pour plus de clarté. Par contre, la borne d'entrée du signal VERI sur le commutateur 30 est unique. Le comparateur 22 fournit un premier signal d'état lorsque la somme des signaux lus est inférieure à Iref (figure 3), ce qui correspond aux N cellules de mémoire dans le même état PROG. Par contre, il fournit un deuxième signal d'état lorsque la somme des N signaux lus est supérieure à Iref, ce qui correspond à au moins une cellule de mémoire dans l'état EFFA, c'est-à-dire que les N cellules de mémoire sélectionnées ne sont pas toutes dans l'état PROG.Each VERI signal is applied to a different input terminal 12 1 # 12 2 , 12 3 or 14 x , 14 2 , 14 3 of the addressing circuits 12 and 14 respectively, only the input terminals 12 ! and 14 x have been shown in Figure 1 for clarity. On the other hand, the input terminal of the VERI signal on the switch 30 is unique. The comparator 22 provides a first state signal when the sum of the signals read is less than Iref (FIG. 3), which corresponds to the N memory cells in the same state PROG. On the other hand, it provides a second state signal when the sum of the N signals read is greater than Iref, which corresponds to at least one memory cell in the EFFA state, that is to say that the N cells of memory selected are not all in the PROG state.
L'invention a pour fondement le fait que le courant de lecture d'une cellule dans l'état PROG est très petit, de l'ordre du picoampère, de sorte que la somme de N
courants est largement inférieure à Iref tandis que le courant lu dans une seule cellule dans l'état EFFA est supérieure à Iref.The invention is based on the fact that the reading current of a cell in the PROG state is very small, of the order of the picoampere, so that the sum of N currents is significantly less than Iref while the current read in a single cell in the EFFA state is greater than Iref.
Cependant, le nombre N et, plus généralement, les nombres NI, N2, N3 devront être choisis pour que, au cours de la durée de vie de la mémoire, la somme des N courants lus dans les cellules programmées soit toujours largement inférieure à Iref.However, the number N and, more generally, the numbers NI, N2, N3 will have to be chosen so that, during the lifetime of the memory, the sum of the N currents read in the programmed cells is always largely lower than Iref .
C'est le fabricant de la mémoire qui détermine les nombres NI, N2, N3 ainsi que la disposition des cellules de mémoire qui seront sélectionnées par le choix du nombre p de lignes parmi n et du nombre q de colonnes parmi r.It is the manufacturer of the memory which determines the numbers NI, N2, N3 as well as the arrangement of the memory cells which will be selected by the choice of the number p of lines among n and the number q of columns among r.
A cet effet, le fabricant modifie les circuits d'adressage 12 et 14 pour permettre cette sélection par groupe de NI, N2 et N3 cellules à partir des différents signaux VERI, un par groupe.
To this end, the manufacturer modifies the addressing circuits 12 and 14 to allow this selection by group of NI, N2 and N3 cells from the different VERI signals, one per group.
Claims
1. Procédé de vérification simultanée de l'état électrique d'un groupe de N cellules de mémoire (CE) dans une mémoire (10) du type non volatile, chaque cellule (CE) de la mémoire pouvant prendre ledit état électrique ou un autre état électrique, ladite mémoire comprenant, en outre, au moins une cellule mémoire dite de vérification (Cveri) qui est dans .ledit autre état électrique mais présentant une courbe caractéristique de lecture modifiée par rapport aux autres cellules de mémoire , caractérisé en ce qu'il comprend les étapes suivantes consistant à :1. Method for simultaneous verification of the electrical state of a group of N memory cells (CE) in a memory (10) of the non-volatile type, each cell (CE) of the memory being able to take said electrical state or another electrical state, said memory further comprising at least one so-called verification memory cell (Cveri) which is in said other electrical state but having a modified reading characteristic curve compared to the other memory cells, characterized in that it includes the following stages consisting in:
(a) sélectionner simultanément à la lecture les N cellules mémoire (CE) à vérifier ainsi que la cellule de vérification (Cveri) ,(a) simultaneously selecting on reading the N memory cells (CE) to be verified as well as the verification cell (Cveri),
(b) additionner les N signaux lus pour obtenir un signal somme,(b) adding the N signals read to obtain a sum signal,
(c) comparer le signal somme au signal lu sur la cellule de vérification (Cveri) pour fournir un certain signal d'état lorsque le signal somme est inférieur au signal lu sur la cellule de vérification (Cveri) indiquant que les N cellules mémoire sont dans ledit état électrique et un autre signal d'état électrique indiquant qu'au moins une cellule mémoire n'est pas dans ledit état électrique lorsque le signal somme est supérieur au signal lu sur la cellule de vérification.(c) compare the sum signal with the signal read on the verification cell (Cveri) to provide a certain status signal when the sum signal is less than the signal read on the verification cell (Cveri) indicating that the N memory cells are in said electrical state and another electrical state signal indicating that at least one memory cell is not in said electrical state when the sum signal is greater than the signal read from the verification cell.
2. Dispositif de vérification simultanée de l'état électrique d'un groupe de N cellules de mémoire dans une mémoire (10) du type non volatile, chaque cellule de mémoire (CE) pouvant prendre ledit état électrique ou un autre état électrique, caractérisé en ce qu'il comprend, en outre : au moins une cellule de mémoire dite de vérification (Cveri) qui est dans ledit autre état électrique mais présentant une courbe caractéristique de lecture (A) modifiée par rapport aux autres cellules de mémoire, des moyens pour sélectionner simultanément à la lecture les N cellules de mémoire (CE) à vérifier dudit groupe ainsi que la cellule de vérification (Cveri) , des moyens pour additionner les N signaux lus dans les N cellules de mémoire pour obtenir un signal somme, et des moyens de comparaison (22) pour comparer le signal somme au signal lu dans la cellule de vérification (Cveri) , lesdits moyens de comparaison fournissant un premier signal d'état lorsque les N cellules de mémoire sont toutes dans le même dit état électrique et un deuxième signal d'état lorsqu'une seule cellule de mémoire parmi N est dans cet autre état électrique.2. Device for simultaneously checking the electrical state of a group of N memory cells in a memory (10) of the non-volatile type, each cell memory (CE) can take said electrical state or another electrical state, characterized in that it further comprises: at least one memory cell called verification (Cveri) which is in said other electrical state but having a curve reading characteristic (A) modified with respect to the other memory cells, means for simultaneously selecting on reading the N memory cells (CE) to be verified from said group as well as the verification cell (Cveri), means for adding the N signals read from the N memory cells to obtain a sum signal, and comparison means (22) for comparing the sum signal with the signal read from the verification cell (Cveri), said comparison means providing a first signal state when the N memory cells are all in the same said electrical state and a second state signal when only one memory cell among N is in this other state electric.
3. Dispositif selon la revendication 2, caractérisé en ce que le nombre N peut prendre différentes valeurs (NI, N2, N3) et en ce que les moyens pour sélectionner simultanément à la lecture les cellules de mémoire comprennent des circuits d'adressage adaptés pour effectuer cette sélection et commandés par un signal (VERI) particulier à chaque valeur de N.3. Device according to claim 2, characterized in that the number N can take different values (NI, N2, N3) and in that the means for simultaneously selecting on reading the memory cells comprise addressing circuits adapted for make this selection and commanded by a signal (VERI) specific to each value of N.
4. Dispositif selon la revendication 2 ou 3, caractérisé en ce qu'il comprend, en outre, un commutateur (30) connecté d'un côté à une borne d'entrée (Bref) des moyens de comparaison (22) et de l'autre côté, soit à la cellule de vérification (Cveri) dans le cas d'une vérification (position (b) ) , soit à une cellule de référence (Cref) dans le cas d'une lecture classique cellule par cellule (position (a) ) . 4. Device according to claim 2 or 3, characterized in that it further comprises a switch (30) connected on one side to a terminal input (Brief) of the comparison means (22) and on the other side, either to the verification cell (Cveri) in the case of a verification (position (b)), or to a reference cell ( Cref) in the case of a classic reading cell by cell (position (a)).
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