EP1324170A1 - Circuit à transconductance sensiblement constante - Google Patents

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Publication number
EP1324170A1
EP1324170A1 EP02080252A EP02080252A EP1324170A1 EP 1324170 A1 EP1324170 A1 EP 1324170A1 EP 02080252 A EP02080252 A EP 02080252A EP 02080252 A EP02080252 A EP 02080252A EP 1324170 A1 EP1324170 A1 EP 1324170A1
Authority
EP
European Patent Office
Prior art keywords
circuit
transconductance
mos transistor
circuit according
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02080252A
Other languages
German (de)
English (en)
Inventor
Hervé c/o Société Civile S.P.I.D. Marie
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of EP1324170A1 publication Critical patent/EP1324170A1/fr
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters

Definitions

  • the present invention relates to a circuit in MOS technology with substantially constant transconductance, in particular, a transconductance circuit with at least one transconductance cell mounted between two supply terminals including a MOS transistor.
  • transconductance circuits often called voltage-current converter are widely used in analog integrated circuits in particular in assemblies integrators to make, for example filters, oscillators, delay circuits.
  • Such transconductance circuits may include active circuits and resistors R in polysilicon or diffused and their transconductance Gm is a function of the ratio 1 / R. But the value of resistance R varies with temperature, which makes the value of unstable transconductance. In addition, the value of the resistance depends on the manufacturing process. The tolerance on the resistance value is of the order of plus or minus 15 to 20% and this is affects transconductance.
  • the transconductance circuits produced in bipolar or MOS technology have a transconductance Gm which is proportional to I / V T or to I / 2Vgt respectively, I being the current delivered by the transconductance circuit, V T the threshold voltage and Vgt the voltage saturation grid ('GATE OVERDRIVE VOLTAGE', in English) of a MOS transistor.
  • the transconductance Gm varies in particular like the current and this one is not constant and depends on the one hand on the temperature and on the other hand of the manufacturing process.
  • this transconductance Gm is substantially constant, because on its value depends the circuit time constant.
  • these integrating circuits include at least one circuit with transconductance Gm and at least one integration capacitor C connected to the output of the transconductance circuit and their time constant T is proportional to the ratio C / Gm. he is important that the time constant T be as constant as possible in a large number of applications. We also try to make this time constant known with precision and therefore be as insensitive as possible to the circuit manufacturing process integrator.
  • the servo circuit requires a reference clock, counters, phase detection circuit or loop circuit phase lock for measurement and a network of resistors and capacitors for the correction. This control circuit significantly increases the cost of integrating circuit, its energy consumption as well as its size.
  • the present invention aims precisely to simply realize a circuit transconductance in MOS technology whose transconductance is substantially constant.
  • the transconductance depends among other things of the mobility ⁇ of the majority carriers (electrons or holes depending on the type of MOS transistor) in the channel of the MOS transistor and this quantity varies greatly with temperature.
  • the idea to make the transconductance substantially constant is to compensate for the variations thermal mobility ⁇ of the majority carriers.
  • the present invention proposes a transconductance circuit with at least one transconductance cell mounted between two supply terminals including at minus one MOS transistor. It includes means for biasing the MOS transistor of the cell with a bias current whose variation as a function of temperature compensates substantially that of the mobility of the majority carriers in the channel of the MOS transistor of the cell so as to make its transconductance substantially independent of temperature.
  • the polarization means may include a current mirror connected to the cell MOS transistor, this current mirror cooperating with a tuning circuit itself connected to a reference voltage generator, the tuning circuit comprising a MOS transistor okay crossed by the bias current that the current mirror copies and the voltage saturation grid of the tuning MOS transistor having a temperature slope substantially equal to and opposite to that of the mobility of majority carriers in the cell MOS transistor, this saturation gate voltage being obtained from the reference voltage generator.
  • the tuning circuit may also include a bipolar transistor, the emitter of which is connected to one of the supply terminals through a resistor, the base of which is connected to the reference voltage generator and whose collector is connected on the one hand to the other terminal power supply through a series connection with a diode and a resistor and secondly to the gate of the tuning MOS transistor which is mounted between the other power supply terminal and the current.
  • the reference voltage generator is intended to deliver to the tuning circuit a reference voltage to obtain a temperature slope such as that of the saturation gate voltage of the tuning MOS transistor substantially compensates for that of the mobility of the majority carriers in the cell's MOS transistor.
  • Any conventional reference voltage generator for example a conventional reference voltage generator based on the energy band prohibited by a semiconductor material, can be used to obtain a reference voltage generator having the above characteristics.
  • the voltage supplied by such a conventional generator has a given temperature dependence, generally between 0 and 1.
  • the temperature dependence of the saturation gate voltage of the MOS transistor can be modified according to the invention to substantially compensate for that of mobility majority carriers in the cell's MOS transistor.
  • the conventional generator is connected to a divider bridge including by example two resistors, one of the two being connected to the output of the conventional generator and the other to a ground, the midpoint between these two resistors being connected to the input of the circuit tuning, i.e. at the base of the tuning transistor.
  • a divider bridge including by example two resistors, one of the two being connected to the output of the conventional generator and the other to a ground, the midpoint between these two resistors being connected to the input of the circuit tuning, i.e. at the base of the tuning transistor.
  • the transconductance cell may include a differential pair of transistors MOS whose grids form the inputs of the transconductance circuit and drains the outputs.
  • the differential pair of MOS transistors can cooperate with a degeneration resistor mounted between the sources of the MOS transistors of the pair.
  • Degeneration resistance can be achieved by a pair of transistors MOS, each of them having its gate connected to the gate of one of the respective MOS transistors of the differential pair.
  • the transconductance cell can be mounted between the two terminals supply via the polarization means on one side and a load circuit on the other.
  • the charging circuit can be passive.
  • the charging circuit can be formed based on current source cooperating with common mode servo system of the outputs of the transconductance circuit.
  • Another object of the invention is to produce an integrator circuit from the circuit previous one and make its time constant substantially independent of temperature and of the manufacturing process.
  • Such an integrator circuit does not need a servo circuit of the time constant.
  • Such an integrator circuit includes at least one circuit transconductance thus defined, the output of which is connected to an integration capacitor made from MOS transistor.
  • the present invention also relates to a filter which comprises at least one such integrator circuit.
  • the present invention also relates to a delay circuit or an oscillator which include at least one such integrator circuit.
  • the invention can thus be implemented in an apparatus for receiving and transmitting radio communications signals including a transconductance circuit according to the invention.
  • a device can for example be a telephone.
  • FIG. 1 very schematically shows a transconductance circuit in MOS technology according to the invention.
  • This circuit transconductance comprises between a first supply terminal 20 brought to a potential high Vcc and a second supply terminal 21 brought to a low potential Vee, generally ground, at least one transconductance cell 100 with at least one MOS transistor.
  • the transconductance cell 100 is represented in the form of a pair differential of MOS transistors M1, M1 'and it is connected to one of the supply terminals 21 by means of polarization 200 and to the other supply terminal 20 by through a charging circuit 300.
  • the charging circuit 300 can be passive or active as we will see later.
  • Other configurations of the transconductance cell are possible such as that illustrated in FIG. 4, the differential pair of transistors MOS is a very simple configuration.
  • the polarization means 200 deliver to the MOS transistors of the transconductance cell 100 a bias current whose variation with temperature appreciably compensates for that of carrier mobility majority in the channel of the MOS transistors of cell 100 so that the transconductance Gm of the circuit is substantially constant and independent of temperature.
  • the geometrical dimensions of the channel of the MOS transistors are perfectly controlled during manufacture.
  • the value of the capacitance C ox of the oxide thickness on the other hand depends on the manufacturing process and may vary for transconductance circuits belonging to different batches.
  • the polarization means 200 can be realized by a current mirror 2.1 which cooperates with a tuning circuit 2.2, itself connected to a reference voltage generator 2.3, the tuning circuit 2.2 comprising a MOS M7 transistor of agreement crossed by the bias current as the current mirror recopy and whose saturation grid voltage has a significantly temperature slope equal and opposite to that of the mobility of majority carriers in the transistor channel MOS of the transconductance cell 100, this saturation grid voltage being obtained at from the reference voltage generator.
  • FIG. 3b shows in detail the current mirror 2.1 and the tuning circuit 2.2.
  • FIG. 3b shows in detail the current mirror 2.1 and the tuning circuit 2.2.
  • FIG. 3b shows in details in French patent application No. 01 16573 filed on December 20, 2001 at name of the Applicant.
  • the charging circuit 300 is passive and is formed of a resistor R31, R32 connected respectively between one of the supply terminals 20 and the drains of the transistors M1, M1 'of the differential pair 100.
  • the transistors M1, M1 'of the differential pair 100 are N-channel MOS transistors but they could be P-channel with appropriate inversions.
  • the sources of the transistors M1, M1 'of the differential pair 100 are connected to the polarization means 200.
  • the gates of the transistors M1, M1 'of the differential pair form the input e1, e1 'of the transconductance circuit while the output s1, s1' is done on the drains transistors M1, M'1 of the differential pair 100 which are themselves connected to the load circuit 300.
  • the current mirror 2.1 comprises a controlled MOS transistor M61, M62 connected to each of the MOS transistors M1, M1 'of the differential pair of transistors 100 and a transistor MOS master M6 connected to the MOS transistor M7 tuning of the tuning circuit 2.2.
  • the tuning circuit 2.2 has a bipolar transistor Q13, the emitter of which is connected to one of the supply terminals 21 through a resistor R13, the base of which is connected to the reference voltage generator 2.3 and the collector is connected to the gate of the MOS transistor M7 ok on the one hand and on the other hand to the other supply terminal 20 through a series connection formed by a resistor R14 and a diode, represented by a MOS transistor M8 mounted as a diode, i.e. the gate of which is connected to the drain. More precisely, the source of the MOS transistor M8 is connected to the other terminal supply 20, its drain being connected to the resistor R14 and to its grid.
  • the reference voltage generator 2.3 imposes on the base of the transistor bipolar Q13 a voltage Vref whose variation with temperature is chosen so that the saturation grid voltage Vgt of the MOS transistor M7 of tuning connected to the current mirror 2.1 a the appropriate temperature slope to counteract that of carrier mobility majority in the channel of the MOS transistors M1, M1 ′ of the transconductance cell 100. From by their manufacture the point of operation of all the transistors is in the region of strong inversion, that is to say that the grid saturation voltage is equal to Vgt ⁇ VDS.
  • Vgt (M7) Vgs (M7) - V T with Vgs (M7) source gate voltage of the tuning MOS transistor M7 and V T threshold voltage of the tuning MOS transistor M7.
  • Vgt (M7) Vgs (R14) + Vgs (M8) with V (R14) voltage across the resistor R14 and Vgs (M8) source gate voltage of the M8 MOS transistor diode.
  • Vgs (M8) ⁇ V T because the gate voltage at saturation of the MOS transistor M8 is very small.
  • Vgt (M7) the saturated gate voltage of the MOS transistor M7 in accordance with the voltage V (R14) across the resistor R14: Vgt (M7) ⁇ V (R14).
  • V PTAT V PTAT0 (1 + t)
  • V BE V BE0 (1 - t / 2) with V PTAT0 and V BE0 voltages at the reference temperature.
  • V BE0 0.8V .
  • ⁇ 2 can be considered negligible except for the gain in current ⁇ of the bipolar transistors.
  • the reference voltage generator Vref 2.3 of Figure 3A consists of a conventional reference generator CVG and supplying a voltage VB having a temperature dependence which can be arbitrary. Often this dependence is zero but it can be modified according to the invention.
  • the generator classic CVG delivers a reference voltage based on the forbidden energy band of a semiconductor material.
  • a divider bridge including for example two resistors R110 and R111 is connected to the output of the CVG reference generator.
  • One of the two R110 resistors has one of its terminals connected to the output of the conventional generator CVG which delivers the voltage VB and the other resistor has one of these terminals connected to a low potential Vee, generally the ground.
  • the two resistors R110 and R111 have a common point at which the output of the reference voltage generator 2.3.
  • FIG 3B provides a detailed example of a reference voltage generator improved allowing the delivery of a voltage whose temperature dependence is controlled.
  • the reference voltage generator Vref 2.3 of Figure 3B consists of a input stage 1 with two branches 10, 11 mounted between the two supply terminals 20, 21. In each of the branches 10, 11 there is at least bipolar transistor Q1, Q2 and these transistors do not have the same size of transmitter.
  • This input circuit 1 combines a base voltage emitter of one of the bipolar Q2 transistors with a voltage proportional to the temperature absolute. More precisely, the two transistors Q1, Q2 have their common base, their collectors connected to the supply terminal 20 brought to the potential Vcc via a resistor R2, R3 respectively.
  • the emitter of the first transistor Q1 is connected to the other terminal supply 21 via a series 12 mounting of two resistors R1, R0.
  • the transmitter of the second transistor Q2 is connected to the other supply terminal 21 via one R0 of the resistors of the assembly series 12.
  • the emitter area of the first transistor Q1 is equal to n (n integer greater than a) times that of the second transistor Q2.
  • n can be equal to 8.
  • This input stage 1 cooperates with an operational amplifier 2 which includes a differential amplifier stage 13, an output stage 14, a compensation circuit 16.
  • the output stage 14 delivers the reference voltage Vref, it is connected by a loop 3 at the input stage 1 at the level of the common base of the two transistors Q1, Q2 of the stage input 1.
  • the differential amplifier stage 13 comprises a pair of transistors Q6, Q7 differential 15 connected to the input stage 1 and mounted between the two supply terminals 20, 21 via a source circuit 17 and a load circuit 18. More precisely, the bases of the two transistors Q6, Q7 form the two differential inputs of stage 13.
  • the base of transistor Q6 is connected to branch 11 at the collector of transistor Q2, the base of transistor Q7 is connected to branch 10 at the collector of transistor Q1.
  • the emitters of transistors Q6, Q7 are interconnected. They are connected to the power terminal 21 brought to the potential Vee by the source circuit 17 which is an active circuit.
  • the circuits of source 17 and load 18 include regulation means R8, R9 for, even when the loop 3 is open, regulate the reference voltage Vref, the latter being adjusted by substantially independent of the manufacturing process, variations in voltage Vcc-Vee power supply and with a predetermined temperature slope.
  • the source circuit 17 comprises in series a diode, represented by a transistor Q9 connected by diode, and a resistor R9 forming part of the regulation means.
  • the resistor R9 is connected to the common emitters of the transistors Q6, Q7 of the differential pair 15.
  • the collectors of the two transistors Q6, Q7 are each connected to the supply terminal 20 brought to potential Vcc via the charging circuit 18.
  • This charging circuit 18 includes a resistor R8, part of the regulation means, mounted between the collector of the transistor Q7 of the differential pair and the supply terminal 20.
  • the collector of the other transistor Q6 of the differential pair 15 is directly connected to the terminal supply 20.
  • the output stage 14 is connected in a first node A to the charging circuit 18, at the collector of transistor Q7.
  • the ratio of resistances R9 and R8 of the regulation means is chosen in such a way that a variation ⁇ (Vcc-Vee) of the supply voltage results appreciably the same variation ⁇ (Vcc-Vee) on the source circuit 17 and on the load circuit 18 aux load resistor R8 terminals whatever the temperature. Consequently, the first node A does not vary in voltage during a variation of the supply voltage.
  • the ratio of resistances R8 / R9 of the regulation means is chosen in such a way that the gain in common mode of resistors R2, R3 is adjusted to the value -1. This is achieved when the ratio of the resistance values R8 / R9 is approximately 2, the current in the resistance R9 being substantially equal to twice that crossing the load resistance R8.
  • the source circuit 17 is configured to generate a current substantially independent of temperature, which means that the resistance R9 is adjusted so that the voltage across its terminals is substantially independent of the temperature. This is checked for all temperatures if the next adjustment is made at input stage 1.
  • V R9 (Vcc - Vee) - (V R3 + V BE (Q6) + V BE (Q9))
  • V R9 (Vcc - Vee) - (V R3 + 2V BE )
  • V R3 + 2V BE The term (V R3 + 2V BE ) must then be substantially independent of the temperature, this happens if it is equal to twice the voltage present at the connection between the loop 3 and the output stage 14, for example and if the temperature slope of the peak resistance R3 compensates for those of the two base-emitter voltages of the transistors Q6 and Q9. This makes the reference voltage generator substantially insensitive to the manufacturing process. With the notation explained previously, the temperature slope of the resistor R3 is substantially equal to one and that of the voltage across the resistor R9 substantially equal to zero.
  • the two resistors R2, R3 of the collector of the input stage 1 are identical.
  • the output stage 14 comprises a follower circuit 22 with a transistor Q5 of which the transmitter is connected to the power supply terminal 21 through a resistor bridge R110, R111.
  • the base of transistor Q5 is connected to the first node A while the emitter of transistor Q5 is connected to loop 3 when it is closed at a second node B.
  • Resistor R110 is connected to the emitter of transistor Q5, the resistor R111 is connected to the supply terminal 21.
  • the two resistors R110 and R111 have a common point C at which the output of the reference voltage generator 2.3. We find here in a more elaborate form the use of a divider bridge.
  • the output stage 14 further comprises an adjustment circuit 24 which generates a current whose temperature slope is substantially equal to +1.5 and this slope is adjusted by the values of resistors R110, R111 of the divider bridge and more particularly by the ratio (R110 + R111) / R111. By giving this ratio substantially the value 8/9, the current crossing resistance R12 has a substantially +1.5 slope.
  • This adjustment circuit 24 comprises a transistor Q12, the emitter of which is connected to the supply terminal 21 through a resistor R12, the collector of which is connected to the first node A and to the collector of the compensation 16 and whose base is connected to the follower circuit 22.
  • the base of transistor Q12 is connected to the common point C and it is at the base of the transistor Q12 that the output of the reference voltage generator.
  • the current flowing in the adjustment circuit 24 will be copied throughout Q13, R13 of the tuning circuit 2.2 described in FIG. 2. Indeed this set Q13, R13 forms a current mirror with adjustment circuit 24.
  • the resistors R13 and R12 are the same.
  • the temperature slope at the point common C which corresponds to the output of the reference voltage generator 2.3 must be substantially equal to zero. To achieve this, we will now see the action of the circuit of compensation 16 and of the adjustment circuit 24 on the temperature slope at the first node A.
  • the temperature slope of the voltage at the first node A must be appreciably equal to and opposite to that provided by transistor Q5 of output stage 14 to obtain the slope compensation at common point C. It follows that the temperature slope of the voltage at the first node A must be substantially equal to 0.5 since the temperature slope of a base emitter voltage of a bipolar transistor is -0.5. This slope is conditioned by that of the source circuit 17 and that of the compensation circuit 16 associated with the adjustment 24.
  • These three circuits each include a bipolar transistor Q9, Q10, Q12, the temperature slope is imposed and equal to substantially -0.5 and a resistance R9, R10, R12 that it suffices to adjust to impose that of the charging circuit 18.
  • the temperature slope of the compensation circuit 16 cooperating with adjustment circuit 24 thus takes substantially value slightly greater than one in the example described and that of the source circuit 17 substantially the value 0.
  • the currents generated by the compensation circuit 16 and by the adjustment circuit 24 combine at the charge circuit 18 and the current resulting in the charge circuit load has a temperature slope which depends on the relative weights of the currents of the two circuits, i.e. values of resistors R10, R12. In the example described, it is preferable that the slope due to compensation circuits 16 and adjustment 24 be slightly greater than one to get rid of inevitable second-order parasites which have an action of reduction in the value of the slope.
  • a circuit for stabilization 19 of the differential amplifier 13 It is preferable to provide, in the operational amplifier 2, a circuit for stabilization 19 of the differential amplifier 13. It can be achieved by a capacitor C1 connected between node A and supply terminal 21.
  • All bipolar transistors have been represented by NPN transistors, but there it is possible to replace them with PNP bipolar transistors by performing all appropriate reversals, in particular at the level of the load and source circuits.
  • FIG. 4 shows an example of an integrator circuit made from a circuit with transconductance according to the invention.
  • This integrating circuit includes a circuit substantially constant transconductance 40 and an integration capacitor 41 connected in output of the transconductance circuit.
  • the time constant T of this integrating circuit is independent of the temperature and circuit manufacturing process.
  • the gate of the MOS transistor carrying out the capacitor C is connected to output s1, the drain, the channel and the source of the MOS transistor to the output s1 '.
  • the transconductance circuit 40 always includes the cell to transconductance 100 mounted between a bias circuit 200 and a charge circuit 300.
  • the transconductance circuit 40 is not of the same type as that of FIG. 2.
  • the transconductance cell 100 always has a differential pair 101 MOS transistors M1, M1 '.
  • This differential pair 101 of transistors is now cooperating with a degenerative resistance 102 represented in this example in the form of a pair of degeneracy MOS transistors M2, M2 ', each of the pair's MOS transistors differential M1, M1 'is associated with one of the degeneration MOS transistors M2, M2' respectively.
  • a degeneration resistor 102 produced with MOS transistors brings a better linearity than a degeneration resistance in polycrystalline silicon.
  • the optimal linearity is obtained when the ratio W1 / L1 of the width over the length of the channel of the differential pair MOS transistors 101 is substantially equal to seven times the ratio W2 / L2 of the width over the length of the channel of the MOS transistors of the resistance degeneration 102.
  • the two MOS transistors M1, M1 'of the differential pair 101 have their gates which form the inputs e1, e1 'of the integrating circuit. Their sources are linked to the supply terminal 20 brought to the potential Vcc through the load circuit 300 and their drains at supply terminal 21 brought to potential Vee through the bias circuit 200. It is assumed that the bias circuit 200 is similar to that shown in the figures 2 and 3.
  • the output s1, s1 'of the transconductance circuit 40 is made at the drains of the MOS transistors M1, M1 'of the differential pair 101.
  • the integration capacitor C is mounted between the two outputs s1, S1 'of the transconductance circuit.
  • MOS transistors M1, M1 'of the differential pair 101 are connected to the transistors MOS M2, M2 'of degeneration 102 as follows: each of the sources of MOS transistors M1, M1 ′ is connected on the one hand to the source of one of the MOS transistors of degeneration M2, M2 'respectively and to the drain of the other MOS transistor of degeneration M2 ', M2 respectively.
  • the grid of each of the MOS M2, M2 'transistors of degeneration is connected to the gate of the MOS transistor M1, M1 'of the differential pair 101 with which he is associated.
  • the charging circuit 300 is now represented as an active circuit under the form of two current sources 301 equipped with a mode control system common 302 of outputs s1, s1 'of the transconductance circuit 40 so as to stabilize the common mode output voltage.
  • the charging circuit can also be a simple charging circuit as known to those skilled in the art and simply including resistors.
  • the common mode servo system is an improved embodiment.
  • MOS transistors M2, M2 'of degeneration 102 operate in linear mode. They are of the same type as the MOS transistors M1, M1 'of the differential pair and therefore have the same mobility of the majority carriers ⁇ and the same saturation grid voltage Vgt as the MOS transistors M1, M1' of the differential pair 101.
  • I2 ( ⁇ C ox W2 / L2) Vgt.Vds with ⁇ mobility of the majority carriers in the channel of the MOS transistors M2, M2 ', C ox capacity per unit area of the oxide layer of the MOS transistors, W2 / L2 ratio of the width W2 over the length L2 of the channel of the MOS transistors, Vgt saturation gate voltage of the MOS transistors and Vds drain-source voltage of the MOS transistors.
  • T Gm / C with C capacitance of capacitor C.
  • T 1 2.75 ⁇ C ox ⁇ W1 L1 Vgt VS ox W vs ⁇ L vs
  • the product W c L c corresponds to the product of the width W c by the length L c of the channel of the MOS transistors producing the capacitor C.
  • T 1 2.75 ⁇ W1 L1.W vs .L vs . ⁇ .Vgt
  • the constant of time T no longer depends on the manufacturing process because the capacity C ox is eliminated in its expression.
  • T F. ⁇ .Vgt
  • the time constant now only depends on a geometric factor F which is a function of W1 / L1 and of W c L c of the MOS transistors, of the mobility of the majority carriers ⁇ and of Vgt.
  • Such an integrator circuit can operate with amplitudes of input signals more important than those of an integrator circuit of the prior art with a cell to transconductance having only a differential pair of MOS transistors.
  • FIG. 5 shows the variations of different quantities depending on the temperature in an integrating circuit such as that of FIG. 4.
  • the curve referenced 1 represents the variations of the transconductance Gm of the transconductance circuit 40
  • the curve referenced 2 represents the current I1
  • the curve 3 represents the saturation grid voltage Vgt of the MOS transistors of the transconductance cell.
  • the bias current of the MOS transistors of the transconductance cell dependent on the adaptation of critical resistances or transistors of the voltage generator and the current mirror, the size of these components must be carefully adjusted to obtain the desired precision.
  • the time constant obtained with the integrating circuit in Figure 4 has an accuracy of about 3% due to variations in the temperature of the supply voltage, approximately 1.3% due to the aperage between components and approximately 1.6% due to the manufacturing process.
  • Such an integrating circuit can be used as a filter. It can serve as a block of base in an oscillator circuit as illustrated in figure 6A or in a delay circuit as shown in Figure 6B.
  • FIG. 6A there are two conforming integrator circuits to the invention connected in series CI1, CI2, the output of the second integrator circuit CI2 being connected to an amplifier A1 of gain -1.
  • the output of amplifier A1 is looped over the input of first integrator circuit CI1.
  • Each of the integrating circuits is schematized by a transconductance amplifier GM1, GM2 polarized by a current source I10, I20.
  • the output of amplifiers GM1, GM2 is connected to an electrode of an integration capacitor C10, C20 with the other electrode grounded. Better frequency accuracy oscillation is obtained using the integrator circuits of the invention.
  • the delay circuit comprises an integrator circuit CI according to the invention, the output of which is connected to a delay cell D.
  • the output of the delay circuit is done at the output of delay cell D while the input is at the input of the integrator circuit CI.
  • the integrator circuit CI is shown diagrammatically as in the figure 6A with a transconductance amplifier GM1 polarization means I10 and a integration capacitor C10.
  • circuits described in these latter figures can advantageously be used in an apparatus intended for the reception and / or transmission of radio telecommunications signals including a transconductance circuit with improved performance according to the invention.
  • the insertion of such transconductance circuits in such devices is known from the skilled person.

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Abstract

Il s'agit d'un circuit à transconductance avec au moins une cellule à transconductance (100) montée entre deux bornes d'alimentation (20, 21) incluant au moins un transistor MOS (M1, M1'). Il comporte des moyens (200) pour polariser le transistor MOS (M1, M1') de la cellule (100) avec un courant de polarisation dont la variation en fonction de la température compense sensiblement celle de la mobilité des porteurs majoritaires dans le canal du transistor MOS (M1, M1') de la cellule (100) de manière à rendre sa transconductance sensiblement indépendante de la température. Application notamment dans les circuits intégrés analogiques. <IMAGE>

Description

DOMAINE TECHNIQUE
La présente invention est relative à un circuit en technologie MOS à transconductance sensiblement constante, en particulier, un circuit à transconductance avec au moins une cellule à transconductance montée entre deux bornes d'alimentation incluant un transistor MOS. Ces circuits à transconductance souvent appelés convertisseur tension-courant sont largement employés dans les circuits intégrés analogiques notamment dans des montages intégrateurs pour réaliser par exemple des filtres, des oscillateurs, des circuits retardateurs.
ETAT DE LA TECHNIQUE ANTERIEURE
De tels circuits à transconductance peuvent comporter des circuits actifs et des résistances R en polysilicium ou diffusées et leur transconductance Gm est fonction du rapport 1/R. Mais la valeur de la résistance R varie avec la température, ce qui rend la valeur de la transconductance instable. De plus la valeur de la résistance dépend du procédé de fabrication. La tolérance sur la valeur de la résistance est de l'ordre de plus ou moins 15 à 20% et cela se répercute sur la transconductance.
Les circuits à transconductance réalisés en technologie bipolaire ou MOS ont une transconductance Gm qui est proportionnelle à I/VT ou à I/2Vgt respectivement, I étant le courant délivré par le circuit à transconductance, VT la tension de seuil et Vgt la tension grille de saturation ('GATE OVERDRIVE VOLTAGE', en anglais) d'un transistor MOS. La transconductance Gm varie notamment comme le courant et celui-ci n'est pas constant et dépend d'une part de la température et d'autre part du procédé de fabrication.
Pourtant, notamment dans les circuits intégrateurs à transconductance, on cherche à ce que cette transconductance Gm soit sensiblement constante, car de sa valeur dépend la constante de temps du circuit. En effet, ces circuits intégrateurs comportent au moins un circuit à transconductance Gm et au moins un condensateur d'intégration C connecté à la sortie du circuit à transconductance et leur constante de temps T est proportionnelle au rapport C/Gm. Il est important que la constante de temps T soit la plus constante possible dans un grand nombre d'applications. On cherche également à ce que cette constante de temps soit connue avec précision et soit donc la plus insensible possible au procédé de fabrication du circuit intégrateur.
Pour rendre la constante de temps sensiblement constante, on est amené à l'asservir. On mesure la valeur de la constante de temps et l'on corrige cette valeur si la valeur mesurée est différente d'une valeur souhaitée. Le circuit d'asservissement nécessite une horloge de référence, des compteurs, un circuit de détection de phase ou un circuit à boucle de verrouillage de phase pour réaliser la mesure et un réseau de résistances et de condensateurs pour la correction. Ce circuit d'asservissement augmente de façon non négligeable le coût du circuit intégrateur, sa consommation en énergie ainsi que sa taille.
EXPOSÉ DE L'INVENTION
La présente invention vise justement à réaliser simplement un circuit à transconductance en technologie MOS dont la transconductance est sensiblement constante.
Dans ce type de circuit, on s'aperçoit que la transconductance dépend entre autre de la mobilité µ des porteurs majoritaires (électrons ou trous selon le type de transistor MOS) dans le canal du transistor MOS et cette grandeur varie fortement avec la température. L'idée pour rendre la transconductance sensiblement constante est de compenser les variations thermiques de la mobilité µ des porteurs majoritaires.
Pour y parvenir la présente invention propose un circuit à transconductance avec au moins une cellule à transconductance montée entre deux bornes d'alimentation incluant au moins un transistor MOS. Il comporte des moyens pour polariser le transistor MOS de la cellule avec un courant de polarisation dont la variation en fonction de la température compense sensiblement celle de la mobilité des porteurs majoritaires dans le canal du transistor MOS de la cellule de manière à rendre sa transconductance sensiblement indépendante de la température.
Les moyens de polarisation peuvent comporter un miroir de courant relié au transistor MOS de la cellule, ce miroir de courant coopérant avec un circuit d'accord lui-même relié à un générateur de tension de référence, le circuit d'accord comportant un transistor MOS d'accord traversé par le courant de polarisation que le miroir de courant recopie et la tension grille de saturation du transistor MOS d'accord possédant une pente en température sensiblement égale et opposée à celle de la mobilité des porteurs majoritaires dans le canal du transistor MOS de la cellule, cette tension grille de saturation étant obtenue à partir du générateur de tension de référence.
Le circuit d'accord peut comporter, de plus, un transistor bipolaire dont l'émetteur est relié à l'une des bornes d'alimentation à travers une résistance, dont la base est reliée au générateur de tension de référence et dont le collecteur est relié d'une part à l'autre borne d'alimentation à travers un montage série avec une diode et une résistance et d'autre part à la grille du transistor MOS d'accord qui est monté entre l'autre borne d'alimentation et le miroir de courant.
Le générateur de tension de référence est destiné à délivrer au circuit d'accord une tension de référence permettant d'obtenir une pente en température telle que celle de la tension grille de saturation du transistor MOS d'accord compense sensiblement celle de la mobilité des porteurs majoritaires dans le transistor MOS de la cellule.
Un générateur de tension de référence classique quelconque, par exemple un générateur classique de tension de référence fondée sur la bande d'énergie interdite d'un matériau semi-conducteur, peut être utilisé pour obtenir un générateur de tension de référence présentant les caractéristiques ci-dessus. La tension fournie par un tel générateur classique possède une dépendance en température donnée, en générale comprise entre 0 et 1. Cependant la dépendance en température de la tension grille de saturation du transistor MOS d'accord peut être modifiée selon l'invention pour compenser sensiblement celle de la mobilité des porteurs majoritaires dans le transistor MOS de la cellule.
Pour cela, le générateur classique est connecté à un pont diviseur incluant par exemple deux résistances, une des deux étant reliée à la sortie du générateur classique et l'autre à une masse, le point milieu entre ces deux résistances étant relié à l'entrée du circuit d'accord, c'est-à-dire à la base du transistor d'accord. En modifiant les valeurs relatives des résistances et par conséquent la valeur de la tension sur le point milieu, la pente en température dans l'émetteur du transistor d'accord peut être modifiée. Ainsi la combinaison entre un générateur de tension de référence classique et un pont diviseur de tension permet d'obtenir que la pente en température de la tension grille de saturation du transistor MOS d'accord compense sensiblement celle de la mobilité des porteurs majoritaires dans le transistor MOS de la cellule.
Il est aussi possible d'utiliser directement un générateur de tension de référence fournissant une tension permettant une dépendance en température voulue et contrôlée dans le transistor d'accord. Un exemple d'un tel générateur sera présenté.
La cellule à transconductance peut comporter une paire différentielle de transistors MOS dont les grilles forment les entrées du circuit à transconductance et les drains les sorties.
Dans un souci de linéarisation, la paire différentielle de transistors MOS peut coopérer avec une résistance de dégénérescence montée entre les sources des transistors MOS de la paire.
La résistance de dégénérescence peut être réalisée par une paire de transistors MOS, chacun d'entre eux ayant sa grille reliée à la grille de l'un des transistors MOS respectif de la paire différentielle.
La cellule à transconductance peut être montée entre les deux bornes d'alimentation à travers d'un côté les moyens de polarisation et de l'autre un circuit de charge.
Le circuit de charge peut être passif.
Dans un autre mode de réalisation, le circuit de charge peut être formé à base de source de courant coopérant avec système d'asservissement de mode commun des sorties du circuit à transconductance.
Un autre but de l'invention est de réaliser un circuit intégrateur à partir du circuit précédent et de rendre sa constante de temps sensiblement indépendante de la température et du procédé de fabrication. Un tel circuit intégrateur n'a pas besoin de circuit d'asservissement de la constante de temps. Un tel circuit intégrateur comporte au moins un circuit à transconductance ainsi défini, dont la sortie est connectée à un condensateur d'intégration réalisé à partir de transistor MOS.
La présente invention concerne également un filtre qui comporte au moins un tel circuit intégrateur.
La présente invention concerne également un circuit retardateur ou un oscillateur qui comportent au moins un tel circuit intégrateur. L'invention peut ainsi être mise en oeuvre dans un appareil destiné à la réception et à la transmission de signaux de radiotélécommunications incluant un circuit de transconductance selon l'invention. Un tel appareil peut par exemple être un téléphone.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels :
  • la figure 1 montre schématiquement un circuit à transconductance en technologie MOS conforme à l'invention ;
  • la figure 2 montre un schéma d'un circuit à transconductance en technologie MOS conforme à l'invention avec un circuit de charge passif et dans lequel les moyens de polarisation sont détaillés ;
  • la figure 3 montre un exemple du générateur de tension de référence inclus dans les moyens de polarisation ;
  • la figure 4 illustre un circuit intégrateur selon l'invention réalisé à partir d'un circuit à transconductance à circuit de charge actif ;
  • la figure 5 montre la variation de la tension grille de saturation, du courant de polarisation et de la transconductance en fonction de la température dans le circuit intégrateur de la figure 4 ;
  • les figures 6A, 6B montrent des schémas d'un oscillateur et d'un circuit retardateur réalisés à partir d'un circuit intégrateur selon l'invention.
    • Les éléments identiques sont désignés par les mêmes caractères de référence.
    EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
    On va maintenant s'intéresser à un exemple de circuit à transconductance en technologie MOS selon l'invention. La figure 1 représente de manière très schématique un circuit à transconductance en technologie MOS conforme à l'invention. Ce circuit à transconductance comporte entre une première borne d'alimentation 20 portée à un potentiel haut Vcc et une seconde borne d'alimentation 21 portée à un potentiel bas Vee, généralement la masse, au moins une cellule à transconductance 100 avec au moins un transistor MOS. Dans l'exemple la cellule à transconductance 100 est représentée sous la forme d'une paire différentielle de transistors MOS M1, M1' et elle est reliée à l'une des bornes d'alimentation 21 par l'intermédiaire de moyens de polarisation 200 et à l'autre borne d'alimentation 20 par l'intermédiaire d'un circuit de charge 300. Le circuit de charge 300 peut être passif ou actif comme on le verra ultérieurement. D'autres configurations de la cellule à transconductance sont possibles comme par exemple celle illustrée sur la figure 4, la paire différentielle de transistors MOS est une configuration des plus simples.
    Selon une caractéristique de l'invention les moyens de polarisation 200 délivrent aux transistors MOS de la cellule à transconductance 100 un courant de polarisation dont la variation avec la température compense sensiblement celle de la mobilité des porteurs majoritaires dans le canal des transistors MOS de la cellule 100 de manière à ce que la transconductance Gm du circuit soit sensiblement constante et indépendante de la température.
    Le courant de polarisation circulant dans les transistors MOS de la cellule à transconductance 100 qui fonctionnent en régime de saturation est de la forme Id = ½(µCoxW/L)(Vgs - VT)2 avec µ mobilité des porteurs majoritaires, Cox capacité par unité de surface de la couche d'oxyde des transistors MOS, W/L rapport de la largeur W du canal sur sa longueur L, Vgs tension grille-source et VT tension de seuil du transistor. La transconductance s'exprime par :
       Gm= dId/dVgs à saturation soit
       Gm= (µCoxW/L)(Vgs - VT), la différence Vgs-VT correspondant à Vgt ou tension grille de saturation des transistors MOS M1, M1'.
    Dans cette expression la valeur de la mobilité µ des porteurs majoritaires varie fortement avec la température, par contre elle est sensiblement indépendante du procédé de fabrication. En compensant cette variation à l'aide de la tension grille de saturation Vgt, on arrive à rendre la transconductance sensiblement indépendante de la température.
    Les dimensions géométriques du canal des transistors MOS sont parfaitement maítrisées lors de la fabrication. La valeur de la capacité Cox de l'épaisseur d'oxyde par contre dépend du procédé de fabrication et pourra varier pour des circuits à transconductance appartenant à des lots différents.
    On va voir maintenant comment réaliser les moyens de polarisation 200. Ils peuvent être réalisés par un miroir de courant 2.1 qui coopère avec un circuit d'accord 2.2, lui-même relié à un générateur de tension de référence 2.3, le circuit d'accord 2.2 comportant un transistor MOS M7 d'accord traversé par le courant de polarisation que le miroir de courant recopie et dont la tension grille de saturation possède une pente en température sensiblement égale et opposée à celle de la mobilité des porteurs majoritaires dans le canal des transistors MOS de la cellule à transconductance 100, cette tension grille de saturation étant obtenue à partir du générateur de tension de référence.
    On peut se référer à la figure 2 qui montre en détails le miroir de courant 2.1 et le circuit d'accord 2.2. Deux exemples de modes de réalisation du générateur de tension 2.3 de référence sont montrés sur les figures 3a et 3b. Le générateur de la figure 3b est décrit en détails dans la demande de brevet français No. 01 16573 déposée le 20 Décembre 2001 au nom de la Demanderesse.
    On remarquera que, sur cette figure 2, le circuit de charge 300 est passif et est formé d'une résistance R31, R32 reliée respectivement entre l'une des bornes d'alimentation 20 et les drains des transistors M1, M1' de la paire différentielle 100. Dans l'exemple, les transistors M1, M1' de la paire différentielle 100 sont des transistors MOS à canal N mais ils pourraient être à canal P moyennant les inversions appropriées.
    Les sources des transistors M1, M1' de la paire différentielle 100 sont reliées aux moyens de polarisation 200. Les grilles des transistors M1, M1' de la paire différentielle forment l'entrée e1, e1' du circuit à transconductance tandis que la sortie s1, s1' se fait sur les drains des transistors M1, M'1 de la paire différentielle 100 qui sont eux reliés au circuit de charge 300.
    Le miroir de courant 2.1 comporte un transistor MOS asservi M61, M62 relié à chacun des transistors MOS M1, M1' de la paire différentielle de transistors 100 et un transistor MOS maítre M6 relié au transistor MOS M7 d'accord du circuit d'accord 2.2.
    On va voir maintenant plus en détails le circuit d'accord 2.2. Il comporte un transistor bipolaire Q13 dont l'émetteur est relié à l'une des bornes d'alimentation 21 à travers une résistance R13, dont la base est reliée au générateur de tension de référence 2.3 et dont le collecteur est relié à la grille du transistor MOS M7 d'accord d'une part et d'autre part à l'autre borne d'alimentation 20 à travers un montage série formé d'une résistance R14 et d'une diode, représentée par un transistor MOS M8 monté en diode, c'est à dire dont la grille est reliée au drain. Plus précisément, la source du transistor MOS M8 est reliée à l'autre borne d'alimentation 20, son drain étant relié à la résistance R14 et à sa grille.
    Le générateur de tension de référence 2.3 impose sur la base du transistor bipolaire Q13 une tension Vref dont la variation avec la température est choisie pour que la tension grille de saturation Vgt du transistor MOS M7 d'accord relié au miroir de courant 2.1 ait la pente en température appropriée pour contrecarrer celle de la mobilité des porteurs majoritaires dans le canal des transistors MOS M1, M1' de la cellule à transconductance 100. De par leur fabrication le point d'opération de tous les transistors est dans la région de forte inversion, c'est-à-dire que la tension grille de saturation est égale à Vgt<VDS.
    On va voir comment s'exprime la tension grille de saturation Vgt du transistor MOS M7 d'accord relié au miroir de courant 2.1.
    Vgt(M7) = Vgs(M7) - VT avec Vgs(M7) tension grille source du transistor MOS M7 d'accord et VT tension de seuil du transistor MOS M7 d'accord.
    On peut encore exprimer Vgt(M7) de la manière suivante :
       Vgs(M7) = V(R14) + Vgs(M8) avec V(R14) tension aux bornes de la résistance R14 et Vgs(M8) tension grille source du transistor MOS M8 monté en diode.
    Or Vgs(M8) ≈ VT car la tension grille à saturation du transistor MOS M8 est très petite. On peut alors simplifier et assimiler la tension grille à saturation Vgt(M7) du transistor MOS M7 d'accord à la tension V(R14) aux bornes de la résistance R14 :
       Vgt(M7) ≈ V(R14).
    En ajustant la valeur et la pente en température de la tension Vref délivrée par le générateur de tension de référence 2.3 et les valeurs des résistances R13 et R14, il est aisé d'obtenir pour la tension Vgt(M7) une valeur et une pente souhaitées pour rendre la transconductance du circuit à transconductance sensiblement indépendante de la température.
    Nous allons maintenant présenter une manière extrêmement simple et homogène de comparer les pentes en température des différents composants électroniques qui nous intéressent. Plusieurs unités sont fréquemment employées pour désigner des pentes en température, s'il s'agit de résistances, on l'exprime en ppm/°C alors que pour la tension base émetteur Vbe d'un transistor bipolaire, elle vaut environ - 2 mV/°C et pour la mobilité des porteurs majoritaires elle varie en T -1,5.
    Posons la grandeur sans dimension t telle que :
       T = (T - T0)/T0, avec T température considérée et T0 température de référence par exemple égale à 25°C. Les valeurs de t suivantes sont obtenues par rapport aux températures T courantes :
  • T = - 1 pour T = -273°C ou 0°K
  • T = -1/4 pour T = - 50°C
  • T = 0 pour T = 25°C
  • T = +1/4 pour T = 100°C
    • Une tension peut s'exprimer de la manière suivante en fonction de la grandeur t :
       V = V0(a + bt + ct2) avec V0 valeur de la tension à la température de référence T0 et a, b, c des coefficients. La pente en température au premier ordre est donnée par :
       α1 = b/a et la pente en température au second ordre est donnée par α2 = c/a.
    Pour une tension proportionnelle à la température absolue (connue sous la dénomination de tension PTAT, PTAT étant l'abréviation anglo-saxonne pour Proportionnal To Absolute Temperature) on peut écrire :
       VPTAT = VPTAT0(1 + t) et pour une tension base-émetteur d'un transistor bipolaire :
       VBE = VBE0(1 - t/2) avec VPTAT0 et VBE0 tensions à la température de référence. Pour un transistor bipolaire VBE0 = 0,8V.
    On en déduit que la pente en température d'un circuit dont la tension est proportionnelle à la température absolue est de 1 tandis que la pente en température de la tension base-émetteur d'un transistor bipolaire est de - 0,5.
    Quant aux résistances selon leurs valeurs, avec cette notation, leurs pentes peuvent varier négativement ou positivement et prendre la valeur 0. La mobilité µ des porteurs majoritaires a une pente de -1,5.
    Dans la majorité des cas le terme α2 peut être considéré comme négligeable sauf pour le gain en courant β des transistors bipolaires.
    Avec ce qui précède, on cherche à ce que la pente de la tension grille de saturation Vgt(M7) du transistor MOS M7 d'accord soit sensiblement égale à +1,5 pour compenser celle de la mobilité µ des porteurs majoritaires qui est de -1,5.
    On va maintenant décrire en référence à la figure 3 deux exemples de générateur de tension de référence 2.3 qui va fournir sur la base du transistor bipolaire Q13 du circuit d'accord 2.2 une tension de référence Vref dont la pente en température est ajustée pour obtenir la pente en température voulue au niveau de la tension grille de saturation Vgt(M7) du transistor MOS M7 d'accord.
    Le générateur de tension de référence Vref 2.3 de la figure 3A se compose d'un générateur de tension de référence classique CVG et fournissant une tension VB ayant une dépendance en température qui peut être quelconque. Souvent, cette dépendance est nulle mais elle peut être modifiée selon l'invention. De plus, avantageusement, le générateur classique CVG délivre une tension de référence fondée sur la bande d'énergie interdite d'un matériau semi-conducteur. Un pont diviseur incluant par exemple deux résistances R110 et R111 est connecté à la sortie du générateur de référence CVG. Une des deux résistances R110 a une de ses bornes reliée à la sortie du générateur classique CVG qui délivre la tension VB et l'autre résistance a une de ces bornes reliée à un potentiel bas Vee, généralement la masse. Les deux résistances R110 et R111 ont un point commun au niveau duquel se fait la sortie du générateur de tension de référence 2.3. En modifiant les valeurs relatives des résistances, la tension Vref en sortie du générateur 2.3 par cette combinaison d'un générateur classique CVG et d'un pont diviseur R110, R111 peut être choisie de manière à ce que la pente en température dans le transistor d'accord compense celle de la mobilité µ des porteurs majoritaires qui est de -1,5. En effet, lorsque la pente en température de la tension VB est nulle, R110=R111/8 permet d'obtenir une pente en température de 1,5 qui, nous le verrons est particulièrement avantageuse.
    La figure 3B propose un exemple détaillé d'un générateur de tension de référence amélioré permettant la délivrance d'une tension dont la dépendance en température est contrôlée. Le générateur de tension de référence Vref 2.3 de la figure 3B se compose d'un étage d'entrée 1 à deux branches 10, 11 montées entre les deux bornes d'alimentation 20, 21. Dans chacune des branches 10, 11 se trouve au moins transistor bipolaire Q1, Q2 et ces transistors n'ont pas la même taille d'émetteur. Ce circuit d'entrée 1 combine une tension base émetteur d'un des transistors bipolaires Q2 avec une tension proportionnelle à la température absolue. Plus précisément, les deux transistors Q1, Q2 ont leur base commune, leurs collecteurs reliés à la borne d'alimentation 20 portée au potentiel Vcc par l'intermédiaire d'une résistance R2, R3 respectivement. L'émetteur du premier transistor Q1 est relié à l'autre borne d'alimentation 21 via un montage série 12 de deux résistances R1, R0. L'émetteur du second transistor Q2 est relié à l'autre borne d'alimentation 21 via l'une R0 des résistances du montage série 12. On suppose que la surface d'émetteur du premier transistor Q1 est égale à n (n entier supérieur à un) fois celle du second transistor Q2. Par exemple, n peut être égal à 8.
    Cet étage d'entrée 1 coopère avec un amplificateur opérationnel 2 qui comporte un étage amplificateur différentiel 13, un étage de sortie 14, un circuit de compensation 16.
    L'étage de sortie 14 délivre la tension de référence Vref, il est relié par une boucle 3 à l'étage d'entrée 1 au niveau de la base commune des deux transistors Q1, Q2 de l'étage d'entrée 1.
    L'étage amplificateur différentiel 13 comporte une paire de transistors Q6, Q7 différentielle 15 reliée à l'étage d'entrée 1 et montée entre les deux bornes d'alimentation 20, 21 par l'intermédiaire d'un circuit de source 17 et d'un circuit de charge 18. Plus précisément, les bases des deux transistors Q6, Q7 forment les deux entrées différentielles de l'étage 13. La base du transistor Q6 est reliée à la branche 11 au niveau du collecteur du transistor Q2, la base du transistor Q7 est reliée à la branche 10 au niveau du collecteur du transistor Q1. Les émetteurs des transistors Q6, Q7 sont reliés entre eux. Ils sont reliés à la borne d'alimentation 21 portée au potentiel Vee par le circuit de source 17 qui est un circuit actif. Les circuits de source 17 et de charge 18 comportent des moyens de régulation R8, R9 pour, même lorsque la boucle 3 est ouverte, réguler la tension de référence Vref, cette dernière étant ajustée de manière sensiblement indépendante du procédé de fabrication, des variations de la tension d'alimentation Vcc-Vee et avec une pente en température prédéterminée.
    Le circuit de source 17 comporte en série une diode, représentée par un transistor Q9 branché en diode, et une résistance R9 faisant partie des moyens de régulation. La résistance R9 est reliée aux émetteurs communs des transistors Q6, Q7 de la paire différentielle 15. Les collecteurs des deux transistors Q6, Q7 sont reliés chacun à la borne d'alimentation 20 portée au potentiel Vcc par l'intermédiaire du circuit de charge 18. Ce circuit de charge 18 comporte une résistance R8, faisant partie des moyens de régulation, montée entre le collecteur du transistor Q7 de la paire différentielle et la borne d'alimentation 20. Le collecteur de l'autre transistor Q6 de la paire différentielle 15 est directement relié à la borne d'alimentation 20. L'étage de sortie 14 est relié en un premier noeud A au circuit de charge 18, au niveau du collecteur du transistor Q7. Les moyens de régulation des circuits de source 17 et de charge 18 de par leur configuration imposent que la tension apparaissant au premier noeud A soit pratiquement indépendante de variations de la tension d'alimentation Vcc-Vee.
    En effet, le rapport des résistances R9 et R8 des moyens de régulation est choisi de telle manière qu'une variation δ(Vcc-Vee) de la tension d'alimentation entraíne sensiblement la même variation δ(Vcc-Vee) sur le circuit de source 17 et sur le circuit de charge 18 aux bornes de la résistance de charge R8 et ce quelle que soit la température. En conséquence, le premier noeud A ne varie pas en tension lors d'une variation de la tension d'alimentation. Le rapport des résistances R8/R9 des moyens de régulation est choisi de telle manière que le gain en mode commun des résistances R2, R3 soit ajusté à la valeur -1. Ceci est réalisé lorsque le rapport des valeurs des résistances R8/R9 vaut approximativement 2, le courant dans la résistance R9 étant sensiblement égal à deux fois celui traversant la résistance de charge R8. De plus, le circuit de source 17 est configuré pour générer un courant sensiblement indépendant de la température, ce qui revient à dire que la résistance R9 est ajustée pour que la tension à ses bornes soit sensiblement indépendante de la température. Cela est vérifié pour toutes les températures si l'ajustement suivant est réalisé au niveau de l'étage d'entrée 1.
    La tension VR9 aux bornes de la résistance R9 s'exprime par : VR9 = (Vcc - Vee) - (VR3 + VBE(Q6) + VBE(Q9)) VR9 = (Vcc - Vee) - (VR3 + 2VBE)
    Le terme (VR3 + 2VBE) doit alors être sensiblement indépendant de la température, cela arrive s'il est égal à deux fois la tension présente à la liaison entre la boucle 3 et l'étage de sortie 14, par exemple et si la pente en température de la résistance de sommet R3 compense celles des deux tensions base-émetteur des transistors Q6 et Q9. Cela permet de rendre le générateur de tension de référence sensiblement insensible au procédé de fabrication. Avec la notation expliquée antérieurement, la pente en température de la résistance R3 est sensiblement égale à un et celle de la tension aux bornes de la résistance R9 sensiblement égale à zéro. Les deux résistances R2, R3 de collecteur de l'étage d'entrée 1 sont identiques.
    L'étage de sortie 14 comporte un circuit suiveur 22 avec un transistor Q5 dont l'émetteur est relié à la borne d'alimentation 21 à travers un pont de résistances R110, R111. La base du transistor Q5 est reliée au premier noeud A tandis que l'émetteur du transistor Q5 est relié à la boucle 3 lorsqu'elle est fermée au niveau d'un second noeud B. La résistance R110 est reliée à l'émetteur du transistor Q5, la résistance R111 est reliée à la borne d'alimentation 21. Les deux résistances R110 et R111 ont un point commun C au niveau duquel se fait la sortie du générateur de tension de référence 2.3. On retrouve ici sous une forme plus élaborée l'utilisation d'un pont diviseur.
    L'étage de sortie 14 comporte de plus un circuit de réglage 24 qui génère un courant dont la pente en température est sensiblement égale à +1,5 et cette pente est ajustée par les valeurs des résistances R110, R111 du pont diviseur et plus particulièrement par le rapport (R110 + R111)/R111. En donnant à ce rapport sensiblement la valeur 8/9, le courant traversant la résistance R12 possède sensiblement une pente de +1,5. Ce circuit de réglage 24 comporte un transistor Q12 dont l'émetteur est relié à la borne d'alimentation 21 à travers une résistance R12, dont le collecteur est relié au premier noeud A et au collecteur du circuit de compensation 16 et dont la base est reliée au circuit suiveur 22. La base du transistor Q12 est reliée au point commun C et c'est au niveau de la base du transistor Q12 que se fait la sortie du générateur de tension de référence.
    Le courant qui circule dans le circuit de réglage 24 va être recopié dans l'ensemble Q13, R13 du circuit d'accord 2.2 décrit sur la figure 2. En effet cet ensemble Q13, R13 forme un miroir de courant avec le circuit de réglage 24. Les résistances R13 et R12 sont les mêmes.
    Avec un tel circuit de réglage 24, la pente en température au niveau du point commun C qui correspond à la sortie du générateur de tension de référence 2.3 doit être sensiblement égale à zéro. Pour y parvenir, on va voir maintenant l'action du circuit de compensation 16 et du circuit de réglage 24 sur la pente en température au premier noeud A.
    La pente en température de la tension au premier noeud A doit être sensiblement égale et opposée à celle apportée par le transistor Q5 de l'étage de sortie 14 pour obtenir la compensation en pente au point commun C. Il en résulte que la pente en température de la tension au premier noeud A doit être égale sensiblement à 0,5 puisque la pente en température d'une tension base émetteur d'un transistor bipolaire est de -0,5. Cette pente est conditionnée par celle du circuit de source 17 et par celle du circuit de compensation 16 associé au circuit de réglage 24. Ces trois circuits comportent chacun un transistor bipolaire Q9, Q10, Q12 dont la pente en température est imposée et égale à sensiblement -0,5 et une résistance R9, R10, R12 qu'il suffit d'ajuster pour imposer celle du circuit de charge 18. La pente en température du circuit de compensation 16 coopérant avec le circuit de réglage 24 prend ainsi sensiblement une valeur légèrement supérieure à un dans l'exemple décrit et celle du circuit de source 17 sensiblement la valeur 0.
    Les courants générés par le circuit de compensation 16 et par le circuit de réglage 24 se combinent au niveau du circuit de charge 18 et le courant résultant dans le circuit de charge a une pente en température qui dépend des poids relatifs des courants des deux circuits, c'est-à-dire des valeurs des résistances R10, R12. Dans l'exemple décrit, il est préférable que la pente due aux circuits de compensation 16 et de réglage 24 soit légèrement supérieure à un pour s'affranchir d'inévitables parasites du second ordre qui ont une action de réduction de la valeur de la pente.
    Il est préférable de prévoir, dans l'amplificateur opérationnel 2, un circuit de stabilisation 19 de l'amplificateur différentiel 13. Il peut être réalisé par un condensateur C1 connecté entre le noeud A et la borne d'alimentation 21.
    Le tableau suivant regroupe les caractéristiques en valeur, pente et tension affectées à chacun des composants du générateur de tension de référence Vref de la figure 3.
    NOM VALEUR PENTE CHUTE DE TENSION
    Vcc-Vee 2,8 0 -
    R2, R3 16,8 kΩ 1 0,8 V
    Vbe(Q1, Q2, Q6, Q7, Q5, Q9, Q10, Q12, Q13) -0,5 0,8 V
    R1 1 kΩ 1 0,05 V
    R0 4,2 kΩ 1 0,4 V
    R8 10 kΩ 0,5 0,8 V
    R9 4,1 kΩ 0 0,4V
    R10 40 kΩ 1 0,4 V
    R12, R13 15 kΩ 1,5 0,27 V
    R110 1 kΩ - -
    R111 8kΩ - -
    Tous les transistors bipolaires ont été représentés par des transistors NPN, mais il est possible de les remplacer par des transistors bipolaires PNP en effectuant toutes les inversions appropriées notamment au niveau du circuit de charge et de source.
    La figure 4. montre un exemple de circuit intégrateur réalisé à partir d'un circuit à transconductance selon l'invention. Ce circuit intégrateur comporte un circuit à transconductance 40 sensiblement constante et un condensateur d'intégration 41 branché en sortie du circuit à transconductance. En réalisant le condensateur 41 à base de transistor MOS, la constante de temps T de ce circuit intégrateur est indépendante de la température et du procédé de fabrication du circuit. Dans l'exemple, la grille du transistor MOS réalisant le condensateur C est reliée à la sortie s1, le drain, le canal et la source du transistor MOS à la sortie s1'.
    Dans cet exemple, le circuit à transconductance 40 comporte toujours la cellule à transconductance 100 montée entre un circuit de polarisation 200 et un circuit de charge 300. Mais le circuit à transconductance 40 n'est pas de même type que celui de la figure 2.
    La cellule à transconductance 100 comporte toujours une paire différentielle 101 de transistors MOS M1, M1'. Cette paire différentielle 101 de transistors coopère maintenant avec une résistance de dégénérescence 102 représentée dans cet exemple sous la forme d'une paire de transistors MOS de dégénérescence M2, M2', chacun des transistors MOS de la paire différentielle M1, M1' est associé à l'un des transistors MOS de dégénérescence M2, M2' respectivement. Une telle résistance de dégénérescence 102 réalisée avec des transistors MOS amène une meilleure linéarité qu'une résistance de dégénérescence en silicium polycristallin. La linéarité optimale est obtenue lorsque le rapport W1/L1 de la largeur sur la longueur du canal des transistors MOS de la paire différentielle 101 est sensiblement égal à sept fois le rapport W2/L2 de la largeur sur la longueur du canal des transistors MOS de la résistance de dégénérescence 102.
    Plus précisément les deux transistors MOS M1, M1' de la paire différentielle 101 ont leurs grilles qui forment les entrées e1, e1' du circuit intégrateur. Leurs sources sont reliées à la borne d'alimentation 20 portée au potentiel Vcc à travers le circuit de charge 300 et leurs drains à la borne d'alimentation 21 portée au potentiel Vee à travers le circuit de polarisation 200. On suppose que le circuit de polarisation 200 est similaire à celui représenté sur les figures 2 et 3.
    La sortie s1, s1' du circuit à transconductance 40 se fait au niveau des drains des transistors MOS M1, M1' de la paire différentielle 101. Le condensateur d'intégration C est monté entre les deux sorties s1, S1' du circuit à transconductance.
    Les transistors MOS M1, M1' de la paire différentielle 101 sont reliés aux transistors MOS M2, M2' de dégénérescence 102 de la manière suivante : chacune des sources des transistors MOS M1, M1' est reliée d'une part à la source de l'un des transistors MOS de dégénérescence M2, M2' respectivement et au drain de l'autre transistor MOS de dégénérescence M2', M2 respectivement. La grille de chacun des transistors MOS M2, M2' de dégénérescence est reliée à la grille du transistor MOS M1, M1' de la paire différentielle 101 avec lequel il est associé.
    Le circuit de charge 300 est maintenant représenté comme un circuit actif sous la forme de deux sources de courant 301 équipées d'un système d'asservissement de mode commun 302 des sorties s1, s1' du circuit à transconductance 40 de manière à stabiliser la tension de sortie de mode commun. Les tensions présentes au niveau des sorties s1, s1' sont comparées dans un comparateur 302 et en fonction du résultat de la comparaison, les courants des sources de courant 301 sont ajustés. Le circuit de charge peut également être un simple circuit de charge tel que connu de l'homme du métier et incluant simplement des résistances. Le système d'asservissement de mode commun est un mode de réalisation amélioré.
    On va maintenant exprimer la transconductance Gm du circuit à transconductance 40 de la figure 4.
    Les transistors MOS M1, M1' de la paire différentielle 101 fonctionnent en mode saturé, le courant I1 qui les parcourt s'exprime par :
       I1 = ½(µCoxW1/L1)Vgt2 avec µ mobilité des porteurs majoritaires dans le canal des transistors MOS M1, M1', Cox capacité par unité de surface de la couche d'oxyde des transistors MOS, W1/L1 rapport de la largeur W1 sur la longueur L1 du canal des transistors MOS, Vgt tension grille de saturation des transistors MOS. La transconductance gm1 de la paire différentielle est donnée par :
       gm1 = β1Vgt avec β1 = µCoxW1/L1
    Les transistors MOS M2, M2' de dégénérescence 102 fonctionnement en mode linéaire. Ils sont de même type que les transistors MOS M1, M1' de la paire différentielle et donc possèdent la même mobilité des porteurs majoritaires µ et la même tension grille de saturation Vgt que les transistors MOS M1, M1' de la paire différentielle 101. Le courant I2 qui les parcourt s'exprime par :
       I2 = (µCoxW2/L2)Vgt.Vds avec µ mobilité des porteurs majoritaires dans le canal des transistors MOS M2, M2', Cox capacité par unité de surface de la couche d'oxyde des transistors MOS, W2/L2 rapport de la largeur W2 sur la longueur L2 du canal des transistors MOS, Vgt tension grille de saturation des transistors MOS et Vds tension drain-source des transistors MOS.
    La résistance R des transistors MOS de dégénérescence 102 est donnée par R = 1/β2.Vgt avec β2 = µCoxW2/L2
    La transconductance Gm du circuit à transconductance 40 s'exprime par Gm = gm11 + gm1R4 Gm = 11+7/4 β1.Vgt Gm= β1.Vgt / 2,75 Gm = 2β1.I1 2.75
    La constante de temps T du circuit intégrateur s'exprime par :
       T = Gm/C avec C capacité du condensateur C. T = 12.75 µCox · W1L1 · VgtCoxWc·Lc
    Le produit WcLc correspond au produit de la largeur Wc par la longueur Lc du canal du transistors MOS réalisant le condensateur C. T = 12,75 ·W1L1.Wc.Lc .µ.Vgt
    En réalisant le condensateur C à base de transistor MOS, par exemple avec un transistor MOS fonctionnant en mode linéaire dont la grille forme l'une des électrodes du condensateur et dont la source, le drain et le canal forment l'autre électrode, la constante de temps T ne dépend plus du procédé de fabrication car la capacité Cox s'élimine dans son expression. T = F.µ.Vgt
    La constante de temps ne dépend plus que d'un facteur géométrique F fonction de W1/L1 et de WcLc des transistors MOS, de la mobilité des porteurs majoritaires µ et de Vgt. En ajustant la pente de la tension Vgt pour compenser celle de la mobilité µ, on rend la constante de temps T d'un tel circuit intégrateur pratiquement insensible à la température et au procédé de fabrication.
    Un tel circuit intégrateur peut fonctionner avec des amplitudes de signaux d'entrée plus importantes que celles d'un circuit intégrateur de l'art antérieur avec une cellule à transconductance ayant seulement une paire différentielle de transistors MOS.
    La figure 5 montre les variations de différentes grandeurs en fonction de la température dans un circuit intégrateur tel que celui de la figure 4. La courbe référencée 1 représente les variations de la transconductance Gm du circuit à transconductance 40, la courbe référencée 2 représente le courant I1 et la courbe 3 représente la tension grille de saturation Vgt des transistors MOS de la cellule à transconductance. On voit bien que la transconductance Gm est sensiblement indépendante de la température, et que I1 et Vgt ont sensiblement la même pente en température de valeur +1,5.
    Un tel circuit intégrateur possède une précision bien meilleure que ceux de l'art antérieur.
    Le courant de polarisation des transistors MOS de la cellule à transconductance dépendant de l'adaptation de résistances critiques ou des transistors du générateur de tension de référence et du miroir de courant, la taille de ces composants doit être adaptée avec soin pour obtenir la précision recherchée.
    Après analyse statistique, la constante de temps obtenue avec le circuit intégrateur de la figure 4 possède une précision d'environ 3% due aux variations de la température de la tension d'alimentation, d'environ 1,3% due à l'apérage entre composants et d'environ 1,6% due au procédé de fabrication.
    Cela correspond environ à un décalage en fréquence d'environ ±12%.
    Un tel circuit intégrateur peut être employé comme filtre. Il peut servir de bloc de base dans un circuit oscillateur comme l'illustre la figure 6A ou dans un circuit retardateur comme l'illustre la figure 6B. Sur la figure 6A, on retrouve deux circuits intégrateurs conformes à l'invention montés en série CI1, CI2, la sortie du second circuit intégrateur CI2 étant reliée à un amplificateur A1 de gain -1. La sortie de l'amplificateur A1 est bouclée sur l'entrée du premier circuit intégrateur CI1. Chacun des circuits intégrateurs est schématisé par un amplificateur à transconductance GM1, GM2 polarisé par une source de courant I10, I20. La sortie des amplificateurs GM1, GM2 est reliée à une électrode d'un condensateur d'intégration C10, C20 dont l'autre électrode est portée à la masse. Une meilleure précision sur la fréquence d'oscillation est obtenue en utilisant les circuits intégrateurs de l'invention.
    Sur la figure 6B, le circuit retardateur comporte un circuit intégrateur CI selon l'invention dont la sortie est reliée à une cellule à retard D. La sortie du circuit retardateur se fait au niveau de la sortie de la cellule à retard D tandis que l'entrée se fait au niveau de l'entrée du circuit intégrateur CI. Le circuit intégrateur CI est schématisé comme sur la figure 6A avec un amplificateur à transconductance GM1 des moyens de polarisation I10 et un condensateur d'intégration C10.
    Une meilleure précision sur le temps de propagation dans le circuit retardateur est obtenue en utilisant un circuit intégrateur selon l'invention.
    Les circuits décrits dans ces dernières figures peuvent avantageusement être utilisés au sein d'un appareil destiné à la réception et/ou à la transmission de signaux de radiotélécommunication incluant un circuit de transconductance à performances améliorées selon l'invention. L'insertion de tels circuits de transconductance dans de tels appareils est connu de l'homme du métier.
    Bien que certains modes de réalisation de la présente invention aient été représentés et décrits de façon détaillée, on comprendra que différents changements et modifications puissent être apportés sans sortir du cadre de l'invention.

    Claims (13)

    1. Circuit à transconductance avec au moins une cellule à transconductance (100) montée entre deux bornes d'alimentation (20, 21) incluant au moins un transistor MOS (M1, M1'), caractérisé en ce qu'il comporte des moyens (200) pour polariser le transistor MOS (M1, M1') de la cellule (100) avec un courant de polarisation dont la variation en fonction de la température compense sensiblement celle de la mobilité des porteurs majoritaires dans le canal du transistor MOS (M1, M1') de la cellule (100) de manière à rendre sa transconductance sensiblement indépendante de la température.
    2. Circuit à transconductance selon la revendication 1, caractérisé en ce que les moyens de polarisation (200) comportent un miroir de courant(2.1) relié au transistor MOS (M1, M1') de la cellule (100), ce miroir de courant (2.1) coopérant avec un circuit d'accord (2.2) lui-même relié à un générateur de tension de référence (2.3), le circuit d'accord (2.2) comportant un transistor MOS (M7) d'accord traversé par le courant de polarisation que le miroir de courant (2.1) recopie, la tension grille de saturation (Vgt) du transistor MOS (M7) d'accord possédant une pente en température sensiblement égale et opposée à celle de la mobilité des porteurs majoritaires dans le canal du transistor MOS (M1, M1') de la cellule (100), cette tension grille de saturation étant obtenue à partir du générateur de tension de référence (2.3).
    3. Circuit à transconductance selon la revendication 2, caractérisé en ce que le circuit d'accord (2.2) comporte de plus un transistor bipolaire (Q13) dont l'émetteur est relié à l'une des bornes d'alimentation (21) à travers une résistance (R13), dont la base est reliée au générateur de tension de référence (2.3) et dont le collecteur est relié d'une part à l'autre borne d'alimentation (20) à travers un montage série avec une diode ((M8) et une résistance (R14) et d'autre part à la grille du transistor MOS (M7) d'accord qui est monté entre l'autre borne d'alimentation (20) et le miroir de courant (2.1).
    4. Circuit à transconductance selon l'une des revendications 2 ou 3, caractérisé en ce que le générateur de tension de référence (2.3) délivre au circuit d'accord (2.2) une tension de référence (Vref) dont la pente en température et la valeur sont choisies pour que la pente en température de la tension grille de saturation du transistor MOS (M7) d'accord compense sensiblement celle de la mobilité des porteurs majoritaires dans le transistor MOS (M1, M1') de la cellule (100).
    5. Circuit à transconductance selon l'une des revendications 1 à 4, caractérisé en ce que la cellule à transconductance (100) comporte une paire différentielle de transistors MOS (M1, M1') dont les grilles forment les entrées (e1, e1') du circuit à transconductance et les drains les sorties (s1, s1').
    6. Circuit à transconductance selon la revendication 5, caractérisé en ce que la paire différentielle de transistors MOS (M1, M1') coopère avec une résistance de dégénérescence (M2, M2') montée entre les sources des transistors MOS (M1, M1') de la paire.
    7. Circuit à transconductance selon la revendication 6, caractérisé en ce que la résistance de dégénérescence est réalisée par une paire de transistors MOS (M2, M2'), chacun d'entre eux ayant sa grille reliée à la grille de l'un des transistors MOS (M1, M1') respectif de la paire différentielle.
    8. Circuit à transconductance selon l'une des revendications 1 à 7, caractérisé en ce que la cellule à transconductance (100) est montée entre les deux bornes d'alimentation (20, 21) à travers d'un côté les moyens de polarisation (200) et de l'autre un circuit de charge (300).
    9. Circuit intégrateur caractérisé en ce qu'il comporte un circuit à transconductance selon l'une des revendications 1 à 8 dont la sortie est connectée à un condensateur d'intégration (C ) réalisé à partir de transistor MOS.
    10. Filtre caractérisé en ce qu'il comporte au moins un circuit intégrateur selon la revendication 9.
    11. Oscillateur caractérisé en ce qu'il comporte au moins un circuit intégrateur selon la revendication 9.
    12. Circuit retardateur caractérisé en ce qu'il comporte au moins un circuit intégrateur selon la revendication 9.
    13. Appareil destiné à la réception et/ou à la transmission de signaux de radiotélécommunication incluant un circuit de transconductance selon l'une des revendications 1 à 8.
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