EP1262094A1 - Procede de realisation de plots de connexion sur un circuit imprime - Google Patents

Procede de realisation de plots de connexion sur un circuit imprime

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EP1262094A1
EP1262094A1 EP01989644A EP01989644A EP1262094A1 EP 1262094 A1 EP1262094 A1 EP 1262094A1 EP 01989644 A EP01989644 A EP 01989644A EP 01989644 A EP01989644 A EP 01989644A EP 1262094 A1 EP1262094 A1 EP 1262094A1
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Definitions

  • the invention relates to a method for producing connection pads and in particular connection pads on a printed circuit or an integrated circuit.
  • connection pads of very small dimensions, for example with a diameter of 200 ⁇ or even less and with a thickness of 100 microns or even also less.
  • these connection pads must be of relatively homogeneous constitution with few defects and this over the entire circuit.
  • the delimitation on the surface of the circuit of the dimensions of a connection pad is commonly made by a layer of insulating material.
  • This insulating layer has a non-negligible thickness, which means that the height of the connection pad is either relatively large or very little greater than the thickness of the insulating layer.
  • the geometry of the stud is of poor quality. The invention aims to remedy these drawbacks.
  • the invention therefore relates to a method for producing connection pads on a circuit comprising at least one conductive track, characterized in that it comprises the following steps: a) depositing a thin layer of copper and a layer of chromium on the surface of the entire circuit; b) depositing a layer of resin and removing this resin at the places of the pads to be produced and also at the places where there is no conductive track; c) removal of the chromium layer at the places left free by the resin; d) removal of the resin; e) depositing a photosensitive film and making in this film of openings at the places where it is desired to make connection pads; f) depositing a connection material in said openings; g) removal of the photosensitive film; h) removal of the copper layer in areas of the circuit not covered by the chromium layer or by the connection material; i) heating the assembly so as to reach the melting temperature of the connection material.
  • a thin layer of copper 3 is produced then a thin layer of chromium 4 of a few microns or even a few tenths of a micron.
  • Figure 2a shows by way of example, a top view of the device of Figure 1a. It can therefore be seen in FIG. 2a that, by way of example, the substrate 1 carries a conductor and an enlarged part corresponding to a connection pad.
  • the deposition of a photosensitive resin 5 is carried out.
  • a third step represented in FIG.
  • any process known in the art is removed, the resin 5 located at the locations of the connection pads to be produced and also where there is no conductive track.
  • Figure 2b shows the device at this stage of the process.
  • the chromium is removed from the areas not protected by the resin 5 by any process and in particular by a chemical attack process.
  • the resin layer 5 is removed.
  • a photosensitive film 6 is deposited and in this layer of photosensitive material 6, creates openings corresponding to the surface of the connection pads to be produced.
  • a copper overload 7 (5 to 10 ⁇ m) is produced in the openings thus obtained on the thin copper layer 3 (FIG. 1g).
  • a conductive material such as retain-lead (SnPb) is deposited, this deposit will make it possible to produce a connection pad 8.
  • the photosensitive film 6 is removed (FIG. 1i).
  • the copper is removed from the surface of the circuit in all the areas not protected by the chromium layer 4 and the conductive material 8 (FIG. 1j).
  • the whole is heated so as to reach the melting point of the tin-lead mixture 8 so that the tin-lead mixture is put under the form of an almost spherical block, the surface of this block being clearly delimited by the layer of chromium 4 situated around the tin-lead mixture.

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  • Manufacturing & Machinery (AREA)
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  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
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Abstract

Ce procédé de réalisation prévoit la réalisation d'une couche de chrome (4) permettant de faire en sorte que le matériau du plot de connexion (8) reste dans une zone parfaitement limitée par la couche de chrome (4). Applications: Plots de connexion pour composants électroniques.

Description

PROCEDE DE REALISATION DE PLOTS DE CONNEXION SUR UN
CIRCUIT IMPRIME
L'invention concerne un procédé de réalisation de plots de connexion et notamment de plots de connexion sur un circuit imprimé ou un circuit intégré.
L'invention est applicable notamment dans la réalisation de plots de connexion de très petites dimensions par exemple de diamètre de 200 μ voire moins et d'épaisseur 100 microns voire également moins. De plus, ces plots de connexion doivent être de constitution relativement homogène avec peu de défauts et cela sur l'ensemble du circuit.
Par ailleurs, dans les techniques connues la délimitation à la surface du circuit des dimensions d'un plot de connexion est faite couramment par une couche de matériau isolant. Cette couche d'isolant a une épaisseur non négligeable, ce qui fait que la hauteur du plot de connexion est soit relativement importante soit très peu supérieure à l'épaisseur de la couche d'isolant. De plus, la géométrie du plot est de qualité médiocre. L'invention vise à remédier à ces inconvénients.
L'invention concerne donc un procédé de réalisation de plots de connexion sur un circuit comportant au moins une piste conductrice, caractérisé en ce qu'il comporte les étapes suivantes : a) dépôt d'une fine couche de cuivre et d'une couche de chrome sur la surface de l'ensemble du circuit ; b) dépôt d'une couche de résine et enlèvement de cette résine aux endroits des plots à réaliser et également aux endroits où il n'y a pas de piste conductrice ; c) enlèvement de la couche de chrome aux endroits laissés libres par la résine ; d) retrait de la résine ; e) dépôt d'un film photosensible et réalisation dans ce film d'ouvertures aux endroits où l'on désire réaliser des plots de connexion ; f) dépôt d'un matériau de connexion dans lesdites ouvertures ; g) retrait du film photosensible ; h) retrait de la couche de cuivre dans les endroits du circuit non recouverts par la couche de chrome ou par le matériau de connexion ; i) chauffage de l'ensemble de façon à atteindre la température de fusion du matériau de connexion.
Les différents objets et caractéristiques de l'invention vont maintenant être décrits en se reportant à la description qui va suivre faite à titre d'exemple et des figures annexées qui représentent :
- les figures 1a à 1k, un exemple du procédé de réalisation selon l'invention montrant par des vues en coupe du dispositif réalisé, les différentes étapes du procédé ;
- les figures 2a et 2b, un dispositif en vue du dessus à différentes étapes du procédé selon l'invention.
On va donc décrire maintenant un procédé de réalisation selon l'invention.
Au cours d'une première étape, sur un substrat 1 portant au moins une piste conductrice ou un plot conducteur 2, on réalise une fine couche de cuivre 3 puis une fine couche de chrome 4 de quelques microns voire quelques dixièmes de microns. La figure 2a représente à titre d'exemple, une vue du dessus du dispositif de la figure 1a. On voit donc sur la figure 2a, qu'à titre d'exemple, le substrat 1 porte un conducteur et une partie élargie correspondant à un plot de connexion. Au cours d'une deuxième étape, telle que représentée en figure 1b, on réalise le dépôt d'une résine photosensible 5. Au cours d'une troisième étape, représentée en figure 1c, on enlève par tout procédé connu dans la technique, la résine 5 située aux endroits des plots de connexion à réaliser et également là où il n'y a pas de piste conductrice. La figure 2b représente le dispositif à ce stade du procédé. Au cours d'une quatrième étape, tel que cela est représenté en figure 1d, on procède à l'enlèvement du chrome dans les zones non protégées par la résine 5 par tout procédé et notamment par un procédé d'attaque chimique. Au cours d'une cinquième étape, telle que représenté en figure 1e, on enlève la couche de résine 5.
Au cours d'une sixième étape (figure 1f), on réalise le dépôt d'un film photosensible 6 et dans cette couche de matériau photosensible 6, on réalise des ouvertures correspondant à la surface des plots de connexion à réaliser.
Ensuite, au cours d'une septième étape, on réalise dans les ouvertures ainsi obtenues une surcharge en cuivre 7 (5 à 10 μm) sur la fine couche de cuivre 3 (figure 1g).
Puis, au cours d'une huitième étape représentée en la figure 1h, on procède à un dépôt de matériau conducteur tel que de rétain-plomb (SnPb), ce dépôt permettra de réaliser un plot de connexion 8.
Au cours d'une neuvième étape, on retire le film de photosensible 6 (figure 1i).
Puis au cours d'une dixième étape, on retire le cuivre à la surface du circuit dans toutes les zones non protégées par la couche de chrome 4 et le matériau conducteur 8 (figure 1j).
Enfin, au cours d'une onzième étape, on procède à un chauffage de l'ensemble de façon à atteindre le point de fusion du mélange d'étain- plomb 8 de telle façon que le mélange d'étain-plomb se mette sous la forme d'un plot quasiment sphérique, la surface de ce plot étant nettement délimitée par la couche de chrome 4 située autour du mélange d'étain-plomb.

Claims

REVENDICATIONS
1. Procédé de réalisation de plots de connexion sur un circuit comportant au moins une piste conductrice, caractérisé en ce qu'il comporte les étapes suivantes : a) dépôt d'une fine couche de cuivre (3) et d'une couche de chrome (4) sur la surface de l'ensemble du circuit ; b) dépôt d'une couche de résine (5) et enlèvement de cette résine aux endroits des plots à réaliser et également aux endroits où il n'y a pas de piste conductrice ; c) enlèvement de la couche de chrome aux endroits laissés libres par la résine (5) ; d) enlèvement de la résine (5) ; e) dépôt d'un film photosensible (6) et réalisation dans ce film d'ouvertures aux endroits où l'on désire réaliser des plots de connexion ; f) dépôt d'un matériau de connexion (8) dans lesdites ouvertures ; g) retrait du film photosensible (6) ; h) retrait de la couche de cuivre dans les endroits du circuit non recouverts par la couche de chrome ou par le matériau de connexion (8) ; i) chauffage de l'ensemble de façon à atteindre la température de fusion du matériau de connexion.
2. Procédé selon la revendication 1 , caractérisé en ce que le matériau de connexion est de l'étain-plomb.
3. Procédé selon la revendication 1 , caractérisé en ce qu'il prévoit entre les étapes (d) et (e), une étape de dépôt d'une couche de cuivre (7) dans les ouvertures réalisées dans le film (6) de l'étape (e).
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