FR2858716A1 - Procede d'obtention de couches localisees sur un circuit hybride - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 229920000642 polymer Polymers 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005498 polishing Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 4
- 230000003667 anti-reflective effect Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 description 13
- 238000009396 hybridization Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 230000008021 deposition Effects 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 4
- 230000005693 optoelectronics Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000003892 spreading Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000011806 microball Substances 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000427 thin-film deposition Methods 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011325 microbead Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000009993 protective function Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/022—Mountings; Housings
- H01S5/023—Mount members, e.g. sub-mount members
- H01S5/02325—Mechanically integrated components on mount members or optical micro-benches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
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Abstract
Procédé d'obtention de couches localisées sur un circuit hybride.Ce circuit hybride comprend un substrat (20) et au moins un circuit élémentaire (22) qui comprend une première face et une deuxième face par l'intermédiaire de laquelle il est hybridé à une face de substrat. Selon l'invention on recouvre, par une première couche (24), cette face du substrat et chaque circuit élémentaire, on élimine la première couche de la première face de ce circuit élémentaire, on recouvre, par une deuxième couche (28), cette première face et la partie subsistante de la première couche et on élimine cette partie et la deuxième couche qui la recouvre. Application à l'obtention d'une couche anti-reflet ou métallique sur une puce.
Description
i
PROCEDE D'OBTENTION DE COUCHES LOCALISEES SUR UN CIRCUIT HYBRIDE
DESCRIPTION
DOMAINE TECHNIQUE
La présente invention concerne un procédé d'obtention de couches localisées sur un circuit hybride.
L'invention fait partie des techniques de la micro-électronique permettant de localiser avec 10 précision, sur un substrat (généralement une plaque semi-conductrice), au moins un motif d'un matériau formant une couche, par exemple une couche mince.
L'invention s'applique notamment à des plaques semiconductrices formant par exemple des 15 circuits de lecture sur lesquels sont hybridées des puces ( chips ), par exemple des puces optoélectroniques, sur chacune desquelles on veut localiser au moins une couche d'un matériau donné, par exemple une couche anti-reflet.
ÉTAT DE LA TECHNIQUE ANTÉRIEURE La figure 1 illustre schématiquement le problème de l'obtention de couches localisées sur un circuit hybride.
On voit sur cette figure 1 un substrat 2 25 sur lequel son hybridées des puces 4 par exemple par une technique appelée retournement de puce ( flipchip ).
B 12903.3 PV Cette hybridation peut être obtenue grâce à des microbilles de soudure (solder microballs ) ou par la technique ACF (pour Anisotropy Conductive Films) ou par collage.
On souhaite recouvrir la face arrière de chaque puce 4 par une couche 6 qui peut être une couche mince et qui est faite d'un matériau déterminé, comme le montre schématiquement la figure 2.
De plus, on souhaite bien souvent que 10 chaque couche mince 6 s'arrête, avec une grande précision, au niveau des arêtes de la puce 4 correspondante.
On connaît déjà trois techniques permettant d'obtenir des couches localisées sur un circuit 15 hybride.
En considérant encore l'exemple des figures 1 et 2, la première technique connue consiste à déposer chaque couche mince 6 sur la face-arrière de la puce 4 correspondante avant le découpage de cette puce et donc 20 avant l'hybridation de celle-ci.
La deuxième technique connue, qui est la plus précise des trois, est schématiquement illustrée par la figure 3.
Selon cette deuxième technique connue, on 25 recouvre le substrat 1, sur lequel est hybridée chaque puce 4, d'une couche 8 de résine photosensible ( photoresist ).
On insole ensuite, à travers un masque approprié 10 et au moyen d'un rayonnement ultraviolet 30 12, les zones de la couche 8 où l'on veut déposer un matériau puis on développe la résine photosensible ainsi insolée.
B 12903.3 PV On procède ensuite à un dépôt d'une couche mince 7 de ce matériau sur toute la surface de l'ensemble ainsi obtenu.
On retire ensuite des zones non insolées le 5 matériau excédentaire par la technique appelée liftoff .
La troisième technique connue est schématiquement illustrée par la figure 4.
Selon cette troisième technique connue, on 10 fabrique un cache mécanique précis 16.
Ce cache est muni d'une fenêtre en regard de chaque puce 4.
On fixe ce cache au substrat 2 par des moyens non représentés, en alignant avec une grande 15 précision le cache 16 et le substrat 2.
On dépose ensuite une couche mince 18 du matériau sur la face-arrière de chaque puce 4 à travers ce cache 16.
Ces trois techniques connues présentent des 20 inconvénients.
La technique de dépôt avant hybridation consiste donc à déposer la couche mince sur la facearrière des puces avant hybridation de celles-ci.
Cette technique n'est pas applicable 25 lorsque le matériau de la couche mince ne peut supporter les conditions imposées par l'hybridation (conditions de température ou de pression par exemple) et que le dépôt de ce matériau doit avoir lieu après hybridation des puces.
Cette technique n'est pas non plus applicable lorsque les puces hybridées doivent être amincies jusqu'à des épaisseurs tellement faibles que leur hybridation serait impossible de sorte que B 12903.3 PV l'amincissement de ces puces doit avoir lieu après leur hybridation.
Il s'agit généralement d'un amincement donnant aux puces une épaisseur de quelques dizaines de micromètres.
A ce sujet on se référera aux documents suivants qui décrivent un tel cas: (1) FR-A-2 715 002 ( Détecteur de 10 rayonnement électromagnétique et procédé de fabrication ) (2) EP-A-0 662 721 correspondant au document (1) (3) US-A-5,574,285 correspondant aussi au document (1).
Les deuxième et troisième techniques 20 connues, mentionnées plus haut, sont des techniques de masquage.
La technique de photolithographie par lift-off conduit à une bonne précision mais n'est pas adaptée à des résines photosensibles que l'on doit 25 déposer sur des marches épaisses (bords des puces 4 de la figure 2) Il faut donc focaliser l'image du masque utilisé soit sur la résine située sur le haut du substrat soit sur la résine située sur le haut de la 30 puce hybridée et donc prévoir un décalage entre le bord de chaque couche mince et le bord de la puce correspondante.
B 12903.3 PV La technique de masquage par cache est imprécise et l'on ne peut garantir une précision meilleure que 20 pm sur la réalisation d'un cache et son alignement par rapport au substrat.
EXPOSE DE L'INVENTION La présente invention a pour but de remédier aux inconvénients précédents.
Elle a pour objet un procédé d'obtention d'au moins une couche localisée sur un circuit hybride, 10 ce circuit hybride comprenant un substrat et au moins un circuit élémentaire, ce circuit élémentaire comprenant une première face et une deuxième face par l'intermédiaire de laquelle il est hybridé à une face du substrat, ce procédé étant caractérisé en ce qu'il 15 comprend les étapes suivantes: - on forme une première couche sur le circuit hybride de façon que cette première couche recouvre cette face du substrat et chaque circuit élémentaire, - on élimine la première couche de la première face de 20 chaque circuit élémentaire, une partie de cette première couche subsistant sur le circuit hybride, - on forme une deuxième couche sur le circuit hybride de sorte que cette deuxième couche recouvre cette première face et cette partie de la première couche, 25 et - on élimine cette partie de la première couche et la partie de la deuxième couche qui recouvre cette partie de la première couche, une autre partie de la deuxième couche restant ainsi localisée sur la 30 première face de chaque circuit élémentaire.
B 12903.3 PV De préférence, cette deuxième couche est une couche mince, c'est-à-dire une couche dont l'épaisseur est inférieure à 2 pm.
Selon un mode de mise en oeuvre particulier 5 du procédé objet de l'invention, la première couche est éliminée, par polissage, de la première face de chaque circuit élémentaire.
Ladite partie de la première couche peut être éliminée chimiquement ou au moyen d'un plasma.
La première couche peut être une couche de polymère.
La deuxième couche peut être une couche anti-reflet ou une couche métallique.
L'invention a divers avantages que l'on 15 indique ci-après.
L'invention est utilisable dans les cas où la première technique ne l'est pas, notamment lorsque les puces hybridées doivent être amincies à de très faibles épaisseurs qui nécessitent un amincissement 20 après hybridation.
L'invention présente aussi des avantages liés à la précision.
En effet, contrairement aux deuxième et troisième technique connues, l'invention permet un 25 alignement parfait d'une couche mince et du haut d'un circuit élémentaire tel qu'une puce 2 de la figure 2.
L'auto-alignement est assuré et aucune étape d'alignement de précision n'est nécessaire avec l'invention.
L'invention présente en outre des avantages en ce qui concerne la simplicité et les appareils pour sa mise en oeuvre.
B 12903.3 PV En effet la technique de photolithographie nécessite au moins l'utilisation: - de moyens d'étalement précis de la résine photosensible, - d'un système précis d'alignement, - d'un masque par type de produit (circuit), les topologies différant d'un produit à un autre, - d'un système de développement et - de résines photosensibles qui supportent des dépôts 10 sous vide.
De plus l'étalement d'une couche de résine photosensible ayant une épaisseur constante (propre à une photolithographie précise) est quasiment impossible sur une surface où des puces hybridées peuvent dépasser 15 de 500 gm voire plus.
La technique de masquage par cache nécessite quant à elle: - un type de cache par type de produit, - plusieurs caches par lot de plaques pour un procédé 20 au cours duquel on traite un ensemble de plaques (substrats), un équipement d'alignement mécanique précis d'une plaque par rapport au cache correspondant et - un équipement spécifique de dépôt de couches minces.
Avec cette technique de masquage par cache il convient de noter qu'un dépôt de couche mince plaque par plaque est possible mais qu'un traitement d'une plaque et de son cache aligné et solidaire de la plaque est obligatoire.
Pour la mise en oeuvre du procédé objet de l'invention, aucun masque ou cache métallique n'est nécessaire.
B 12903.3 PV De plus la première couche, qui est par exemple une couche de polymère, peut être étalée de façon extrêmement imprécise et avoir une épaisseur importante puisque cette première couche n'a qu'une 5 fonction de protection (et n'est pas utilisée pour une photolithographie).
De plus il suffit d'une polisseuse sommaire
pour enlever la partie de la première couche qui se trouve au sommet de chaque circuit élémentaire.
Le procédé objet de l'invention est en outre utilisable dans tous les équipements plaque/plaque (permettant un étalement, un polissage et un dépôt).
L'invention présente également des avantages par rapport aux techniques connues en ce qui concerne le coût de mise en oeuvre.
En effet le procédé objet de l'invention ne nécessite pas le développement d'un outillage pour chaque nouveau produit.
En outre des équipements plaque sur plaque standard et des matériaux consommables peu coûteux (par exemple des polymères non photosensibles) suffisent pour sa mise en oeuvre.
BREVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés ci-après, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels: B 12903.3 PV * la figure 1, déjà décrite, représente schématiquement un substrat et des puces hybridées à ce substrat, * la figure 2, déjà décrite, montre schématiquement des couches localisées sur ces puces, * les figures 3 et 4, déjà décrite, illustrent schématiquement des techniques connues pour l'obtention du circuit hybride que l'on voit sur la figure 2 et * les figures 5 à 8 illustrent schématiquement des étapes d'un mode de mise en oeuvre particulier du procédé objet de l'invention.
EXPOSE DETAILLE DE MODES DE REALISATION PARTICULIERS
Dans ce mode de mise en oeuvre particulier 15 du procédé objet de l'invention, illustré par les figures 5 à 8, on dispose d'un circuit hybride comprenant, comme on le voit sur la figure 5, un substrat 20 et un circuit élémentaire ou une pluralité de circuits élémentaires 22.
Chaque circuit élémentaire 22 est hybridé, par sa face inférieure, à une face du substrat 20 et l'on veut former une couche faite d'un matériau déterminé et localisée sur la face supérieure de chaque circuit élémentaire.
A titre d'exemple, le substrat 20 est une plaque de silicium de 100 mm de diamètre et chaque circuit élémentaire 22 est un circuit optoélectronique.
Dans une première étape, schématiquement illustrée par la figure 5, on dépose une couche 24 30 faite d'un polymère sur la face supérieure du substrat, sur laquelle sont hybridés les circuit 22.
B 12903.3 PV Cette couche de polymère 24 recouvre ainsi cette face supérieure du substrat et ces circuits 22.
A titre d'exemple, le polymère est une résine photosensible que l'on étale à la tournette pour lui donner une épaisseur de 5 pm.
On sèche ensuite la couche de résine photosensible.
Dans une deuxième étape, schématiquement illustrée par la figure 6, la face supérieure du 10 substrat 20, munie des circuits 22 et de la couche de polymère 24, est soumise à un polissage mécanique, par exemple au moyen d'une machine de polissage standard 26, pour éliminer toute la couche de polymère qui recouvre la face supérieure de chaque circuit 22 ainsi 15 qu'une épaisseur de ce circuit 22.
A titre d'exemple, le polissage a lieu sur une épaisseur de 50 pm lorsque l'épaisseur de la couche de polymère vaut 5 pm.
Dans une troisième étape, schématiquement 20 illustrée par la figure 7, on recouvre l'ensemble du substrat 20 d'une couche mince 28 dont l'épaisseur vaut par exemple 0,5 pm et qui est par exemple une couche anti-reflet.
Pour ce faire, on utilise par exemple une 25 machine de dépôt de couches minces que l'on charge cassette par cassette.
Dans une quatrième étape, schématiquement illustrée par la figure 8, les parties restantes de la couche de polymère 24 sont décomposées par exemple 30 chimiquement ou au moyen d'un plasma (ou de toute autre manière) et entraînent, lors de leur décomposition, les parties de la couche mince 28 qui sont situées au- B 12903.3 PV dessus de ces parties restantes de la couche de polymère.
Ceci est symboliquement représenté par les flèches 30 de la figure 8.
A titre d'exemple, on utilise la technique appelée lift-off pour éliminer la résine photosensible (par exemple au moyen d'acétone).
On indique ci-après quelques applications de l'invention.
Dans le domaine optoélectronique, il est souvent nécessaire d'hybrider une puce optoélectronique sur un circuit de lecture en silicium (cas des détecteurs photoniques et des émetteurs lasers de type VCSEL).
Cette hybridation se fait par la technique de retournement de puce ( flip-chip ) et au moyen de microbilles.
Elle est souvent suivie d'un amincissement de la puce hybridée (voir les documents (1) à (3)).
Il est ensuite préférable de former une couche anti-reflet sur la facearrière de la puce hybridée: - pour permettre une meilleure émission, dans le cas d'un circuit émetteur (par exemple VCSEL), ou - pour permettre une meilleure détection, dans le cas d'un circuit détecteur (dans le domaine infrarouge ou le domaine visible par exemple).
Il peut être également nécessaire, sur d'autres types de circuits, de faire une reprise de 30 contact par la face-arrière, ce qui est facilement réalisé grâce à l'invention: on fait alors un dépôt de métal au lieu d'un dépôt de matériau anti-reflet.
B 12903.3 PV Ceci est par exemple le cas pour les lasers à cavité horizontale amincie.
Une application importante de l'invention est le dépôt, dans le cas d'un composant de type 5 enrobé-aminci infrarouge, d'une couche de matériau anti-reflet sur la face-arrière de la zone de détection de ce composant.
On consultera les documents (1) à (3) pour la description d'un tel composant enrobé-aminci.
10 B 12903.3 PV
Claims (4)
1. Procédé d'obtention d'au moins une couche localisée sur un circuit hybride, ce circuit hybride comprenant un substrat (20) et au moins un 5 circuit élémentaire (22), ce circuit élémentaire comprenant une première face et une deuxième face par l'intermédiaire de laquelle il est hybridé à une face du substrat, ce procédé étant caractérisé en ce qu'il comprend les étapes suivantes: - on forme une première couche (24) sur le circuit hybride de façon que cette première couche recouvre cette face du substrat et chaque circuit élémentaire, - on élimine la première couche de la première face de chaque circuit élémentaire, une partie de cette 15 première couche subsistant sur le circuit hybride, - on forme une deuxième couche (28) sur le circuit hybride de sorte que cette deuxième couche recouvre cette première face et cette partie de la première couche, et on élimine cette partie de la première couche et la partie de la deuxième couche qui recouvre cette partie de la première couche, une autre partie de la deuxième couche restant ainsi localisée sur la première face de chaque circuit élémentaire.
25..2. Procédé selon la revendication 1, dans lequel la deuxième couche est une couche mince dont l'épaisseur est inférieure à 2 pm.
3. Procédé selon l'une quelconque des revendications 1 et 2, dans lequel la première couche 30 (24) est éliminée, par polissage, de la première face de chaque circuit élémentaire.
-4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel ladite partie de la B 12903.3 PV première couche (24) est éliminée chimiquement ou au moyen d'un plasma.
_5. Procédé selon l'une
revendications 1 à 4, dans lequel la
(24) est une couche de polymère.
--6. Procédé selon l'une
revendications 1 à 5, dans lequel la
(28) est une couche anti-reflet.
7. Procédé selon l'une 10 revendications 1 à 5, dans lequel la (28) est une couche métallique.
quelconque des première couche quelconque des deuxième couche quelconque des deuxième couche B 12903.3 PV
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9714571A FR2858716B1 (fr) | 1997-11-20 | 1997-11-20 | Procede d'obtention de couches localisees sur un circuit hybride |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9714571A FR2858716B1 (fr) | 1997-11-20 | 1997-11-20 | Procede d'obtention de couches localisees sur un circuit hybride |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2858716A1 true FR2858716A1 (fr) | 2005-02-11 |
| FR2858716B1 FR2858716B1 (fr) | 2005-12-09 |
Family
ID=34073167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9714571A Expired - Fee Related FR2858716B1 (fr) | 1997-11-20 | 1997-11-20 | Procede d'obtention de couches localisees sur un circuit hybride |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2858716B1 (fr) |
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1997
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20140731 |