EP1136900A1 - CMOS-Spannungsteiler - Google Patents

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Publication number
EP1136900A1
EP1136900A1 EP01103969A EP01103969A EP1136900A1 EP 1136900 A1 EP1136900 A1 EP 1136900A1 EP 01103969 A EP01103969 A EP 01103969A EP 01103969 A EP01103969 A EP 01103969A EP 1136900 A1 EP1136900 A1 EP 1136900A1
Authority
EP
European Patent Office
Prior art keywords
chain
mos transistors
source
transistors
voltage
Prior art date
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Withdrawn
Application number
EP01103969A
Other languages
English (en)
French (fr)
Inventor
Thomas Boehm
Robert Esterl
Stefan Lammers
Zoltan Manyoki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of EP1136900A1 publication Critical patent/EP1136900A1/de
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

Definitions

  • the present invention relates to a CMOS voltage divider with a first chain of MOS transistors connected in series of a first line type, the same geometric Have dimensions and the same gate-source voltages have that in the linear range of their characteristic work and between their opposite ends the Input voltage to be shared is present and at their source connections the partial voltages can be derived in each case.
  • a voltage divider circuit consists of several resistor elements connected in series, through which the same Electricity flows.
  • the divided output voltages are on the connection points of the resistance elements of this resistance chain derivable.
  • voltage divider circuits which meet at least part of the above requirements and use the resistance elements.
  • the resistance elements are manufactured either in N diffusion or in P diffusion and their sheet resistance value is in the range of 10-100 ohms / unit area. Therefore, in order to achieve a resistance value of 10 6 ohms, which in turn causes a quiescent current of only a few ⁇ A, a fairly large resistance area in the order of 10,000 area units is required. In many cases, such a large chip area is impossible or undesirable. This means that such a voltage divider circuit does not meet the requirements a) and c) above.
  • V gs , V ds and V th represent the gate-source voltage, the drain-source voltage and the threshold voltage, respectively.
  • Beta depends on the manufacturing process and the width-to-length ratio of the transistor.
  • the output voltages of this voltage divider circuit depend on the process used (due to V th ) and depend non-linearly on the transistor dimensions. Therefore the above requirement b) is not met.
  • CMOS voltage divider with a first chain of MOS transistors connected in series of a first line type, the same geometric Have dimensions and the same gate-source voltages have that in the linear range of their characteristic work and between their opposite ends the Input voltage to be shared is present and at their source connections the partial voltages can be derived, thereby characterized that a second chain from to the first MOS transistors complementary series-connected MOS transistors in the same number as the first MOS transistors and is provided with the same geometric dimensions in each case, the MOS transistors of the first chain thus with the MOS transistors The second chain is connected to each MOS transistor chain the gate-source bias for each other MOS transistor chain generated.
  • the transistors are the same size, that is, they are matched to one another, and therefore have identical gate-source voltages. Since they are connected in series with each other their drain-source voltages are also the same. Moreover the drain-source voltage is process and temperature independent.
  • the invention solves the above object by exclusive Use of complementary MOS transistors of the N and P line type, thereby reducing the space requirement, only needs an extremely small quiescent current and only has a very low output resistance, which is what CMOS technology does is characteristic.
  • the output voltage also depends only depending on the geometry of the circuit.
  • the invention is explained in more detail below with reference to the drawing.
  • the only drawing figure shows an example Circuit arrangement of a voltage divider circuit which one input voltage four equally divided output voltages can generate.
  • the CMOS voltage divider according to the invention shown in FIG. 1 has two MOS transistor chains A and B.
  • the first transistor chain A consists of five series-connected N-channel MOS transistors N0-N4, each with the same geometric dimensions. Since they are connected in series with one another, the transistors N0-N4 also have identical drain-source voltages if their gate-source voltages are the same. They work in the linear range of their characteristic curve, and the input voltage V IN to be divided is between the drain end and the source end.
  • the partial voltages VOUT1-VOUT4 can be derived at the source terminals of the second to fifth N-channel transistors N1-N4.
  • the second transistor chain B consists of five series connected P-channel MOS transistors P0-P4, each with the same geometric dimensions and identical drain-source voltages, if it is assumed that their gate-source voltages are the same.
  • Each N-channel MOS transistor of the first chain A uses a partial voltage generated by the second transistor chain B from P-channel MOS transistors P0-P4 as the gate-source bias.
  • each P-channel MOS transistor P0-P4 of the second MOS transistor chain B uses as the gate-source bias a partial voltage which is generated by the N-channel MOS transistors N0-N4 of the first chain A.
  • each of the two MOS transistor chains A and B functions as a bias generator circuit for the other transistor chain.
  • each transistor has a gate-source voltage VG. All N-channel transistors have the same geometric dimensions and, because they are connected in series, conduct the same current. Therefore, they must also have the same drain-source voltages.

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Abstract

Die Erfindung betrifft einen CMOS-Spannungsteiler mit einer ersten Kette (A) aus in Reihe geschalteten MOS-Transistoren (N0-N4) eines ersten Leitungstyps (N), die jeweils gleiche geometrische Abmessungen haben und dabei jeweils gleiche Gate-Source-Spannungen haben, die im linearen Bereich ihrer Kennlinie arbeiten und zwischen deren entgegengesetzten Enden die zu teilende Eingangsspannung (VIN) anliegt und an deren Source-Anschlüssen jeweils die Teilspannungen ableitbar sind, und ist dadurch gekennzeichnet, dass eine zweite Kette (B) aus zu den ersten MOS-Transistoren (N0-N4) komplementären in Reihe geschalteten MOS-Transistoren (P0-P4) in gleicher Anzahl wie die ersten MOS-Transistoren und mit jeweils gleicher geometrischer Abmessung vorgesehen ist, und die MOS-Transistoren der ersten Kette (A) so mit den MOS-Transistoren der zweiten Kette (B) verbunden sind, dass jede MOS-Transistorkette (A, B) die Gate-Source-Vorspannung für die jeweils andere MOS-Transistorkette (B, A) erzeugt. <IMAGE>

Description

Die vorliegende Erfindung betrifft einen CMOS-Spannungsteiler mit einer ersten Kette aus in Reihe geschalteten MOS-Transistoren eines ersten Leitungstyps, die jeweils gleiche geometrische Abmessungen haben und dabei jeweils gleiche Gate-Source-Spannungen haben, die im linearen Bereich ihrer Kennlinie arbeiten und zwischen deren entgegengesetzten Enden die zu teilende Eingangsspannung anliegt und an deren Source-Anschlüssen jeweils die Teilspannungen ableitbar sind.
Allgemein besteht eine Spannungsteilerschaltung aus mehreren in Reihe geschalteten Widerstandselementen, durch die derselbe Strom fließt. Die geteilten Ausgangsspannungen sind an den Verbindungspunkten der Widerstandselemente dieser Widerstandskette ableitbar.
Wenn eine solche Spannungsteilerschaltung in einer hochintegrierten Schaltung eingesetzt werden soll, muss sie mehreren Anforderungen genügen:
  • a) Die von der Spannungsteilerschaltung eingenommene Fläche sollte so klein wie möglich sein.
  • b) Ihre Ausgangsspannung sollte nur von der Schaltungsgeometrie abhängen.
  • c) Der von der Schaltung gezogene Ruhestrom sollte so klein wie möglich sein und
  • d) Der Ausgangswiderstand einer solchen Spannungsteilerkette sollte möglichst gering sein, damit die Schaltung als Spannungsquelle wirkt.
    • Im Stand der Technik sind Spannungsteilerschaltungen bekannt, die wenigstens einen Teil der obigen Anforderungen erfüllen und die Widerstandselemente verwenden. Die Widerstandselemente sind entweder in N-Diffusion oder in P-Diffusion hergestellt und ihr Schichtwiderstandswert liegt im Bereich von 10-100 Ohm/Flächeneinheit. Deshalb braucht man, um einen Widerstandswert von 106 Ohm zu erreichen, der seinerseits einen Ruhestrom von nur wenigen µA bewirkt, ein recht großes Widerstandsareal in der Größenordnung von 10000 Flächeneinheiten. In vielen Fällen ist eine solche große Chipfläche unmöglich oder unerwünscht. Dies bedeutet, dass eine derartige Spannungsteilerschaltung die obigen Anforderungen a) und c) nicht erfüllt.
    Eine andere mögliche Realisierung einer Spannungsteilerschaltung verwendet als Widerstandselemente MOS-Transistoren, die in ihrem linearen Bereich arbeiten. Der Strom durch jeden Transistor hängt von seiner Geometrie und von seinen Anschlussspannungen ab: ILIN = Beta x [(Vgs-Vth)Vds-Vds 2/2].
    In dieser Beziehung repräsentieren Vgs, Vds und Vth jeweils die Gate-Source-Spannung, die Drain-Source-Spannung und die Schwellenspannung. Beta hängt vom Herstellungsprozess und von dem Breiten-Längenverhältnis des Transistors ab. Die Ausgangsspannungen dieser Spannungsteilerschaltung hängen vom verwendeten Prozess (aufgrund Vth) ab und hängen nichtlinear von den Transistorabmessungen ab. Deshalb ist die obige Forderung b) nicht erfüllt.
    Es ist Aufgabe der Erfindung, eine Spannungsteilerschaltung anzugeben, die ohne passive Bauteile, wie Widerstände oder Kondensatoren, realisierbar ist, und die gleichmäßig beabstandete Ausgangsspannungen aus einer angelegten Eingangsspannung unter Erfüllung der obigen Erfordernisse a) bis d) erzeugen kann.
    Diese Aufgabe wird gelöst durch einen CMOS-Spannungsteiler mit einer ersten Kette aus in Reihe geschalteten MOS-Transistoren eines ersten Leitungstyps, die jeweils gleiche geometrische Abmessungen haben und dabei jeweils gleiche Gate-Source-Spannungen haben, die im linearen Bereich ihrer Kennlinie arbeiten und zwischen deren entgegengesetzten Enden die zu teilende Eingangsspannung anliegt und an deren Source-Anschlüssen jeweils die Teilspannungen ableitbar sind, dadurch gekennzeichnet, dass eine zweite Kette aus zu den ersten MOS-Transistoren komplementären in Reihe geschalteten MOS-Transistoren in gleicher Anzahl wie die ersten MOS-Transistoren und mit jeweils gleicher geometrischer Abmessung vorgesehen ist, wobei die MOS-Transistoren der ersten Kette so mit den MOS-Transistoren der zweiten Kette verbunden sind, dass jede MOS-Transistorkette die Gate-Source-Vorspannung für die jeweils andere MOS-Transistorkette erzeugt.
    Die Transistoren haben dieselbe Größe, das heißt, dass sie aneinander angepasst sind, und haben deshalb identische Gate-Source-Spannungen. Da sie miteinander in Reihe geschaltet sind, sind auch ihre Drain-Source-Spannungen gleich. Außerdem ist die Drain-Source-Spannung prozess- und temperaturunabhängig.
    Die Erfindung löst die obige Aufgabe durch ausschließliche Verwendung von zueinander komplementären MOS-Transistoren des N- und P-Leitungstyps, verringert dadurch den Flächenbedarf, benötigt nur einen äußerst kleinen Ruhestrom und hat nur einen sehr kleinen Ausgangswiderstand, was ja für die CMOS-Technologie kennzeichnend ist. Ferner hängt die Ausgangsspannung nur von der Geometrie der Schaltung ab.
    Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Die einzige Zeichnungsfigur zeigt eine beispielhafte Schaltungsanordnung einer Spannungsteilerschaltung, die aus einer Eingangsspannung vier gleichmäßig geteilte Ausgangsspannungen erzeugen kann.
    Ausführungsbeispiel
    Der in Fig. 1 gezeigte erfindungsgemäße CMOS-Spannungsteiler weist zwei MOS-Transistorketten A und B auf. Die erste Transistorkette A besteht aus fünf in Reihe geschalteten N-Kanal-MOS-Transistoren N0-N4, jeweils mit gleichen geometrischen Abmessungen. Da sie miteinander in Reihe geschaltet sind, haben die Transistoren N0-N4 auch identische Drain-Source-Spannungen, wenn ihre Gate-Source-Spannungen gleich sind. Sie arbeiten im linearen Bereich ihrer Kennlinie, und die zu teilende Eingangsspannung VIN liegt zwischen dem drainseitigen Ende und dem sourceseitigen Ende an. Die Teilspannungen VOUT1-VOUT4 sind jeweils an den Sourceanschlüssen des zweiten bis fünften N-Kanal-Transistors N1-N4 ableitbar.
    Die zweite Transistorkette B besteht aus fünf in Reihe geschalteten P-Kanal-MOS-Transistoren P0-P4, jeweils mit gleichen geometrischen Abmessungen und identischen Drain-Source-Spannungen, wenn angenommen ist, dass ihre Gate-Source-Spannungen gleich sind.
    Jeder N-Kanal-MOS-Transistor der ersten Kette A verwendet eine von der zweiten Transistorkette B aus P-Kanal-MOS-Transistoren P0-P4 erzeugte Teilspannung als Gate-Source-Vorspannung. Umgekehrt verwendet jeder P-Kanal-MOS-Transistor P0-P4 der zweiten MOS-Transistorkette B als Gate-Source-Vorspannung eine Teilspannung, die von den N-Kanal-MOS-Transistoren N0-N4 der ersten Kette A erzeugt wird. Auf diese Weise fungiert jede der beiden MOS-Transistorketten A und B als Vorspannungsgeneratorschaltung für die jeweils andere Transistorkette. Wie die Figur zeigt, hat jeder Transistor eine Gate-Source-Spannung VG. Alle N-Kanal-Transistoren haben die gleiche geometrische Abmessung und leiten, da sie in Reihe geschaltet sind, denselben Strom. Deshalb müssen sie auch die gleichen Drain-Source-Spannungen haben. Dasselbe gilt für die P-Kanal-Transistoren P0-P4 der zweiten Kette B. Für die Versorgungsspannungen der zweiten Kette B gelten folgende Beziehungen: VG >> als der Maximalwert aus {Vthreshold, PMOS; Vthreshold, NMOS} und VP = VG + VIN, wobei VIN die zu teilende Eingangsspannung ist.

    Claims (3)

    1. CMOS-Spannungsteiler mit einer ersten Kette (A) aus in Reihe geschalteten MOS-Transistoren (N0-N4) eines ersten Leitungstyps (N), die jeweils gleiche geometrische Abmessungen haben und dabei jeweils gleiche Gate-Source-Spannungen haben, die im linearen Bereich ihrer Kennlinie arbeiten und zwischen deren entgegengesetzten Enden die zu teilende Eingangsspannung (VIN) anliegt und an deren Source-Anschlüssen jeweils die Teilspannungen ableitbar sind,
      dadurch gekennzeichnet, dass
      eine zweite Kette (B) aus zu den ersten MOS-Transistoren (N0-N4) komplementären in Reihe geschalteten MOS-Transistoren (P0-P4) in gleicher Anzahl wie die ersten MOS-Transistoren und mit jeweils gleicher geometrischer Abmessung vorgesehen ist, wobei die MOS-Transistoren der ersten Kette (A) so mit den MOS-Transistoren der zweiten Kette (B) verbunden sind, dass jede MOS-Transistorkette (A, B) die Gate-Source-Vorspannung für die jeweils andere MOS-Transistorkette (B, A) erzeugt.
    2. CMOS-Spannungsteiler nach Anspruch 1,
      dadurch gekennzeichnet, dass
      die erste MOS-Transistorkette (A) N-Kanal-MOS-Transistoren (N0-N4) und die zweite MOS-Transistorkette (B) P-Kanal-MOS-Transistoren (P0-P4) enthält.
    3. CMOS-Spannungsteiler nach Anspruch 2,
      dadurch gekennzeichnet, dass
      die Drain-Anschlüsse der N-Kanal-MOS-Transistoren (N0-N4) jeweils mit den miteinander verbundenen Gate-Anschlüssen der P-Kanal-MOS-Transistoren (P0-P4) und die Drainanschlüsse der P-Kanal-MOS-Transistoren (P0-P4) jeweils mit den miteinander verbundenen Gate-Anschlüssen der N-Kanal-MOS-Transistoren (N0-N4) verbunden sind und dass das sourceseitige Ende und das drainseitige Ende der zweiten MOS-Transistorkette (B) jeweils mit einer Versorgungsspannung (VP, VG) beaufschlagt sind, für die gilt: VG >> Vthreshold; VP = VG + VIN, wobei Vthreshold den Maximalwert der Schwellenspannung der N-Kanal und
         der P-Kanal-MOS-Transistoren und VIN die zu teilende Eingangsspannung angeben.
    EP01103969A 2000-03-23 2001-02-19 CMOS-Spannungsteiler Withdrawn EP1136900A1 (de)

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    DE10014385 2000-03-23
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    DE10014385A1 (de) 2001-10-04
    US20010030573A1 (en) 2001-10-18
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