EP1069690A2 - Verfahren zur Abtastung biphase codierter digitaler Signale - Google Patents

Verfahren zur Abtastung biphase codierter digitaler Signale Download PDF

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EP1069690A2
EP1069690A2 EP00113732A EP00113732A EP1069690A2 EP 1069690 A2 EP1069690 A2 EP 1069690A2 EP 00113732 A EP00113732 A EP 00113732A EP 00113732 A EP00113732 A EP 00113732A EP 1069690 A2 EP1069690 A2 EP 1069690A2
Authority
EP
European Patent Office
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signal
bit
signal edge
logic level
edge
Prior art date
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Ceased
Application number
EP00113732A
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English (en)
French (fr)
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EP1069690A3 (de
Inventor
Axel Pilz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Osram GmbH
Original Assignee
Patent Treuhand Gesellschaft fuer Elektrische Gluehlampen mbH
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Publication date
Application filed by Patent Treuhand Gesellschaft fuer Elektrische Gluehlampen mbH filed Critical Patent Treuhand Gesellschaft fuer Elektrische Gluehlampen mbH
Publication of EP1069690A2 publication Critical patent/EP1069690A2/de
Publication of EP1069690A3 publication Critical patent/EP1069690A3/de
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
    • H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code

Definitions

  • the invention relates to a method for sampling biphase coded digital signals according to claim 1.
  • the invention also relates to a Process for the central control of the electrical consumers of a lighting system, for example, the operating devices of the lamps, coded using biphase digital control signals.
  • every bit of the digital signal divided into two half bits of different logic states.
  • every bit of the Signals have different logic levels in the first and second half bit and it occurs a falling or a rising signal edge appears between these two half bits, depending on whether the first or the second half bit is at logic level "1".
  • the logic levels "0" and "1" alternate periodically.
  • the first step is the edge of the start bit of the received signal synchronized and a sample this signal started with a period that is less than the transmission duration a half bit. So there is at least one sampling per half bit.
  • the Quality of this method especially the detection of transmission errors, improves with increasing number of individual samples per half bit.
  • an evaluation device is the individual samples of the logic level of Half bits formed an average and by comparison with two thresholds of Logic level of this half bit determined to be "0" or "1". With increasing the number of the individual scans, the error detection is improved, at the same time increased but also the system load and leads in so-called multi-tasking systems to slow down the system.
  • Have signal edge sensitivity to provide the most possible requires a small number of samples of the received signal and still synchronization to the transmission and detection of transmission errors guaranteed.
  • the method according to the invention sees only a single sampling of the signal per Bit ahead. It is perfectly sufficient, just the first half bit of each Sampling data bits of the signal once to evaluate the signal and errors in reliably recognize the coding of the signal.
  • the in every bit of the signal occurring signal edge is used according to the invention to synchronize the at least a signal input with the received signal and for the detection of Errors in the coding of the signal exploited.
  • the specification of a time window, during which the signal edge between the first and second half bit is detected limits the permissible fluctuations in the temporal bit length and hence the permissible fluctuations in the signal transmission rate.
  • the method according to the invention can advantageously be used in a lighting system be applied, the multiple lamps, at least one control gear for the Lamps and at least one control unit for controlling the at least one Has control gear.
  • the inventive method is an exemplary embodiment described in more detail.
  • the invention can be Use the method advantageously in a lighting system, the multiple lights and possibly other electrical consumers, such as Servomotors for operating blinds etc., as well as at least one central one Control unit for controlling the lights and any other electrical Has consumers.
  • Each lamp has one or more lamps and one electrical control gear for operating the lamps of this lamp.
  • the central control unit and the operating devices as well as any other electrical consumers have bidirectional connecting lines, the transmission of biphase encoded digital voltage signals between the Control unit and the operating devices as well as any other electrical consumers allow in both directions.
  • the control gear is to electronic ballasts (EVG), each with a microcontroller for Reception and evaluation of the control signals sent by the central control unit as well as for feedback to the central control unit.
  • EDG electronic ballasts
  • Each microcontroller has a control signal input with switchable signal edge sensitivity for receiving biphase coded digital control signals. Means these control signals become individual or grouped operating devices controlled centrally by the control unit and those connected to the control gear Lamps switched on or off or dimmed, or their operating states queried.
  • the transmission lines are between the control signal output the central control unit and the control signal inputs of the microcontrollers at logic level "1".
  • To detect the start of a control signal the edge sensitivity of the control signal inputs of the microcontrollers set to a falling signal edge since the first half bit of the start bit of each control signal must start with logic level "0".
  • the biphase encoded digital control signals have a predetermined length of, for example 16 bit. They start with a start bit and end with a stop bit.
  • the control signals contain the operating address of the control gear to be controlled and one or several control commands for these operating devices.
  • FIG. 1 An example of an error-free, biphase-coded digital control signal is shown in detail and schematically in FIG.
  • the falling edge F0 of the start bit of the control signal is detected at the control signal inputs of the microcontrollers.
  • T denotes the transmission duration of a bit of the control signal
  • the first sampling S1 of the control signal takes place.
  • the logic level "0" of the first half bit of bit 1 (start bit) is sampled.
  • the edge sensitivity of the control signal inputs is switched over to a rising signal edge as a function of the sampled logic level "0" of the first half bit of the start bit.
  • the switching of the signal edge sensitivity of a control signal input takes place, for example, with the aid of a register integrated in the microprocessor by setting or resetting a bit.
  • a time window ⁇ t is opened, the duration of which is 1/4 T in the present example, during which the reception of the rising signal edge F1 between the first and second half bits of the start bit is expected .
  • the signal edge F1 is therefore rated as permissible.
  • the next sampling S2 of the control signal is carried out.
  • the logic level "1" of the first half bit of bit 2 is determined with sampling S2.
  • the edge sensitivity of the control signal input or the control signal inputs is set to a falling signal edge, since a logical "1" was detected during the sampling S2.
  • the predetermined time window ⁇ t is activated during which the falling signal edge F2 from bit 2 is expected.
  • the third sampling S3 of the control signal takes place.
  • the logic level "1" of the first half bit of bit 3 is detected.
  • the edge sensitivity of the control signal input or the control signal inputs is set to a falling signal edge in accordance with the detected logic level "1".
  • the time window .DELTA.t is activated again during which reception of the falling signal edge F3 from bit 3 is expected.
  • the fourth sampling S4 of the control signal takes place.
  • the logic level "0" of the first half bit of bit 4 is determined. According to the determined logic level "0", the edge sensitivity of the control signal input or the control signal inputs is set to a rising signal edge.
  • a time window of length .DELTA.t is also activated at a time interval 1/8 T after sampling S4, within which reception of the rising signal edge F4 from bit 4 is expected.
  • the signal edge sensitivity of the control signal input or the control signal inputs is accordingly set to a rising signal edge.
  • the expected signal edge F5 of bit 5 is detected and thus evaluated as permissible.
  • the control signal is sampled bit by bit, at the interval of the time T required for the transmission of a bit and in each case during the reception of the first half bit.
  • Each sampling is followed by a time window of length ⁇ t at a time interval of 1/8 T, during which the signal edge of the bit of the control signal just transmitted and received is expected and evaluated as permissible.
  • the end of the control signal is marked by one or more stop bits and / or determined by a bit counter.
  • the start and end of the time window ⁇ t after each scan are generated by means of a timer integrated in the microcontrollers.
  • FIGS. 2 and 3 show the detection of faulty control signals by means of the signal sampling method according to the invention.
  • FIG. 2 shows an example of a control signal with an incorrect start bit.
  • the falling edge F0 of the start bit of the control signal is detected at the control signal inputs of the microcontrollers.
  • T denotes the transmission duration of a bit of the control signal
  • the first sampling S1 of the control signal takes place.
  • the logic level "0" of the first half bit of the start bit is sampled.
  • the edge sensitivity of the control signal inputs is switched over to a rising signal edge as a function of the sampled logic level "0" of the first half bit of the start bit.
  • a time window ⁇ t is determined, the duration or length of which is 1/4 T in the present example and during which the reception of the rising signal edge F1 between the first and second half bit of the start bit is expected.
  • the expected signal edge F1 of the start bit does not occur at the expected time T / 2, but much later. It is only detected at the control signal input or the control signal inputs after the time window ⁇ t has elapsed. The signal edge F1 is thus judged to be impermissible and the control signal reception is aborted. In this way, timing errors and impermissible fluctuations in the transmission rate (baud rate) are recognized by the scanning method according to the invention.
  • FIG. 3 shows a control signal superimposed with an interference signal.
  • the Interference signal occurs during the transmission or reception of the first half bit Bit 2 on. the reception and sampling of the start bit and the setting of the edge sensitivity run in the same way as for the control signal according to Figure 1 has been described.
  • the rising signal edge F2 'of the interference signal is detected and evaluated as inadmissible because they are outside the time window ⁇ t after the Sampling S1 and before the definition of the next time window ⁇ t has occurred. The control signal reception is therefore aborted.
  • the invention is not limited to the exemplary embodiment explained in more detail above and also not to the application of the method described above to a Lighting system.
  • the scanning method according to the invention for biphase coded digital signals can generally be used for appropriately encoded digital data transmission be used if the receivers are equipped with signal inputs, that allow switching of the signal edge sensitivity, or the receiver Have signal inputs with different signal edge sensitivity, with a suitable logic circuit are connected, or at least the receiver a signal input for the detection of falling signal edges and at least one Have input for detection of rising signal edges, between which accordingly the result of the last scan is changed.

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Abstract

Die Erfindung betrifft ein Abtastungsverfahren für biphase codierte digitale Signale durch Empfangsmittel, die mindestens einen Signaleingang mit umschaltbarer Signalflankensensitivität oder mindestens zwei Signaleingänge mit unterschiedlicher Signalflankensensitivität zum Empfang derartiger Signale besitzen. Die zu empfangenden Signale werden pro Datenbit genau einmal, nämlich während der Übertragung des ersten Halbbits abgetastet. Die Signalflanken (F1-F5) eines jeden Bits werden zur Synchronisation des Signaleinganges mit dem Steuersignal und zur Erkennung von Übertragungsfehlern ausgenutzt. An jede Signalabtastung (S1-S5) schließt sich ein Zeitfenster (”t) an, innerhalb dem der Empfang der Signalflanke des aktuellen Bits erwartet und als zulässig gewertet wird. Die Signalflankensensitivität des mindestens einen Signaleinganges wird in Abhängigkeit von dem abgetasteten Logikpegel des ersten Halbbits des jeweils übertragenen Bits des Signals eingestellt.

Description

Die Erfindung betrifft ein Verfahren zur Abtastung biphase codierter digitaler Signale gemäß des Patentanspruchs 1. Insbesondere betrifft die Erfindung auch ein Verfahren zur zentralen Ansteuerung der elektrischen Verbraucher einer Beleuchtungsanlage, beispielsweise der Betriebsgeräte der Lampen, mittels biphase codierter digitaler Steuersignale.
I. Technisches Gebiet
Bei der biphasen Codierung eines digitalen Signals wird jedes Bit des digitalen Signals in zwei Halbbits unterschiedlichen Logikzustandes unterteilt. In jedem Bit des Signals besitzen das erste und zweite Halbbit unterschiedliche Logikpegel und es tritt zwischen diesen beiden Halbbits eine fallende oder eine steigende Signalflanke auf, je nach dem, ob sich das erste oder das zweite Halbbit auf dem Logikpegel "1" befindet. Bei einer regulären Datenübertragung müssen sich daher die Logikpegel "0" und "1" periodisch abwechseln.
Üblicherweise wird zum Empfang biphase codierter digitaler Signale zunächst auf die Flanke des Startbits des empfangenen Signals synchronisiert und eine Abtastung dieses Signals mit einer Periodendauer gestartet, die kleiner ist als die Übertragungsdauer eines Halbbits. Es erfolgt also mindestens eine Abtastung pro Halbbit. Die Qualität dieses Verfahrens, insbesondere die Erkennung von Übertragungsfehlern, verbessert sich mit steigender Anzahl der Einzelabtastungen je Halbbit. Mit Hilfe einer Auswertungsvorrichtung wird aus den Einzelabtastungen des Logikpegels des Halbbits ein Mittelwert gebildet und durch Vergleich mit zwei Schwellwerten der Logikpegel dieses Halbbits zu "0" oder "1" bestimmt. Mit der Erhöhung der Anzahl der Einzelabtastungen wird zwar die Fehlererkennung verbessert, gleichzeitig erhöht sich aber auch die Systembelastung und führt bei sogenannten Multi-Tasking-Systemen zu einer Verlangsamung des Systems.
II. Darstellung der Erfindung
Es ist die Aufgabe der Erfindung, ein Verfahren zur Abtastung biphase codierter digitaler Signale durch Empfangsmittel, die mindestens einen Signaleingang mit umschaltbarer Signalflankensensitivität besitzen, bereitzustellen, das eine möglichst geringe Anzahl von Abtastungen des empfangenen Signals erfordert und trotzdem eine Synchronisierung auf die Übertragung sowie eine Erkennung von Übertragungsfehlern gewährleistet.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Patentanspruchs 1 gelöst. Besonders vorteilhafte Ausführungen der Erfindung sind in den Unteransprüchen beschrieben.
Bei dem erfindungsgemäßen Verfahren zur Abtastung biphase codierter digitaler Signale durch Empfangsmittel, die mindestens einen Signaleingang mit umschaltbarer Signalflankensensitivtät oder mindestens zwei Signaleingänge mit unterschiedlicher Signalflankensensitivität zum Empfang derartiger Signale besitzen, wird zum Empfangen eines derartigen Signals
  • A) die Signalflankensensitivität des mindestens einen Signaleinganges auf eine fallende Signalflanke eingestellt, falls sein Ruhezustands-Logikpegel "1" ist, und seine Signalflankensensitivität auf eine steigende Signalflanke eingestellt, falls sein Ruhezustands-Logikpegel "0" ist, um den Beginn eines Signals zu detektieren, oder der Signaleingang mit der entsprechenden Signalflankensensitivität aktiviert, um den Beginn eines Signals zu detektieren,
  • B) eine Abtastung des Logikpegels des ersten Halbbits des momentan empfangenen Bits des Signals durchgeführt,
  • C) die Signalflankensensitivität des mindestens einen Signaleinganges in Abhängigkeit von dem Logikpegel des abgetasteten ersten Halbbits des momentan empfangenen Bits eingestellt, oder in Abhängigkeit von dem Logikpegel des abgetasteten ersten Halbbits des momentan empfangenen Bits der Signaleingang mit der entsprechenden Signalflankensensitivität aktiviert
  • D) ein Zeitfenster vorgegeben, währenddem das Auftreten der Signalflanke zwischen dem ersten und zweiten Halbbit des vorgenannten Bits des Signals erwartet und als zulässig gewertet wird,
  • E) geprüft, ob die vorgenannte Signalflanke in dem vorgegebenen Zeitfenster aufgetreten ist, und falls die Signalflanke zwischen dem ersten und zweiten Halbbit innerhalb des vorgegebenen Zeitfensters detektiert worden ist, werden die Verfahrensschritte B) bis E) für das nächste Bit des Signals wiederholt, oder anderenfalls der Signalempfang abgebrochen.
    • Das erfindungsgemäße Verfahren sieht nur eine einzige Abtastung des Signals pro Bit vor. Es ist vollkommen ausreichend, nur jeweils das erste Halbbit eines jeden Datenbits des Signals einmal abzutasten, um das Signal auszuwerten und Fehler in der Codierung des Signals zuverlässig zu erkennen. Die in jedem Bit des Signals vorkommende Signalflanke wird erfindungsgemäß zur Synchronisation des mindestens eine Signaleinganges mit dem empfangenen Signal und zur Erkennung von Fehlern bei der Codierung des Signals ausgenutzt. Die Vorgabe eines Zeitfensters, während der die Signalflanke zwischen dem ersten und zweiten Halbbit detektiert werden kann, begrenzt die zulässigen Schwankungen der zeitlichen Bitlänge und damit auch die zulässigen Schwankungen der Signalübertragungsrate.
    Das erfindungsgemäße Verfahren kann vorteilhafterweise bei einer Beleuchtungsanlage angewandt werden, die mehrere Lampen, mindestens ein Betriebsgerät für die Lampen und mindestens eine Steuereinheit zur Ansteuerung des mindestens einen Betriebsgerätes aufweist.
    III. Beschreibung des bevorzugten Ausführungsbeispiels
    Nachstehend wird die Erfindung anhand eines bevorzugten Ausführungsbeispiels näher erläutert. Es zeigen:
    Figur 1
    die Abtastung eines fehlerfreien Steuersignals mittels des erfindungsgemäßen Verfahrens
    Figur 2
    die Erkennung einer unzulässigen Bitübertragungsdauer im Startbit mittels des erfindungsgemäßen Verfahrens
    Figur 3
    die Erkennung eines Störsignals innerhalb des Steuersignals mittels des erfindungsgemäßen Verfahrens
    Mit Hilfe der Figuren 1 bis 3 wird das erfindungsgemäße Verfahren an einem Ausführungsbeispiel näher beschrieben. Wie bereits oben angedeutet, läßt sich das erfindungsgemäße Verfahren vorteilhafterweise bei eine Beleuchtungsanlage anwenden, die mehrere Leuchten und eventuell weitere elektrische Verbraucher, wie zum Beispiel Servomotoren zur Bedienung von Jalousien etc., sowie mindestens eine zentrale Steuereinheit zur Ansteuerung der Leuchten und eventueller anderer elektrischer Verbraucher aufweist. Jede Leuchte ist mit einer oder mehreren Lampen und einem elektrischen Betriebsgerät zum Betreiben der Lampen dieser Leuchte ausgestattet. Zwischen der zentralen Steuereinheit und den Betriebsgeräten sowie eventuellen weiteren elektrischen Verbrauchern bestehen bidirektionale Verbindungsleitungen, die die Übertragung von biphase codierten digitalen Spannungssignalen zwischen der Steuereinheit und den Betriebsgeräten sowie eventuellen anderen elektrischen Verbrauchern in beide Richtungen ermöglichen. Bei den Betriebsgeräten handelt es sich um elektronische Vorschaltgeräte (EVG), die jeweils mit einem Mikrocontroller zum Empfang und zur Auswertung der von der zentralen Steuereinheit abgesandten Steuersignale sowie für Rückmeldungen an die zentrale Steuereinheit ausgestattet sind. Jeder Mikrocontroller besitzt einen Steuersignal-Eingang mit umschaltbarer Signalflankensensitivität zum Empfang biphase codierter digitaler Steuersignale. Mittels dieser Steuersignale werden einzelne oder gruppenweise zusammengefaßte Betriebsgeräte zentral durch die Steuereinheit angesteuert und die an die Betriebsgeräte angschlossenen Lampen ein- bzw. ausgeschaltet oder gedimmt, bzw. deren Betriebszustände abgefragt.
    Im Ruhezustand befinden sich die Übertragungsleitungen zwischen dem Steuersignal-Ausgang der zentralen Steuereinheit und den Steuersignal-Eingängen der Mikrocontroller auf dem Logikpegel "1". Um den Beginn eines Steuersignals detektieren zu können, ist die Flankensensitivität der Steuersignal-Eingänge der Mikrocontroller auf eine fallende Signalflanke eingestellt, da das erste Halbbit des Startbits eines jeden Steuersignals mit dem Logikpegel "0" beginnen muß. Die biphase codierten digitalen Steuersignale besitzen eine vorgegebene Länge von beispielsweise 16 Bit. Sie beginnen mit einem Startbit und enden mit einem Stopbit. Die Steuersignale enthalten die Betriebsadresse der anzusteuernden Betriebsgeräte und einen oder mehrere Steuerbefehle für diese Betriebsgeräte.
    In Figur 1 ist ein Beispiel eines fehlerfreien, biphase codierten digitalen Steuersignals ausschnittweise und schematisch dargestellt. An den Steuersignal-Eingängen der Mikrocontroller wird die fallende Flanke F0 des Startbits des Steuersignals detektiert. Zum Zeitpunkt t=1/4 T, wobei T die Übertragungsdauer eines Bits des Steuersignals bezeichnet, erfolgt die erste Abtastung S1 des Steuersignals. Dabei wird der Logikpegel "0" des ersten Halbbits des Bits 1 (Startbit) abgetastet. Außerdem wird die Flankensensitivität der Steuersignal-Eingänge in Abhängigkeit von dem abgetasteten Logikpegel "0" des ersten Halbbits des Startbits auf eine steigende Signalflanke umgeschaltet. Das Umschalten der Signalflankensensitivität eines Steuersignal-Einganges geschieht beispielsweise mit Hilfe eines im Mikroprozessor integrierten Registers durch Setzen bzw. Rücksetzen eines Bits. Zu dem Zeitpunkt 1/8 T nach der Abtastung S1 des ersten Halbbits des Startbits wird ein Zeitfenster Δt geöffnet, dessen Dauer im vorliegenden Beispiel 1/4 T beträgt, währenddessen der Empfang der steigenden Signalflanke F1 zwischen dem ersten und zweiten Halbbit des Startbits erwartet wird. Bei dem in Figur 1 abgebildeten Steuersignal tritt die Signalflanke F1 des Startbits zum erwarteten Zeitpunkt t=1/2 T und damit innerhalb der vorgegebenen Zeitspanne Δt nach der Abtastung S1 auf. Die Signalflanke F1 wird daher als zulässig bewertet. Zum Zeitpunkt t=5/4 T wird die nächste Abtastung S2 des Steuersignals durchgeführt. Mit der Abtastung S2 wird der Logikpegel "1" des ersten Halbbits von Bit 2 ermittelt. Die Flankensensitivität des Steuersignal-Eingangs bzw. der Steuersignal-Eingänge wird, da bei der Abtastung S2 eine logische "1" detektiert wurde, auf eine fallende Signalflanke eingestellt. Wiederum 1/8 T nach der Abtastung S2 wird das vorgegebene Zeitfenster Δt aktiviert, während der die fallende Signalflanke F2 von Bit 2 erwartet wird. Die Signalflanke F2 zwischen dem ersten und zweiten Halbbit von Bit 2 tritt zum Zeitpunkt t=3/2 T auf. Dieser Zeitpunkt liegt innerhalb des Zeitfensters Δt nach der Abtastung S2 und die Signalflanke F2 wird daher als zulässig gewertet. Zum Zeitpunkt t=9/4 T erfolgt die dritte Abtastung S3 des Steuersignals. Dabei wird der Logikpegel "1" des ersten Halbbits von Bit 3 detektiert. Die Flankensensitivität des Steuersignal-Eingangs bzw. der Steuersignal-Eingänge wird, entsprechend dem detektierten Logikpegel "1", auf eine fallende Signalflanke eingestellt. Im zeitlichen Abstand von 1/8 T nach der Abtastung S3 wird wieder das Zeitfenster Δt aktiviert, während dem der Empfang der fallenden Signalflanke F3 von Bit 3 erwartet wird. Die Signalflanke F3 von Bit 3 wird zum erwarteten Zeitpunkt t=5/2 T empfangen. Diese Signalflanke wird als zulässig bewertet, da sie innerhalb des Zeitfensters Δt nach der Abtastung S3 aufgetreten ist. Zum Zeitpunkt t=13/4 T erfolgt die vierte Abtastung S4 des Steuersignals. Hierbei wird der Logikpegel "0" des ersten Halbbits von Bit 4 ermittelt. Entsprechend des ermittelten Logikpegels "0" wird die Flankensensitivität des Steuersignal-Eingangs bzw. der Steuersignal-Eingänge auf eine steigende Signalflanke eingestellt. Im zeitlichen Abstand 1/8 T nach der Abtastung S4 wird außerdem ein Zeitfenster der Länge Δt aktiviert, innerhalb dem der Empfang der steigenden Signalflanke F4 von Bit 4 erwartet wird. Die Signalflanke F4 wird zum Zeitpunkt t=7/2 T detektiert und liegt damit innerhalb des zulässigen Zeitfensters Δt nach der Abtastung S4. Zum Zeitpunkt t=17/4 T erfolgt die Abtastung S5 des Logikpegels "0" des ersten Halbbits von Bit 5. Die Signalflankensensitivität des Steuersignal-Eingangs bzw. der Steuersignal-Eingänge wird dementsprechend auf eine steigende Signalflanke eingestellt. Innerhalb des Zeitfensters Δt, das 1/8 T nach der erfolgten Abtastung S5 beginnt, wird die erwartete Signalflanke F5 von Bit 5 detektiert und damit als zulässig gewertet. Vollkommen analog dazu wird das Verfahren für alle weiteren Bits des Steuersignals fortgeführt. Die Abtastung des Steuersignals erfolgt bitweise, im Abstand der für die Übertragung eines Bits erforderlichen Zeit T und jeweils während des Empfangs des ersten Halbbits. An jede Abtastung schließt sich im zeitlichen Abstand von 1/8 T ein Zeitfenster der Länge Δt an, während der die Signalflanke des gerade übertragenen und empfangenen Bits des Steuersignals erwartet und als zulässig bewertet wird. Das Ende des Steuersignals wird durch ein oder mehrere Stopbits markiert und/oder durch einen Bitzähler festgestellt. Beginn und Ende der Zeitfenster Δt nach jeder Abtastung werden mittels eines in den Mikrocontrollern integrierten Timers erzeugt.
    Die Figuren 2 und 3 zeigen die Erkennung von fehlerhaften Steuersignalen mittels des erfindungsgemäßen Signalabtastungsverfahrens. In Figur 2 ist ein Beispiel eines Steuersignals mit einem fehlerhaften Startbit dargestellt. An den Steuersignal-Eingängen der Mikrocontroller wird die fallende Flanke F0 des Startbits des Steuersignals detektiert. Zum Zeitpunkt t=1/4 T, wobei T die Übertragungsdauer eines Bits des Steuersignals bezeichnet, erfolgt die erste Abtastung S1 des Steuersignals. Dabei wird der Logikpegel "0" des ersten Halbbits des Startbits abgetastet. Außerdem wird die Flankensensitivität der Steuersignal-Eingänge in Abhängigkeit von dem abgetasteten Logikpegel "0" des ersten Halbbits des Startbits auf eine steigende Signalflanke umgeschaltet. Gleichzeitig mit der Abtastung S1 des ersten Halbbits des Startbits wird ein Zeitfenster Δt festgelegt, dessen Dauer oder Länge im vorliegenden Beispiel 1/4 T beträgt und während dem der Empfang der steigenden Signalflanke F1 zwischen dem ersten und zweiten Halbbit des Startbits erwartet wird. Die erwartete Signalflanke F1 des Startbits tritt nicht zum erwarteten Zeitpunkt T/2, sondern deutlich später auf. Sie wird erst nach Ablauf des Zeitfensters Δt an dem Steuersignal-Eingang bzw. den Steuersignal-Eingängen detektiert. Damit wird die Signalflanke F1 als unzulässig gewertet und der Steuersignalempfang abgebrochen. Auf diese Weise werden vom erfindungsgemäßen Abtastungsverfahren Timing-Fehler und unzulässige Schwankungen der Übertragungsrate (Baudrate) erkannt.
    In Figur 3 ist ein mit einem Störsignal überlagertes Steuersignal dargestellt. Das Störsignal tritt während der Übertragung bzw. des Empfangs des ersten Halbbits von Bit 2 auf. der Empfang und die Abtastung des Startbits und die Einstellung der Flankensensitivität verlaufen auf die gleiche Weise wie bereits bei dem Steuersignal gemäß Figur 1 beschrieben wurde. Die steigende Signalflanke F2' des Störsignals wird detektiert und als unzulässig gewertet, da sie außerhalb des Zeitfensters Δt nach der Abtastung S1 und vor der Definition des nächstens Zeitfensters Δt aufgetreten ist. Der Steuersignalempfang wird daher abgebrochen.
    Die Erfindung beschränkt sich nicht auf das oben näher erläuterte Ausführungsbeispiel und auch nicht auf die oben beschriebene Anwendung des Verfahrens auf eine Beleuchtungsanlage. Das erfindungsgemäße Abtastungsverfahren für biphase codierte digitale Signale kann generell für entsprechend codierte digitale Datenübertragung eingesetzt werden, sofern die Empfänger mit Signaleingängen ausgestattet sind, die eine Umschaltung der Signalflankensensitivität erlauben, oder die Empfänger Signaleingänge mit unterschiedlicher Signalflankensensitivität besitzen, die mit einer geeigneten Logikschaltung verbunden sind, oder aber die Empfänger mindestens einen Signaleingang zur Detektion fallender Signalflanken und mindestens einen Eingang zur Detektion steigender Signalflanken aufweisen, zwischen denen entsprechend des Resultats der letzten Abtastung gewechselt wird.

    Claims (6)

    1. Verfahren zur Abtastung biphase codierter digitaler Signale durch Empfangsmittel, die mindestens einen Signaleingang mit umschaltbarer Signalflankensensitivität oder mindestens zwei Signaleingänge mit unterschiedlicher Signalflankensensitivität zum Empfang derartiger Signale besitzen, wobei
      A) die Signalflankensensitivität des mindestens einen Signaleinganges mit umschaltbarer Signalflankensensitivität auf eine fallende Signalflanke (F0) eingestellt wird, falls sein Ruhezustands-Logikpegel "1" ist, und die Signalflankensensitivität des mindestens einen Signaleinganges auf eine steigende Signalflanke gesetzt wird, falls sein Ruhezustands-Logikpegel "0" ist, oder der Signaleingang mit der entsprechenden Signalflankensensitivität aktiviert wird, um den Beginn eines Signals zu detektieren,
      B) eine Abtastung des Logikpegels des ersten Halbbits des momentan empfangenen Bits des Signals durchgeführt wird,
      C) die Signalflankensensitivität des mindestens einen Signaleinganges in Abhängigkeit von dem Logikpegel des abgetasteten ersten Halbbits des momentan empfangenen Bits eingestellt wird, oder in Abhängigkeit von dem Logikpegel des abgetasteten ersten Halbbits des momentan empfangenen Bits der Signaleingang mit der entsprechenden Signalflankensensitivität aktiviert wird,
      D) ein Zeitfenster (Δt) vorgegeben wird, währenddem das Auftreten der Signalflanke (F1, F2, F3, F4, F5) zwischen dem ersten und zweiten Halbbit des vorgenannten Bits des Signals erwartet und als zulässig gewertet wird,
      E) geprüft wird, ob die vorgenannte Signalflanke (F1, F2, F3, F4, F5) innerhalb des vorgegebenen Zeitfensters (Δt) aufgetreten ist, und falls die Signalflanke (F1, F2, F3, F4, F5) zwischen dem ersten und zweiten Halbbit innerhalb des vorgegebenen Zeitfensters (Δt) detektiert worden ist, die Verfahrensschritte B) bis E) für das nächste Bit des Signals wiederholt werden, oder anderenfalls der Signalempfang abgebrochen wird.
    2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für jedes Bit des zu empfangenen Signals höchstens eine Logikpegelabtastung durchgeführt wird.
    3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach jeder Abtastung (S1, S2, S3, S4, S5) ein Zeitfenster (Δt) gemäß Verfahrensschritt D) geöffnet wird.
    4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Zeitfenster (Δt) höchstens so lang wie die Übertragungsdauer (T) eines Bits ist.
    5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Abtastung der ersten Halbbits in konstanten Zeitabständen (T) durchgeführt wird.
    6. Anwendung des Verfahrens nach einem der vorstehenden Ansprüche auf eine Beleuchtungsanlage, die mehrere Lampen, mindestens ein Betriebsgerät für die Lampen und mindestens eine Steuereinheit zur Ansteuerung des mindestens einen Betriebsgerätes mittels biphase codierter digitaler Steuersignale aufweist.
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