EP1040713A1 - Anordnung und verfahren zur steuerung einer datenübertragung zwischen einer ersten und einer zweiten atm-einrichtung - Google Patents

Anordnung und verfahren zur steuerung einer datenübertragung zwischen einer ersten und einer zweiten atm-einrichtung

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EP1040713A1
EP1040713A1 EP98963377A EP98963377A EP1040713A1 EP 1040713 A1 EP1040713 A1 EP 1040713A1 EP 98963377 A EP98963377 A EP 98963377A EP 98963377 A EP98963377 A EP 98963377A EP 1040713 A1 EP1040713 A1 EP 1040713A1
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EP
European Patent Office
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atm
memory
fifo
sar
data
Prior art date
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Withdrawn
Application number
EP98963377A
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English (en)
French (fr)
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Reinhard Deml
Gunnar Boll
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Siemens AG
Original Assignee
Siemens AG
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0478—Provisions for broadband connections
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    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5638—Services, e.g. multimedia, GOS, QOS
    • H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
    • H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5672—Multiplexing, e.g. coding, scrambling

Definitions

  • a known data transmission method for high data speeds is the Asynchronous Transfer Mode (ATM).
  • ATM Asynchronous Transfer Mode
  • Known switching devices including those based on the asynchronous transfer mode, are usually of modular design. There are usually a large number of modules - e.g. Realize an interface for the connection of subscriber lines, a central control or a switching device - can be plugged into a central plug assembly common to all modules, a so-called ⁇ backplane, and connected to each other via this.
  • the modularity of the switching devices achieved thereby enables, among other things, an easy adaptation of a switching device to different configurations, as well as a simplified error analysis in the case of services.
  • a control module MPC860SAR is known from the data sheet "MPC860SAR - Functional Design Specification", Motorola, 6/97, which, for example for connecting a central control module to an ATM switching device, has an 8-bit-wide bidirectional ATM-specific Bus interface (UTOPIA interface) has.
  • Both the ATM multiplexer device and the control module MPC860SAR implement access coordination for data buses that can be connected to them, i.e. the ATM multiplexer device and the MPC860SAR control module are master modules for the 8-bit wide data buses that can be connected to them.
  • an ATM interface device via which a data transmission between two ATM devices is realized while the data to be transmitted are temporarily stored in a FIFO memory (First In First Out). Saving or reading out data from; ._.
  • the FIFO memory is activated by activating the FIFO memory by means of a read or write signal sent by an ATM device. 5
  • the present invention has for its object to provide a method and an arrangement with which a data Transmission between a first and a second, each configured as a master 'ATM device can be realized.
  • An essential advantage of the invention is that both the first and the second ATM device are further configured as an x master device for the data bus connected to them, so that only minor interventions in the ⁇ hardware structure of the device respective ATM device are necessary.
  • a further advantage of the invention is that by interposing an ATM interface device which is connected to a first ATM device via a first data bus and to a second ATM device via a second data bus, conflicts occur when the first device is accessed simultaneously and the second ATM device on a data bus connecting them can be avoided.
  • 1 a structure diagram for the schematic representation of the data transfer between a most ATM device and a second ATM device involved essential functional units;
  • 2 shows a flowchart for a data transfer from a first ATM device to a first memory 5 of the ATM interface device;
  • 3 shows a flowchart for a data transfer from a first memory of the ATM interface device to a second ATM device
  • 4 shows a flowchart for a data transfer from a second ATM device to a second memory of the ATM interface device
  • 5 shows a flow diagram for a data transfer from a second memory of the ATM interface device to a first ATM device.
  • FIG. 1 shows a schematic representation of the essential functional units involved in a data transfer between a first ATM device SAR and a second ATM device MUX.
  • the first ATM device SAR is connected via 0 a first bidirectional data bus SAR_DAT operated at a first clock rate to an ATM interface device SS.
  • the second ATM device MUX is connected via a second and a third unidirectional data bus ATM_RDAT, operated with a second clock rate different from the first; ATM_TDAT connected to the ATM interface device SS.
  • the ATM interface device SS has a control module CC, a first FIFO memory R_FIFO and a second FIFO 0 memory T_FIFO (First In First Out).
  • the first FIFO memory R_FIFO is used for * intermediate storage of data to be transmitted from the first ATM device SAR to the second ATM device MUX.
  • the second FIFO memory T_FIFO is used for intermediate storage of data to be transmitted from the second ATM device MUX to the first ATM device SAR.
  • the control module CC determines the storage levels of the first FIFO memory R_FIFO and the second FIFO memory T__FIFO.
  • the control module CC signals free storage capacity of the first FIFO memory R_FIFO to the first ATM device SAR by means of first receiver status information SAR_TCLAV.
  • the control module CC signals free storage capacity of the second FIFO memory T_FIFO to the second ATM device MUX by means of a second receiver status information ATM_TCLAV, if an adjustable memory fill value of the second FIFO memory T_FIFO has not been exceeded.
  • the control module CC signals this to the second ATM device MUX by means of second transmitter status information ATM_RCLAV.
  • the control module CC 0 signals to the first ATM device SAR by means of first transmitter status information SAR_RCLAV that data to be transmitted to the first ATM device SAR are temporarily stored in the second FIFO memory T_FIFO.
  • the first FIFO memory R_FIFO and the second FIFO memory T_FIFO each have a first memory control input W on the input side and a second memory control input R on the output side. If the first memory control input W of a FIFO memory R_FIFO, T_FIFO is activated by a write signal 0 SAR_TENB, ATM TENB, the FIFO memory reads
  • ATM_TDAT received data and saves it. If the second memory control input R of a FIFO memory R_FIFO, 5 T_FIFO is activated by a read signal ATM_RENB, SAR_RENB, the FIFO memory R_FIFO, T_FIFO reads out temporarily stored data and outputs them to an output side with the FI- FO memory R_FIFO, T_FIFO connected data bus ATM TDAT, SAR_DAT.
  • each ATM interface device is assigned a port address vidual in ⁇ PORT_ADDR SS.
  • the second signals by a receiver address status information ATM_TADDR and a sender address address information ATM_RADDR
  • ATM device MUX of the ATM interface device SS for which the addressable first ATM devices SAR the second ATM device MUX has data to be transmitted, or from which the addressable first ATM devices 5 SAR receive the second ATM devices MUX data can.
  • ATM Asynchronous Transfer Mode
  • data packets of fixed length so-called cells
  • An ATM cell is composed of a 5-byte 5 cell header containing the switching data relevant for the transport of an ATM cell, the so-called ⁇ header 'and a 48-byte user data field, the so-called payload'.
  • FIG. 2 shows a flowchart for a data transfer from the first ATM device SAR to the first FIFO memory 0 R_FIFO. If the first ATM device SAR has an ATM cell to be transmitted to the second ATM device MUX, checks; ... the first ATM device SAR checks whether the first receiver status information SAR_TCLAV is active, i.e. the first FIFO memory R_FIFO has free memory capacity. If this is the case, 5 the first ATM device SAR is activated by the write
  • Signal SAR_TENB the first memory control input W of the first FIFO memory R_FIFO and outputs the ATM cell to be transmitted byte by byte to the first data bus SAR_DAT connecting the first ATM device SAR with the first FIFO memory R_FIFO and the second FIFO memory T_FIFO.
  • the first FIFO memory R_FIFO reads and stores data received via the first data bus SAR_DAT.
  • the first ATM device SAR checks whether the first receiver status information SAR_TCLAV is still active and, if necessary, continues the method.
  • FIG. 3 shows a flowchart for a data transfer from the first FIFO memory R_FIFO to the second ATM device MUX. If the second ATM device MUX can receive data from a connected first ATM device SAR, the second ATM device MUX transmits a transmitter address status information that identifies this first ATM device SAR
  • ATM_RADDR to the control module CC. If the sender address status information ATM_RADDR matches the port address PORT_ADDR of the interface device SS, the control module CC checks whether an ATM cell to be transmitted to the second ATM device MUX is stored in the first FIFO memory R_FIFO. If this is the case, the control module CC sends second transmitter status information ATM_RCLAV to the second ATM device MUX. In a next step, the second ATM device MUX activates the second memory control input R of the first FIFO memory by means of the read signal ATM_RENB
  • the first FIFO memory R_FIFO are data byte by byte to the second, the first FIFO memory R_FIFO with the second ATM device MUX comparable binding data bus ATM_RDAT out of which they are read by the second ATM device MUX. If the ATM cell to the second ATM device MUX telt übermit ⁇ , checks the control module CC, whether cher in the first FIFO-SpeI ⁇ R_FIFO another ATM cell is stored. If this is the case, the control module CC again sends a second transmitter status information ATM_RCLAV to the second ATM device MUX.
  • FIG. 4 shows a flow chart for a data transfer from the second ATM device MUX to the second FIFO memory 0 T_FIFO.
  • the second ATM device MUX If the second ATM device MUX has an ATM cell to be transmitted to a connected first ATM device SAR, the second ATM device MUX transmits to the control module 5 a receiver address status information ATM_TADDR that identifies this first ATM device SAR CC. If the recipient address status information ATM_TADDR matches the port address PORT_ADDR of the interface device SS, the control module CC checks whether an adjustable memory fill value in the second FIFO memory T_FIFO has been exceeded, i.e. whether the second FIFO memory T_FIFO has free 0 storage capacity.
  • the control module CC sends second receiver status information ATM_TCLAV to the second ATM device MUX.
  • the second ATM device MUX then activates the first memory control input W of the second FIFO memory by means of the write signal ATM_TENB
  • T_FIFO and outputs the ATM cell to be transmitted byte by byte to the third data bus ATM_TDAT connecting the second ATM device MUX to the second FIFO memory T_FIFO.
  • the second FIFO memory T_FIFO reads data received via the third data bus ATM_TDAT. . - and saves them.
  • the second ATM device MUX checks whether the second receiver station tus-Information ATM_TCLAV is still active and continues the procedure if necessary.
  • FIG. 5 shows a flowchart for a data transfer from the second FIFO memory T_FIFO to the first ATM device SAR. If the first ATM device SAR can receive an ATM cell from the second ATM device MUX, the first ATM device SAR checks whether the first transmitter status information SAR_RCLAV is active, i.e. An ATM cell to be transmitted to the first ATM device SAR is temporarily stored in the second FIFO memory T_FIFO. If this is the case, the first ATM device SAR activates the second memory control input R of the second FIFO memory T_FIFO by means of the read signal SAR_RENB.
  • the second FIFO memory T_FIFO outputs data byte by byte onto the first data bus SAR_DAT, from which it is read by the first ATM device SAR.
  • the control module CC checks whether a further ATM cell is stored in the second FIFO memory T_FIFO. If this is the case, the control module CC again sends first transmitter status information SAR_RCLAV to the first ATM device SAR.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

Für eine Datenübertragung ist eine ATM-Schnittstelleneinrichtung (SS) vorgesehen, die über einen ersten Datenbus (SAR_DAT) mit einer, eine Zugriffskoordinierung des ersten Datenbusses (SAR_DAT) ausführenden ersten ATM-Einrichtung (SAR), und über einen zweiten Datenbus (ATM_RDAT, ATM_TDAT) mit einer, eine Zugriffskoordinierung des zweiten Datenbusses (ATM_RDAT, ATM_TDAT) ausführenden zweiten ATM-Einrichtung (MUX) verbunden ist. Die ATM-Schnittstelleneinrichtung (SS) weist ein Kontrollmodul (CC) und zwei FIFO-Speicher (R_FIFO, T_FIFO) zur Zwischenspeicherung von zu übermittelnden Daten auf.

Description

Beschreibung
Anordnung und Verfahren zur Steuerung einer Datenübertragung zwischen einer ersten und einer zweiten ATM-Einrichtung
Durch den zunehmenden Bedarf an einer Übertragung von Video- Information in der modernen Kommunikationstechnik, wie z.B. Fest- und Bewegtbilder bei Bildtelefonanwendungen, oder die Darstellung von hochauflösenden Graphiken an modernen Perso- nalcomputern, steigt die Bedeutung von Ubertragungs- und Vermittlungstechniken für hohe Datenübertragungsraten (größer 100 Mbit/s) . Ein bekanntes Datenübertragungsverfahren für hohe Datengeschwindigkeiten ist der Asynchrone Transfer Modus (ATM) . Eine Datenübertragung auf Basis des Asynchronen Trans- fer Modus ermöglicht derzeit eine variable Übertragungsbitrate von bis zu 622 Mbit/s.
Bekannte Vermittlungseinrichtungen, auch solche auf Basis des Asynchronen Transfer Modus, sind üblicherweise odular aufge- baut. Dabei sind in der Regel eine Vielzahl von Baugruppen - die z.B. eine Schnittstelle zum Anschluß von Teilnehmerleitungen, eine zentrale Steuerung oder eine Durchschalteein- richtung realisieren - auf einer, allen Baugruppen gemeinsamen, zentralen Steckerbaugruppe, einer sogenannten ^Back- plane' einsteckbar und über diese miteinander verbunden. Die dadurch erzielte Modularität der Vermittlungseinrichtungen ermöglicht unter anderem eine leichte Anpassung einer Vermittlungseinrichtung an unterschiedliche Konfigurationen, sowie eine vereinfachte Fehleranalyse bei Serciveleistungen.
Aus dem Datenblatt „MOS INTΪIGRATED CIRCUIT μPD98410", NEC Cor- poration, 1997, Document No . S12624EJ1V0DS00 (Ist edition) ist ein hochintegrierter Durchschaltebaustein bekannt, der eine Adressierung von mehreren Schnittstellen über eine 16- bit-breite hochfrequente ATM-spezifische-Busschnittstelle
(UTOPIA: Universal Test & Operations PHY Enterface for ATM) erlaubt . Für einen Einsatz eines derartigen, für ATM-Anwendungen konzipierten Durchschaltebausteins in einer Durchschalteeinrich- tung einer ATM-Vermittlungseinrichtung wurde bereits vorge- 5 schlagen, den Durchschaltebaustein auf der zentralen Steckerbaugruppe zu plazieren. Durch über einen 16-bit-breiten Datenbus mit dem Durchschaltebaustein verbundene ATM-Multi- plexereinrichtungen wird eine Umsetzung des 16-bit-breiten Datenbusses auf mehrere 8-bit-breite unidirektionale Daten- 0 busse realisiert, so daß auf den Baugruppen herkömmliche 8- bit-breite Bausteine einsetzbar sind.
Aus dem Datenblatt „MPC860SAR - Functional Design Specifica- tion", Motorola, 6/97 ist ein Steuerbaustein MPC860SAR be- kannt, der z.B. für einen Anschluß einer zentralen Steuerbaugruppe an eine ATM-Vermittlungseinrichtung eine 8-bit-breite bidirektionale ATM-spezifische-Busschnittstelle (UTOPIA- Schnittstelle) aufweist.
0 Sowohl die ATM-Multiplexereinrichtung als auch der Steuerbaustein MPC860SAR realisieren eine Zugriffskoordinierung für an sie anschließbare Datenbusse, d.h. die ATM-Multiplexereinrichtung und der Steuerbaustein MPC860SAR sind Master' -Bausteine für die an sie anschließbaren 8-bit-breiten Datenbus- 5 se.
Aus EP 0 492 440 AI ist eine ATM-Schnittstelleneinrichtung bekannt, über welche eine Datenübermittlung zwischen zwei ATM-Einrichtungen unter Zwischenspeicherung der zu übermit- 0 telten Daten in einem FIFO-Speicher (First _In First Out) realisiert wird. Ein Einspeichern bzw. Auslesen von Daten aus ;._. dem FIFO-Speicher erfolgt mittels einer Aktivierung des FIFO- Speichers durch ein von einer ATM-Einrichtung gesendetes Lese- bzw. Schreibsignal. 5
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Anordnung anzugeben, mit dem eine Daten- Übertragung zwischen einer ersten und einer zweiten, jeweils als Master' konfigurierten ATM-Einrichtung realisierbar ist.
Die Lösung dieser Aufgabe erfolgt erfindungsgemäß mit den Merkmalen des Patentanspruchs 1 bzw. 6.
Ein wesentlicher Vorteil der Erfindung besteht darin, daß sowohl die erste als auch die zweite ATM-Einrichtung weiterhin als xMaster' -Einrichtung für den an sie angeschlossenen Da- tenbus konfiguriert sind, so daß nur geringe Eingriffe in die λHardware-Struktur' der jeweiligen ATM-Einrichtung nötig sind.
Ein weiterer Vorteil der Erfindung ist, daß durch ein Zwi- schenschalten einer ATM-Schnittstelleneinrichtung, die über einen ersten Datenbus mit einer ersten ATM-Einrichtung und über einen zweiten Datenbus mit einer zweiten ATM-Einrichtung verbunden ist, Konflikte bei einem gleichzeitigen Zugriff der ersten und der zweiten ATM-Einrichtung auf einen sie verbin- denden Datenbus vermieden werden.
Durch ein Zwischenspeichern von zu übermittelnden Daten in der ATM-Schnittstelleneinrichtung wird eine zeitliche Entkopplung des ersten und des zweiten Datenbusses realisiert, so daß beide Datenbusse mit einer separaten, voneinander unterschiedlichen Taktrate betrieben werden können.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Ein Ausführungsbeispiel der* Erfindung wird im folgenden anhand der Zeichnung näher erläutert.
Dabei zeigen:
Fig 1: ein Strukturbild zur schematischen Darstellung der im Rahmen eines Datentransfers zwischen einer er- sten ATM-Einrichtung und einer zweiten ATM-Einrichtung beteiligten wesentlichen Funktionseinheiten; Fig 2: ein Ablaufdiagramm für einen Datentransfer von einer ersten ATM-Einrichtung zu einem ersten Speicher 5 der ATM-Schnittstelleneinrichtung;
Fig 3: ein Ablaufdiagramm für einen Datentransfer von einem ersten Speicher der ATM-Schnittstelleneinrichtung zu einer zweiten ATM-Einrichtung; Fig 4: ein Ablaufdiagramm für einen Datentransfer von ei- 0 ner zweiten ATM-Einrichtung zu einem zweiten Speicher der ATM-Schnittstelleneinrichtung; Fig 5: ein Ablaufdiagra m für einen Datentransfer von einem zweiten Speicher der ATM-Schnittstelleneinrichtung zu einer ersten ATM-Einrichtung. 5
Fig 1 zeigt eine schematische Darstellung der im Rahmen eines Datentransfers zwischen einer ersten ATM-Einrichtung SAR und einer zweiten ATM-Einrichtung MUX beteiligten wesentlichen Funktionseinheiten. Die erste ATM-Einrichtung SAR ist über 0 einen ersten, mit einer ersten Taktrate betriebenen bidirektionalen Datenbus SAR_DAT mit einer ATM-Schnittstelleneinrichtung SS verbunden. Die zweite ATM-Einrichtung MUX ist über einen zweiten und einen dritten, mit einer zweiten, von der ersten verschiedenen Taktrate betriebenen unidirektiona- 5 len Datenbus ATM_RDAT; ATM_TDAT mit der ATM-Schnittstelleneinrichtung SS verbunden.
Die ATM-Schnittstelleneinrichtung SS weist ein Kontrollmodul CC, einen ersten FIFO-Speicher R_FIFO und einen zweiten FIFO- 0 Speicher T_FIFO (First In First Out) auf. Der erste FIFO- Speicher R_FIFO dient einer* Zwischenspeicherung von, von der ;..- ersten ATM-Einrichtung SAR zur zweiten ATM-Einrichtung MUX zu übermittelnden Daten. Der zweite FIFO-Speicher T_FIFO dient einer Zwischenspeicherung von, von der zweiten ATM-Einrich- 5 tung MUX zur ersten ATM-Einrichtung SAR zu übermittelnden Daten. Das Kontrollmodul CC ermittelt die Speicherfüllstände des ersten FIFO-Speichers R_FIFO und des zweiten FIFO-Spei- chers T__FIFO.
Ist ein einstellbaren Speicherfüllwert des ersten FIFO-Spei- 5 chers R_FIFO nicht überschritten, signalisiert das Kontrollmodul CC durch eine erste Empfängerstatus-Information SAR_TCLAV freie Speicherkapazität des ersten FIFO-Speichers R_FIFO an die erste ATM-Einrichtung SAR. In analoger Weise signalisiert das Kontrollmodul CC durch eine zweite Empfän- 0 gerstatus-Information ATM_TCLAV freie Speicherkapazität des zweiten FIFO-Speichers T_FIFO an die zweite ATM-Einrichtung MUX, falls ein einstellbarer Speicherfüllwert des zweiten FIFO-Speichers T_FIFO nicht überschritten ist.
5 Sind im ersten FIFO-Speicher R_FIFO an die zweite ATM-Einrichtung MUX zu übermittelnde Daten zwischengespeichert, signalisiert das Kontrollmodul CC dies durch eine zweite Senderstatus-Information ATM_RCLAV an die zweite ATM-Einrichtung MUX. In analoger Weise signalisiert das Kontrollmodul CC 0 durch eine erste Senderstatus-Information SAR_RCLAV an die erste ATM-Einrichtung SAR, daß im zweiten FIFO-Speicher T_FIFO an die erste ATM-Einrichtung SAR zu übermittelnde Daten zwischengespeichert sind.
5 Der erste FIFO-Speicher R_FIFO und der zweite FIFO-Speicher T_FIFO weisen jeweils eingangsseitig einen ersten Speichersteuereingang W und ausgangsseitig einen zweiten Speichersteuereingang R auf. Wird der erste Speichersteuereingang W eines FIFO-Speichers R_FIFO, T_FIFO durch ein Schreib-Signal 0 SAR_TENB, ATM TENB aktiviert, so liest der FIFO-Speicher
R_FIFO, T_FIFO die über einen eingangsseitig mit dem FIFO- ._- Speicher R_FIFO, T_FIFO verbundenen Datenbus SAR_DAT,
ATM_TDAT empfangenen Daten und speichert diese ein. Wird der zweite Speichersteuereingang R eines FIFO-Speichers R_FIFO, 5 T_FIFO durch ein Lese-Signal ATM_RENB, SAR_RENB aktiviert, so liest der FIFO-Speicher R_FIFO, T_FIFO zwischengespeicherte Daten aus und gibt diese auf einen ausgangsseitig mit dem FI- FO-Speicher R_FIFO, T_FIFO verbundenen Datenbus ATM TDAT, SAR_DAT aus.
An eine zweite ATM-Einrichtung MUX sind über ATM-Schnittstel- 5 leneinrichtungen SS mehrere erste ATM-Einrichtungen SAR an¬ schließbar. Für eine Adressierung der ersten ATM-Einrichtungen SAR, ist jeder ATM-Schnittstelleneinrichtung SS eine in¬ dividuelle Port-Adresse PORT_ADDR zugeordnet. Durch eine Emp- fänger-Adresstatus-Information ATM_TADDR und eine Sender- 0 Adresstatus-Information ATM_RADDR signalisiert die zweite
ATM-Einrichtung MUX der ATM-Schnittstelleneinrichtung SS, für welche der adressierbaren ersten ATM-Einrichtungen SAR die zweite ATM-Einrichtung MUX zu übermittelnde Daten aufweist, bzw. von welcher der adressierbaren ersten ATM-Einrichtungen 5 SAR die zweite ATM-Einrichtungen MUX Daten empfangen kann.
Bevor auf die weiteren Figuren näher eingegangen wird, erscheint es für ein besseres Verständnis derselben angebracht, den wesentlichen Aufbau einer ATM-Nachricht kurz darzulegen. 0 Bei dem als Asynchronen Transfer Modus (ATM) bekannten Übertragungsverfahren werden für den Datentransport Datenpakete fester Länge, sogenannte Zellen benutzt. Eine ATM-Zelle setzt sich aus einem, die für den Transport einer ATM-Zelle relevanten Vermittlungs-Daten enthaltenden, fünf Bytes langem 5 Zellkopf, dem sogenannten λheader' und einem 48 Bytes langem Nutzdatenfeld, dem sogenannten payload' zusammen.
Fig 2 zeigt ein Ablaufdiagramm für einen Datentransfer von der ersten ATM-Einrichtung SAR zum ersten FIFO-Speicher 0 R_FIFO. Weist die erste ATM-Einrichtung SAR eine zur zweiten ATM-Einrichtung MUX zu übermittelnde ATM-Zelle auf, überprüft ;... die erste ATM-Einrichtung SAR, ob die erste Empfängerstatus- Information SAR_TCLAV aktiv ist, d.h. der erste FIFO-Speicher R_FIFO besitzt freie Speicherkapazität. Ist dies der Fall, 5 aktiviert die erste ATM-Einrichtung SAR durch das Schreib-
Signal SAR_TENB den ersten Speichersteuereingang W des ersten FIFO-Speichers R_FIFO und gibt die zu übermittelnde ATM-Zelle byteweise auf den ersten, die erste ATM-Einrichtung SAR mit dem ersten FIFO-Speicher R_FIFO und dem zweiten FIFO-Speicher T_FIFO verbindenden Datenbus SAR_DAT aus. Solange der erste Speichersteuereingang W des ersten FIFO-Speichers R_FIFO ak- tiviert ist, liest der erste FIFO-Speicher R_FIFO über den ersten Datenbus SAR_DAT empfangene Daten und speichert diese ein.
Weist die erste ATM-Einrichtung SAR eine weitere zur zweiten ATM-Einrichtung MUX zu übermittelnde ATM-Zelle auf, überprüft die erste ATM-Einrichtung SAR, ob die erste Empfängerstatus- Information SAR_TCLAV weiter aktiv ist und setzt gegebenenfalls das Verfahren fort.
Fig 3 zeigt ein Ablaufdiagramm für einen Datentransfer vom ersten FIFO-Speicher R_FIFO zur zweiten ATM-Einrichtung MUX. Kann die zweite ATM-Einrichtung MUX Daten von einer angeschlossenen ersten ATM-Einrichtung SAR empfangen, übermittelt die zweite ATM-Einrichtung MUX eine, diese erste ATM-Einrich- tung SAR identifizierende Sender-Adresstatus-Information
ATM_RADDR an das Kontrollmodul CC . Stimmt die Sender-Adressstatus-Information ATM_RADDR mit der Port-Adresse PORT_ADDR der Schnittstelleneinrichtung SS überein, überprüft das Kontrollmodul CC, ob im ersten FIFO-Speicher R_FIFO eine, an die zweite ATM-Einrichtung MUX zu übermittelnde ATM-Zelle gespeichert ist. Ist dies der Fall, sendet das Kontrollmodul CC eine zweite Senderstatus-Information ATM_RCLAV an die zweite ATM-Einrichtung MUX. In einem nächsten Schritt aktiviert die zweite ATM-Einrichtung MUX durch das Lese-Signal ATM_RENB den zweiten Speichersteuereingang R des ersten FIFO-Speichers
R_FIFO. Solange der zweite "'έpeichersteuereingang R des ersten FIFO-Speichers R_FIFO aktiviert ist, gibt der erste FIFO- Speicher R_FIFO Daten byteweise auf den zweiten, den ersten FIFO-Speicher R_FIFO mit der zweiten ATM-Einrichtung MUX ver- bindenden Datenbus ATM_RDAT aus, von dem sie von der zweiten ATM-Einrichtung MUX gelesen werden. Ist die ATM-Zelle an die zweite ATM-Einrichtung MUX übermit¬ telt, überprüft das Kontrollmodul CC, ob im ersten FIFO-Spei¬ cher R_FIFO eine weitere ATM-Zelle gespeichert ist. Ist dies der Fall sendet das Kontrollmodul CC erneut eine zweite Sen- 5 derstatus-Information ATM_RCLAV an die zweite ATM-Einrichtung MUX.
Fig 4 zeigt ein Ablaufdiagramm für einen Datentransfer von der zweiten ATM-Einrichtung MUX zum zweiten FIFO-Speicher 0 T_FIFO. Weist die zweite ATM-Einrichtung MUX eine, an eine angeschlossene erste ATM-Einrichtung SAR zu übermittelnde ATM-Zelle auf, übermittelt die zweite ATM-Einrichtung MUX eine, diese erste ATM-Einrichtung SAR identifizierende Empfänger-Adressstatus-Information ATM_TADDR an das Kontrollmodul 5 CC. Stimmt die Empfänger-Adresstatus-Information ATM_TADDR mit der Port-Adresse PORT_ADDR der Schnittstelleneinrichtung SS überein, überprüft das Kontrollmodul CC, ob im zweiten FIFO-Speicher T_FIFO ein einstellbarer Speicherfüllwert überschritten ist, d.h. ob der zweite FIFO-Speicher T_FIFO freie 0 Speicherkapazität besitzt. Besitzt der zweite FIFO-Speicher T_FIFO freie Speicherkapazität, sendet das Kontrollmodul CC eine zweite Empfängerstatus-Information ATM_TCLAV an die zweite ATM-Einrichtung MUX. Daraufhin aktiviert die zweite ATM-Einrichtung MUX durch das Schreib-Signal ATM_TENB den er- 5 sten Speichersteuereingang W des zweiten FIFO-Speichers
T_FIFO und gibt die zu übermittelnde ATM-Zelle byteweise auf den dritten, die zweite ATM-Einrichtung MUX mit dem zweiten FIFO-Speicher T_FIFO verbindenden Datenbus ATM_TDAT aus. Solange der erste Speichersteuereingang W des zweiten FIFO- 0 Speichers T_FIFO aktiviert ist, liest der zweite FIFO-Speicher T_FIFO über den dritten Datenbus ATM_TDAT empfangene Da- ;..- ten und speichert diese ein.
Weist die zweite ATM-Einrichtung MUX eine weitere zur ersten 5 ATM-Einrichtung SAR zu übermittelnde ATM-Zelle auf, überprüft die zweite ATM-Einrichtung MUX, ob die zweite Empfängersta- tus-Information ATM_TCLAV weiter aktiv ist und setzt gegebenenfalls das Verfahren fort.
Fig 5 zeigt ein Ablaufdiagramm für einen Datentransfer vom zweiten FIFO-Speicher T_FIFO zur ersten ATM-Einrichtung SAR. Kann die erste ATM-Einrichtung SAR eine ATM-Zelle von der zweiten ATM-Einrichtung MUX empfangen, überprüft die erste ATM-Einrichtung SAR, ob die erste Senderstatus-Information SAR_RCLAV aktiv ist, d.h. im zweiten FIFO-Speicher T_FIFO ist eine an die erste ATM-Einrichtung SAR zu übermittelnde ATM- Zelle zwischengespeichert. Ist dies der Fall, aktiviert die erste ATM-Einrichtung SAR durch das Lese-Signal SAR_RENB den zweiten Speichersteuereingang R des zweiten FIFO-Speichers T_FIFO. Solange der zweite Speichersteuereingang R des zwei- ten FIFO-Speichers T_FIFO aktiviert ist, gibt der zweite FIFO-Speicher T_FIFO Daten byteweise auf den ersten Datenbus SAR_DAT aus, von dem sie von der ersten ATM-Einrichtung SAR gelesen werden.
Ist die ATM-Zelle an die erste ATM-Einrichtung SAR übermittelt, überprüft das Kontrollmodul CC, ob im zweiten FIFO- Speicher T_FIFO eine weitere ATM-Zelle gespeichert ist. Ist dies der Fall sendet das Kontrollmodul CC erneut eine erste Senderstatus-Information SAR_RCLAV an die erste ATM-Einrich- tung SAR.

Claims

Patentansprüche
1. Verfahren für eine Datenübertragung zwischen einer ersten ATM-Einrichtung (SAR) und einer zweiten ATM-Einrichtung (MUX) über eine ATM-Schnittstelleneinrichtung (SS), wobei die erste ATM-Einrichtung (SAR) ein Daten sendendes ATM-Sendemodul und die zweite ATM-Einrichtung (MUX) ein Daten empfangendes ATM-Empfangsmodul aufweisen, wobei von einem Kontrollmodul (CC) der ATM-Schnittstellenein- 0 richtung (SS) eine Empfängerstatus-Information (SAR_TCLAV), zum Signalisieren freier Speicherkapazität eines Speichers (R_FIFO) der ATM-Schnittstelleneinrichtung (SS), an das ATM- Sendemodul übermittelt wird,
- in Fällen, in denen das ATM-Sendemodul an das ATM-Empfangs- modul zu übermittelnde Daten aufweist und der Speicher
(R_FIFO) freie Speicherkapazität aufweist, ein erster Speichersteuereingang (W) des Speichers (R_FIFO) durch das ATM- Sendemodul aktiviert wird und die zu übermittelnden Daten vom ATM-Sendemodul auf einen, das ATM-Sendemodul mit dem 0 Speicher (R_FIFO) verbindenden ersten Datenbus (SAR_DAT) ausgegeben werden,
- solange der erste Speichersteuereingang (W) aktiviert ist, vom Speicher (R_FIFO) über den ersten Datenbus (SAR_DAT) empfangene Daten zwischengespeichert werden, 5 wobei vom Kontrollmodul (CC) eine Senderstatus-Information (ATM_RCLAV) , zum Signalisieren eines Vorliegens von, vom Speicher (R_FIFO) zum ATM-Empfangsmodul zu übermittelnden Daten, an das ATM-Empfangsmodul übermittelt wird,
- in Fällen, in denen das ATM-Empfangsmodul für einen Da- 0 tenempfang bereit ist und im Speicher (R_FIFO) an das ATM- Empfangsmodul zu übermittelnde Daten zwischengespeichert ;..- sind, ein zweiter Speichersteuereingang (R) des Speichers (R_FIFO) durch das ATM-Empfangsmodu1 aktiviert wird,
- solange der zweite Speichersteuereingang (R) aktiviert ist, 5 vom Speicher (R_FIFO) die zwischengespeicherten Daten auf einen, den Speicher (R_FIFO) mit dem ATM-Empfangsmodu1 verbindenden zweiten Datenbus (ATM RDAT) ausgegeben werden.
2. Verfahren nach Anspuch 1, d a d u r c h g e k e n n z e i c h n e t, daß die erste ATM-Einrichtung (SAR) ein Daten empfangendes ATM-Empfangsmodul und die zweite ATM-Einrichtung (MUX) ein Daten sendendes ATM-Sendemodul aufweisen.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß von der zweiten ATM-Einrichtung (MUX) mehrere erste ATM- Einrichtungen (SAR) adressierbar sind.
4. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß die zweite ATM-Einrichtung (MUX) eine Sender-Adresstatus- Information (ATM_RADDR) an das Kontrollmodul (CC) übermittelt, die signalisiert, von welcher der adressierbaren ersten ATM-Einrichtungen (SAR) die zweite ATM-Einrichtung (MUX) Daten empfangen kann, und in Fällen, in denen die erste ATM- Einrichtung (SAR) durch die übermittelte Sender-Adresstatus- Information (ATM_RADDR) adressierbar ist, die Senderstatus- Information (ATM_RCLAV) an die zweite ATM-Einrichtung (MUX) übermittelt wird.
5. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß die zweite ATM- Einrichtung (MUX) eine Empfänger-Adressstatus-Information (ATM_TADDR) an das Kontrollmodul (CC) übermittelt, die signalisiert, für welche der adressierbaren ersten ATM-Einrichtungen (SAR) die zweite ATM-Einrichtung
(MUX) zu sendende Daten aufweist, und in Fällen, in denen die erste ATM-Einrichtung (SAR) durch die übermittelte Empfänger- Adresstatus-Information (ATM_TADDR) adressierbar ist, die Empfängerstatus-Information (ATM_TCLAV) an die zweite ATM- Einrichtung (MUX) übermittelt wird.
6. ATM-Schnittstelleneinrichtung, mit mindestens einem ersten Datenbus (SAR_DAT) zum Anschluß an eine, eine Zugriffskoordinierung des ersten Datenbusses (SAR_DAT) ausführende erste ATM-Zugriffssteueremrichtung (SAR) , und mit mindestens einem zweiten Datenbus (ATM_RDAT, ATM_TDAT) zum Anschluß an eine, eine Zugriffskoordinierung des zweiten Datenbusses (ATM_RDAT, ATM_TDAT) ausführende zweite ATM-Zugriffssteuereinrichtung (MUX) , mit einem ersten Speicher (R_FIFO) zum Zwischenspeichern von, von der ersten zur zweiten ATM-Zugriffssteuereinrichtung
(SAR; MUX) zu übermittelnden Daten, wobei der erste Speicher (R_FIFO)
- einen ersten Speichersteuereingang (W) zum Ansteuern durch die erste ATM-Zugriffssteuereinrichtung (SAR) aufweist, derart daß bei Aktivierung des ersten Speichersteuereingangs (W) ein Einspeichern von, von der ersten ATM-Zugriffssteuereinrichtung (SAR) übermittelten Daten erfolgt, und
- einen zweiten Speichersteuereingang (R) zum Ansteuern durch die zweite ATM-Zugriffssteuereinrichtung (MUX) aufweist, derart daß bei Aktivierung des zweiten Speichersteuereingangs (R) ein Übermitteln von im ersten Speicher (R_FIFO) gespeicherten Daten an die zweite ATM-Zugriffssteuereinrichtung (MUX) erfolgt, mit einem zweiten Speicher (T__FIFO) zum Zwischenspeichern von, von der zweiten zur ersten ATM-Zugriffssteuereinrichtung (MUX; SAR) zu übermittelnden Daten, wobei der zweite Speicher (T_FIFO)
- einen ersten Speichersteuereingang (W) zum Ansteuern durch die zweite ATM-Zugriffssteuereinrichtung (MUX) aufweist, derart daß bei Aktivierung des ersten Speichersteuerein- gangs (W) ein Einspeichern von, von der zweiten ATM-Zugriffssteuereinrichtung (MUX) übermittelten Daten erfolgt, und - einen zweiten Speichersteuereingang (R) zum Ansteuern durch die erste ATM-Zugriffssteuereinrichtung (SAR) aufweist, derart daß bei Aktivierung des zweiten Speichersteuereingangs (R) ein Übermitteln von im zweiten Speicher (T_FIFO) gespeicherten Daten an die erste ATM-Zugriffssteuereinrichtung (SAR) erfolgt, mit einem Kontrollmodul (CC) zum Ermitteln von freien Speicherkapazitäten des ersten und des zweiten Speichers (R_FIFO; T_FIFO) und zum Übermitteln einer - ersten Empfängerstatus-Information (SAR_TCLAV) , zum Signalisieren freier Speicherkapazität des ersten Speichers (R_FIFO) an die erste ATM-Zugriffssteuereinrichtung (SAR) und einer
- zweiten Empfängerstatus-Information (ATM_TCLAV) , zum Signa- lisieren freier Speicherkapazität des zweiten Speichers
(T_FIFO) an die zweite ATM-Zugriffssteuereinrichtung (MUX) ,
- ersten Senderstatus-Information (SAR_RCLAV) , zum Signalisieren eines Vorliegens von, vom zweiten Speicher (T_FIFO) zur ersten ATM-Zugriffssteuereinrichtung (SAR) zu übermit- feinden Daten, an die erste ATM-Zugriffssteuereinrichtung (SAR) und einer
- zweiten Senderstatus-Information (ATM_RCLAV) , zum Signalisieren eines Vorliegens von, vom ersten Speicher (R_FIFO) zur zweiten ATM-Zugriffssteuereinrichtung (MUX) zu übermit- feinden Daten, an die zweite ATM-Zugriffssteuereinrichtung (MUX) .
7. Anordnung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, daß der erste und der zweite Speicher (R_FIFO, T_FIFO) FIFO- Speicher (First In First Out) sind.
8. Anordnung nach Anspruch 6 oder 7, d a d u r c h g e k e n n z e i c h n e t, daß an die zweite Zugriffssteuereinrichtung (MUX) mehrere erste Zugriffssteuereinrichtungen (SAR) anschließbar sind.
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