JP2002509409A - 第１のａｔｍ装置と第２のａｔｍ装置との間のデータ伝送を制御する装置および方法 - Google Patents
第１のａｔｍ装置と第２のａｔｍ装置との間のデータ伝送を制御する装置および方法Info
- Publication number
- JP2002509409A JP2002509409A JP2000539671A JP2000539671A JP2002509409A JP 2002509409 A JP2002509409 A JP 2002509409A JP 2000539671 A JP2000539671 A JP 2000539671A JP 2000539671 A JP2000539671 A JP 2000539671A JP 2002509409 A JP2002509409 A JP 2002509409A
- Authority
- JP
- Japan
- Prior art keywords
- atm
- memory
- fifo
- sar
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5618—Bridges, gateways [GW] or interworking units [IWU]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
データ伝送のためにＡＴＭインタフェース装置（ＳＳ）が設けられる。このＡＴＭインタフェース装置は、第１のデータバス（ＳＡＲ＿ＤＡＴ）を介してこの第１のデータバス（ＳＡＲ＿ＤＡＴ）のアクセスコーディネーションを行う第１のＡＴＭ装置（ＳＡＲ）に接続されており、かつ第２のデータバス（ＡＴＭ＿ＲＤＡＴ、ＡＴＭ＿ＴＤＡＴ）を介してこの第２のデータバス（ＡＴＭ＿ＲＤＡＴ、ＡＴＭ＿ＴＤＡＴ）のアクセスコーディネーションを行う第２のＡＴＭ装置（ＭＵＸ）に接続されている。ＡＴＭインタフェース装置（ＳＳ）はコントロールモジュール（ＣＣ）と、伝達すべきデータを中間記憶する２つのＦＩＦＯメモリ（Ｒ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯ）とを有している。
Description
【０００１】 現在の通信技術ではビデオ情報の伝送、例えばＴＶ電話の適用分野での静止画
像および動画像の伝送、または現在のパーソナルコンピュータでの高解像度のグ
ラフィックスの表示への要求がますます高まっていることにより、高い伝送速度
（１００Ｍｂｉｔ／ｓ以上）に対する伝送技術および交換技術の重要性が増して
いる。高いデータ速度に対する周知の伝送法は非同期伝送モードＡＴＭである。
非同期伝送モードに基づくデータ伝送法により、最近では６２２Ｍｂｉｔ／ｓま
での可変の伝送ビットレートが可能となっている。
像および動画像の伝送、または現在のパーソナルコンピュータでの高解像度のグ
ラフィックスの表示への要求がますます高まっていることにより、高い伝送速度
（１００Ｍｂｉｔ／ｓ以上）に対する伝送技術および交換技術の重要性が増して
いる。高いデータ速度に対する周知の伝送法は非同期伝送モードＡＴＭである。
非同期伝送モードに基づくデータ伝送法により、最近では６２２Ｍｂｉｔ／ｓま
での可変の伝送ビットレートが可能となっている。
【０００２】 周知の交換装置、例えば非同期伝送モードに基づく交換装置は通常の場合モジ
ュラーとして構築されている。この場合一般には複数の構成ユニット（例えば加
入者線路の端子に対するインタフェース、中央制御装置、または切り換え接続装
置が実現される）が全ての構成ユニットに共通の中央コネクタ構成ユニット、い
わゆる「バックプレイン」にプラグイン可能であり、これを介して相互に接続さ
れている。これにより達成される交換装置のモジュラー性により、特に交換装置
を種々のコンフィグレーションに容易に適合させることができ、またサービス業
務でのエラー分析も簡単化される。
ュラーとして構築されている。この場合一般には複数の構成ユニット（例えば加
入者線路の端子に対するインタフェース、中央制御装置、または切り換え接続装
置が実現される）が全ての構成ユニットに共通の中央コネクタ構成ユニット、い
わゆる「バックプレイン」にプラグイン可能であり、これを介して相互に接続さ
れている。これにより達成される交換装置のモジュラー性により、特に交換装置
を種々のコンフィグレーションに容易に適合させることができ、またサービス業
務でのエラー分析も簡単化される。
【０００３】 データパンフレット"MOS INTEGRATED CIRCUIT μPD98410", NEC Corporation,
1997, Document No.S12624EJ1V0DS00, (1st edition) から高密度に集積された
スイッチングモジュールが知られている。このモジュールは複数のインタフェー
スのアドレシングを１６ビット幅の高周波数のＡＴＭ専用バスインタフェースを
介して行う（UTOPIA:Universal Test & Operations PHY Interface for ATM)。
1997, Document No.S12624EJ1V0DS00, (1st edition) から高密度に集積された
スイッチングモジュールが知られている。このモジュールは複数のインタフェー
スのアドレシングを１６ビット幅の高周波数のＡＴＭ専用バスインタフェースを
介して行う（UTOPIA:Universal Test & Operations PHY Interface for ATM)。
【０００４】 ＡＴＭの適用分野に対して構想されているこの種のスイッチングモジュールを
ＡＴＭ交換装置の切り換え接続装置に使用することについては、既にスイッチン
グモジュールを中央のコネクタ構成ユニットに配置することが提案されている。
１６ビット幅のデータバスを介してスイッチングモジュールに接続されたＡＴＭ
マルチプレクサ装置により、１６ビット幅のデータバスを８ビット幅の複数の単
方向データバスへ変換することが実現され、この構成ユニットでは従来の８ビッ
ト幅モジュールが使用される。
ＡＴＭ交換装置の切り換え接続装置に使用することについては、既にスイッチン
グモジュールを中央のコネクタ構成ユニットに配置することが提案されている。
１６ビット幅のデータバスを介してスイッチングモジュールに接続されたＡＴＭ
マルチプレクサ装置により、１６ビット幅のデータバスを８ビット幅の複数の単
方向データバスへ変換することが実現され、この構成ユニットでは従来の８ビッ
ト幅モジュールが使用される。
【０００５】 データパンフレット"MPC860SAR - Functional Design Specification", Motor
ola, 6/97 から制御モジュールＭＰＣ８６０ＳＡＲが知られている。このモジュ
ールは例えば中央の制御構成ユニットのＡＴＭ交換装置への端子に対して、８ビ
ット幅の双方向のＡＴＭ専用バスインタフェース（UTOPIAインタフェース）を有
している。
ola, 6/97 から制御モジュールＭＰＣ８６０ＳＡＲが知られている。このモジュ
ールは例えば中央の制御構成ユニットのＡＴＭ交換装置への端子に対して、８ビ
ット幅の双方向のＡＴＭ専用バスインタフェース（UTOPIAインタフェース）を有
している。
【０００６】 ＡＴＭマルチプレクサ装置および制御モジュールＭＰＣ８６０ＳＡＲはこれら
に接続可能なデータバスに対するアクセスコーディネーションを実現する。すな
わちＡＴＭマルチプレクサ装置および制御モジュールＭＰＣ８６０ＳＡＲは、こ
れらに接続可能な８ビット幅のデータバスに対するマスターモジュールとなる。
に接続可能なデータバスに対するアクセスコーディネーションを実現する。すな
わちＡＴＭマルチプレクサ装置および制御モジュールＭＰＣ８６０ＳＡＲは、こ
れらに接続可能な８ビット幅のデータバスに対するマスターモジュールとなる。
【０００７】 ヨーロッパ特許出願公開第０４９２４４０号明細書から、２つのＡＴＭ装置間
でのデータの伝達が伝達すべきデータをＦＩＦＯ（First In First Out）メモリ
に中間記憶することにより実現されるＡＴＭインタフェース装置が公知である。
ＦＩＦＯメモリからのデータの読み出しはＦＩＦＯメモリを活性化して、ＡＴＭ
装置から送信された読み出し信号ないし書き込み信号により行われる。
でのデータの伝達が伝達すべきデータをＦＩＦＯ（First In First Out）メモリ
に中間記憶することにより実現されるＡＴＭインタフェース装置が公知である。
ＦＩＦＯメモリからのデータの読み出しはＦＩＦＯメモリを活性化して、ＡＴＭ
装置から送信された読み出し信号ないし書き込み信号により行われる。
【０００８】 本発明の課題は、それぞれマスターとしてコンフィグレーションされた第１の
ＡＴＭ装置と第２のＡＴＭ装置との間のデータ伝送を制御する装置および方法を
提供することである。
ＡＴＭ装置と第２のＡＴＭ装置との間のデータ伝送を制御する装置および方法を
提供することである。
【０００９】 この課題は本発明の請求項１、６に記載の特徴により解決される。
【００１０】 本発明の主要な利点は、第１のＡＴＭ装置も第２のＡＴＭ装置もこれらの装置
に接続されたデータバスに対するマスター装置としてコンフィグレーションされ
ていることである。これによりそれぞれのＡＴＭ装置のハードウェア構造への僅
かな介入しか必要ない。
に接続されたデータバスに対するマスター装置としてコンフィグレーションされ
ていることである。これによりそれぞれのＡＴＭ装置のハードウェア構造への僅
かな介入しか必要ない。
【００１１】 本発明の別の利点は、ＡＴＭインタフェース装置を挿入することにより、第１
のＡＴＭ装置および第２のＡＴＭ装置へ同時にアクセスが行われる際にこれらの
装置を接続するデータバス上のコンフリクトが回避される。ＡＴＭインタフェー
ス装置は第１のデータバスを介して第１のＡＴＭ装置に接続されており、第２の
データバスを介して第２のＡＴＭ装置に接続されている。
のＡＴＭ装置および第２のＡＴＭ装置へ同時にアクセスが行われる際にこれらの
装置を接続するデータバス上のコンフリクトが回避される。ＡＴＭインタフェー
ス装置は第１のデータバスを介して第１のＡＴＭ装置に接続されており、第２の
データバスを介して第２のＡＴＭ装置に接続されている。
【００１２】 伝達すべきデータをＡＴＭインタフェース装置に中間記憶することにより、第
１のデータバスと第２のデータバスとの時間的な分離が実現され、２つのデータ
バスは相互に異なる分離したクロックレートで駆動される。
１のデータバスと第２のデータバスとの時間的な分離が実現され、２つのデータ
バスは相互に異なる分離したクロックレートで駆動される。
【００１３】 本発明の有利な実施形態は従属請求項に記載されている。
【００１４】 本発明の実施例を以下に図に即して詳細に説明する。図１には第１のＡＴＭ装
置と第２のＡＴＭ装置との間のデータ伝送に関して設けられた主要な機能ユニッ
トを概略的に示した構造図が示されている。図２には第１のＡＴＭ装置からＡＴ
Ｍインタフェース装置の第１のメモリへデータを伝送する際のフローチャートが
示されている。図３にはＡＴＭインタフェース装置の第１のメモリから第２のＡ
ＴＭ装置へデータを伝送する際のフローチャートが示されている。図４には第２
のＡＴＭ装置からＡＴＭインタフェース装置の第２のメモリへデータを伝送する
際のフローチャートが示されている。図５にはＡＴＭインタフェース装置の第２
のメモリから第１のＡＴＭ装置へデータを伝送する際のフローチャートが示され
ている。
置と第２のＡＴＭ装置との間のデータ伝送に関して設けられた主要な機能ユニッ
トを概略的に示した構造図が示されている。図２には第１のＡＴＭ装置からＡＴ
Ｍインタフェース装置の第１のメモリへデータを伝送する際のフローチャートが
示されている。図３にはＡＴＭインタフェース装置の第１のメモリから第２のＡ
ＴＭ装置へデータを伝送する際のフローチャートが示されている。図４には第２
のＡＴＭ装置からＡＴＭインタフェース装置の第２のメモリへデータを伝送する
際のフローチャートが示されている。図５にはＡＴＭインタフェース装置の第２
のメモリから第１のＡＴＭ装置へデータを伝送する際のフローチャートが示され
ている。
【００１５】 図１には第１のＡＴＭ装置ＳＡＲと第２のＡＴＭ装置ＭＵＸとの間のデータ伝
送に関して設けられた主要な機能ユニットの概略図が示されている。第１のＡＴ
Ｍ装置ＳＡＲは第１のクロックレートで駆動される第１の双方向データバスＳＡ
Ｒ＿ＤＡＴを介してＡＴＭインタフェース装置ＳＳに接続されている。第２のＡ
ＴＭ装置ＭＵＸは、第１のクロックレートとは異なる第２のクロックレートで駆
動される第２の単方向データバスＡＴＭ＿ＲＤＡＴ、および第３のクロックレー
トで駆動される第３の単方向データバスＡＴＭ＿ＴＤＡＴを介してＡＴＭインタ
フェース装置ＳＳに接続されている。
送に関して設けられた主要な機能ユニットの概略図が示されている。第１のＡＴ
Ｍ装置ＳＡＲは第１のクロックレートで駆動される第１の双方向データバスＳＡ
Ｒ＿ＤＡＴを介してＡＴＭインタフェース装置ＳＳに接続されている。第２のＡ
ＴＭ装置ＭＵＸは、第１のクロックレートとは異なる第２のクロックレートで駆
動される第２の単方向データバスＡＴＭ＿ＲＤＡＴ、および第３のクロックレー
トで駆動される第３の単方向データバスＡＴＭ＿ＴＤＡＴを介してＡＴＭインタ
フェース装置ＳＳに接続されている。
【００１６】 ＡＴＭインタフェース装置ＳＳはコントロールモジュールＣＣ、第１のＦＩＦ
ＯメモリＲ＿ＦＩＦＯ、および第２のＦＩＦＯメモリＴ＿ＦＩＦＯ（First In F
irst Out）を有している。第１のＦＩＦＯメモリＲ＿ＦＩＦＯは第１のＡＴＭ装
置ＳＡＲから第２のＡＴＭ装置ＭＵＸへ伝達されるデータの中間記憶に用いられ
る。第２のＦＩＦＯメモリＴ＿ＦＩＦＯは第２のＡＴＭ装置ＭＵＸから第１のＡ
ＴＭ装置ＳＡＲへ伝達されるデータの中間記憶に用いられる。コントロールモジ
ュールＣＣは、第１のＦＩＦＯメモリＲ＿ＦＩＦＯおよび第２のＦＩＦＯメモリ
Ｔ＿ＦＩＦＯのメモリ充填状態を検出する。
ＯメモリＲ＿ＦＩＦＯ、および第２のＦＩＦＯメモリＴ＿ＦＩＦＯ（First In F
irst Out）を有している。第１のＦＩＦＯメモリＲ＿ＦＩＦＯは第１のＡＴＭ装
置ＳＡＲから第２のＡＴＭ装置ＭＵＸへ伝達されるデータの中間記憶に用いられ
る。第２のＦＩＦＯメモリＴ＿ＦＩＦＯは第２のＡＴＭ装置ＭＵＸから第１のＡ
ＴＭ装置ＳＡＲへ伝達されるデータの中間記憶に用いられる。コントロールモジ
ュールＣＣは、第１のＦＩＦＯメモリＲ＿ＦＩＦＯおよび第２のＦＩＦＯメモリ
Ｔ＿ＦＩＦＯのメモリ充填状態を検出する。
【００１７】 第１のＦＩＦＯメモリＲ＿ＦＩＦＯの設定可能なメモリ充填値が上方超過され
ない場合には、コントロールモジュールＣＣは第１の受信機ステータス情報ＳＡ
Ｒ＿ＴＣＬＡＶによって第１のＦＩＦＯメモリＲ＿ＦＩＦＯの空きメモリ容量を
第１のＡＴＭ装置ＳＡＲへ信号化する。同様に、第２のＦＩＦＯメモリＴ＿ＦＩ
ＦＯの設定可能なメモリ充填値が上方超過されない場合には、コントロールモジ
ュールＣＣは第２の受信機ステータス情報ＡＴＭ＿ＴＣＬＡＶによって第２のＦ
ＩＦＯメモリＴ＿ＦＩＦＯの空きメモリ容量を第２のＡＴＭ装置ＭＵＸへ信号化
する。
ない場合には、コントロールモジュールＣＣは第１の受信機ステータス情報ＳＡ
Ｒ＿ＴＣＬＡＶによって第１のＦＩＦＯメモリＲ＿ＦＩＦＯの空きメモリ容量を
第１のＡＴＭ装置ＳＡＲへ信号化する。同様に、第２のＦＩＦＯメモリＴ＿ＦＩ
ＦＯの設定可能なメモリ充填値が上方超過されない場合には、コントロールモジ
ュールＣＣは第２の受信機ステータス情報ＡＴＭ＿ＴＣＬＡＶによって第２のＦ
ＩＦＯメモリＴ＿ＦＩＦＯの空きメモリ容量を第２のＡＴＭ装置ＭＵＸへ信号化
する。
【００１８】 第１のＦＩＦＯメモリＲ＿ＦＩＦＯに第２のＡＴＭ装置ＭＵＸへ伝達すべきデ
ータが中間記憶されている場合には、コントロールモジュールＣＣはこのデータ
を第２の送信機ステータス情報ＡＴＭ＿ＲＣＬＡＶによって第２のＡＴＭ装置Ｍ
ＵＸへ信号化する。同様にコントロールモジュールＣＣは、第１の送信機ステー
タス情報ＳＡＲ＿ＲＣＬＡＶにより、第２のＦＩＦＯメモリＴ＿ＦＩＦＯに第１
のＡＴＭ装置ＳＡＲへ伝達すべきデータが中間記憶されていることを第１のＡＴ
Ｍ装置ＳＡＲへ信号化する。
ータが中間記憶されている場合には、コントロールモジュールＣＣはこのデータ
を第２の送信機ステータス情報ＡＴＭ＿ＲＣＬＡＶによって第２のＡＴＭ装置Ｍ
ＵＸへ信号化する。同様にコントロールモジュールＣＣは、第１の送信機ステー
タス情報ＳＡＲ＿ＲＣＬＡＶにより、第２のＦＩＦＯメモリＴ＿ＦＩＦＯに第１
のＡＴＭ装置ＳＡＲへ伝達すべきデータが中間記憶されていることを第１のＡＴ
Ｍ装置ＳＡＲへ信号化する。
【００１９】 第１のＦＩＦＯメモリＲ＿ＦＩＦＯおよび第２のＦＩＦＯメモリＴ＿ＦＩＦＯ
は入力側に第１のメモリ制御入力側Ｗを有しており、出力側に第２のメモリ制御
入力側Ｒを有している。ＦＩＦＯメモリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯの第１のメ
モリ制御入力側Ｗが書き込み信号ＳＡＲ＿ＴＥＮＢ、ＡＴＭ＿ＴＥＮＢによって
活性化されると、ＦＩＦＯメモリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯはこれらのメモリ
Ｒ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯの入力側に接続されたデータバスＳＡＲ＿ＤＡＴ、
ＡＴＭ＿ＴＤＡＴを介して受信されたデータを読み出し、これを記憶する。ＦＩ
ＦＯメモリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯの第２のメモリ制御入力側Ｒが読み出し
信号ＳＡＲ＿ＲＥＮＢ、ＡＴＭ＿ＲＥＮＢによって活性化されると、ＦＩＦＯメ
モリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯは中間記憶されたデータを読み出し、これをＦ
ＩＦＯメモリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯの出力側に接続されたデータバスＳＡ
Ｒ＿ＤＡＴ、ＡＴＭ＿ＴＤＡＴを介して出力する。
は入力側に第１のメモリ制御入力側Ｗを有しており、出力側に第２のメモリ制御
入力側Ｒを有している。ＦＩＦＯメモリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯの第１のメ
モリ制御入力側Ｗが書き込み信号ＳＡＲ＿ＴＥＮＢ、ＡＴＭ＿ＴＥＮＢによって
活性化されると、ＦＩＦＯメモリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯはこれらのメモリ
Ｒ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯの入力側に接続されたデータバスＳＡＲ＿ＤＡＴ、
ＡＴＭ＿ＴＤＡＴを介して受信されたデータを読み出し、これを記憶する。ＦＩ
ＦＯメモリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯの第２のメモリ制御入力側Ｒが読み出し
信号ＳＡＲ＿ＲＥＮＢ、ＡＴＭ＿ＲＥＮＢによって活性化されると、ＦＩＦＯメ
モリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯは中間記憶されたデータを読み出し、これをＦ
ＩＦＯメモリＲ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯの出力側に接続されたデータバスＳＡ
Ｒ＿ＤＡＴ、ＡＴＭ＿ＴＤＡＴを介して出力する。
【００２０】 第２のＡＴＭ装置ＭＵＸにはＡＴＭインタフェース装置ＳＳを介して複数の第
１のＡＴＭ装置ＳＡＲを接続可能である。第１のＡＴＭ装置ＳＡＲのアドレシン
グのために、各ＡＴＭインタフェース装置ＳＳには個々のポートアドレスＰＯＲ
Ｔ＿ＡＤＤＲが割り当てられている。受信機アドレスステータス情報ＡＴＭ＿Ｔ
ＡＤＤＲおよび送信機アドレスステータス情報ＡＴＭ＿ＲＡＤＤＲにより、ＡＴ
Ｍインタフェース装置ＳＳの第２のＡＴＭ装置ＭＵＸは、アドレシング可能な第
１のＡＴＭ装置ＳＡＲのうちのいずれが伝達すべきデータを有しているか、また
はアドレシング可能な第１のＡＴＭ装置ＳＡＲのうちのいずれから第２のＡＴＭ
装置ＭＵＸがデータを受信できるかを信号化する。
１のＡＴＭ装置ＳＡＲを接続可能である。第１のＡＴＭ装置ＳＡＲのアドレシン
グのために、各ＡＴＭインタフェース装置ＳＳには個々のポートアドレスＰＯＲ
Ｔ＿ＡＤＤＲが割り当てられている。受信機アドレスステータス情報ＡＴＭ＿Ｔ
ＡＤＤＲおよび送信機アドレスステータス情報ＡＴＭ＿ＲＡＤＤＲにより、ＡＴ
Ｍインタフェース装置ＳＳの第２のＡＴＭ装置ＭＵＸは、アドレシング可能な第
１のＡＴＭ装置ＳＡＲのうちのいずれが伝達すべきデータを有しているか、また
はアドレシング可能な第１のＡＴＭ装置ＳＡＲのうちのいずれから第２のＡＴＭ
装置ＭＵＸがデータを受信できるかを信号化する。
【００２１】 次の図に詳細に立ち入る前に、一層良く理解してもらうためにＡＴＭメッセー
ジの主要な構造について少々説明する。非同期伝送モードＡＴＭとして知られて
いる伝送法では、データの輸送のために固定長のデータパケット、いわゆるセル
が利用される。ＡＴＭセルはＡＴＭセルの輸送に関連する交換データを含む５バ
イトの長さのセルヘッド、いわゆるヘッダと、４８バイトの長さの利用データフ
ィールド、いわゆるペイロードとから成る。
ジの主要な構造について少々説明する。非同期伝送モードＡＴＭとして知られて
いる伝送法では、データの輸送のために固定長のデータパケット、いわゆるセル
が利用される。ＡＴＭセルはＡＴＭセルの輸送に関連する交換データを含む５バ
イトの長さのセルヘッド、いわゆるヘッダと、４８バイトの長さの利用データフ
ィールド、いわゆるペイロードとから成る。
【００２２】 図２には第１のＡＴＭ装置ＳＡＲから第１のＦＩＦＯメモリＲ＿ＦＩＦＯへデ
ータを伝送する際のフローチャートが示されている。第１のＡＴＭ装置ＳＡＲが
第２のＡＴＭ装置ＭＵＸへ伝達すべきＡＴＭセルを有している場合、第１のＡＴ
Ｍ装置ＳＡＲは第１の受信機アドレスステータス情報ＳＡＲ＿ＴＣＬＡＶが活性
化されているか否か、すなわち第１のＦＩＦＯメモリＲ＿ＦＩＦＯが空きメモリ
容量を有しているか否かを検査する。有している場合には第１のＡＴＭ装置ＳＡ
Ｒは書き込み信号ＳＡＲ＿ＴＥＮＢにより第１のＦＩＦＯメモリＲ＿ＦＩＦＯの
第１のメモリ制御入力側Ｗを活性化し、伝達すべきＡＴＭセルをバイトによって
第１のデータバスＳＡＲ＿ＤＡＴへ送出する。このデータバスは第１のＡＴＭ装
置ＳＡＲと第１のＦＩＦＯメモリＲ＿ＦＩＦＯおよび第２のＦＩＦＯメモリＴ＿
ＦＩＦＯとを接続している。第１のＦＩＦＯメモリＲ＿ＦＩＦＯの第１のメモリ
制御入力側Ｗが活性化されている間、第１のＦＩＦＯメモリＲ＿ＦＩＦＯは第１
のデータバスＳＡＲ＿ＤＡＴを介して受信されたデータを読み出し、これを記憶
する。
ータを伝送する際のフローチャートが示されている。第１のＡＴＭ装置ＳＡＲが
第２のＡＴＭ装置ＭＵＸへ伝達すべきＡＴＭセルを有している場合、第１のＡＴ
Ｍ装置ＳＡＲは第１の受信機アドレスステータス情報ＳＡＲ＿ＴＣＬＡＶが活性
化されているか否か、すなわち第１のＦＩＦＯメモリＲ＿ＦＩＦＯが空きメモリ
容量を有しているか否かを検査する。有している場合には第１のＡＴＭ装置ＳＡ
Ｒは書き込み信号ＳＡＲ＿ＴＥＮＢにより第１のＦＩＦＯメモリＲ＿ＦＩＦＯの
第１のメモリ制御入力側Ｗを活性化し、伝達すべきＡＴＭセルをバイトによって
第１のデータバスＳＡＲ＿ＤＡＴへ送出する。このデータバスは第１のＡＴＭ装
置ＳＡＲと第１のＦＩＦＯメモリＲ＿ＦＩＦＯおよび第２のＦＩＦＯメモリＴ＿
ＦＩＦＯとを接続している。第１のＦＩＦＯメモリＲ＿ＦＩＦＯの第１のメモリ
制御入力側Ｗが活性化されている間、第１のＦＩＦＯメモリＲ＿ＦＩＦＯは第１
のデータバスＳＡＲ＿ＤＡＴを介して受信されたデータを読み出し、これを記憶
する。
【００２３】 第１のＡＴＭ装置ＳＡＲが第２のＡＴＭ装置ＭＵＸへ伝達すべき別のＡＴＭセ
ルを有する場合には、第１のＡＴＭ装置ＳＡＲは、第１の受信機ステータス情報
ＳＡＲ＿ＴＣＬＡＶが活性化されているか否かを検査し、場合によりこの方法が
続行される。
ルを有する場合には、第１のＡＴＭ装置ＳＡＲは、第１の受信機ステータス情報
ＳＡＲ＿ＴＣＬＡＶが活性化されているか否かを検査し、場合によりこの方法が
続行される。
【００２４】 図３には第１のＦＩＦＯメモリＲ＿ＦＩＦＯから第２のＡＴＭ装置ＭＵＸへデ
ータを伝送する際のフローチャートが示されている。第２のＡＴＭ装置ＭＵＸが
接続された第１のＡＴＭ装置ＳＡＲからデータを受信できる場合、第２のＡＴＭ
装置ＭＵＸは第１のＡＴＭ装置ＳＡＲを識別する送信機アドレスステータス情報
ＡＴＭ＿ＲＡＤＤＲをコントロールモジュールＣＣへ伝達する。この送信機アド
レスステータス情報ＡＴＭ＿ＲＡＤＤＲがインタフェース装置ＳＳのポートアド
レスＰＯＲＴ＿ＡＤＤＲに一致すると、コントロールモジュールＣＣは第１のＦ
ＩＦＯメモリＲ＿ＦＩＦＯ内に、第２のＡＴＭ装置ＭＵＸへ伝達すべきＡＴＭセ
ルが記憶されているか否かを検査する。記憶されている場合、コントロールモジ
ュールＣＣは第２の送信機ステータス情報ＡＴＭ＿ＲＣＬＡＶを第２のＡＴＭ装
置ＭＵＸへ送信する。次のステップでは第２のＡＴＭ装置ＭＵＸが読み出し信号
ＡＴＭ＿ＲＥＮＢにより第１のＦＩＦＯメモリＲ＿ＦＩＦＯの第２のメモリ制御
入力側Ｒを活性化する。第１のＦＩＦＯメモリＲ＿ＦＩＦＯの第２のメモリ制御
入力側Ｒが活性化されている間、第１のＦＩＦＯメモリＲ＿ＦＩＦＯはデータを
バイトにより第２のデータバスＡＴＭ＿ＲＤＡＴへ送出する。このデータバスは
第１のＦＩＦＯメモリＲ＿ＦＩＦＯを第２のＡＴＭ装置ＭＵＸに接続している。
このデータバスからデータが第２のＡＴＭ装置ＭＵＸによって読み出される。
ータを伝送する際のフローチャートが示されている。第２のＡＴＭ装置ＭＵＸが
接続された第１のＡＴＭ装置ＳＡＲからデータを受信できる場合、第２のＡＴＭ
装置ＭＵＸは第１のＡＴＭ装置ＳＡＲを識別する送信機アドレスステータス情報
ＡＴＭ＿ＲＡＤＤＲをコントロールモジュールＣＣへ伝達する。この送信機アド
レスステータス情報ＡＴＭ＿ＲＡＤＤＲがインタフェース装置ＳＳのポートアド
レスＰＯＲＴ＿ＡＤＤＲに一致すると、コントロールモジュールＣＣは第１のＦ
ＩＦＯメモリＲ＿ＦＩＦＯ内に、第２のＡＴＭ装置ＭＵＸへ伝達すべきＡＴＭセ
ルが記憶されているか否かを検査する。記憶されている場合、コントロールモジ
ュールＣＣは第２の送信機ステータス情報ＡＴＭ＿ＲＣＬＡＶを第２のＡＴＭ装
置ＭＵＸへ送信する。次のステップでは第２のＡＴＭ装置ＭＵＸが読み出し信号
ＡＴＭ＿ＲＥＮＢにより第１のＦＩＦＯメモリＲ＿ＦＩＦＯの第２のメモリ制御
入力側Ｒを活性化する。第１のＦＩＦＯメモリＲ＿ＦＩＦＯの第２のメモリ制御
入力側Ｒが活性化されている間、第１のＦＩＦＯメモリＲ＿ＦＩＦＯはデータを
バイトにより第２のデータバスＡＴＭ＿ＲＤＡＴへ送出する。このデータバスは
第１のＦＩＦＯメモリＲ＿ＦＩＦＯを第２のＡＴＭ装置ＭＵＸに接続している。
このデータバスからデータが第２のＡＴＭ装置ＭＵＸによって読み出される。
【００２５】 ＡＴＭセルが第２のＡＴＭ装置ＭＵＸに伝達される場合、コントロールモジュ
ールＣＣは第１のＦＩＦＯメモリＲ＿ＦＩＦＯに別のＡＴＭセルが記憶されてい
るか否かを検査する。記憶されている場合にはコントロールモジュールＣＣは新
たに第２の送信機ステータス情報ＡＴＭ＿ＲＣＬＡＶを第２のＡＴＭ装置ＭＵＸ
に送信する。
ールＣＣは第１のＦＩＦＯメモリＲ＿ＦＩＦＯに別のＡＴＭセルが記憶されてい
るか否かを検査する。記憶されている場合にはコントロールモジュールＣＣは新
たに第２の送信機ステータス情報ＡＴＭ＿ＲＣＬＡＶを第２のＡＴＭ装置ＭＵＸ
に送信する。
【００２６】 図４には第２のＡＴＭ装置ＭＵＸから第２のＦＩＦＯメモリＴ＿ＦＩＦＯメモ
リへデータを伝送する際のフローチャートが示されている。第２のＡＴＭ装置Ｍ
ＵＸが接続された第１のＡＴＭ装置ＳＡＲに伝達すべきデータを有する場合、第
２のＡＴＭ装置ＭＵＸは第１のＡＴＭ装置ＳＡＲを識別する受信機アドレスステ
ータス情報ＡＴＭ＿ＴＡＤＤＲをコントロールモジュールＣＣに伝達する。受信
機アドレスステータス情報ＡＴＭ＿ＴＡＤＤＲがインタフェース装置ＳＳのポー
トアドレスＰＯＲＴ＿ＡＤＤＲに一致する場合、コントロールモジュールＣＣは
第２のＦＩＦＯメモリＴ＿ＦＩＦＯ内で設定可能なメモリ充填値が上方超過され
ているか否か、すなわち第２のＦＩＦＯメモリＴ＿ＦＩＦＯが空きメモリ容量を
有するか否かを検査する。第２のＦＩＦＯメモリＴ＿ＦＩＦＯが空きメモリ容量
を有する場合には、コントロールモジュールＣＣは第２の受信機ステータス情報
ＡＴＭ＿ＴＣＬＡＶを第２のＡＴＭ装置ＭＵＸへ送信する。これに続いて第２の
ＡＴＭ装置ＭＵＸは書き込み信号ＡＴＭ＿ＴＥＮＢにより第２のＦＩＦＯメモリ
Ｔ＿ＦＩＦＯの第１のメモリ制御入力側Ｗを活性化し、伝達すべきＡＴＭセルを
バイトにより第３のデータバスＡＴＭ＿ＴＤＡＴへ送出する。このデータバスは
第２のＡＴＭ装置ＭＵＸと第２のＦＩＦＯメモリＴ＿ＦＩＦＯとを接続している
。第２のＦＩＦＯメモリＴ＿ＦＩＦＯの第１のメモリ制御入力側Ｗが活性化され
ている間、第２のＦＩＦＯメモリＴ＿ＦＩＦＯは第３のデータバスＡＴＭ＿ＴＤ
ＡＴを介して受信されたデータを読み出し、これを記憶する。
リへデータを伝送する際のフローチャートが示されている。第２のＡＴＭ装置Ｍ
ＵＸが接続された第１のＡＴＭ装置ＳＡＲに伝達すべきデータを有する場合、第
２のＡＴＭ装置ＭＵＸは第１のＡＴＭ装置ＳＡＲを識別する受信機アドレスステ
ータス情報ＡＴＭ＿ＴＡＤＤＲをコントロールモジュールＣＣに伝達する。受信
機アドレスステータス情報ＡＴＭ＿ＴＡＤＤＲがインタフェース装置ＳＳのポー
トアドレスＰＯＲＴ＿ＡＤＤＲに一致する場合、コントロールモジュールＣＣは
第２のＦＩＦＯメモリＴ＿ＦＩＦＯ内で設定可能なメモリ充填値が上方超過され
ているか否か、すなわち第２のＦＩＦＯメモリＴ＿ＦＩＦＯが空きメモリ容量を
有するか否かを検査する。第２のＦＩＦＯメモリＴ＿ＦＩＦＯが空きメモリ容量
を有する場合には、コントロールモジュールＣＣは第２の受信機ステータス情報
ＡＴＭ＿ＴＣＬＡＶを第２のＡＴＭ装置ＭＵＸへ送信する。これに続いて第２の
ＡＴＭ装置ＭＵＸは書き込み信号ＡＴＭ＿ＴＥＮＢにより第２のＦＩＦＯメモリ
Ｔ＿ＦＩＦＯの第１のメモリ制御入力側Ｗを活性化し、伝達すべきＡＴＭセルを
バイトにより第３のデータバスＡＴＭ＿ＴＤＡＴへ送出する。このデータバスは
第２のＡＴＭ装置ＭＵＸと第２のＦＩＦＯメモリＴ＿ＦＩＦＯとを接続している
。第２のＦＩＦＯメモリＴ＿ＦＩＦＯの第１のメモリ制御入力側Ｗが活性化され
ている間、第２のＦＩＦＯメモリＴ＿ＦＩＦＯは第３のデータバスＡＴＭ＿ＴＤ
ＡＴを介して受信されたデータを読み出し、これを記憶する。
【００２７】 第２のＡＴＭ装置ＭＵＸが第１のＡＴＭ装置ＳＡＲへ伝達すべき別のＡＴＭセ
ルを有する場合、第２のＡＴＭ装置ＭＵＸは第２の受信機ステータス情報ＡＴＭ
＿ＴＣＬＡＶが活性化されているか否かを検査し、場合によりこの方法を続行す
る。
ルを有する場合、第２のＡＴＭ装置ＭＵＸは第２の受信機ステータス情報ＡＴＭ
＿ＴＣＬＡＶが活性化されているか否かを検査し、場合によりこの方法を続行す
る。
【００２８】 図５には、第２のＦＩＦＯメモリＴ＿ＦＩＦＯから第１のＡＴＭ装置ＳＡＲへ
データを伝送する際のフローチャートが示されている。第１のＡＴＭ装置ＳＡＲ
がＡＴＭセルを第２のＡＴＭ装置ＭＵＸから受信する場合、第１のＡＴＭ装置Ｓ
ＡＲは第１の送信機ステータス情報ＳＡＲ＿ＲＣＬＡＶが活性化されているか否
か、すなわち第２のＦＩＦＯメモリＴ＿ＦＩＦＯ内で第１のＡＴＭ装置ＳＡＲへ
伝達すべきＡＴＭセルが中間記憶されているか否かを検査する。記憶されている
場合には、第１のＡＴＭ装置ＳＡＲは読み出し信号ＳＡＲ＿ＲＥＮＢにより第２
のＦＩＦＯメモリＴ＿ＦＩＦＯの第２のメモリ制御入力側Ｒを活性化する。第２
のＦＩＦＯメモリＴ＿ＦＩＦＯの第２のメモリ制御入力側Ｒが活性化されている
間、第２のＦＩＦＯメモリＴ＿ＦＩＦＯはデータをバイトにより第１のデータバ
スＳＡＲ＿ＤＡＴへ送出する。このデータバスからデータが第１のＡＴＭ装置Ｓ
ＡＲによって読み出される。
データを伝送する際のフローチャートが示されている。第１のＡＴＭ装置ＳＡＲ
がＡＴＭセルを第２のＡＴＭ装置ＭＵＸから受信する場合、第１のＡＴＭ装置Ｓ
ＡＲは第１の送信機ステータス情報ＳＡＲ＿ＲＣＬＡＶが活性化されているか否
か、すなわち第２のＦＩＦＯメモリＴ＿ＦＩＦＯ内で第１のＡＴＭ装置ＳＡＲへ
伝達すべきＡＴＭセルが中間記憶されているか否かを検査する。記憶されている
場合には、第１のＡＴＭ装置ＳＡＲは読み出し信号ＳＡＲ＿ＲＥＮＢにより第２
のＦＩＦＯメモリＴ＿ＦＩＦＯの第２のメモリ制御入力側Ｒを活性化する。第２
のＦＩＦＯメモリＴ＿ＦＩＦＯの第２のメモリ制御入力側Ｒが活性化されている
間、第２のＦＩＦＯメモリＴ＿ＦＩＦＯはデータをバイトにより第１のデータバ
スＳＡＲ＿ＤＡＴへ送出する。このデータバスからデータが第１のＡＴＭ装置Ｓ
ＡＲによって読み出される。
【００２９】 ＡＴＭセルが第１のＡＴＭ装置ＳＡＲへ伝達される場合、コントロールモジュ
ールＣＣは第２のＦＩＦＯメモリＴ＿ＦＩＦＯに別のＡＴＭセルが記憶されてい
るか否かを検査する。記憶されている場合にはコントロールモジュールＣＣは新
たに第１の送信機ステータス情報ＳＡＲ＿ＲＣＬＡＶを第１のＡＴＭ装置ＳＡＲ
へ送信する。
ールＣＣは第２のＦＩＦＯメモリＴ＿ＦＩＦＯに別のＡＴＭセルが記憶されてい
るか否かを検査する。記憶されている場合にはコントロールモジュールＣＣは新
たに第１の送信機ステータス情報ＳＡＲ＿ＲＣＬＡＶを第１のＡＴＭ装置ＳＡＲ
へ送信する。
【図１】 第１のＡＴＭ装置と第２のＡＴＭ装置との間のデータ伝送に関して設けられた
主要な機能ユニットの概略図である。
主要な機能ユニットの概略図である。
【図２】 第１のＡＴＭ装置からＡＴＭインタフェース装置の第１のメモリへデータを伝
送する際のフローチャートである。
送する際のフローチャートである。
【図３】 ＡＴＭインタフェース装置の第１のメモリから第２のＡＴＭ装置へデータを伝
送する際のフローチャートである。
送する際のフローチャートである。
【図４】 第２のＡＴＭ装置からＡＴＭインタフェース装置の第２のメモリへデータを伝
送する際のフローチャートである。
送する際のフローチャートである。
【図５】 ＡＴＭインタフェース装置の第２のメモリから第１のＡＴＭ装置へデータを伝
送する際のフローチャートである。
送する際のフローチャートである。
Claims (8)
- 【請求項１】 第１のＡＴＭ装置（ＳＡＲ）はデータを送信するＡＴＭ送信
モジュールを有しており、第２のＡＴＭ装置（ＭＵＸ）はデータを受信するＡＴ
Ｍ受信モジュールを有しており、 ＡＴＭインタフェース装置（ＳＳ）のコントロールモジュール（ＣＣ）から、
ＡＴＭインタフェース装置（ＳＳ）のメモリ（Ｒ＿ＦＩＦＯ）の空きメモリ容量
を信号化する受信機ステータス情報（ＳＡＲ＿ＴＣＬＡＶ）をＡＴＭ送信モジュ
ールへ伝達し、 ＡＴＭ送信モジュールがＡＴＭ受信モジュールへ伝達すべきデータを有してお
り、かつメモリ（Ｒ＿ＦＩＦＯ）が空きメモリ容量を有する場合、メモリ（Ｒ＿
ＦＩＦＯ）の第１のメモリ制御入力側（Ｗ）をＡＴＭ送信モジュールにより活性
化し、 ＡＴＭ送信モジュールから該ＡＴＭ送信モジュールとメモリ（Ｒ＿ＦＩＦＯ）
とを接続する第１のデータバス（ＳＡＲ＿ＤＡＴ）へ伝達すべきデータを送出し
、 第１のメモリ制御入力側（Ｗ）が活性化されている間、メモリ（Ｒ＿ＦＩＦＯ
）から第１のデータバス（ＳＡＲ＿ＤＡＴ）を介して受信されたデータを中間記
憶し、 コントロールモジュール（ＣＣ）は、メモリ（Ｒ＿ＦＩＦＯ）からＡＴＭ受信
モジュールへ伝達すべきデータが存在することを信号化する送信機ステータス情
報（ＡＴＭ＿ＲＣＬＡＶ）をＡＴＭ受信モジュールへ伝達し、 ＡＴＭ受信モジュールの準備がデータ受信に対して整っており、かつメモリ（
Ｒ＿ＦＩＦＯ）にＡＴＭ受信モジュールへ伝達すべきデータが中間記憶されてい
る場合、メモリ（Ｒ＿ＦＩＦＯ）の第２のメモリ制御入力側（Ｒ）をＡＴＭ受信
モジュールにより活性化し、 第２のメモリ制御入力側（Ｒ）が活性化されている間、メモリ（Ｒ＿ＦＩＦＯ
）から該メモリ（Ｒ＿ＦＩＦＯ）とＡＴＭ受信モジュールとを接続する第２のデ
ータバス（ＡＴＭ＿ＲＤＡＴ）へ中間記憶されていたデータを送出する、 ことを特徴とする第１のＡＴＭ装置（ＳＡＲ）と第２のＡＴＭ装置（ＭＵＸ）と
の間でＡＴＭインタフェース装置（ＳＳ）を介してデータを伝送する方法。 - 【請求項２】 前記第１のＡＴＭ装置（ＳＡＲ）はデータを受信するＡＴＭ
受信モジュールを有しており、前記第２のＡＴＭ装置（ＭＵＸ）はデータを送信
するＡＴＭ送信モジュールを有している、請求項１記載の方法。 - 【請求項３】 前記第２のＡＴＭ装置（ＭＵＸ）は複数の第１のＡＴＭ装置
（ＳＡＲ）にアドレシング可能である、請求項１または２記載の方法。 - 【請求項４】 第２のＡＴＭ装置（ＭＵＸ）は送信機アドレスステータス情
報（ＡＴＭ＿ＲＡＤＤＲ）をコントロールモジュール（ＣＣ）へ伝達し、前記情
報はアドレシング可能な複数の第１のＡＴＭ装置（ＳＡＲ）のうちのいずれから
第２のＡＴＭ装置（ＭＵＸ）がデータを受信できるかを信号化しており、第１の
ＡＴＭ装置（ＳＡＲ）が伝達された送信機アドレスステータス情報（ＡＴＭ＿Ｒ
ＡＤＤＲ）によりアドレシング可能な場合、送信機ステータス情報（ＡＴＭ＿Ｒ
ＣＬＡＶ）を第２のＡＴＭ装置（ＭＵＸ）へ伝達する、請求項３記載の方法。 - 【請求項５】 第２のＡＴＭ装置（ＭＵＸ）が受信機アドレスステータス情
報（ＡＴＭ＿ＴＡＤＤＲ）をコントロールモジュール（ＣＣ）へ伝達し、前記情
報はアドレシング可能な複数の第１のＡＴＭ装置（ＳＡＲ）のうちのいずれに対
して該第２のＡＴＭ装置（ＭＵＸ）が送信すべきデータを有しているかを信号化
しており、第１のＡＴＭ装置（ＳＡＲ）が伝達された受信機アドレスステータス
情報（ＡＴＭ＿ＴＡＤＤＲ）によりアドレシング可能な場合、受信機ステータス
情報（ＡＴＭ＿ＴＣＬＡＶ）を第２のＡＴＭ装置（ＭＵＸ）へ伝達する、請求項
３記載の方法。 - 【請求項６】 少なくとも１つの第１のデータバス（ＳＡＲ＿ＤＡＴ）と、
少なくとも１つの第２のデータバス（ＡＴＭ＿ＲＤＡＴ、ＡＴＭ＿ＴＤＡＴ）と
、少なくとも１つの第１のメモリ（Ｒ＿ＦＩＦＯ）とを有しており、 前記第１のデータバスは該第１のデータバス（ＳＡＲ＿ＤＡＴ）のアクセスコ
ーディネーションを行う第１のＡＴＭアクセス制御装置（ＳＡＲ）に接続されて
おり、前記第２のデータバスは該第２のデータバス（ＡＴＭ＿ＲＤＡＴ、ＡＴＭ
＿ＴＤＡＴ）のアクセスコーディネーションを行う第２のＡＴＭアクセス制御装
置（ＭＵＸ）に接続されており、 前記第１のメモリにより第１のアクセス制御装置から第２のアクセス制御装置
へ（ＳＡＲ；ＭＵＸ）伝達すべきデータが中間記憶され、 前記第１のメモリ（Ｒ＿ＦＩＦＯ）は第１のメモリ制御入力側（Ｗ）と第２の
メモリ制御入力側（Ｒ）とを有しており、 前記第１のメモリ制御入力側は、該第１のメモリ制御入力側（Ｗ）が活性化さ
れる際に第１のＡＴＭアクセス制御装置（ＳＡＲ）から伝達されたデータの記憶
を行うように第１のＡＴＭアクセス制御装置により駆動され、 前記第２のメモリ制御入力側は、該第２のメモリ制御入力側（Ｒ）が活性化さ
れる際に第１のメモリ（Ｒ＿ＦＩＦＯ）に記憶されたデータを第２のＡＴＭアク
セス制御装置（ＭＵＸ）へ伝達するように第２のＡＴＭアクセス制御装置（ＭＵ
Ｘ）により駆動され、 第２のＡＴＭアクセス制御装置から第１のＡＴＭアクセス制御装置へ（ＭＵＸ
；ＳＡＲ）伝達すべきデータを中間記憶する第２のメモリ（Ｔ＿ＦＩＦＯ）を有
しており、 該第２のメモリ（Ｔ＿ＦＩＦＯ）は第１のメモリ制御入力側（Ｗ）と第２のメ
モリ制御入力側（Ｒ）とを有しており、 前記第１のメモリ制御入力側（Ｗ）は第２のＡＴＭアクセス制御装置から伝達
すべきデータの記憶を行うように第２のＡＴＭアクセス制御装置（ＭＵＸ）によ
り駆動され、 前記２のメモリ制御入力側（Ｒ）は該第２のメモリ制御入力側が活性化される
際に第２のメモリ（Ｔ＿ＦＩＦＯ）に記憶されたデータを第１のＡＴＭアクセス
制御装置（ＳＡＲ）へ伝達するように第１のＡＴＭアクセス制御装置（ＳＡＲ）
によって駆動され、 第１のメモリおよび第２のメモリ（Ｒ＿ＦＩＦＯ、Ｔ＿ＦＩＦＯ）の空きメモ
リ容量を検出するコントロールモジュール（ＣＣ）を有しており、 該コントロールモジュールにより、第１の受信機ステータス情報（ＳＡＲ＿Ｔ
ＣＬＡＶ）と、第２の受信機ステータス情報（ＡＴＭ＿ＴＣＬＡＶ）と、第１の
送信機ステータス情報（ＳＡＲ＿ＲＣＬＡＶ）と、第２の送信機ステータス情報
（ＡＴＭ＿ＲＣＬＡＶ）とが伝達され、 前記第１の受信機ステータス情報は第１のメモリ（Ｒ＿ＦＩＦＯ）の空きメモ
リ容量を第１のＡＴＭアクセス制御装置（ＳＡＲ）に対して信号化しており、 前記第２の受信機ステータス情報は第２のメモリ（Ｔ＿ＦＩＦＯ）の空きメモ
リ容量を第２のＡＴＭアクセス制御装置（ＭＵＸ）に対して信号化しており、 前記第１の送信機ステータス情報は第２のメモリ（Ｔ＿ＦＩＦＯ）から第１の
ＡＴＭアクセス制御装置（ＳＡＲ）へ伝達すべきデータの存在を第１のＡＴＭア
クセス制御装置（ＳＡＲ）に対して信号化しており、 前記第２の送信機ステータス情報は第１のメモリ（Ｒ＿ＦＩＦＯ）から第２の
ＡＴＭアクセス制御装置（ＭＵＸ）へ伝達すべきデータの存在を第２のＡＴＭア
クセス制御装置（ＭＵＸ）に対して信号化している、 ことを特徴とするＡＴＭインタフェース装置。 - 【請求項７】 第１のメモリおよび第２のメモリ（Ｒ＿ＦＩＦＯ、Ｔ＿ＦＩ
ＦＯ）はＦＩＦＯメモリ（First In First Out）である、請求項６記載の装置。 - 【請求項８】 前記第２のアクセス制御装置（ＭＵＸ）には複数の第１のア
クセス制御装置（ＳＡＲ）が接続されている、請求項６または７記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19755374A DE19755374C1 (de) | 1997-12-12 | 1997-12-12 | Anordnung und Verfahren zur Steuerung einer Datenübertragung zwischen einer ersten und einer zweiten ATM-Einrichtung |
| DE19755374.5 | 1997-12-12 | ||
| PCT/DE1998/003462 WO1999031923A1 (de) | 1997-12-12 | 1998-11-24 | Anordnung und verfahren zur steuerung einer datenübertragung zwischen einer ersten und einer zweiten atm-einrichtung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002509409A true JP2002509409A (ja) | 2002-03-26 |
Family
ID=7851753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000539671A Withdrawn JP2002509409A (ja) | 1997-12-12 | 1998-11-24 | 第１のａｔｍ装置と第２のａｔｍ装置との間のデータ伝送を制御する装置および方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6757287B1 (ja) |
| EP (1) | EP1040713A1 (ja) |
| JP (1) | JP2002509409A (ja) |
| DE (1) | DE19755374C1 (ja) |
| WO (1) | WO1999031923A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6789730B1 (en) * | 2002-08-05 | 2004-09-14 | Diebold, Incorporated | Automated banking machine diagnostic system and method |
| US7163144B1 (en) | 2002-08-05 | 2007-01-16 | Diebold, Incorporated | Automated banking machine diagnostic system and method |
| US9342963B1 (en) * | 2011-04-14 | 2016-05-17 | Bank Of America Corporation | Geo-spatial-awareness-based monitoring, notification and maintenance for self service terminals |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600496B2 (ja) * | 1990-12-20 | 1997-04-16 | 日本電気株式会社 | セル位相乗換回路 |
| US5548587A (en) * | 1994-09-12 | 1996-08-20 | Efficient Networks, Inc. | Asynchronous transfer mode adapter for desktop applications |
| US5991295A (en) * | 1995-10-10 | 1999-11-23 | Madge Networks Limited | Digital switch |
-
1997
- 1997-12-12 DE DE19755374A patent/DE19755374C1/de not_active Expired - Fee Related
-
1998
- 1998-11-24 US US09/555,912 patent/US6757287B1/en not_active Expired - Fee Related
- 1998-11-24 JP JP2000539671A patent/JP2002509409A/ja not_active Withdrawn
- 1998-11-24 EP EP98963377A patent/EP1040713A1/de not_active Withdrawn
- 1998-11-24 WO PCT/DE1998/003462 patent/WO1999031923A1/de not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| DE19755374C1 (de) | 1999-04-15 |
| US6757287B1 (en) | 2004-06-29 |
| WO1999031923A1 (de) | 1999-06-24 |
| EP1040713A1 (de) | 2000-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3819484B2 (ja) | Ｍｐｅｇパケットをパケット化およびセグメント化する装置および方法 | |
| CA2258767C (en) | Method and apparatus for reassembly of data packets into messages in an asynchronous transfer mode communications system | |
| US5101404A (en) | Signalling apparatus for use in an ATM switching system | |
| US5533018A (en) | Multi-protocol packet framing over an isochronous network | |
| US5485456A (en) | Asynchronous transfer mode (ATM) system having an ATM device coupled to multiple physical layer devices | |
| US5541930A (en) | Byte aligned communication system for transferring data from one memory to another memory over an ISDN | |
| US5303236A (en) | Signalling apparatus for use in an ATM switching system | |
| US6751233B1 (en) | UTOPIA 2—UTOPIA 3 translator | |
| US6147997A (en) | Mechanism to support an UTOPIA interface over a backplane | |
| EP0355797B2 (en) | Signalling apparatus for use in an ATM switching system | |
| JPH11266250A (ja) | Ａｔｍ装置 | |
| WO1995014269A1 (en) | A high-performance host interface for networks carrying connectionless traffic | |
| JP2002509409A (ja) | 第１のａｔｍ装置と第２のａｔｍ装置との間のデータ伝送を制御する装置および方法 | |
| US6795396B1 (en) | ATM buffer system | |
| US6757288B1 (en) | Device and method for controlling a data transmission operation between a first ATM device and a second ATM device | |
| KR100258764B1 (ko) | 에이티엠 계층과 물리 계층간의 셀전송 장치및 방법 | |
| US6301259B1 (en) | Switch and switching method | |
| KR0185867B1 (ko) | 유토피아 인터페이스에 있어서 통합 버퍼를 갖춘 분할 및 조립 계층과 물리계층간의 접속장치 | |
| KR100404026B1 (ko) | 회선 에뮬레이션 시스템 | |
| KR100223299B1 (ko) | Aal1 셀 송수신장치 | |
| KR100364744B1 (ko) | 동기전송모듈(ｓｔｍ) 링크 포트 이중화 장치 | |
| JPH09181724A (ja) | 情報転送方法 | |
| KR0133800B1 (ko) | 비동기 모드 접속카드의 에이에이엘 중재회로 | |
| JP2830802B2 (ja) | Ａｔｍクロスコネクト装置 | |
| KR100377800B1 (ko) | 셀 버스 상에서 유토피아 레벨1과 유토피아 레벨2 정합 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |