EP1039487A2 - Auf einem Substrat aufgebaute Schichtenfolge in Dünnschichttechnologie - Google Patents

Auf einem Substrat aufgebaute Schichtenfolge in Dünnschichttechnologie Download PDF

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EP1039487A2 EP00103863A EP00103863A EP1039487A2 EP 1039487 A2 EP1039487 A2 EP 1039487A2 EP 00103863 A EP00103863 A EP 00103863A EP 00103863 A EP00103863 A EP 00103863A EP 1039487 A2 EP1039487 A2 EP 1039487A2
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Definitions

  • the invention is based on the genus, as in independent claim 1 specified.
  • the subject of the application with the features of claim 1 has the following advantage:
  • the selected layer structure in thin-film technology can minimize contamination during laser ablation.
  • a sputtered adhesive layer 2 with a thickness of a few 10 nm.
  • Resistor layer 3 with a thickness in the same Order of magnitude applied.
  • a gold layer 4 also sputtered with the conductive layer a thickness in the range between about 200 nm and 400 nm.
  • Reinforcement layer another about 2 - 10 microns thick Gold layer 5, which is by electrodeposition, chemical amplification or physical (e.g. Dusting, rolling) was generated.
  • the smaller layer thickness increases the Surface resistance of the remaining layer, and thus the power losses increase. At high frequencies however, this increase is small because of the skin effect the current can hardly penetrate a conductor and only in a thin layer flows in the conductor surface.
  • the Current losses are proportional to the prevailing Current density.
  • the increase in losses due to the thinner The guiding layer can be minimized in that the Adjustment ranges, if possible in terms of circuitry, in Areas are attached in which no or only one low current flows, for example at the end of one open line.
  • the adjustment ranges in the generally small compared to the overall ladder structure. Hence the local increase in sheet resistance little impact on the losses of the whole Ladder structure.
  • Figures 2 and 3 show a chip capacitor on its top and bottom surfaces are metallized. Becomes now a part on the top in an adjustment area 6 only a thin metallic coating on the surface, so these are compared. Part 7 of the top with normal layering is used to connect the upper capacitor side by means of bond wire 8. With 9 is a solder or adhesive connection on the substrate 1 designated.
  • Figure 4 shows the schematic representation of a ceramic Multilayer capacitor in SMD technology with its Contact surfaces 11 and 12 for gluing or soldering.
  • Adjustment area 19 only thinly metallized.

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Abstract

Auf einem Substrat (1) aufgebaute Schichtenfolge in Dünnschichttechnologie mit einer gesputterten, elektrischen Leitschicht, die durch eine ebenfalls elektrisch leitende Verstärkungsschicht (15) verstärkt ist, welche mit einem anderen Verfahren auf der Leitschicht aufgebracht ist.
Damit beim Abtragen von Leitermaterial mit Hilfe eines Lesers zu Abgleichzwecken möglichst wenig Verunreinigungen durch das abgetragene Material auftreten, ist die Leitschicht in einem Abgleichbereich (16, 17) weniger bis überhaupt nicht durch die Verstärkungsschicht (15) verstärkt.

Description

Stand der Technik
Die Erfindung geht von der Gattung aus, wie im unabhängigen Anspruch 1 angegeben.
Seit vielen Jahren wird im Bereich der Dünn- und Dickschichttechnologie der Laserabgleich von Widerständen standardmäßig zum Ausgleich von Fertigungsschwankungen und zum Funktionsabgleich eingesetzt. Dabei werden die Widerstände auf den Substraten oder Platinen entweder auf ihren Sollwert abgeglichen, bevor die Substrate oder Platinen mit Bauteilen bestückt werden, oder abhängig von den Bauelementwerten (z. B. Kapazität) auf einen berechneten Widerstandswert abgeglichen. Durch die Art der zu bearbeitenden Materialien entstehen beim Abgleich kaum Rückstände. Diese könnten gegebenenfalls durch eine Reinigung nach dem Abgleich entfernt werden.
Seit wenigen Jahren wird außerdem eine metallisch leitfähige Schicht (z.B. Goldschicht) von Kondensatoren abgetragen, um deren Kapazität zu ändern und damit beispielsweise die Resonanzfrequenz eines Schwingkreises einstellen zu können ([1] Lasertrim Capacitors, Johanson Technology, Camarillo, CA). Dieser Abgleich ist also ein Funktionsabgleich. Hierbei entstehen zwar um die Abgleichstelle herum Verschmutzungen, die aber bei Bauteilen in Gehäusen, wie sie in Verbindung mit Abgleichkondensatoren im Frequenzbereich bis zu einigen 100 MHz eingesetzt werden, nur von geringer Bedeutung sind.
Neu ist der Laserabgleich von (metallisch leitfähigen) Dünnschichtstrukturen, beispielsweise von in Goldstruktur ausgeführten Resonatoren auf Keramik (siehe Abstimmung von Ringresonatoren in der noch unveröffentlichten deutschen Patentanmeldung 198 21 382). Auch hier wird ein Funktionsabgleich durchgeführt.
Beim Laserabtrag von 3 - 5 µm dicken Goldschichten, wie sie in der Dünnschichttechnologie oft verwendet werden, entstehen in der Nähe des Abgleichpunktes goldhaltige Ablagerungen mit Partikelgrößen bis zu einigen 10 µm. Diese sind sehr problematisch, da in der Dünnschichttechnologie oftmals mit offenen Halbleitern (z.B. Transistoren mit 0,25 µm Gatestrukturen) gearbeitet wird, die Verschmutzungen gegenüber sehr empfindlich sind. Da es sich meistens um einen Funktionsabgleich mit vollständig bestückten Aufbauten handelt, ist eine Reinigung zur Beseitigung der Abgleichrückstände nur in Sonderfällen möglich. Durch eine Absaugung während des Abgleiches kann nur eine teilweise Reduzierung der abgelagerten Partikel erreicht werden.
Vorteile der Erfindung
Der Anmeldungsgegenstand mit den Merkmalen des Anspruches 1 hat folgenden Vorteil:
Durch den gewählten Schichtaufbau in Dünnschichttechnologie können Verschmutzungen beim Laserabtrag minimiert werden. Das zeigen folgende Überlegungen:
Bei einer Standardschichtenfolge in Dünnschichttechnologie gemäß Figur 1 befindet sich auf einem Substrat 1 zunächst eine gesputterte Haftschicht 2 mit einer Dicke von einigen 10 nm. Darüber ist oftmals eine gesputterte Widerstandsschicht 3 mit einer Dicke in der gleichen Größenordnung aufgebracht. Darauf befindet sich als Leitschicht eine ebenfalls gesputterte Goldschicht 4 mit einer Dicke im Bereich zwischen etwa 200 nm und 400 nm. Auf dieser ersten Goldschicht liegt als Verstärkungaschicht eine weitere etwa 2 - 10 µm dicke Goldschicht 5, die durch galvanische Abscheidung, chemische Verstärkung oder physikalisch (beispielsweise Aufstäuben, Aufwalzen) erzeugt wurde.
Die oben beschriebene Verunreinigungsproblematik wird dadurch weitgehend beseitigt, dass in Bereichen, in denen ein Laserabgleich erfolgen soll, auf die Verstärkung der gesputterten Leitschicht ganz oder teilweise verzichtet wird. Dadurch läßt sich der Materialabtrag beim Abgleich erheblich reduzieren. So sind beispielsweise statt einer auf 5 µm verstärkten Goldschicht nur noch eine etwa 300 nm dicke Sputterschicht abzutragen, wenn auf die Verstärkung ganz verzichtet wird. Dadurch sinkt die Menge des abgetragenen Materials um 94%. Außerdem ist die aufgesputterte Leitschicht wesentlich feinkörniger als die verstärkte, so dass die beim Laserabgleich entstehenden Partikel entsprechend kleiner ausfallen und verdampfen.
Durch die geringere Schichtdicke steigt jedoch der Flächenwiderstand der verbleibenden Schicht an, und somit nehmen die Stromverluste zu. Bei hohen Frequenzen ist dieser Anstieg jedoch gering, da aufgrund des Skineffektes der Strom kaum in einen Leiter eindringen kann und nur in einer dünnen Schicht in der Leiteroberfläche fließt. Die Stromverluste sind proportional zur herrschenden Stromdichte. Die Zunahme der Verluste durch die dünnere Leitschicht kann dadurch minimiert werden, dass die Abgleichbereiche, wenn schaltungstechnisch möglich, in Bereichen angebracht werden, in denen kein oder nur ein geringer Strom fließt, beispielsweise am Ende einer offenen Leitung. Außerdem sind die Abgleichbereiche im allgemeinen klein gegenüber der gesamten Leiterstruktur. Folglich hat die lokale Erhöhung des Flächenwiderstandes kaum einen Einfluß auf die Verluste der gesamten Leiterstruktur.
Bei Schaltungen, bei denen etwas erhöhte Verluste tolerierbar sind, kann auch die gesamte Platine oder das gesamte Substrat nur mit einer dünnen Leitschicht versehen werden, wodurch ein Arbeitsgang und damit Kosten eingespart werden können. Allerdings ist dann die Bestückung mit Bauteilen oder die Herstellung von Verbindungen mittels Bonddrähten aufwendiger.
Weitere vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben, deren Merkmale auch, soweit sinnvoll, miteinander kombiniert werden können.
Zeichnung
Schichtkörper sind als Ausführungsbeispiele der Erfindung in der Zeichnung dargestellt und im Folgenden näher erläutert.
Schematisch ist gezeigt in
  • Figur 1: eine konventionelle Schichtenfolge,
  • Figur 2: ein Chipkondensator in Aufsicht,
  • Figur 3: der Chipkondensator in Seitenansicht,
  • Figur 4: ein Keramikkondensator in SMD-Technologie,
  • Figur 5: ein Ende einer leer laufenden Streifenleitung,
  • Figur 6: ein Ringresonator,
  • Figur 7: eine Verbindungsleitung.
  • Im Wesentlichen gleiche Teile in unterschiedlichen Figuren sind mit gleichen Bezugszeichen versehen.
    Beschreibung der Ausführungsbeispiele
    Die Figuren zeigen einige typische Beispiele mit der optimierten Schichtenfolge.
    Die Figuren 2 und 3 zeigen einen Chipkondensator, der auf seiner Ober- und Unterseite flächig metallisiert ist. Wird nun auf der Oberseite in einem Abgleichbereich 6 ein Teil der Fläche nur dünn metallisch beschichtet, so kann auf dieser abgeglichen werden. Der Teil 7 der Oberseite mit normal aufgebauter Schichtung dient zum Anschluß der oberen Kondensatorseite mittels Bonddraht 8. Mit 9 ist eine Löt- oder Klebeverbindung auf dem Substrat 1 bezeichnet.
    Bei Keramikkondensatoren in SMD-Technologie (vgleiche [1]) kann im Gegensatz zum Chipkondensator die gesamte obere Deckmetallisierung 10 dünn ausgeführt werden. Figur 4 zeigt die schematische Darstellung eines keramischen Vielschichtkondensators in SMD-Technologie mit seinen Kontaktflächen 11 und 12 zum Kleben oder Löten.
    Zum Abgleich der Leitungslänge einer am Ende leerlaufenden Leitung 13 wird die Metallisierung am offenen Leitungsende 14 dünn ausgeführt, wie in Figur 5 dargestellt.
    Durch gezielte Laserschnitte kann die Resonanzfrequenz des in Figur 6 dargestellten Ringresonators 15 verändert werden. Dazu ist die Metallisierung an den Abgleichbereichen 16, 17 dünn ausgeführt (vgleiche deutsche Patentanmeldung 198 21 382).
    Sind Abgleiche an einer Leitung 18, die beispielsweise als Verbindungsleitung verschiedener Komponenten verwendet wird, erforderlich, so wird, wie Figur 7 zeigt, der Abgleichbereich 19 nur dünn metallisiert.

    Claims (8)

    1. Auf einem Substrat (1) aufgebaute Schichtenfolge in Dünnschichttechnologie mit einer gesputterten, elektrischen Leitschicht (4), die durch eine ebenfalls elektrisch leitende Verstärkungeschicht (5) verstärkt ist, welche mit einem anderen Verfahren auf der Leitschicht (4) aufgebracht ist,
      dadurch gekennzeichnet, dass die Leitschicht (4) in einem Abgleichbereich (6, 10, 14, 16, 17, 19) weniger bis überhaupt nicht durch die Verstärkungsschicht (5) verstärkt ist.
    2. Schichtenfolge nach Anspruch 1, dadurch gekennzeichnet, dass die Leitschicht (4) aus Gold besteht.
    3. Schichtenfolge nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Verstärkungsschicht (5) aus Gold besteht.
    4. Schichtenfolge nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sich der Abgleichbereich (14, 16, 17) in einem Bereich verringerter Stromstärke befindet.
    5. Schichtenfolge nach Anspruch 4, dadurch gekennzeichnet, dass dass sich der Abgleichbereich (14) am Ende einer offenen Leitung (13) befindet.
    6. Schichtenfolge nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Leitschicht an einer Kontaktfläche (11, 12) stärker verstärkt ist als im Abgleichbereich (10).
    7. Schichtenfolge nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sich der Abgleichbereich (6, 10, 14, 16, 17, 19) an der Seite befindet, die dem Substrat (1) gegenüber liegt.
    8. Schichtenfolge nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass auf der gesamten Leitschicht (10) auf die Verstärkungsschicht verzichtet ist.
    EP00103863A 1999-03-25 2000-02-24 Auf einem Substrat aufgebaute Schichtenfolge in Dünnschichttechnologie zum Abgleich einer elektronischen Schaltung Expired - Lifetime EP1039487B1 (de)

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