EP0800131A1 - Source de courant en circuit intégré - Google Patents

Source de courant en circuit intégré Download PDF

Info

Publication number
EP0800131A1
EP0800131A1 EP97400761A EP97400761A EP0800131A1 EP 0800131 A1 EP0800131 A1 EP 0800131A1 EP 97400761 A EP97400761 A EP 97400761A EP 97400761 A EP97400761 A EP 97400761A EP 0800131 A1 EP0800131 A1 EP 0800131A1
Authority
EP
European Patent Office
Prior art keywords
voltage
transistor
current source
high voltage
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP97400761A
Other languages
German (de)
English (en)
Other versions
EP0800131B1 (fr
Inventor
François Tailliet
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
SGS Thomson Microelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SA filed Critical SGS Thomson Microelectronics SA
Publication of EP0800131A1 publication Critical patent/EP0800131A1/fr
Application granted granted Critical
Publication of EP0800131B1 publication Critical patent/EP0800131B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/18—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes
    • G05F3/185—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes and field-effect transistors

Definitions

  • the invention relates to an integrated circuit current source device, in MOS technology. It applies particularly to the field of non-volatile memories, for the generation of high programming voltage;
  • the non-volatile memory cells are programmed by means of a high programming voltage, of the order of twenty volts. But this high voltage must be applied to them very gradually, along a linear ramp, so as not to damage the tunnel oxide under their grid.
  • a circuit comprising a capacitor supplied by a constant current source and means for controlling the duration of the steps and the duration of the ramp.
  • this circuit is particularly sensitive to dispersions from the current source.
  • a current source is usually produced from a MOS transistor and a reference voltage source polarizing the gate of this transistor.
  • the voltage source may be typically of the bandgap or Wilson mirror type: these are circuits which use a system for compensating for variations in the characteristics, to provide a voltage reference that is stable in temperature.
  • these compensation circuits are complex and the stability obtained is not always satisfactory.
  • An object of the invention is to propose a current source in MOS technology which is much simpler, without compensation structure, offering good temperature stability. While all the circuits of the prior art are biased at the logic supply voltage Vcc of the integrated circuit, in the invention, the high voltage current source is biased, to use a Zener diode with a higher zener voltage. or equal to the logic supply voltage, known to be particularly stable in temperature, for polarizing in saturation a MOS transistor supplied with high voltage. The particularly simple circuit of the invention provides a remarkably stable temperature current.
  • the invention relates to a current source in an integrated circuit in MOS technology, comprising an MOS transistor controlled on its gate at constant voltage to deliver a current.
  • the transistor is polarized at high voltage greater than the supply voltage of the circuit, and a reverse biased zener diode at high voltage is provided for applying between the gate and source of the transistor a zener voltage stable in temperature, greater than or equal to the logic supply voltage (Vcc) of the circuit.
  • FIG. 1 shows a current source device according to the invention.
  • a high voltage HV is available in the integrated circuit. In an example taken in the field of non-volatile memories, this high voltage is of the order of twenty volts.
  • This high voltage can come from an external source, via an input pad of the integrated circuit. It can be produced internally, as shown in FIG. 1, by a charge pump device PC, from the logic supply voltage Vcc (approximately 5 volts) of the integrated circuit.
  • a zener diode DZ is polarized between a high voltage HV and the ground. In the example, it has its cathode connected to the high voltage HV and its anode connected to the drain of an N-type MOS transistor 1, the source of which is connected to ground. The gate of transistor 1 receives a bias voltage denoted V ON .
  • the anode of the diode DZ is also connected to the gate of a MOS 2 transistor, of type P, the source of which is connected to the high voltage HV. Its drain is connected to the drain of a MOS transistor 3 mounted in direct polarized diode (grid and drain connected). The source of the MOS transistor 3 is connected to ground.
  • the diode DZ is a temperature stable diode, with a zener voltage VZ greater than or equal to the logic supply voltage Vcc of the integrated circuit. This zener voltage will typically be around 4.5 at 6 volts. It should be noted that the zener diodes with low zener voltage (below 4 volts) are not sufficiently stable in temperature (very negative temperature coefficient).
  • Such a temperature stable zener diode in MOS technology is for example a diode obtained according to the manufacturing process described in patent IT 2 2228A / 89 filed in the name of SGS-THOMSON MICROELECTRONICS s.r.l.
  • the MOS transistor 2 is therefore found with the voltage HV on its source and the voltage HV-VZ on its gate.
  • the source gate voltage VGS is therefore of the order of five to six volts, much higher than its threshold voltage (approximately 0.7 volts for a P-type MOS transistor): transistor 2 is found to be saturated.
  • the stable current obtained according to one or other of the devices shown can be used to generate several other current references, by means of a conventional structure with current mirror, as shown in FIG. 1.
  • a MOS transistor 4 of the type N is thus provided, connected in series with a P-type MOS transistor 5, between ground and the high voltage HV.
  • the MOS transistor 4 has its gate connected to the gate of the MOS transistor 3.
  • the MOS transistor 5 is mounted as a direct diode (gate and drain connected). We know that thus, we obtain a current I ref , directly proportional to the current I ref controlled by the MOS transistor 2.
  • Such a current source in MOS technology according to the invention applies very particularly to the charging of a capacitor to generate a high voltage ramp.
  • Such an application more particularly concerns the programming of non-volatile memory cells.
  • FIG. 1 Such an application is shown diagrammatically in FIG. 1.
  • the gate of the MOS transistor 5 is connected to the gate of another MOS transistor 6 of the same type P, to reproduce the reference current (by current).
  • This current I ref " makes it possible to charge a capacitor C, under the control of a circuit 7 so as to have the desired step durations as well as the duration of the ramp.
  • the MOS transistor 8 connected in series between the high voltage HV and the MOS transistor 6 simply activates (ON command) the ramp generator, to produce the ramp at output OUT, taken between these two MOS transistors 6 and 8.
  • the invention is particularly simple to implement and will be easily integrated into a non-volatile (monolithic) memory circuit, as regards the application more particularly described.
  • the invention is specially adapted to microcircuits intended for smart cards.
  • the invention is not limited to these fields.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Read Only Memory (AREA)

Abstract

Une source de courant en circuit intégré, alimentée en haute tension HV, comprend une diode Zener DZ à tension zener supérieure ou égale à la tension d'alimentation logique Vcc du circuit intégré, de manière à polariser en saturation un transistor MOS 2. Le circuit particulièrement simple de l'invention fournit un courant stable en température. <IMAGE>

Description

  • L'invention concerne un dispositif de source de courant en circuit intégré, en technologie MOS. Elle s'applique tout particulièrement au domaine des mémoires non volatiles, pour la génération de la haute tension de programmation;
  • Les cellules de mémoire non volatiles sont programmées au moyen d'une haute tension de programmation, de l'ordre de vingt volts. Mais cette haute tension doit leur être appliquée de manière très progressive, selon une rampe linéaire, pour ne pas endommager l'oxyde tunnel sous leur grille.
  • Pour générer cette rampe de haute tension de programmation, on utilise habituellement un circuit comprenant un condensateur alimenté par une source de courant constant et des moyens pour contrôler la durée des paliers et la durée de la rampe.
  • Cependant, en pratique, un tel circuit est difficile à régler à cause de la dispersion des caractéristiques, due au procédé de fabrication ou à la température.
  • En particulier, ce circuit est particulièrement sensible aux dispersions de la source de courant.
  • Dans l'état de la technique, une source de courant est habituellement réalisée à partir d'un transistor MOS et d'une source de tension de référence polarisant la grille de ce transistor. La source de tension peut-être typiquement du type bandgap ou miroir de Wilson : ce sont des circuits qui utilisent un système de compensation des variations des caractéristiques, pour fournir une référence de tension stable en température. Cependant ces circuits à compensation sont complexes et la stabilité obtenue n'est pas toujours satisfaisante.
  • Un objet de l'invention est de proposer une source de courant en technologie MOS beaucoup plus simple, sans structure de compensation, offrant une bonne stabilité en température. Alors que tous les circuits de l'état de la technique sont polarisés à la tension d'alimentation logique Vcc du circuit intégré, dans l'invention, on polarise la source de courant en haute tension, pour utiliser une diode Zener à tension zener supérieure ou égale à la tension d'alimentation logique, connue pour être particulièrement stable en température, pour polariser en saturation un transistor MOS alimenté en haute tension. Le circuit particulièrement simple de l'invention fournit un courant remarquablement stable en température.
  • La simplicité de ce circuit permet son utilisation dans de nombreuses applications. Il est particulièrement adapté à la génération de la rampe de haute tension de programmation, dans les circuits mémoires non volatiles.
  • Telle qu'elle est revendiquée, l'invention concerne une source de courant dans un circuit intégré en technologie MOS, comprenant un transistor MOS commandé sur sa grille en tension constante pour délivrer un courant.
  • Selon l'invention, le transistor est polarisé en haute tension supérieure à la tension d'alimentation du circuit, et une diode zener polarisée en inverse en haute tension est prévue pour appliquer entre la grille et source du transistor une tension zener stable en température, supérieure ou égale à la tension d'alimentation logique (Vcc) du circuit.
  • D'autres avantages et caractéristiques de l'invention sont présentés dans la description suivante faite à titre indicatif et nullement limitatif de l'invention et en référence aux dessins annexés, dans lesquels:
    • la figure 1 représente un dispositif de source de courant selon l'invention et
    • la figure 2 représente une variante du dispositif de la figure 1.
  • La figure 1 représente un dispositif de source de courant selon l'invention. Une haute tension HV est disponible dans le circuit intégré. Dans un exemple pris dans le domaine des mémoires non volatiles, cette haute tension est de l'ordre de vingt volts. Cette haute tension peut provenir d'une source externe, par un plot d'entrée du circuit intégré. Elle peut être produite en interne, comme représenté sur la figure 1, par un dispositif à pompe de charges PC, à partir de la tension d'alimentation logique Vcc (environ 5 volts) du circuit intégré.
  • Une diode zener DZ est polarisée entre une haute tension HV et la masse. Dans l'exemple, elle a sa cathode reliée à la haute tension HV et son anode reliée au drain d'un transistor MOS 1 de type N, dont la source est reliée à la masse. La grille du transistor 1 reçoit une tension de polarisation notée VON.
  • L'anode de la diode DZ est par ailleurs connectée à la grille d'un transistor MOS 2, de type P dont la source est reliée à la haute tension HV. Son drain est relié au drain d'un transistor MOS 3 monté en diode polarisée en direct (grille et drain reliés). La source du transistor MOS 3 est reliée à la masse.
  • La diode DZ est une diode stable en température, avec une tension zener VZ supérieure ou égale à la tension d'alimentation logique Vcc du circuit intégré. Cette tension zener sera typiquement de l'ordre de 4,5 à 6 volts. On notera que les diodes zener à faible tension zener ( en dessou de 4 volts) ne sont pas suffisamment stables en température (coefficient de température très négatif).
  • Une telle diode zener stable en température en technologie MOS est par exemple une diode obtenue selon le procédé de fabrication décrit dans le brevet IT 2 2228A/89 déposé au nom de SGS-THOMSON MICROELECTRONICS s.r.l.
  • Quand le transistor 1 est rendu passant (VON=Vcc), la diode zener se retrouve polarisée en inverse, en haute tension: on retrouve donc la tension zener à ses bornes, VZ, de l'ordre de 5 à 6 volts.
  • Le transistor MOS 2 se retrouve donc avec la tension HV sur sa source et la tension HV-VZ sur sa grille. La tension grille source VGS est donc de l'ordre de cinq à six volts, très supérieure à sa tension de seuil (environ 0,7 volt pour un transistor MOS de type P): le transistor 2 se retrouve saturé.
  • Comme la tension zener VZ est stable en température, et que cette tension VZ est très supérieure à la tension de seuil du transistor 2, ce transistor conduit un courant constant, sensiblement indépendant de la température. Notamment, les variations avec la température de la tension de seuil du transistor MOS 2 (environ 0.7 volt pour un transistor MOS de type P) deviennent négligeables.
  • On peut très bien transposer ce dispositif avec un transistor saturé non plus de type P, mais de type N. On obtient le schéma représenté sur la figure 2. On a alors l'anode de la diode DZ reliée à la masse et le transistor 1 de la figure 1 devient un transistor 1', de type P et connecté entre la cathode de la diode DZ et la haute tension HV. La cathode de la diode DZ est connectée sur la grille d'un transistor MOS 2', de type N. Ce transistor 2' a sa source connectée à la masse et son drain connecté au drain d'un transistor MOS 3' de type P, monté en diode polarisée en direct, avec sa source connectée à la haute tension HV. Dès que le transistor MOS 1' est rendu passant (/VON=0 volt), on retrouve alors la tension VZ sur la grille du transistor MOS 2', tandis que sa source est à zéro volt : il est donc fortement saturé.
  • Le courant stable obtenu selon l'un ou l'autre dispositifs représentés peut être utilisé pour générer plusieurs autres références de courant, au moyen d'une structure classique à miroir de courant, comme représenté sur la figure 1. Un transistor MOS 4 de type N est ainsi prévu, connecté en série avec un transistor MOS 5 de type P, entre la masse et la haute tension HV. Le transistor MOS 4 a sa grille connectée à la grille du transistor MOS 3. Le transistor MOS 5 est monté en diode en direct (grille et drain reliés). On sait qu'ainsi, on obtient un courant Iref, directement proportionnel au courant Iref commandé par le transistor MOS 2.
  • Une telle source de courant en technologie MOS selon l'invention s'applique tout particulièrement à la charge d'un condensateur pour générer une rampe de haute tension. Une telle application intéresse plus spécialement la programmation de cellules de mémoires non volatiles.
  • Une telle application est représentée schématiquement sur la figure 1.
  • La grille du transistor MOS 5 est connectée à la grille d'un autre transistor MOS 6 de même type P, pour reproduire le courant de référence (par miroir de courant). Ce courant Iref" permet de charger un condensateur C, sous contrôle d'un circuit 7 pour avoir les durées de paliers voulues ainsi que la durée de la rampe. Le transistor MOS 8 connecté en série entre la haute tension HV et le transistor MOS 6 permet simplement d'activer (commande ON) le générateur de rampe, pour produire la rampe en sortie OUT, prise entre ces deux transistors MOS 6 et 8.
  • L'utilisation de deux miroirs de courant successifs permet de diviser le courant Iref par cent ou par mille très facilement pour charger le condensateur, avec des tailles de transistors 3, 5 et 6 très raisonnables.
  • L'invention est particulièrement simple à mettre en oeuvre et sera aisément intégrée dans un circuit mémoire non volatile (monolithique), en ce qui concerne l'application plus particulièrement décrite. Notamment, l'invention est spécialement adaptée aux microcircuits destinés aux cartes à puce. Mais l'invention ne se limite pas à ces domaines.

Claims (5)

  1. Source de courant dans un circuit intégré en technologie MOS, comprenant un transistor MOS (2) commandé sur sa grille en tension constante pour délivrer un courant (Iref), caractérisé en ce que ledit transistor est polarisé en haute tension (HV) supérieure à la tension d'alimentation du circuit, et en ce que la source de courant comprend une diode zener (DZ) polarisée en inverse en haute tension pour appliquer entre la grille et la source dudit transistor une tension zener (VZ) stable en température, supérieure ou égale à la tension d'alimentation logique (Vcc) du circuit, de manière à saturer ledit transistor.
  2. Source de courant selon la revendication 1, caractérisé en ce qu'elle comprend une structure à miroir de courant pour produire plusieurs courants de référence proportionnels.
  3. Dispositif de génération d'une rampe de haute tension, caractérisé en ce qu'il comprend une source de courant selon la revendication 1 ou 2 pour charger un condensateur.
  4. Mémoire non volatile en circuit intégré comprenant un générateur de rampe de haute tension de programmation selon la revendication 3.
  5. Carte à puce comprenant une mémoire non volatile selon la revendication 4.
EP19970400761 1996-04-04 1997-04-02 Source de courant en circuit intégré Expired - Lifetime EP0800131B1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9604262 1996-04-04
FR9604262A FR2747249B1 (fr) 1996-04-04 1996-04-04 Source de courant en circuit integre

Publications (2)

Publication Number Publication Date
EP0800131A1 true EP0800131A1 (fr) 1997-10-08
EP0800131B1 EP0800131B1 (fr) 1998-12-02

Family

ID=9490923

Family Applications (1)

Application Number Title Priority Date Filing Date
EP19970400761 Expired - Lifetime EP0800131B1 (fr) 1996-04-04 1997-04-02 Source de courant en circuit intégré

Country Status (3)

Country Link
EP (1) EP0800131B1 (fr)
DE (1) DE69700060T2 (fr)
FR (1) FR2747249B1 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2994750A1 (fr) * 2012-08-23 2014-02-28 St Microelectronics Rousset Alimentation d'une charge a potentiel flottant

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404477A (en) * 1978-02-22 1983-09-13 Supertex, Inc. Detection circuit and structure therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404477A (en) * 1978-02-22 1983-09-13 Supertex, Inc. Detection circuit and structure therefor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KUO C ET AL: "A 512KB FLASH EEPROM FOR A 32 BIT MICROCONTROLLER", PROCEEDINGS OF THE SYMPOSIUM ON VLSI CIRCUITS, OISO, JP., MAY 30 - JUNE 1, 1991, no. SYMP. 5, 30 May 1991 (1991-05-30), INSTITUTE OF ELECTRICAL AND ELECTRONICS ENGINEERS, pages 87 - 88, XP000299480 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2994750A1 (fr) * 2012-08-23 2014-02-28 St Microelectronics Rousset Alimentation d'une charge a potentiel flottant
EP2722727A1 (fr) 2012-08-23 2014-04-23 ST Microelectronics (Rousset) SAS Alimentation d'une charge à potentiel flottant
US9772647B2 (en) 2012-08-23 2017-09-26 Stmicroelectronics (Rousset) Sas Powering of a charge with a floating node

Also Published As

Publication number Publication date
FR2747249B1 (fr) 1998-05-22
DE69700060D1 (de) 1999-01-14
DE69700060T2 (de) 1999-04-29
EP0800131B1 (fr) 1998-12-02
FR2747249A1 (fr) 1997-10-10

Similar Documents

Publication Publication Date Title
EP0578526B1 (fr) Circuit de commutation de haute tension
EP0562916B1 (fr) Dispositif de génération de tensions de référence
FR2733094A1 (fr) Circuit a pompe de charge ameliore pour commutation de cote haut
EP0788047B1 (fr) Dispositif de référence de courant en circuit intégré
FR2527805A1 (fr) Procede et circuit de commande de la vitesse de variation d&#39;une tension en rampe
FR2819652A1 (fr) Regulateur de tension a rendement ameliore
FR3102581A1 (fr) Régulateur de tension
FR2858493A1 (fr) Circuit d&#39;attaque a autoelevation
EP0756223A1 (fr) Générateur de référence de tension et/ou de courant en circuit intégré
EP3435505A1 (fr) Procédé de contrôle de courants d&#39;enclenchement susceptibles de circuler dans un commutateur de charge, et circuit électronique correspondant
FR2912257A1 (fr) Procede et circuit pour ameliorer la duree de vie des transistors a effet de champ
KR0183467B1 (ko) 프로그램 전압이 상승하는 시간이 짧은 반도체 기억장치
EP0750244A1 (fr) Circuit générateur de tension négative du type pompe de charge
EP0902437B1 (fr) Circuit de génération d&#39;une haute tension de programmation ou d&#39;effacement d&#39;un mémoire
EP0800131B1 (fr) Source de courant en circuit intégré
FR3102580A1 (fr) Régulateur de tension
FR2691306A1 (fr) Amplificateur avec limitation de courant de sortie.
FR2847717A1 (fr) Circuit limiteur de tension, notamment pour pompe de charge
EP0811987B1 (fr) Circuit de production d&#39;une haute tension de programmation
FR2969328A1 (fr) Circuit de generation d&#39;une tension de reference sous une faible tension d&#39;alimentation
EP0745996A2 (fr) Générateur de rampe numérique
JP2765439B2 (ja) Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路
FR3096466A1 (fr) Dispositif comprenant un circuit de démarrage
EP1109026B1 (fr) Dispositif de détection d&#39;une haute tension
FR2759507A1 (fr) Pompe de charge dans une technologie a double caisson

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB IT

GRAG Despatch of communication of intention to grant

Free format text: ORIGINAL CODE: EPIDOS AGRA

17P Request for examination filed

Effective date: 19980121

17Q First examination report despatched

Effective date: 19980324

GRAG Despatch of communication of intention to grant

Free format text: ORIGINAL CODE: EPIDOS AGRA

GRAH Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOS IGRA

GRAH Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOS IGRA

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): DE FR GB IT

GBT Gb: translation of ep patent filed (gb section 77(6)(a)/1977)

Effective date: 19981202

REF Corresponds to:

Ref document number: 69700060

Country of ref document: DE

Date of ref document: 19990114

ITF It: translation for a ep patent filed
RAP4 Party data changed (patent owner data changed or rights of a patent transferred)

Owner name: STMICROELECTRONICS S.A.

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed
REG Reference to a national code

Ref country code: GB

Ref legal event code: IF02

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 20030402

Year of fee payment: 7

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 20030408

Year of fee payment: 7

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 20030409

Year of fee payment: 7

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20040402

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20041103

GBPC Gb: european patent ceased through non-payment of renewal fee
PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20041231

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: IT

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20050402