EP0438469A1 - Schaltungsanordnung zur digitalen erfassung einer analogen information in der form des zeitabstandes zweiter aufeinanderfolgender zustände eines signals. - Google Patents

Schaltungsanordnung zur digitalen erfassung einer analogen information in der form des zeitabstandes zweiter aufeinanderfolgender zustände eines signals.

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EP0438469A1
EP0438469A1 EP89911553A EP89911553A EP0438469A1 EP 0438469 A1 EP0438469 A1 EP 0438469A1 EP 89911553 A EP89911553 A EP 89911553A EP 89911553 A EP89911553 A EP 89911553A EP 0438469 A1 EP0438469 A1 EP 0438469A1
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EP
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circuit
signal
time interval
circuit arrangement
voltage
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Horst Ziegler
Gerald Riemer
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    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/10—Apparatus for measuring unknown time intervals by electric means by measuring electric or magnetic quantities changing in proportion to time
    • G04F10/105—Apparatus for measuring unknown time intervals by electric means by measuring electric or magnetic quantities changing in proportion to time with conversion of the time-intervals

Definitions

  • the invention relates to a circuit arrangement for the digital acquisition of analog information, in particular the time interval between two successive states of at least one signal or the amplitude of the signal, according to the preamble of claim 1.
  • a circuit arrangement for the detection of time intervals, in particular for the measurement of small time intervals in the submillisecond range, which cannot be determined with conventional digital time interval measuring devices or only with insufficient resolution comprises an integration capacitor which has a Charging circuit can be charged to a voltage representing the analog information, and a charge change circuit which changes the voltage of the integration capacitor at a rate of change less than that of the charging circuit.
  • a comparator compares the voltage on the integration capacitor with a predetermined threshold.
  • a counter is provided, which counts periodic clock pulses during the change in the voltage of the integration capacitor by means of the charge change circuit until the predetermined threshold value is reached.
  • the charge change circuit changes the voltage at the integration capacitor until the threshold value monitored by the comparator is reached.
  • the duration of this voltage change of the integration capacitor by means of the charge change circuit depends on the one hand on predetermined parameters of the circuit arrangement and on the other hand on the value of the integration capacitor voltage representing the analog information.
  • the counter result of the counter represents digital information about the duration of the voltage change and thus also about the value of the analog information.
  • One possibility of improving the resolution in the time interval measurement without increasing the reference clock frequency is to determine the time intervals at the beginning and at the end of the measurement time interval, which cannot be precisely determined due to the asynchronism of the measurement and reference clock signals, with a circuit arrangement of the type described above.
  • Such an application of a circuit arrangement for digitally recording the time interval between two successive states of at least one signal is known from the magazine "Elektronik" volume 7-1988, number 14 pages 65 to 68.
  • the known circuit arrangement works as an analog interpolator of a time interval measuring system and detects the time interval T .. between the beginning of a time interval T to be measured and a subsequent predetermined edge of a periodic reference clock signal.
  • Another analog interpolator detects the time interval T_. between the End of the time interval to be measured and a subsequent predetermined edge of the reference clock signal.
  • the edges of the predetermined Referenz ⁇ above taktsig J Nals include a time interval Tm, which
  • Length corresponds to an integer multiple of the period of the reference clock signal and thus by
  • Counting of the clock periods falling in this clock-synchronous time interval can be exactly determined with a counting device. From the information about the time periods / n 1, T.1 determined with the analog interpolators and the counting device. and Tm calculates an off
  • the known circuit device comprises an integration capacitor arranged in an integrator circuit, a charging circuit for charging the integration capacitor with a constant current of a first charge source during the time interval T or T_ to be detected. , a charge change circuit for discharging the integration capacitor with the current of a second charge source, and a comparator which compares the voltage at the capacitor with a threshold value corresponding to the discharge state of the capacitor.
  • the first and second charge sources have opposite polarities.
  • the first charge source delivers a constant current that is a thousand times greater than the constant current of the second charge source.
  • the voltage changes at the integration capacitor during the charging and discharging phase are linear, but with different signs.
  • a counter counts periodic clock pulses of the reference clock signal.
  • the counting result of the counter represents information about the time interval T. or T .. to be recorded.
  • the known circuit arrangement has in particular the disadvantage that charge sources with opposite polarity are required for charging and discharging the integration capacitor.
  • the comparator requires a negative DC voltage to set the threshold value ⁇ V. Good constancy is required for the charging current and the discharging current.
  • the integration capacitor voltage represents the time interval to be detected only incorrectly after the charging phase has expired, while fluctuations in the discharge current have a disruptive influence on the discharge time and thus on the counting result of the counter.
  • a circuit arrangement for digitally detecting the voltage amplitude of an analog signal is known.
  • This known circuit arrangement works according to the "dual-slope" analog-digital converter method and comprises one Integration capacitor in an integrator circuit with operational amplifier.
  • the input of the integrator circuit is electrically connected to the signal source via a charging circuit during a predetermined integration time interval, as a result of which the integration capacitor is charged to a voltage proportional to the signal voltage to be measured. After the integration time interval has expired, the input of the integrator circuit is connected to a reference voltage source with a constant reference voltage in order to discharge the integration capacitor.
  • the capacitor voltage changes linearly with time.
  • a counter counts periodic clock pulses from a reference clock source.
  • a comparator ends the counting process when the voltage on the capacitor has dropped to the value OV. After the discharge phase has expired, the counting result of the counter represents digital information about the signal voltage to be measured.
  • a disadvantage of this known analog-digital converter is that a very good constant reference voltage is required for the controlled discharge process of the integration capacitor and thus for a high accuracy of the voltage measurement, the sign of which is opposite to the sign of the measuring voltage.
  • the known circuit arrangement therefore requires at least one positive and one negative voltage source, each with a very good constant output voltage, and a switching device which reverses the polarity of the reference voltage.
  • the invention is based on the object of specifying a circuit arrangement for the digital detection of analog information, in particular the time interval between two successive states of at least one signal or the amplitude of the signal, the circuit complexity and susceptibility to interference of which is low.
  • This object is achieved in that the charging circuit and the charge change circuit change the voltage of the integration capacitor in the same direction and are connected to a common charge source.
  • the circuit arrangement according to the invention can be implemented with little circuit complexity and is almost insensitive to faults. In particular, only one charge source, for example a DC voltage source, is required to operate the circuit. Another advantage is that the circuit arrangement can be constructed from comparatively inexpensive components without reducing its reliability.
  • a further development of the invention for digitally recording the time interval between two successive states of at least one signal ensures that the charging circuit is only activated during the time interval to be detected, in order to set the integration capacitor to a voltage representing the time interval to be measured to load. Furthermore, it is ensured that the voltage change of the integration capacitor takes place immediately after the time interval to be detected by means of the charge change circuit, whereby the voltage at the integration capacitor representing the time interval can be evaluated in a fail-safe and comparatively fast manner without being falsified by leakage currents.
  • different signal states of a signal can be selected as delimitation marks of a time interval to be measured.
  • the signal states can be, for example, rising or falling edges of a measurement signal.
  • time intervals between signal states of signals from different sources can be recorded.
  • the circuit outlay for power supply is kept to a minimum.
  • the development of the invention according to claim 6 for measuring the amplitude of the signal ensures a constant integration time interval for charging the integration capacitor to a voltage representing the amplitude of the analog signal. By counting periodic clock pulses that fall in the charge change phase that follows the integration time interval, digital information about the analog signal voltage to be detected is obtained.
  • a sample and hold circuit for temporarily storing signal amplitude values enables the digital detection of amplitude values of time-varying signals.
  • the charging circuit can be easily implemented by setting a first resistance value and the charge change circuit by setting a second resistance value of the resistance circuit according to claim 8, the charge and charge change circuit making do with a common charge source.
  • Claim 9 specifies a very simple possibility for changing the resistance value of the resistance circuit.
  • a particular advantage of the resistance circuit according to claim 9 is that the charge flow to the capacitor during the charging phase and during the Charge change phase essentially depends on passive components which are susceptible to faults, namely ohmic resistors.
  • the proposed resistance circuit with a very simple structure, ensures that the analog information is recorded almost without interference.
  • resistors with high precision, temperature independence and long-term stability of their resistance values can be produced with the technologies available today without difficulty and at the same time at low cost, which contributes to the inexpensive implementation of the circuit arrangement.
  • the rate of change of the voltage of the integration capacitor during the voltage change by means of the charge change circuit is significantly smaller than the rate of change of the voltage change on the integration capacitor the charging phase by means of the charging circuit. This is particularly important if time intervals are to be recorded digitally which are approximately the same length or shorter than the period of the periodic clock signal ⁇ .
  • the duration of the charge change phase which is dependent on the duration of the charge phase, can always be selected by selecting the resistance ratio of the first and second resistors so long that several periodic clock pulses occur during the charge change phase, so that counting these clock pulses provides digital information about the duration of the Loading phase is obtained.
  • the integration capacitor can be short-circuited by a second switch of the control device in order to establish the initial conditions for a new measuring process.
  • Exemplary embodiments of the invention are shown in the drawings and are described in more detail below.
  • FIG. 1 shows a schematic representation of a circuit arrangement according to the invention for digitally detecting a time interval between successive states of at least one signal
  • FIG. 2 is a signal flow diagram to explain the operation of the circuit arrangement of FIG. 1,
  • FIG. 3 shows a schematic illustration of a time interval measuring device with an exemplary embodiment of the invention
  • FIG. 4 and FIG. 4a a signal flow diagram to explain the mode of operation of the time interval measuring device according to FIGS. 3 and
  • FIG. 5 shows a schematic illustration of an exemplary embodiment of the invention for digitally detecting the amplitude of a signal.
  • the circuit arrangement designated by 1 in FIG. 1 comprises an analog circuit part 3, a comparator 5, a counter 7 and a control device 9.
  • the analog circuit part 3 comprises a resistance circuit 11 connected to the positive pole 6 of a positive direct voltage source with a first resistor 13 in series with a first switch 15 in a first branch 16 and with a second resistor 17 in parallel with the first resistor 13 and the first Switch 15 in a second branch 18, further in series with the resistance circuit 11, a parallel circuit 21 connected to the reference potential 19 (ground) of the DC voltage source, comprising an integration capacitor 23 in a third branch 25 and a second switch 27 in a fourth branch 29.
  • the first switch 15 and the second switch 27 are controlled by the control device 9 and, depending on the switching state, switch a current through the first branch 16 or through the fourth branch 29 on or off.
  • An input 31 of the comparator 5 is electrically connected to a first terminal 33 of the integration capacitor 23.
  • the comparator 5 compares the voltage U at the integration capacitor 23 with a predetermined threshold value U, and changes the state of its comparator output signal when the capacitor voltage ü reaches the threshold value u ⁇ .
  • An output 35 of the comparator 5 carrying the comparator output signal is electrically connected to an input 37 of the control device 9.
  • a signal state detector 8 of the control device 9 detects predetermined successive state changes of at least one measurement signal, for example the positive and negative flank of a rectangular pulse of a measurement signal, and the control device 9 controls the first switch 15 or second switch 27 depending on the occurrence of the predetermined state changes at least one measurement signal or depending on the occurrence of a change in state of the comparator output signal.
  • the control device 9 is also electrically connected to a counting input 39 of the counter 7 in order to switch the counter readiness of the counter 7 on or off as a function of the occurrence of a predetermined change in state of at least one measurement signal or the comparator output signal. When switched on The counter counts 7 clock pulses of a periodic clock signal Tref constant clock period Tclk readiness for counting.
  • the time sequence of various steps in the digital detection of the time interval T .. between the positive and the subsequent negative flank of a rectangular signal pulse P is described below.
  • the second switch 27 is switched on and thus the integration capacitor 23 is short-circuited and discharged via the fourth branch 29 (initial state of the circuit).
  • the signal state detector 8 of the control device 9 detects the positive edge A.
  • a charging phase for charging the integration capacitor 23 is based on a voltage U _ representing the time interval T .. between the pulse edges A .., A_ of the rectangular pulse P. on.
  • the first switch 15 is switched on, so that the integration capacitor 23 is charged via the first and second resistors 13, 17.
  • the analog circuit 3 operates as a charging circuit 3 'with a charging time constant L. .
  • the signal state detector 8 of the control device 9 detects the negative edge A, as a stop signal for the charging phase, and the control device 9 ends the charging phase by switching off the first switch 15 Control device 9 with At the end of the charging phase, a signal is sent to the counter 7 in order to switch on the readiness of the counter 7 so that it counts clock pulses of the periodic clock signal Tref.
  • a charge change phase ⁇ T Immediately after the charging phase is a charge change phase ⁇ T, in which the integration capacitor 23 is only charged via the second resistor 17.
  • the analog circuit 3 works as a charge change circuit 3 "for changing the voltage U on the integration capacitor 23 until the comparator 5 reaches it monitored threshold value U - • D i e charging time constant ( - 2 of the charge change circuit is significantly greater than the charge time constant i 1 of the charging circuit, so that the voltage U at the integrating capacitor 23 during the charge change phase ⁇ T with a significantly smaller rate of change than during the charging phase T ..
  • the time constant T of the charge change circuit is greater than the time constant -1 of the charge circuit, since the total resistance of the resistance circuit 11 is greater during the charge change phase (charging of the integration capacitor 23 via the second resistor 17) than during that Charging phase (L charge of the integration capacitor 23 via a parallel connection of the first and second resistor 13, 17).
  • Charge and charge change circuit 3 ', 3 change the voltage U at the integration capacitor 23 in the same direction.
  • the comparator 5 changes the state of the comparator output signal, whereupon the control device 9 switches off the readiness of the counter 7 and switches on the second switch 27.
  • the integration con- The capacitor 23 is then short-circuited and discharged via the second switch 27, as a result of which the circuit arrangement according to the invention is reset to its initial state.
  • the counting result X of the counter 7 after the Ladungs Sung ⁇ pha ⁇ e by an evaluation read and evaluated as digital information for calculating a measured value for the time interval T .. between the edges A 1, A, of the measurement signal.
  • the signal state detector 8 of the control device 9 can optionally also react to other predetermined signal states than those described above.
  • the signal states for starting and stopping the charging phase of the integration capacitor and thus the measuring time interval can originate from different signal sources.
  • the circuit arrangement according to the invention is able to carry out self-calibration measurements.
  • the first switch 15 is switched off and the second switch 27 is switched on (initial switching state), so that the integration capacitor 23 is discharged.
  • the control device 9 starts the calibration measurement by switching off the second switch 27 and switching on the readiness for counting of the counter 7.
  • the integration capacitor 23 is then only charged via the second resistor 17 from its discharge state until the threshold value U_ * £ is reached.
  • the comparator 5 changes the state of its output signal, whereupon the control device 9 ends the calibration measurement by switching off the readiness of the counter 7 and switching on the second switch 27.
  • the counter 7 counts the clock pulses of the periodic clock signal Tref.
  • the evaluation result XT of the counter 7 is read out by the evaluation device and buffered. This counting result XT of the calibration measurement is included by the evaluation device in the evaluation of one or more time intervals T. to be measured.
  • the voltage U at the integration capacitor 23 has the value described by equation (1) below:
  • the time constant T ⁇ of the charging circuit 3a can be determined by the relationship:
  • T ⁇ C R- ⁇ R 2 / (R 1 + R 2 ) (2)
  • R .. or R_ denotes the resistance value of the first or second resistor 13, 17 and C the capacitance of the integration capacitor 23.
  • the duration ⁇ T of the charge change phase can be described by the following equation (3):
  • Equating equations (1) and (4) and resolving the result according to T 1 leads to a mathematical description of the duration of the charging phase or the time interval to be recorded between two successive states, which is independent of the unknown voltage U, at least of a signal:
  • equation (5) the time constants L, and T are expressed by the resistance values R, and R 2 and by the capacitance C of the integration capacitor 23.
  • the symbol ⁇ T for the duration of the charge change phase in equation (5) has been replaced by the equivalent expression: X Tclk.
  • X denotes the counting result of the counter 7 after the charge change phase has ended and Tclk the period of the periodic clock signal Tref.
  • Equation (5) can be considerably simplified by including the count result XT of a calibration measurement.
  • the voltage change U of the integration capacitor 2% from its discharge state to reaching the threshold value U takes place during a calibration measurement in the time T, which can be described by the product of the count result XT and the period Tclk of the periodic clock signal Tref:
  • T 3 XT • Tclk (6)
  • the threshold value U is given as a function of the counter reading of a calibration measurement:
  • the capacitance value C of the integration capacitor 23 is not included in the equation (8), even larger deviations from the nominal capacitance value, for example due to manufacturing tolerances, are irrelevant.
  • the only device parameters included in the evaluation are the resistance values R, and R 2 and the period Tclk of the clock signal. These values are very easy to determine and have good constancy.
  • the calibration measurement is very easy to carry out and, instead of requiring additional computational effort, the computational evaluation for determining a measuring time interval is considerably simplified.
  • the control device can be made of electronic components known per se, such as flip-flops, digital gates, etc. being constructed.
  • the DC voltage source is preferably a supply DC voltage source for all components of the switching device, in particular a 5 V DC voltage source.
  • a supply DC voltage source for all components of the switching device, in particular a 5 V DC voltage source.
  • MOS field-effect transistors with short switching times are preferably used as the first and second switches 15, 27.
  • the comparator 5 should have an input resistance value that is significantly greater than the resistance values R_. "R" of the first and second resistors 13, 17 in order to keep the load on the analog circuit 3 by the comparator negligible.
  • the comparator threshold U 2 is set to a value of approximately 2/3 of the supply voltage U of the direct voltage source. It is thereby achieved that the integration capacitor voltage U does not rise during the measurement up to the flat-ended asymptotic range of the exponential charging function.
  • the resistance R should be at least a factor of the order of magnitude 100 greater than the resistance value R .. of the first resistor 13, so that the time constant 2 " 2 of the charge change circuit 3" is also large compared to the time constant T, the charging circuit 3 '.
  • a time interval measuring device 2 with a circuit arrangement according to the invention for digital detection of a time interval is described below.
  • time interval measuring device 2 For example, time intervals Tx between positive edges A, a measurement signal TCP with several successive pulses P are to be determined (FIG. 4).
  • the ones to be determined Time intervals T are longer than the period Tclk of a reference clock signal Tref, so that several clock pulses of the reference clock signal fall in time in a time interval T ⁇ .
  • the length Tx of the time interval to be determined can be determined by the relationship:
  • Tm denotes a time interval which is made up of an integer multiple of the period Tclk of the reference clock signal Tref, T-. the error time interval at the beginning of the measuring time interval T and T, the error time interval at the beginning of the measuring time interval beginning with the next positive edge of the measuring signal TCP.
  • the clock-synchronous time interval Tm is determined by counting the time in the
  • the time interval measuring device 2 comprises a counting device 41 and a counter enable circuit 43.
  • the circuit arrangement is constructed essentially like the circuit arrangement 1 of the exemplary embodiment described above. Components already described are identified by the letter a after the reference number. Deviations from the previous exemplary embodiment are explained below.
  • the counting device 41 comprises a pulse pause counter 45 for counting clock pulses of the reference clock signal Tref during a pulse pause between the pulses P of the measurement signal TCP and a pulse length counter 47 for Counting of clock pulses of the reference clock signal during the duration of a pulse P.
  • a counting device 41 with pulse pause and pulse length counters 45, 47 is advantageous if both pulse durations and pulse pauses are longer than the period duration Tclk of the reference clock signal.
  • the advantage is that the pulse length counter 47 or the pulse pause counter 45 can be read out alternately by an evaluation device (not shown), while the other counter 45, 47 counts clock pulses. No very high speed requirements with regard to reading out the counting results of the counters 45, 47 then have to be made to the evaluation device in order to register all counting events or clock pulses of the reference clock signal Tref falling within a time interval T 1.
  • the measurement signal is present at an input 49 of the control device 9a and at an input 50 of the counter release circuit 43.
  • the counter enable circuit 43 controls the readiness of the counters 45, 47 as a function of the occurrence of pulse edges of the measurement signal TCP.
  • the periodic reference clock signal Tref is present at the counting inputs of the pulse length counter 47, the pulse interval counter 45 and the counter 7a of the switching device la. Furthermore, the reference clock signal Tref is fed to an input 55 of the control device 9a. A takeover signal of the pulse length counter 47 is fed to a control input 57 of the control device 9a.
  • the first switch 15a of the circuit arrangement la is switched on by the control device 9a and the second switch 27a is switched off.
  • the charging phase thus begins, during which the integration capacitor 23a via the first resistor 13a and via the second resistor. ⁇ tand 17a is loaded.
  • the counter enable circuit 43 blocks the readiness for counting of the pulse pause counter 45 and switches on the readiness for counting of the pulse length counter 47.
  • the loading phase of the integration capacitor 23a ends with the occurrence of a first negative edge of the reference clock signal Tref counted by the pulse length counter 47 and corresponds to an error time interval T- to be determined. or T,.
  • the control device 9a switches the first switch 15a off, so that the integration capacitor 23a is forwarded during the charge change phase ⁇ T via the second resistor 17 ⁇ to a voltage threshold value U 2 monitored by the comparator 5a.
  • the control device 9a monitors the takeover signal from the pulse length counter 47 in order to determine whether the pulse length counter 47 has actually counted the first negative edge of the periodic clock signal Tref after the start of the measuring time interval T 1 and ends the charging phase T with the occurrence of a negative one Edge of the reference clock signal only when the edge has been registered by the counter 47.
  • the counter 7a counts clock pulses or negative edges of the periodic reference clock signal Tref.
  • control unit 9a The interaction of the control unit 9a with the counter 7a and the comparator 5a for ending the charge change phase and for controlling the readiness for counting (release) of the counter 7a has already been explained in connection with the previously described exemplary embodiment of the invention.
  • the circuit arrangement 1 a After the charge change phase has elapsed, the circuit arrangement 1 a is in its initial state and is thus for the detection of a next error time interval T .. or T-. ready.
  • the readiness for counting (release) of the pulse length counter 47 is switched off when a negative edge A_ of the measurement signal TCP occurs and that of the pulse pause counter 45 is switched on.
  • the counting results of the counters 7a, 45 and 47 are each read out by the evaluation device and temporarily stored after the corresponding counter has come to a standstill.
  • the evaluation device calculates a digital value for the measurement time interval Tx to be determined from the temporarily stored count results.
  • the counter enable circuit (43) monitors both the measurement signal TCP and the reference signal Tref and switches the readiness for counting of the pulse length counter 47 or the pulse pause counter 45 on or off when the first is positive Edge of the reference signal Tref follows the positive or negative edge A of the measurement signal TCP (FIG. 4a).
  • the negative edge of the reference clock signal Tref which triggers a first count event of the pulse length counter and which simultaneously ends the loading phase T. of the integration capacitor 23a then occurs at the earliest after half a clock period of the reference clock signal Tref has elapsed after the start of the measuring time interval T.
  • the time interval T- or T to be detected with the circuit arrangement la can then be a minimum of half and a maximum of three half period periods Tclk of the reference signal Tref.
  • the problem that a first edge of the reference clock signal Tref to be counted by the pulse length counter 47 follows the positive edge A of the measurement signal ⁇ TCP too closely to be registered by the counter 47 is eliminated in this way.
  • a typical time behavior of the circuit arrangement 1 a is discussed below on the basis of example values for the resistors R 1, R 2 _ for the capacitance C of the integration capacitor 23a, for the period Tclk of the reference clock signal Tref and for the comparator threshold U.
  • U 2 2/3 U, where U denotes the voltage of the DC voltage source.
  • T Tclk • (V + W) + R 1 / (R 1 + R 2 ) • Tclk • (X 1 - X) (10)
  • T denotes the measuring time interval to be determined between successive positive edges of the
  • W is the counting result of the pause counter after a
  • Equation (10) is a simple calculation rule for determining the measured value T from the counting results of the pulse length counter 47, the pulse pause counter 45 and the counter 7 ⁇ of the circuit arrangement la.
  • the right side of equation (10) includes the summan Tclk. (V + W), which is measured as an integral multiple of the reference clock period Tclk, and the summand R, / (R, + R 2 ) .Tclk (X'-X), which measures the detection of the error time intervals T .. or T. , describes.
  • the error time intervals can be represented virtually as a multiple of a "virtual clock period" Tclk, with:
  • the error time intervals T .., T. appear divided into substantially smaller time quanta than Tclk, as is illustrated in the example below:
  • the error time intervals are scanned with a time pattern of 200 n ⁇ / 101, ie the virtual clock period in this example is approximately 2 ns with a real clock period of 200 ns.
  • the reference clock signal Tref can originate, for example, from a system clock source which also clocks a microprocessor unit of the evaluation device.
  • a time interval measuring device with a switching device requires only a single supply DC voltage source and also only a single reference clock source.
  • the form of the measurement signal required for the explanation of the working principle of the time interval measuring device 2 is not mandatory. In this exemplary embodiment of the invention, too, predetermined signal states other than the described delimitation marks of time intervals can be selected.
  • This further exemplary embodiment is a circuit arrangement for digitally detecting the amplitude of a signal and comprises an analog circuit part 3b, a comparator 5b, a counter 7b, a control device 9b, also a time control circuit 57 and a sample and hold circuit 59.
  • the essential principle the analog circuit part 3b, the comparator 5b, the counter 7b and the control device 9b can be seen essentially from the description of the previous exemplary embodiments; Deviations from this are described below.
  • the components already described in the preceding exemplary embodiments, those with the same or similar function also in the circuit arrangement 1b for digital detection the amplitude of a signal are used, are marked with a b after the corresponding reference number.
  • the analog circuit part 3b is connected to a sample-and-hold circuit 59 representing the charge source for the integration capacitor 23b.
  • the sample and hold circuit 59 samples the unknown signal U, e.g. a voltage signal, and outputs a voltage U proportional to a respective current sample or hold value to the analog circuit 3b.
  • the timing control circuit 57 is clocked with the reference clock signal Tref and outputs a timing control signal with signal edges successive at a predetermined time interval Tk to the control device 9b.
  • the control device 9b switches the first switch 15b on and the second switch 27b off and thus starts the charging phase of the integration capacitor 23b.
  • the integration capacitor 23b is charged during the charging phase via the first and second resistors 13b, 17b to a voltage U - which represents the sample-hold value of the sample-and-hold circuit applied to the analog circuit.
  • the control device switches off the first switch 15b and the readiness of the counter 7b to count periodic reference clock pulses, which changes the charge phase to change the voltage at the integration.
  • the capacitor 23b begins until a predetermined threshold value U "C2 monitored by the comparator 5b is reached.
  • the comparator 5b changes when the Voltage U -, its output signal at the integration capacitor 23b, whereupon the control device 9b switches on the second switch 27b and switches off the readiness for counting of the counter 7b.
  • the control device 9b notifies the sample-and-hold circuit 59 of the readiness for a new measurement cycle via a readiness signal, so that the sample-and-hold circuit 59 outputs a new sample value U for a next measurement cycle.
  • an evaluation device (not shown) reads the counting result of the counter 7b in order to thereby calculate a digital measured value for the signal voltage U or U to be detected.
  • An initial equation for the calculation of a value U can be derived from equation (5) by solving equation (5) for U and replacing U with U and T .. with Tk.
  • the embodiment of the invention described above shows a new way of analog-to-digital conversion. This embodiment is also not susceptible to faults and can be implemented inexpensively with little circuitry.
  • control device can be provided with delay compensation circuits which take into account different signal propagation times and switching times or preparation times of components.
  • control device in particular include control circuits which ensure that a new measuring cycle can only begin when the previous measuring cycle has been completed.
  • the dimensions of the first and second resistors, the integration capacitor, and the period Tclk of the reference clock signal essentially depend on the desired digital resolution of an analog information to be acquired and on the tolerated maximum duration of a measurement cycle.
  • the analog circuit 3, 3a, 3b for realizing the charge circuit and the charge change circuit can be replaced by equivalent circuits, for example by a parallel circuit fed by a constant current source, comprising an integration capacitor, a first and a second resistor with a first switch in series with the first Resist and a second switch in series with the second resistor.

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Description

Schaltungsanordnung•zur digitalen Erfassung einer analogen Information, insbesondere des Zeitabstandes zweiter aufeinander¬ folgender Zustände eines Signals.
Beschreibung
Die Erfindung betrifft eine Schaltungsanordnung zur di¬ gitalen Erfassung einer analogen Information, insbeson¬ dere des Zeitabstandes zweier aufeinanderfolgender Zu¬ stände wenigstens eines Signals oder der Amplitude des Signals, gemäß dem Oberbegriff des Anspruchs 1.
Eine Schaltungsanordnung zur Erfassung von Zeitabstän- den, insbesondre zur Messung von kleinen Zeitabständen im Submillisekundenbereich, die mit konventionellen digitalen Zeitabstandsmeßeinrichtungen nicht oder nur mit unzureichender Auflösung bestimmt werden können, umfaßt einen Integrationskondensator, der über eine Ladeschaltung auf eine die analoge Information re¬ präsentierende Spannung ladbar ist, und eine Ladungs¬ änderungsSchaltung, die die Spannung des Integrations¬ kondensators mit einer Änderungsrate kleiner als die der Ladeschaltung ändert. Ein Komparator vergleicht die Spannung an dem Integrationskondensator mit einem vorbestimmten Schwellenwert. Ferner ist ein Zähler vorgesehen, welcher während der Änderung der Spannung des Integrationskondensators mittels der Ladungsände¬ rungsschaltung bis zum Erreichen des vorbestimmten Schwellenwertes periodische Taktpulse zählt.
Nachdem der Integrationskondensator über die Ladeschal¬ tung auf eine die analoge Information repräsentierende Spannung geladen worden ist, ändert die Ladungsände- rungsschaltung die Spannung am Integrationskondensator bis zum Erreichen des durch den Komparator überwachten Schwellenwertes. Die Dauer dieser Spannungsänderung des Integrationskondensators mittels der Ladungsänderungs- schaltung hängt einerseits von vorbestimmten Parametern der Schaltungsanordnung und andererseits von dem Wert der die analoge Information repräsentierenden Integra¬ tionskondensatorspannung ab. Nach Ablauf der Spannungs¬ änderung am Integrationskondensator stellt das Zähler¬ gebnis des Zählers eine digitale Information über die Dauer der Spannungsänderung und damit auch über den Wert der analogen Information dar.
Bei der konventionellen digitalen Messung von Zeit¬ intervallen auf der Grundlage des Auszählens von Flan¬ ken periodischer Taktpulse eines Referenztaktsignals bekannter Perior_endauer stellt sich das Problem, daß der Beginn bzw. das Ende des Zeitintervalls im allge¬ meinen nicht mit einer Flanke des Referenztaktsignals zusammenfällt. Der Zeitabstand zwischen dem Beginn des Meßzeitintervalls und dem Auftreten der ersten, ein Zählereignis auslösenden Flanke des Referenztaktsignals wird nicht richtig erfaßt, da keine vollständige Refe¬ renztaktperiode auf diesen Zeitabstand entfällt. Eine entsprechende Situation ergibt sich am Ende des Meß- zeitintervallε. Der dadurch entstehende Fehler des di¬ gitalen Meßergebnisses wird als +/- 1-Digitalisierungs- unsicherheit bezeichnet. Die +/1-Digitalisierungsun- sicherheit begrenzt die relative Auflösung einer Zeit- abstandsmessung um so stärker, je größer das Verhältnis von Periodendauer des Referenztaktsignals zur Dauer des zu messenden Zeitabstands ist. Zur Erzielung einer hohen Auflösung einer konventionellen Zeitabstandsmes- sung ist daher eine hohe Referenztaktfrequenz erforder¬ lich. Ein Referenztaktsignal mit sehr hoher konstanter Frequenz erfordert jedoch aufwendige Oszillatorschal¬ tungen und ist störanfällig.
Eine Möglichkeit der Auflösungsverbesserung bei der Zeitintervallmessung ohne Erhöhung der Referenztakt¬ frequenz besteht darin, die aufgrund der Asynchrσnität von Meß-und Referenztaktsignal nicht genau erfaßbaren Zeitabstände am Beginn und am Ende des Meßzeitinter¬ valls mit einer Schaltungsanordnung der oben bezeich¬ neten Art zu bestimmen.
Eine solche Anwendung einer Schaltungsanordnung zur digitalen Erfassung des Zeitabstandes zweier aufeinan¬ derfolgender Zustände wenigstens eines Signals ist aus der Zeitschrift "Elektronik" Jahrgang 7-1988, Heft 14 Seiten 65 bis 68 bekannt. Die bekannte Schaltungsanord¬ nung arbeitet als Analog-Interpolator eines Zeitinter¬ vall-Meßsystems und erfaßt den Zeitabstand T.. zwischen dem Beginn eines zu messenden Zeitintervalls T und einer darauffolgenden vorbestimmten Flanke eines peri¬ odischen Referenztaktsignals. Ein weiterer Analog- Interpolator erfaßt den Zeitabstand T_. zwischen dem Ende des zu messenden Zeitintervalls und einer darauf¬ folgenden vorbestimmten Flanke des Referenztaktsignals. Die oben genannten vorbestimmten Flanken des Referenz¬ taktsigJnals schließen ein Zeitintervall Tm ein, dessen
Länge einem ganzzahligen Vielfachen der Periodendauer des Referenztaktsignals entspricht und somit durch
Auszählen der in dieses taktsynchrone Zeitintervall fallenden Taktperioden mit einer Zähleinrichtung exakt bestimmbar ist. Aus den mit den Analoginterpolatoren und der Zähleinrichtung ermittelten Informationen über die Zeitabschnitte/ n 1, T.1. und Tm berechnet eine Aus-
Werteeinrichtung einen digitalen Meßwert für das zu bestimmende Meßzeitintervall Tx,' wodurch eine hohe
Zeitauflösung erzielt wird. Die bekannte Schaltungs¬ einrichtung umfaßt einen in einer Integratorschaltung angeordneten Integrationskondensator, eine Ladeschal¬ tung zum Laden des Integrationskondensators mit einem konstanten Strom einer ersten Ladungsquelle während des zu erfassenden Zeitabstandes T, bzw. T_. , eine Ladungs- änderungsschaltung zum Entladen des Integrationskonden¬ sators mit dem Strom einer zweiten Ladungsquelle, und einen Komparator, der die Spannung am Kondensator mit einem dem Entladezustand des Kondensators entsprechen¬ den Schwellenwert vergleicht. Die erste und zweite Ladungsquelle haben einander entgegengesetzte Polari¬ tät. Die erste Ladungsquelle liefert einen konstanten Strom, der um den Faktor tausend größer ist als der konstante Strom der zweiten Ladungsquelle. Die Span¬ nungsänderungen am Integrationskondensator während der Lade-und Entladephase verlaufen linear, jedoch mit unterschiedlichen Vorzeichen. Während der Entladephase zählt ein Zähler periodische Taktimpulse des Referenz¬ taktsignals. Nach Ablauf der Entladephase stellt das Zählergebnis des Zählers eine Information über den zu erfassenden Zeitabstand T., bzw. T.. dar. Die bekannte Schaltungsanordnung hat insbesondere den Nachteil, daß zum Laden und Entladen des Integrations¬ kondensators Ladungsquellen mit entgegengesetzter Po¬ larität erforderlich sind. Darüberhinaus benötigt der Komparator zum Einstellen des Schwellenwertes ÖV eine negative Gleichspannung. Für den Ladestrom und für den Entladestrom ist eine gute Konstanz zu fordern. Bei Schwankungen des Ladestroms repräsentiert die nte- grationskondensatorspannung nach Ablauf der Ladephase das zu erfassende Zeitintervall nur fehlerhaft, während Schwankungen des Entladestromes einen störenden Einfluß auf die Entladezeit und somit auf das Zählergebnis des Zählers haben. Die erforderliche Stabilisierung der Ströme unterschiedlicher Vorzeichen auf jeweils vor¬ bestimmte Werte, die sich darüberhinaus noch wesentlich unterscheiden, ist mit einem hohen Schaltungsaufwand verbunden, der die Schaltungsanordnung kompliziert und teuer macht. Zur Erzielung einer hohen Meßgenauigkeit des bekannten Analog-Interpolators ist eine aufwendige statistische Kalibrierung zur Bestimmung des Verhält¬ nisses von Ladestrom zu Entladestrom nach jedem Me߬ vorgang erforderlich. Dabei wird jeder der Inter- polatoren mit Hilfe von Referenzimpulsen kalibriert, die den Eingängen der Interpolatoren über einen Prä- zisionsphasenschieber zugeführt werden. Diese Kali¬ briermethode erfordert neben einem zusätzlichen Schal¬ tungsaufwand einen vergleichsweise großen Rechenaufwand der Auswerteeinrichtung.
Aus dem Fachbuch: Halbleiterschaltungstechnik, Verfas¬ ser: Tietze-Schenk, Dritte Auflage, Springer-Verlag, Heidelberg New York 1980, Seite 662, ist eine Schal¬ tungsanordnung zur digitalen Erfassung der Spannungs¬ amplitude eines analogen Signals bekannt. Diese bekann¬ te Schaltungsanordnung arbeitet nach dem "dual-slope"- Analog-Digital-Wandler-Verfahren und umfaßt einen Integrationεkondensator in einer Integratorschaltung mit Operationsverstärker. Der Eingang der Integrator¬ schaltung ist während eines vorbestimmten Integrations¬ zeitintervalls über eine Ladeschaltung mit der Signal¬ quelle elektrisch verbunden, wodurch der Integrations¬ kondensator auf eine der zu messenden Signalspannung proportionale Spannung geladen wird. Nach Ablauf des Integrationszeitintervalls wird der Eingang der Integra- torεchaltung an eine Referenzspannungsquelle mit kon¬ stanter Referenzspannung angeschlossen, um den Integra¬ tionskondensator zu entladen. Dabei ändert sich die Kondensatorspannung linear mit der Zeit. Während des Entladevorgangs zählt ein Zähler periodische Taktpulse einer Referenztaktquelle. Ein Komparator beendet den Zählvorgang, wenn die Spannung am Kondensator auf den Wert OV abgesunken ist. Nach Ablauf der Entladephase stellt das Zählergebnis des Zählers eine digitale Information über die zu messende Signalspannung dar.
Ein Nachteil dieses bekannten Analog-Digital-Wandlers liegt darin, daß für den kontrollierten Entladevorgang des Integrationskondensators und damit für eine hohe Genauigkeit der Spannungsmessung eine sehr gut konstan¬ te Referenzspannung erforderlich ist, deren Vorzeichen entgegengesetzt zum Vorzeichen der Meßspannung ist. Die bekannte Schaltungsanordnung erfordert daher wenigstens eine positive und eine negative Spannungsquelle mit jeweils sehr gut konstanter AusgangsSpannung, und eine Schalteinrichtung, die die Referenzspannung umpolt.
Der Erfindung liegt die Aufgabe zugrunde, eine Schal¬ tungsanordnung zur digitalen Erfassung einer analogen Information, insbesondere des Zeitabstandes zweier aufeinanderfolgender Zustände wenigstens eines Signals oder der Amplitude des Signals anzugeben, deren Schal¬ tungsaufwand und Störanfälligkeit gering ist. Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Ladeschaltung und die Ladungsänderungsschaltung die Spannung des Integrationskondensators in gleicher Richtung ändern und an eine gemeinsame Ladungsquelle angeschlossen sind.
Die erfindungsgemäße Schaltungsanordnung ist mit geringem Schaltungsaufwand realisierbar und arbeitet nahezu störungsunanfällig. Insbesondere ist zum Betrieb der Schaltung nur eine Ladungsquelle, zum Beispiel eine Gleichspannungsquelle erforderlich. Ein weiterer Vor¬ teil liegt darin, daß die Schaltungsanordnung ohne Ein¬ schränkung ihrer Zuverlässigkeit aus vergleichsweise preiswerten Bauelementen aufgebaut werden kann.
Mit einer Weiterbildung der Erfindung zur digitalen Er¬ fassung des Zeitabstandes zweier aufeinanderfolgender Zustände wenigstens eines Signals, gemäß Anspruch 2, wird sichergestellt, daß die Ladeschaltung nur während des zu erfassenden Zeitabstandes wirksam geschaltet ist, um den Integrationskondensator auf eine den zu messenden Zeitabstand repräsentierende Spannung zu laden. Ferner ist sichergestellt, daß die Spannungs¬ änderung des Integrationskondensators mittels der Ladungsänderungsschaltung unmittelbar im Anschluß an den zu erfassenden Zeitabstand erfolgt, wodurch die den Zeitabstand repräsentierende Spannung am Integrations- kondenεator ohne Verfälschung durch Leckströme, stö¬ rungssicher und vergleichsweise schnell ausgewertet werden kann.
Gemäß der Weiterbildung der Erfindung nach Anspruch 3 lassen sich verεchiedene Signalzustände eines Signals als Begrenzungsmarken eines zu messenden Zeitabstandes auswählen. Die Signalzustände können beispielsweise steigende oder fallende Flanken eines Meßsignals sein. Gemäß der Weiterbildung der Erfindung nach Anspruch 4 lasεen εich Zeitabεtände zwischen Signalzuständen von Signalen aus verschiedenen Quellen erfassen.
Durch Verwendung einer Gleichspannungsquelle als La¬ dungsquelle, insbeεondere einer Verεorgungεgleichεpan- nungεquelle der Schaltungεanordnung wird der Schal- tungεaufwand zur Stromverεorgung minimal gehalten.
Die Weiterbildung der Erfindung gemäß Anεpruch 6, zur Messung der Amplitude des Signals, gewährleistet ein konstanteε Integrationεzeitintervall zum Laden des Integrationskondensators auf eine die Amplitude des analogen Signals repräsentierende Spannung. Durch Auszählen von periodiεchen Taktpulsen, die in die sich an das Integrationεzeitintervall anεchließende Ladungs- änderungsphase fallen, wird eine digitale Information über die zu erfassende analoge Signalspannung erhalten.
Eine Abtast-Halte-Schaltung zur Zwischenspeicherung von Signalamplitudenwerten ermöglicht die digitale Erfas¬ sung von Amplitudenwerten zeitveränderlicher Signale.
Die Ladeschaltung läßt sich durch Einstellen eines ersten Widerstandswerteε und die Ladungsanderungs- εchaltung durch Einstellen eines zweiten Widerstands¬ wertes der Widerstandεschaltung nach Anspruch 8 einfach realiεieren, wobei Lade und Ladungεänderungεεchaltung mit einer gemeinεamen Ladungεquelle auskommen.
Im Anspruch 9 wird eine sehr einfache Möglichkeit zur Änderung deε Widerstandswertes der Widerεtandεεchaltung angegeben. Ein besonderer Vorteil der Widerstandεεchal- tung nach Anεpruch 9 besteht darin, daß der Ladungsfluß zum Kondensator während der Ladephase und während der Ladungsänderungεphase im wesentlichen von störunanfäl- ligen passiven Bauelementen, nämlich Ohm'sehen Wider¬ ständen, abhängt. Die vorgeschlagene Widerεtandεεchal¬ tung gewährleistet bei sehr einfachem Aufbau eine nahezu störunanfällige Erfassung der analogen Informa¬ tion. Hinzukommt, daß Widerstände mit hoher Präzision, Temperaturunabhängigkeit und Langzeitstabilität ihrer Widerstandswerte mit den heutzutage vorhandenen Tech¬ nologien ohne Schwierigkeiten bei gleichzeitig geringen Kosten herstellbar sind, was zur preiswerten Realisie¬ rung der Schaltungsanordnung beiträgt.
Dadurch, daß der zweite Widerstand der Widerstands¬ schaltung nach Anspruch 9 einen wesentlich größeren Widerstandεwert alε der erste Widerstand hat, ist die Änderungsrate der Spannung des Integrationskondensators während der Spannungsänderung mittels der Ladungsände¬ rungsschaltung wesentlich kleiner als die Änderungsrate der Spannungsänderung am Integrationskondensator wäh¬ rend der Ladephase mittels der Ladeschaltung. Dies ist insbesondere von Bedeutung, wenn Zeitabstände digital erfaßt werden sollen, die etwa gleich lang oder kürzer als die Periodendauer des periodischen Taktsignalε εind. Die von der Dauer der Ladephaεe abhängige Dauer der Ladungsänderungsphase kann durch Wahl des Wider¬ standsverhältnisses des ersten und zweiten Widerstandes immer so lang gewählt werden, daß mehrere periodische Taktpulse während der Ladungsänderungsphase auftreten, so daß durch Zählen dieser Taktpulse eine digitale Information über die Dauer der Ladephaεe erhalten wird.
Entsprechend der Weiterbildung der Erfindung nach Anspruch 11 kann der Integrationskondensator durch einen zweiten Schalter der Steuereinrichtung kurz¬ geschlossen werden, um die Anfangsbedingungen für einen neuen Meßvorgang herzuεtellen. Auεführungsbeispiele der Erfindung sind in den Zeich¬ nungen dargestellt und werden im folgenden näher be¬ schrieben.
Es zeigen
Fig. 1 eine schematische Darstellung einer Schaltungs¬ anordnung nach der Erfindung zur digitalen Erfassung eines Zeitabstandes zwiεchen aufeinan¬ derfolgenden Zuεtänden wenigstens eines Signals,
Fig. 2 ein Signalablaufdiagramm zur Erläuterung der Arbeitsweise der Schaltungsanordnung nach Fig. 1,
Fig. 3 eine schematische Darstellung einer Zeitinter¬ vall-Meßeinrichtung mit einem Ausführungsbei- εpiel der Erfindung,
Fig. 4 und Fig. 4a ein Signalablaufdiagramm zur Er¬ läuterung der Arbeitsweise der Zeitintervall- Meßeinrichtung nach Fig. 3 und
Fig. 5 eine schematiεche Darstellung eines Ausfüh- rungsbeispielε der Erfindung zur digitalen Erfassung der Amplitude eines Signals.
Die in Fig. 1 mit 1 bezeichnete Schaltungsanordnung nach der Erfindung umfaßt einen analogen Schaltungsteil 3, einen Komparator 5, einen Zähler 7 und eine Steuer¬ einrichtung 9. Der analoge Schaltungsteil 3 umfaßt eine an den Pluspol 6 einer positiven Gleichspannungsquelle angeschlossene Widerstandsschaltung 11 mit einem ersten Widerstand 13 in Serie zu einem ersten Schalter 15 in einem ersten Zweig 16 und mit einem zweiten Widerstand 17 parallel zum ersten Widerstand 13 und zum ersten Schalter 15 in einem zweiten Zweig 18, ferner in Serie zur Widerεtandsεchaltung 11 eine an daε Bezugspotential 19 (Masse) der Gleichspannungsquelle angeschlosεene Parallelεchaltung 21 aus einem Integrationskondensator 23 in einem dritten Zweig 25 und einem zweiten Schalter 27 in einem vierten Zweig 29.
Der erste Schalter 15 und der zweite Schalter 27 werden von der Steuereinrichtung 9 gesteuert und schalten je nach Schaltzustand einen Strom durch den ersten Zweig 16 bzw. durch den vierten Zweig 29 ein oder aus. Ein Eingang 31 des Komparators 5 ist mit einem ersten Anschluß 33 des Integrationskondensators 23 elektrisch verbunden. Der Komparator 5 vergleicht die Spannung U am Integrationskondensator 23 mit einem vorbestimmten Schwellenwert U , und ändert den Zustand seineε Kompa- ratorauεgangεsignals, wenn die Kondensatorspannung ü den Schwellenwert ü ~ erreicht. Ein das Komparator- ausgangεsignal führender Ausgang 35 des Komparators 5 iεt mit einem Eingang 37 der Steuereinrichtung 9 elek¬ trisch verbunden. Ein Signalzustandsdetektor 8 der Steuereinrichtung 9 detektiert vorbestimmte aufeinan¬ derfolgende Zustandεänderungen wenigstens eines Me߬ signals, beispielsweise die positive und negative Flanke eines Rechteckpulses eines Meßsignalε, und die Steuereinrichtung 9 steuert den ersten Schalter 15 bzw. zweiten Schalter 27 in Abhängigkeit vom Auftreten der vorbestimmten Zustandsänderungen wenigstens eines MeßSignals bzw. in Abhängigkeit vom Auftreten einer Zustandsänderung des Komparatorausgangεsignals. Die Steuereinrichtung 9 ist ferner mit einem Zählfreigabe¬ eingang 39 des Zählers 7 elektrisch verbunden, um die Zählbereitschaft des Zählers 7 in Abhängigkeit vom Auftreten einer vorbestimmten Zustandsänderung wenig¬ stens eines Meßsignals bzw. des Komparatorausgangsεi- gnalε ein- bzw. auszuschalten. Bei eingeschalteter Zählbereitschaft zählt der Zähler 7 Taktpulse eines periodischen Taktsignalε Tref konstanter Taktperioden¬ dauer Tclk.
Anhand eines Beispiels einer Pulslängenmessung mit dem Ausführungεbeispiel der Erfindung wird nachstehend die zeitliche Folge verschiedener Schritte bei der digita¬ len Erfassung des Zeitabstandes T.. zwischen der positi¬ ven und der darauffolgenden negativen Flanke eines Rechteckεignalpulεeε P beεchrieben. Dazu wird auf Fig. 1 und Fig. 2 Bezug genommen. Vor dem Auftreten des Pulses P ist der zweite Schalter 27 eingeschaltet und damit der Integrationεkondenεator 23 über den vierten Zweig 29 kurzgeεchloεεen und entladen (Ausgangszuεtand der Schaltung) . Bei Auftreten der positiven Flanke A.. des Rechteckpulses P detektiert der Signalzustandsde- tektor 8 der Steuereinrichtung 9 die positive Flanke A. alε Startεignal einer Meεsung, und die Steuereinrich¬ tung 9 schaltet durch Ausgabe eines Steuersignals gleichzeitig den zweiten Schalter 27 aus, so daß kein Strom über den vierten Zweig 29 an dem Integrationε¬ kondenεator 23 vorbeifließen kann. Damit setzt eine Ladephase zum Laden des Integrationskondensators 23 auf eine den Zeitabstand T.. zwischen den Pulsflanken A.. , A_ des Rechteckpulseε P repräsentierende Spannung U _. ein. Während der Ladephase ist der erste Schalter 15 einge¬ schaltet, so daß der Integrationskondenεator 23 über den erεten und zweiten Widerεtand 13, 17 geladen wird. In der Konfiguration, daß der erεte Schalter 15 einge- εchaltet und der zweite Schalter 2.7 auεgeεchaltet iεt, arbeitet die Analogschaltung 3 als Ladeschaltung 3' mit einer Ladezeitkonstante L . .
Bei Auftreten der negativen Flanke A2 des Rechteckpul¬ ses P detektiert der Signalzustandsdetektor 8 der Steuereinrichtung 9 die negative Flanke A-, alε Stopp¬ signal für die Ladephase, und die Steuereinrichtung 9 beendet die Ladephaεe durch Ausschalten des ersten Schalterε 15. Ferner gibt die Steuereinrichtung 9 mit Beendigung der Ladephase ein Signal an den Zähler 7 aus, um die Zählbereitschaft des Zählers 7 einzuschal¬ ten, so daß dieser Taktpulse des periodischen Taktsi¬ gnals Tref zählt. Unmittelbar an die Ladephase schließt sich eine Ladungsänderungεphaεe ΔT an, in der der Integrationskondensator 23 nur noch über den zweiten Widerstand 17 geladen wird. In der während der Ladungs- änderungεphaεe ΔT vorliegenden Konfiguration, daß erεter und zweiter Schalter 15, 27 auεgeεchaltet sind, arbeitet die Analogschaltung 3 als Ladungsänderungs- εchaltung 3" zur Änderung der Spannung U am Integra¬ tionskondensator 23 bis zum Erreichen des von dem Komparator 5 überwachten Schwellenwertes U -• Die Ladezeitkonstante (- 2 der Ladungsänderungsschaltung ist wesentlich größer als die Ladezeitkonstante i 1 der Ladeschaltung, so daß die Spannung U am Integrations¬ kondensator 23 während der Ladungsänderungsphase ΔT mit einer wesentlich kleineren Änderungsrate als wäh¬ rend der Ladephase T.. geändert wird. Die Zeitkonstante T der Ladungsänderungsschaltung ist größer als die Zeitkonstante - 1 der Ladeschaltung, da der Geεamtwider- εtand der Widerεtandεεchaltung 11 während der Ladungs¬ änderungsphase (Ladung des Integrationskondenεators 23 über den zweiten Widerstand 17) größer ist als während der Ladephase (Ladung des Integrationskondensators 23 über eine Parallelschaltung aus erstem und zweiten Widerstand 13, 17) .
Lade- und Ladungsänderungεschaltung 3', 3" ändern die Spannung U am Integrationskondenεator 23 in gleicher Richtung. Wenn die Spannung U am Integrationεkonden- sator 23 den vorbestimmten Schwellenwert ü _ erreicht, ändert der Komparator 5 den Zustand des Komparatoraus- gangssignalε, woraufhin die Steuereinrichtung 9 die Zählbereitschaft des Zählers 7 auεschaltet und den zweiten Schalter 27 einschaltet. Der Integrationskon- densator 23 wird danach über den zweiten Schalter 27 kurzgeschlossen und entladen, wodurch die Schaltungs¬ anordnung nach der Erfindung in ihren Ausgangszustand zurückversetzt wird. Das Zählergebnis X des Zählers 7 wird nach Ablauf der Ladungsänderungεphaεe von einer Auswerteeinrichtung (nicht gezeigt) ausgelesen und als digitale Information zur Berechnung eines Meßwertes für den Zeitabstand T.. zwischen den Flanken A1 , A-, des Meßsignals ausgewertet.
Das wesentliche Arbeitsprinzip des Auεführungsbeispiels der Erfindung wurde vorstehend anhand der Erläuterung einer Pulslängenmeεεung beschrieben. Das Ausführungεbei- εpiel iεt jedoch nicht auf die Meεεung von Rechteckpuls¬ dauern beschränkt.
Der Signalzustandsdetektor 8 der Steuereinrichtung 9 kann wahlweiεe ebenso auf andere vorbestimmte Signal¬ zustände als die oben beschriebenen reagieren. Insbe¬ sondere können die Signalzustände zum Starten und Stoppen der Ladephase des Integrationskondensators und damit des Meßzeitintervalls von verschiedenen Signal¬ quellen stammen.
Die Schaltungsanordnung nach der Erfindung ist in der Lage, Selbstkalibriermessungen auszuführen. Vor Beginn der Kalibriermeεεung iεt der erεte Schalter 15 ausge¬ schaltet und der zweite Schalter 27 eingeschaltet (Ausgangsschaltzustand) , so daß der Integrationskon¬ densator 23 entladen ist. Die Steuereinrichtung 9 startet die Kalibriermessung durch Ausschalten des zweiten Schalters 27 und Einschalten der Zählbereit¬ schaft des Zählerε 7. Der Integrationεkondensator 23 wird daraufhin nur über den zweiten Widerstand 17 von seinem Entladezustand bis zum Erreichen des Schwellen¬ wertes U_* £ geladen. Bei Erreichen des Schwellenwertes U „ ändert der Komparator 5 den Zustand seines Aus- gangεεignalε, woraufhin die Steuereinrichtung 9 die Kalibriermessung durch Ausschalten der Zählbereitschaft des Zählers 7 und Einschalten des zweiten Schalters 27 beendet. Während der Kalibriermessung zählt der Zähler 7 die Taktpulεe deε periodiεchen Taktεignalε Tref. Daε Zählergebniε XT deε Zählers 7 wird nach Ablauf der Kalibriermessung von der Auswerteeinrichtung ausgelesen und zwischengespeichert. Dieseε Zählergebniε XT der Kalibriermeεεung wird von der Auswerteeinrichtung in die Auswertung eines oder mehrerer zu messender Zeit¬ abstände T. einbezogen.
Nachstehend werden mathematische Grundlagen zur Ermitt¬ lung eines gesuchten Zeitabstandes T- zwischen aufein¬ anderfolgenden Zuständen wenigstens eines Signals dargelegt.
Bei Beendigung der Ladephase hat die Spannung U am Integrationskondenεator 23 den durch nachstehende Gleichung (1) beschriebenen Wert:
worin U die Spannung der Gleichεpannungsquelle,
T.. die Dauer der Ladephase und f", die Zeitkonstante der Ladeschaltung 3* bezeichnet.
Die Zeitkonstante T\ der Ladeschaltung 3a läßt sich durch die Beziehung:
Tχ = C R-^ R2/(R1 + R2) (2)
beschreiben, worin R.. bzw. R_ den Widerstandεwert des ersten bzw. zweiten Widerstandes 13, 17 und C die Kapazität des Integrationskondensatorε 23 bezeichnet. Die Dauer ΔT der Ladungsänderungεphaεe kann durch nachstehende Gleichung (3) beschrieben werden:
ΔT - T2 m (<uo - ucl)/(uo - uc2)) (3) ,
worin
£-. = R_ . C die Ladezeitkonstante der Ladungsänderungs¬ schaltung und U „ den vom Komparator 5 überwachten Schwellenwert der Integrationskondensatorspannung bezeichnet.
Auflösen der Gleichung (3) nach U , führt zu:
U C-l = DO - (üO - UC ) exp ~~(Δτ/r, 2) (4)
Gleichsetzen der Gleichungen (1) und (4) und Auflösen deε Ergebnisses nach T1 führt zu einer von der unbe¬ kannten Spannung U , unabhängigen mathematischen Be¬ schreibung der Dauer der Ladephase bzw. des zu erfas¬ senden Zeitabstandes zwischen zwei aufeinanderfolgenden Zuständen wenigstenε eines Signals:
l = " Rl R 2 C/ (R1 + R2> ln ( (Uo " Uc2) Uo)
- I^/CEtj + R2) X Tclk (5)
In Gleichung (5) sind die Zeitkonstanten L , und T durch die Widerstandswerte R, und R2 und durch die Kapazität C des Integrationskondenεatorε 23 ausge- drückt. Das Symbol Δ T für die Dauer der Ladungsän¬ derungεphaεe iεt in Gleichung (5) durch den äqui¬ valenten Ausdruck: X Tclk ersetzt worden. X bezeichnet das Zählergebnis deε Zählerε 7 nach Ablauf der Ladungs¬ änderungsphase und Tclk die Periodendauer des periodi¬ schen Taktsignals Tref. Mit Gleichung (5) kann der zu erfassende Zeitabstand T, aus dem Zählergebnis X und den ansonsten bekannten Parametern der Gleichung (5) bestimmt werden.
Die Gleichung (5) läßt sich durch Einbeziehen des Zählergebnisses XT einer Kalibriermessung noch wesent¬ lich vereinfachen. Die Spannungsänderung U des Inte- grationskondensatorε 2 % von εeinem Entladezuεtand biε zum Erreichen des Schwellenwertes U erfolgt bei einer Kalibriermesεung in der Zeit T,, die durch daε Produkt aus Zählergebnis XT und Periodendauer Tclk des periodi¬ schen Taktsignals Tref beschrieben werden kann:
T3 = XT • Tclk (6)
Unter Verwendung der Gleichung (6) und der exponentiel- len Ladefunktion deε Integrationskondensators 23 ent¬ sprechend Gleichung (1) wird der Schwellenwert U in Abhängigkeit vom Zählerstand einer Kalibriermessung angegeben:
Uc2 = Uo (1 " exP(-χτ-τclk (R2C) ) ) (7)
Ersetzt man in Gleichung (5) U 2 durch den Ausdruck der rechten Seite von Gleichung (7) , so führt dies zu Gleichung (8) :
Tχ = R /"<Rι + R2 - ' Tclk ' (X " X) (8)
Nach Gleichung (8) wird die Auswertung des Zählergeb- nisseε X zur Beεtimmung eineε Zeitabstandes T. zweier aufeinanderfolgender Zustände wenigstens eines Signals durch Einbeziehung des Zählergebnisses XT einer Kali¬ briermessung wesentlich vereinfacht.
In die Auswertungsgleichung (8) für die digitale Erfas- εung deε Zeitabεtandeε T. zweier aufeinanderfolgender Zustände wenigstens eines Signals geht weder der Wert der Versorgungεεpannung U noch der Schwellenwert U ? des Komparators 5, noch der Kapazitätswert C deε Integra- tionskondenεators 23 ein. Eine Langzeitstabilität der vorstehend genannten Größen iεt daher nicht erforder¬ lich, wenn eine Zeitabstandsmeεεung oder eine Meßreihe von Zeitabεtandεmeεεungen mit der Schaltungsanordnung nach der Erfindung jeweils im Zusammenhang mit einer Kalibriermesεung durchgeführt wird. Es ist dann ledig¬ lich eine leicht zu erfüllende Kurzzeitstabilität der oben genannten Größen für jeweils einen Meßvorgang zu fordern. Auf teure Präzisionsbauelemente mit hoher Langzeitstabilität oder auf aufwendige Stabilisierungε- εchaltungen kann daher verzichtet werden. Da der Kapazi¬ tätswert C des Integrationskondenεators 23 nicht in die Gleichung (8) eingeht, spielen auch größere Abweichun¬ gen vom Nennkapazitätswert, beiεpielsweise durch Ferti- gungεtoleranzen, keine Rolle. Die einzigen in die Auεwertung eingehenden Geräteparameter εind die Wider¬ standswerte R, und R2 und die Periodendauer Tclk des Taktsignalε. Diese Werte sind sehr einfach zu ermitteln und haben eine gute Konstanz.
Zu diesen ganz wesentlichen Vorteilen der Schaltungs¬ anordnung nach der Erfindung kommt hinzu, daß die Kalibriermessung sehr einfach durchzuführen ist und, statt zusätzlichen Rechenaufwand zu erfordern, die rechnerische Auswertung zur Ermittlung eines Meßzeit- intervalls wesentlich vereinfacht.
Die Steuereinrichtung kann aus an εich bekannten elektroniεchen Bauteilen wie Flipflopε, digitale Gatter uεw. aufgebaut werden.
Die Gleichspannungsquelle ist vorzugsweise eine Versor- gungsgleichεpannungsquelle für alle Komponenten der Schalteinrichtung, insbesondere eine 5-V-Gleichspan- nungsquelle. Durch die Verwendung nur einer Spannungs¬ quelle für alle Komponenten der Schaltungseinrichtung nach der Erfindung ist der Schaltungsaufwand für die Stromversorgung gering. Als erster und zweiter Schalter 15, 27 werden bevorzugt MOS-Feldeffekttransistoren mit kurzen Schaltzeiten verwendet. Der Komparator 5 sollte einen Eingangswiderstandswert haben, der wesentlich größer ist als die Widerεtandεwerte R_. , R„ des ersten und zweiten Widerstandes 13, 17, um die Belastung der Analogschaltung 3 durch den Komparator vernachlässigbar klein zu halten.
In einem bevorzugten Auεführungεbeiεpiel iεt die Kompa- ratorschwelle U 2 auf einen Wert von näherungsweise 2/3 der Versorgungεεpannung U der Gleichεpannungεquelle eingeεtellt. Dadurch wird erreicht, daß die Integrati- onskondenεatorSpannung U während einer Messung nicht bis in den flachauslaufenden asymptotischen Bereich der exponentiellen Ladefunktion ansteigt. Für die Erfassung kleiner Zeitabstände sollte der Widerstand R- minde¬ stens um einen Faktor der Größenordnung 100 größer sein als der Widerstandswert R.. des ersten Widerstandes 13, so daß die Zeitkonstante 2" 2 der Ladungsänderungsschal¬ tung 3" ebenfalls groß gegenüber der Zeitkonstante T, der Ladeschaltung 3' ist.
Nachstehend wird eine Zeitintervallmeßeinrichtung 2 mit einer Schaltungsanordnung nach der Erfindung zu digita¬ len Erfasεung eineε Zeitabεtandes beschrieben.
Mit der Zeitintervallmeßeinrichtung 2 sollen beispiels¬ weise Zeitintervalle Tx zwischen positiven Flanken A, eines MeßSignals TCP mit mehreren aufeinanderfolgenden Pulsen P bestimmt werden (Fig. 4) . Die zu bestimmenden Zeitintervalle T sind länger als die Periodendauer Tclk eines Referenztaktsignals Tref, so daß mehrere Taktpulse des Referenztaktsignals zeitlich in ein Zeitintervall T^ fallen. Wie aus Fig. 4 zu ersehen ist, kann die Länge Tx des zu ermittelnden Zeitintervalls durch die Beziehung:
beschrieben werden. Darin bezeichnet Tm ein Zeitinter- vall, das sich auε einem ganzzahligen Vielfachen der Periodendauer Tclk deε Referenztaktεignalε Tref zusam¬ mensetzt, T-. das Fehlerzeitintervall am Anfang des Meßzeitintervalls T und T, das Fehlerzeitintervall am Anfang des mit der nächsten positiven Flanke des Meßsi¬ gnals TCP beginnenden Meßzeitintervalls. Das taktsynch¬ rone Zeitintervall Tm wird durch Auszählen der in das
Zeitintervall T fallenden Referenztaktperioden mit einer Zähleinrichtung 41 bestimmt, wogegen die Fehler- zeitintervalle T.., T1 mit der Schaltungsanordnung la erfaßt werden.
Die Zeitintervallmeßeinrichtung 2 umfaßt neben einer Schaltungsanordnung nach der Erfindung la eine Zählein¬ richtung 41 und eine Zählerfreigabeschaltung 43. Die Schaltungsanordnung la iεt im wesentlichen wie die Schaltungsanordnung 1 des vorher beschriebenen Ausfüh- rungsbeispiels aufgebaut. Bereits beschriebene Kompo¬ nenten sind mit dem Buchstaben a hinter der Bezugs¬ ziffer gekennzeichnet. Abweichungen vom vorhergehenden Ausführungεbeispiel werden nachstehend erläutert.
Die Zähleinrichtung 41 umfaßt einen Pulspauεenzähler 45 zur Zählung von Taktpulsen des Referenztaktsignals Tref während einer Pulspause zwischen den Pulsen P des Meßsignals TCP und einen Pulslängenzähler 47 zur Zählung von Taktpulsen des Referenztaktsignals während der Dauer eines Pulseε P. Eine derartige Zähleinrich¬ tung 41 mit Pulεpauεen- und Pulεlängenzähler 45, 47 iεt dann von Vorteil, wenn sowohl Pulsdauern als auch Pulspausen länger sind, als die Periodentauer Tclk des Referenztaktsignals. Der Vorteil liegt darin, daß der Pulslängenzähler 47 bzw. der Pulspauεenzähler 45 ab¬ wechselnd von einer Auswerteeinrichtung (nicht gezeigt) ausgelesen werden können, während der jeweils andere Zähler 45, 47 Taktpulse zählt. An die Auswerteeinrich¬ tung brauchen dann keine sehr hohen Geschwindigkeitε- anforderungen bezüglich deε Auslesens der Zählergebnis¬ se der Zähler 45, 47 gestellt werden, um alle in ein Zeitintervall T^ fallende Zählereignisse bzw. Taktpulse des Referenztaktsignals Tref zu registrieren.
Das Meßsignal liegt an einem Eingang 49 der Steuerein¬ richtung 9a und an einem Eingang 50 der Zählerfreigabe¬ schaltung 43 an. Die Zählerfreigabeschaltung 43 steuert die Zählbereitschaft der Zähler 45, 47 in Abhängigkeit vom Auftreten von Pulsflanken des Meßεignalε TCP.
Daε periodiεche Referenztaktsignal Tref liegt an den Zähleingängen des Pulslängenzählers 47, des Pulspau- εenzählerε 45 und des Zählers 7a der Schalteinrichtung la an. Ferner ist das Referenztaktsignal Tref einem Eingang 55 der Steuereinrichtung 9a zugeführt. Ein Übernahmesignal des Pulslängenzählerε 47 iεt einem Kontrolleingang 57 der Steuereinrichtung 9a zugeführt.
Tritt eine poεitive Flanke A+ deε MeßSignals TCP auf, so wird der erste Schalter 15a der Schaltungsanordnung la durch die Steuereinrichtung 9a eingeschaltet und der zweite Schalter 27a ausgeschaltet. Damit beginnt die Ladephase, während der der Integrationskondensator 23a über den ersten Widerstand 13a und über zweiten Wider- εtand 17a geladen wird. Mit Auftreten der poεitiven Flanke A des Meßsignals TCP sperrt die Zählerfrei¬ gabeschaltung 43 die Zählbereitschaft des Pulspauεen- zählerε 45 und schaltet die Zählbereitschaft des Puls¬ längenzählers 47 ein. Die Ladephase des Integrations- kondenεatorε 23a endet mit dem Auftreten einer erεten von dem Pulslängenzähler 47 gezählten negativen Flanke des Referenztaktsignals Tref und entspricht einem zu bestimmenden Fehlerzeitintervall T-. bzw. T, . Die Steuer¬ einrichtung 9a schaltet mit Beendigung der Ladephase T, den ersten Schalter 15a auε, εo daß der Integrationε- kondensator 23a während der Ladungsänderungsphase ΔT über den zweiten Widerstand 17αbis zu einem von dem Komparator 5a überwachten SpannungsSchwellenwert U 2 weitergeladen wird. Die Steuereinrichtung 9a überwacht das Übernahmesignal vom Pulslängenzähler 47, um fest- zuεtellen, ob der Pulεlängenzähler 47 die erεte nega¬ tive Flanke deε periodiεchen Taktεignalε Tref nach Beginn des Meßzeitintervalls T1 tatsächlich gezählt hat, und beendet die Ladephase T, mit dem Auftreten einer negativen Flanke des Referenztaktsignals erst dann, wenn die Flanke von dem Zähler 47 registriert wurde. Während der Ladungsänderungsphase T zählt der Zähler 7a Taktpulse bzw. negative Flanken des periodi¬ schen Referenztaktεignals Tref.
Das Zuεammenwirken der Steuereinheit 9a mit dem Zähler 7a und dem Komparator 5a zur Beendigung der Ladungεän- derungεphase und zur Steuerung der Zählbereitschaft (Freigabe) des Zählers 7a ist bereitε in Zusammenhang mit dem vorher beschriebenen Ausführungsbeiεpiel der Erfindung erläutert worden.
Nach Ablauf der Ladungεänderungsphase befindet sich die Schaltungsanordnung la in ihrem Ausgangszustand und iεt damit für die Erfassung eines nächsten Fehlerzeitinter¬ valls T.. bzw. T-. bereit. Die Zählbereitschaft (Freiga¬ be) des Pulslängenzählers 47 wird bei Auftreten einer negativen Flanke A_ des MeßSignals TCP ausgeschaltet und die des Pulspauεenzählerε 45 wird eingeschaltet. Die Zählergebnisεe der Zähler 7a, 45 und 47 werden jeweils nach dem Stillstand des entsprechenden Zählerε von der Auswerteeinrichtung ausgelesen und zwischenge¬ speichert. Die Auswerteeinrichtung berechnet auε den zwischengespeicherten Zählergebnissen einen digitalen Wert für daε zu beεtimmende Meßzeitintervall Tx.
In einer vorteilhaften Variante deε vorεtehend beschrie¬ benen Auεführungεbeispielε überwacht die Zählerfreigabe¬ schaltung (43) εowohl das Meßsignal TCP als auch das Referenzsignal Tref und schaltet die Zählbereitschaft des Pulslängenzählers 47 bzw. des Pulspauεenzählerε 45 erεt dann ein bzw. auε, wenn die erεte poεitive Flanke deε Referenzεignalε Tref auf die poεitive bzw. negative Flanke A deε Meßεignalε TCP folgt (Fig. 4a) . Die ein erεteε Zählereignis des Pulslängenzählerε auεlösende negative Flanke des Referenztaktsignals Tref, die gleichzeitig die Ladephase T. deε Integrationεkonden- sators 23a beendet, tritt dann frühestens nach Ablauf einer halben Taktperiode des Referenztaktsignals Tref nach Beginn des Meßzeitintervalls T auf. Der mit der Schaltungsanordnung la zu erfassende Zeitabstand T- bzw. T, kann dann minimal eine halbe und maximal drei halbe Periodendauern Tclk des Referenzεignals Tref lang sein. Das Problem, daß eine erste vom Pulslängenzähler 47 zu zählende Flanke des Referenztaktsignals Tref zu dicht auf die positive Flanke A des Meßsignalε TCP folgt, um vom Zähler 47 registriert zu werden, ist auf diese Weise beseitigt. Nachstehend wird anhand von Beispielswerten für die Widerstände R, , R2_für die Kapazität C des Integra- tionskondensatorε 23a, für die Periodendauer Tclk des Referenztaktsignals Tref und für die Komparatorschwelle U ein typiεcheε Zeitverhalten der Schaltungsanordnung la zu diskutiert.
Es sei:
U 2 = 2/3 U , wobei U die Spannung der Gleichspannungεquelle bezeichnet.
Entεprechend der oben erwähnten Variante der Zeitinter¬ vall-Meßeinrichtung nach der Erfindung kann die Dauer eineε Fehlerzeitintervallε T. zwischen 100 ns und 300 ns liegen, wenn die Referenztaktperiodendauer Tclk = 200 ns zugrunde gelegt wird. Mit den obigen Werten für R_. , R2 und C ergibt sich für die Ladeschaltung 3a' die Zeitkonstante T.. = 813 ns. Während der Minimal¬ dauer des Zeitabstandeε T.. = 100 ns wird der Integra- tionεkondenεator 23a mit einer Ladezeitkonεtante 7.. = 813 ns auf die Spannung U , = 0,11 U geladen. Die Ladungsänderungsschaltung 3a" benötigt dann eine Zeit von ΔTma'x = 98 / S zum Weiterladen des Integ Jrations¬ kondenεators 23a bis zum Erreichen der Komparator¬ schwelle 2/3 U . Während der Ladungsänderungsphase
ΔTmax = 98/ S summiert der Zähler 7a Xmax = 487 Zähl¬ ereignisse auf. Während der Maximaldauer des Zeitab¬ standes T- = 300 ns wird der Integrationskondenεator 23a mit der Kapazität 1 nF auf U __. = 0,3 U geladen.
Die Ladungεänderungsphase dauert dann ΔTmm. = 73 Us lang. Dem entspricht ein Zählerstand von 364 Zähler- eignissen des Zählers 7a, bei einer Referenztaktperio¬ dendauer von 200 ns.
Die Auswertungsgleichung zur Berechnung von T geht auf Gleichung (9) zurück.
Ersetzt man in Gleichung (9) T., und T.. durch entspre¬ chende Ausdrücke der Gleichung (8) und ferner T durch Tclk (V+W) , so ergibt sich:
T = Tclk • (V+W) + R1/(R1 + R2) • Tclk • (X1 - X) (10)
Darin bezeichnet T das zu bestimmende Meßzeitintervall zwischen aufeinanderfolgenden positiven Flanken des
Meßsignals,
V das Zählergebnis des Pulslängenzählers nach Ablauf der Pulsdauer,
W das Zählergebnis des Pauεenzählers nach Ablauf einer
Pulspause,
X das Zählergebnis des Zählers lo.nach Ablauf des
Fehlerzeitintervalls T.. ,
X' das Zählergebnis des Zählers 7αnach Ablauf des F Feehhlleerrzzeeiittiinntteerrvvaallllss TT11 uunndd TTcclk die Periodendauer deε periodischen Taktsignals Tref,
Gleichung (10) ist eine einfache Berechnungsvorschrift zur Bestimmung des Meßwertes T aus den Zählergebnissen des Pulslängenzählerε 47, deε Pulspausenzählers 45 und des Zählers 7αder Schaltungsanordnung la.
Da in die Gleichung (10) nur die Zählergebnisse der Zähler 7a, 45, 47, die bekannten Widerstandswerte R- bzw. R- und der bekannte Periodendauerwert Tclk des periodischen Taktsignals eingehen, erübrigt sich bei der Zeitintervallmessung aufeinanderfolgender Zeit¬ intervalle mit der Schaltungseinrichtung la nach der Erfindung sogar eine Kalibriermeεεung. Auch bei diesem Anwendungsbeispiel einer Schaltungsan¬ ordnung nach der Erfindung sind keine hohen Anforde¬ rungen an die Kurzzeitstabilität der VersorgungsSpan¬ nung U oder der Komparatorschwelle U 2 zu stellen.
Die rechte Seite der Gleichung (10) umfaßt den Summan¬ den Tclk. (V+W) , der als ganzzahliges Vielfaches der Referenztaktperiode Tclk abgemessen wird, und den Summanden R,/ (R, + R2) .Tclk (X'-X) , der die Erfasεung der Fehlerzeitintervalle T.. bzw. T., beεchreibt. Die Fehlerzeitintervalle können alε Vielfaches einer "vir¬ tuellen Taktperiode" Tclkvirtuell dargestellt werden, mit:
Tclkvirtuell = 1^/(1^ + R2) .Tclk (11)
Je nach den Widerstandswerten R, und R2 erεcheinen die Fehlerzeitintervalle T.. , T., in weεentlich kleinere Zeitquanten alε Tclk unterteilt, wie an nachεtehende Beispiel veranschaulicht wird:
Es sei:
Tclk = 200 ns, R, = 1 kOhm, R2 = 100 kOhm
Mit diesen Werten für die Taktperiodendauer Tclk und für die Widerstände R, , R2 werden die Fehlerzeitinter¬ valle mit einem Zeitraster von 200 nε/101 abgetastet, d.h., die virtuelle Taktperiodendauer beträgt bei diesem Beispiel etwa 2 ns bei einer realen Taktperio¬ dendauer von 200 ns.
Aus den vorstehenden Betrachtungen geht hervor, daß mit einer Schaltungsanordnung nach der Erfindung zur digitalen Erfasεung von Zeitabεtänden zweier aufeinan- derfolgender Zuεtände wenigεtens eines Signals eine extrem hochauflösende digitale Zeitabstandmessung möglich ist, auch wenn das Referenztaktsignal Tref eine Periodendauer Tclk von lediglich 200 nε hat. Daε Refe¬ renztaktsignal Tref kann beispielsweise von einer Systemtaktquelle stammen, die auch eine Mikroprozessor¬ einheit der Auswerteeinrichtung taktet.
Eine Zeitintervallmeßeinrichtung mit einer Schaltein¬ richtung nach der Erfindung erfordert nur eine einzige Versorgungsgleichspannungsquelle und ebenfalls nur eine einzige Referenztaktquelle.
Die zur Erläuterung deε Arbeitsprinzips der Zeitinter¬ vallmeßeinrichtung 2 vorausgesetzte Form des Meßsignalε ist nicht zwingend. Auch bei diesem Ausführungsbeispiel der Erfindung können andere vorbestimme Signalzustände als die beschriebenen alε Begrenzungsmarken von Zeitab¬ ständen gewählt werden.
Nachstehend wird bezugnehmend auf die Fig. 5 ein wei¬ teres Auεführungsbeispiel der Erfindung beschrieben. Dieεes weitere Ausführungsbeispiel ist eine Schaltungs¬ anordnung zur digitalen Erfassung der Amplitude eines Signals und umfaßt einen analogen Schaltungsteil 3b, einen Komparator 5b, einen Zähler 7b, eine Steuerein¬ richtung 9b, ferner eine Zeitsteuerschaltung 57 und eine Abtast-Halteschaltung 59. Das wesentliche Prinzip des analogen Schaltungsteils 3b, des Komparators 5b, des Zählers 7b und der Steuereinrichtung 9b geht im wesentlichen aus der Beschreibung der vorhergehenden Ausführungεbeiεpiele hervor; Abweichungen dazu εind nachstehend beschrieben. Die bereits in den vorher¬ gehenden Auεführungεbeispielen beschriebenen Kompo¬ nenten, die mit gleicher oder ähnlicher Funktion auch in der Schaltungsanordnung lb zur digitalen Erfassung der Amplitude eines Signalε verwendet werden, εind mit einem b hinter der entεprechenden Bezugεziffer gekenn¬ zeichnet.
Der analoge Schaltungεteil 3b iεt an eine die Ladungε- quelle für den Integrationεkondenεator 23b darεtellende Abtaεt-Halteschaltung 59 angeschlossen. Die Abtast-Hal¬ teschaltung 59 tastet das unbekannte Signal U , z.B. ein Spannungsεignal, ab und gibt eine einem jeweilε aktuellen Abtast- bzw. Haltewert proportionale Spannung U an die Analogschaltung 3b aus. Die Zeitsteuerschal¬ tung 57 wird mit dem Referenztaktsignal Tref getaktet und gibt ein Zeitsteuersignal mit in einem vorbestimm¬ ten Zeitabstand Tk aufeinanderfolgenden Signalflanken an die Steuereinrichtung 9b aus.
Bei Beginn des vorbestimmten Zeitabstandes Tk, zum Beispiel bei Auftreten einer positiven Flanke des Zeitsteuersignals, schaltet die Steuereinrichtung 9b den ersten Schalter 15b ein und den zweiten Schalter 27b aus und startet damit die Ladephase des Integra¬ tionskondensators 23b. Der Integrationskondensator 23b wird während der Ladephase über den ersten und zweiten Widerstand 13b, 17b auf eine Spannung U - geladen, die den an der Analogschaltung anliegenden Abtast-Haltewert der Abtast-Halteschaltung repräsentiert. Bei Beendigung des vorbestimmten Zeitabstandeε Tk, z.B. bei Auftreten einer negativen Flanke deε Zeitεteuerεignalε, εchaltet die Steuereinrichtung den ersten Schalter 15b aus und die Zählbereitschaft deε Zählers 7b zur Zählung perio¬ discher Referenztaktpulse ein, womit die Ladungsände- rungεphaεe zur Änderung der Spannung am Integrationε- kondensator 23b bis zum Erreichen eines vorbestimmten, durch den Komparator 5b überwachten Schwellenwerteε U „ c2 beginnt. Der Komparator 5b ändert bei Erreichen der Spannung U -, am Integrationskondensator 23b sein Aus- gangssignal, woraufhin die Steuereinrichtung 9b den zweiten Schalter 27b einschaltet und die Zählbereit¬ schaft des Zählers 7b ausschaltet. Über ein Bereit¬ schaftssignal teilt die Steuereinrichtung 9b der Ab¬ tast-Halteschaltung 59 die Bereitschaft zu einem neuen Meßzyklus mit, so daß die Abtast-Halteschaltung 59 einen neuen Abtastwert U für einen nächsten Meßzyklus ausgibt.
Nach dem Meßzyklus liest eine Auswerteeinrichtung (nicht gezeigt) das Zählergebnis des Zählers 7b auε, um damit einen digitalen Meßwert für die zu erfassende Si¬ gnalspannung U bzw. U zu berechnen.
Eine Auεgangsgleichung für die Berechnung eines Wertes U läßt sich aus Gleichung (5) ableiten, indem die Gleichung (5) nach U aufgelöst und U durch U und T.. durch Tk ersetzt wird.
Durch das vorstehend beschriebene Ausführungsbeispiel der Erfindung wird ein neuer Weg der Analog-Digital- Wandlung aufgezeigt. Auch dieses Ausführungεbeiεpiel iεt wenig εtöranfällig und läßt sich mit geringem Schaltungsaufwand preiswert realisieren.
Die Erfindung ist nicht auf die beschriebenen Ausfüh¬ rungsbeispiele beschränkt sondern umfaßt auch Abwand¬ lungen mit geänderten oder zusätzlichen technischen Details, wenn der Erfindungsgedanke dadurch nicht verlassen wird. So kann beispielsweise die Steuerein¬ richtung mit Laυfzeitausgleichschaltungen versehen sein, die unterschiedliche Signallaufzeiten und Schalt¬ zeiten bzw. Vorbereitungszeiten von Bauelementen berück¬ sichtigen. Darüberhinaus kann die Steuereinrichtung, insbesondere Kontrollschaltungen umfassen, die dafür sorgen, daß ein neuer Meßzykluε erst dann beginnen kann, wenn der vorherige Meßzyklus abgeschlossen ist. Die Dimensionierung des ersten und zweiten Widerstandes, des Integrationskondensators, und der Periodendauer Tclk des Referenztaktsignals hängt im wesentlichen von der gewünschten digitalen Auflösung einer zu erfassenden analogen Information und von der tolerierten Maximaldauer eines Meßzyklus ab.
Die Analogschaltung 3, 3a, 3b zur Realisierung der Ladeschaltung und der Ladungsänderungsεchaltung kann durch äquivalente Schaltungen ersetzt werden, zum Beispiel durch eine von einer Konstantεtromquelle gespeiste Parallelschaltung aus einem Integrations¬ kondensator, einem ersten und einem zweiten Widerεtand mit einem ersten Schalter in Reihe zum ersten Wider¬ stand und einen zweiten Schalter in Reihe zum zweiten Widerstand.

Claims

Patentanεprüche
Schaltungsanordnung zur digitalen Erfassung einer analogen Information, insbesondere des Zeitabstan- des zweier aufeinanderfolgender Zustände wenig- εtenε eines Signals oder der Amplitude des Si¬ gnals, mit einem Integrationskondensator (23; 23a; 23b) , der über eine Ladeschaltung (3'; 3a'; 3b') auf eine die analoge Information repräsentierende Spannung ladbar ist, mit einer Ladungsänderungs¬ schaltung (3"; 3a"; 3b"), die die Spannung des Integrationskondensators (23; 23a; 23b) mit einer Änderungsrate kleiner als die der Ladeschaltung (3'; 3a'; 3b') ändert, mit einem die Spannung an dem Integrationεkonden- εator (23; 23a; 23b) mit einem vorbestimmten Schwellenwert vergleichenden Komparator (5; 5a; 5b) und mit einem Zähler (7; 7a; 7b), welcher während der Änderung der Spannung des Integrationskondensators (23; 23a; 23b) mittels der Ladungsänderungsschal¬ tung (3", 3a", 3b") bis zum Erreichen des vor¬ bestimmten Schwellenwertes periodische Taktpulse zählt, d a d u r c h g e k e n n z e i c h n e t , daß die Ladeschaltung (3'; 3a'; 3b') und die Ladungsänderungsschaltung (3"; 3a"; 3b") die Spannung des Integrationskondensators (23; 23a; 23b) in gleicher Richtung ändern und an eine gemeinsame Ladungsquelle angeschlossen sind.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur digitalen Erfas¬ sung des Zeitabstandes zweier aufeinanderfolgender Zustände wenigstens eines Signals ein Signalzu- standsdetektor (8, 8a) einer Steuereinrichtung (9, 9a) , insbesondere ein Flankendetektor die aufein¬ anderfolgenden Zustände detektiert, und daß die Steuereinrichtung bei Auftreten des zeitlich ersten Zustandes die Ladeschaltung (3', 3a1) wirkεam schaltet und bei Auftreten des zweiten Zustandes die Ladungsänderungsεchaltung (3", 3a") wirkεam schaltet.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der zeitlich erste und der zweite Signalzustand jeweils wahlweise dem Überschreiten oder dem Unterschreiten vorbesti m- ter Amplitudenpegel eines Signals entspricht.
4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der zeitlich erste Signalzustand wahlweiεe dem Überεchreiten oder dem Unterεchreiten vorbestiπimter Amplitudenpegel eines ersten Signalε entεpricht und daß der zweite Zu¬ stand wahlweise dem überschreiten oder dem Unter¬ schreiten vorbestimmter Amplitudenpegel eines zweiten Signals entspricht.
5. Schaltungsanordnung nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, daß die Ladungsquelle eine Gleichspannungεquelle, insbesondere eine Versorgunσsαleichspannungsquelle der Schaltungsan¬ ordnung ist.
6. Schaltungεanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Messung der Amplitude eines Signals eine ein Integrationszeitintervall vorbestimmter Länge erzeugende Zeitsteuerεchaltung (57) mit einer Steuereinrichtung (9b) zusammen¬ wirkt, welche bei Beginn deε Integrationszeit¬ intervalls die Ladeschaltung (3b') wirksam schal¬ tet und bei Ende des Integrationszeitintervalls die Ladungsänderungsεchaltung (3b") wirksam schal¬ tet, und daß die Ladungεquelle die Quelle deε analogen Signals oder eine Schaltung ist, die eine der Amplitude des analogen Signalε proportionale Spannung abgibt.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Ladungsquelle eine das Signal abtastende und Abtastwerte der Signal¬ amplitude analog zwischenspeichernde Abtast-Halte- Schaltung (59) ist, welche während des Integra¬ tionszeitintervalls eine einem Abtastwert der Si¬ gnalamplitude proportionale AusgangsSpannung er¬ zeugt.
8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Integrationskσn- denεator (23; 23a; 23b) über eine in Serie zum Integrationεkondensator (23; 23a; 23b) geschaltete Widerstandsschaltung (11; 11a; 11b) mit steuerba¬ rem Geεamtwiderstandswert an die Ladungεquelle angeεchlossen ist.
9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Widerstandsschal¬ tung (11; 11a; 11b) eine Parallelschaltung aus einem ersten Widerstand (13; 13a; 13b) und einem zweiten Widerεtand (17; 17a; 17b) umfaßt und daß der Strom durch den ersten Widerεtand (13; 13a; 13b) mit einem erεten Schalter (15; 15a; 15b) der Steuereinrichtung (9; 9a; 9b) ein- und ausschalt¬ bar ist.
10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß der Wert (R2) des zweiten Widerstandes (17; 17a) den Wert (R..) des ersten Widerstandes (13; 13a) um ein Vielfaches des Wertes des ersten Widerstandes überschreitet.
11. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zum Entladen des Inte- grationεkondenεatorε (23; 23a; 23b) die Anεchlüsse des Integrationskondensatorε (23; 23a; 23b) über einen zweiten Schalter (27; 27a; 27b) der Steuer¬ einrichtung (9; 9a; 9b) kurzεchließbar sind.
12. Schaltungsanordnung nach einem der Ansprüche 1, 2, 4, 5, 8, 9, und 11, dadurch gekennzeichnet, daß die Schaltungsanord¬ nung (la) Teil einer Zeitintervall-Meßeinrichtung (2) zur digitalen Erfassung von Zeitintervallen (Tx) , deren Dauer die Dauer der periodischen Taktpulse um ein Mehrfaches überschreitet, ist, daß eine Zähleinrichtung (41) während eines Zeit¬ abschnittes (Tm) der Dauer eines ganzzahligen Vielfachen der Taktperiodendauer (Tclk) die pe¬ riodischen Taktpulse zählt, und daß die Schal¬ tungsanordnung (la) die Zeitabstände (T_. , T.. ) zwischen Beginn eines Meßzeitintervalls (Tx) und dem'Beginn des taktsynchronen Zeitabschnittes (Tm) sowie zwischen dem Ende des Meßzeitintervalls (Tx) und dem Ende des taktsynchronen Zeitabschnitts (Tm) erfaßt und daß eine Auswerteeinrichtung die Zählergebnisse der Zähleinrichtung (41) und des Zählers (7a) zur Berechnung eines digitalen Me߬ wertes für das Zeitintervall (Tx) weiterverarbei¬ tet.
13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Zähleinrichtung
(41) einen Pulslängenzähler (47) und einen Puls¬ pausenzähler (45) umfaßt, wobei der Pulslängen¬ zähler (47) und der Pulspausenzähler (45) bei der Zählung der in den taktsynchronen Zeitabschnitt
(Tm) fallenden periodischen Taktpulse einander ablösen.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT401985B (de) * 1991-09-19 1997-01-27 Vaillant Gmbh Analog-digital-umsetzer
DE19703633C2 (de) * 1997-01-31 2002-12-12 Sick Ag Verfahren zur Bestimmung eines Zeitintervalls zwischen zwei Ereignissen
WO2013098359A2 (en) * 2011-12-28 2013-07-04 St-Ericsson Sa Charge-to-digital timer
US9379729B2 (en) * 2011-12-28 2016-06-28 St-Ericsson Sa Resistive/residue charge-to-digital timer
US8659360B2 (en) 2011-12-28 2014-02-25 St-Ericsson Sa Charge-to-digital timer
US8618965B2 (en) 2011-12-28 2013-12-31 St-Ericsson Sa Calibration of a charge-to-digital timer

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2134112B1 (de) * 1971-04-20 1974-03-22 Sodern
US3735261A (en) * 1971-06-07 1973-05-22 Northrop Corp Pulse analyzer
US4301360A (en) * 1979-10-25 1981-11-17 Tektronix, Inc. Time interval meter
US4613950A (en) * 1983-09-22 1986-09-23 Tektronix, Inc. Self-calibrating time interval meter
US4772843A (en) * 1986-06-06 1988-09-20 Yokogawa Electric Corporation Time measuring apparatus

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9004219A1 *

Also Published As

Publication number Publication date
EP0438469B1 (de) 1992-06-17
DE58901716D1 (de) 1992-07-23
DE3834938C1 (de) 1989-12-07
WO1990004219A1 (de) 1990-04-19

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