EA022652B1 - Демультиплексор и способ демультиплексирования - Google Patents

Демультиплексор и способ демультиплексирования

Info

Publication number
EA022652B1
EA022652B1 EA201070628A EA201070628A EA022652B1 EA 022652 B1 EA022652 B1 EA 022652B1 EA 201070628 A EA201070628 A EA 201070628A EA 201070628 A EA201070628 A EA 201070628A EA 022652 B1 EA022652 B1 EA 022652B1
Authority
EA
Eurasian Patent Office
Prior art keywords
bit
bits
code
symbol
row direction
Prior art date
Application number
EA201070628A
Other languages
English (en)
Other versions
EA201070628A1 (ru
Inventor
Такаси Ёкокава
Макико Ямамото
Сатоси Окада
Рьёдзи Икегая
Original Assignee
Сони Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сони Корпорейшн filed Critical Сони Корпорейшн
Publication of EA201070628A1 publication Critical patent/EA201070628A1/ru
Publication of EA022652B1 publication Critical patent/EA022652B1/ru

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H03M13/356—Unequal error protection [UEP]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6552—DVB-T2
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6555—DVB-C2
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

Изобретение относится к устройству обработки данных и к способу обработки данных, которое позволяет улучшить устойчивость к ошибкам данных. Демультиплексор (25) заменяет, в соответствии с правилом назначения, для назначения кодовых битов LDPC для битов символов, представляющих символ, mb битов среди кодовых битов и устанавливает кодовые биты после замены, как биты символа из b символов. Например, когда m равно 12 и b равно 1, в случае, в то время как i+1-й бит от старшего значащего бита 12×1 кодовых битов и 12×1 битов символов одного символа представлены как биты bи y, выполняют замену для назначения, например, bна y, bна y, bна у, bна y, bна y, bна y, bна y, bна y, bна y, bна y, bна yи bна y. Изобретение можно применять, например, в системе передачи для передачи кода LDPC и т.д.

Description

Данное изобретение относится к устройству обработки данных и к способу обработки данных, в частности к устройству обработки данных и к способу обработки данных, которые позволяют, например, улучшить устойчивость к ошибкам данных.
Уровень техники
Код LDPC (с малой плотностью проверок на четность) обладает высокой способностью коррекции ошибок, и в последние годы его начали широко применять в системах передачи данных, включающих в себя спутниковые цифровые системы широковещательной передачи, такие как, например, система DVB(цифровое телевидение)-8.2, которая используется в Европе (см., например, непатентный документ 1). Кроме того, исследуется возможность использования кода LDPC также в наземной цифровой широковещательной передаче следующего поколения.
В ходе последних исследований определили, что рабочие характеристики, приближающиеся к пределу Шеннона, обеспечиваются кодом LDPC, по мере увеличения длины кода, аналогично турбокоду и т.д. Кроме того, поскольку код LDPC обладает таким свойством, что минимальное расстояние увеличивается пропорционально длине кода, он обладает характеристикой, состоящей в том, что он имеет исключительную характеристику вероятности ошибки в блоке. Также предпочтительно, что так называемое явление минимального уровня ошибки, которое наблюдается в характеристике декодирования турбокода и т.д., возникает в малой степени.
В дальнейшем такой код LDPC, как описано выше, будет описан в частности. Следует отметить, что код LDPC представляет собой линейный код, и, хотя он не обязательно должен быть двумерным кодом, следующее описание приведено на основе предположения, что он представляет собой двумерный код.
Самая существенная характеристика кода LDPC состоит в том, что матрица проверки на четность, которая определяет код LDPC, представляет собой разреженную матрицу. Здесь разреженная матрица представляет собой матрицу, в которой количество элементов, имеющих значение 1, очень мало (матрица, в которой почти все элементы равны 0).
На фиг. 1 показан пример матрицы Н проверки на четность кода LDPC.
В матрице Н проверки на четность по фиг. 1 вес каждого столбца (вес столбца) (количество 1) (вес) равен 3 и вес каждой строки (вес строки) равен 6.
При кодировании с использованием кодов LDPC (кодирование LDPC), например, формируют матрицу-генератор G на основе матрицы Н проверки на четность и эту матрицу-генератор G умножают на двумерные информационные биты для получения кодового слова (кода LDPC).
В частности, устройство кодирования, которое выполняет кодирование LDPC, вначале вычисляет матрицу-генератор G, которая удовлетворяет выражению GHT=0, вместе с транспонированной матрицей Нт матрицы Н проверки на четность. Здесь, если матрица-генератор G представляет собой матрицу размером KxN, тогда устройство кодирования умножает матрицу-генератор G на строку битов (вектор н) информационных битов К для получения кодового слова с (=uG) длиной N битов. Кодовое слово (код LDPC), полученное устройством кодирования, принимают на стороне приема через заданный канал передачи данных.
Декодирование кода LDPC может осуществляться с использованием алгоритма, предложенного как вероятностное декодирование (статистическое декодирование) Еаллагера, т.е. алгоритм передачи сообщения с использованием доверительного распространения по так называемому графу Таннера, включающему в себя переменный узел (также называемый узлом сообщения) и узел проверки. В дальнейшем описании каждый из переменного узла и узла проверки, соответственно, называется просто узлом.
На фиг. 2 представлена процедура декодирования кода LDPC.
Следует отметить, что в дальнейшем описании значение действительного числа, где вероятность 0 в значении η-го бита кода в коде LDPC (одном ключевом слове), принятом стороной приема, представлено в логарифмическом отношении вероятности, соответственно, называется величиной н0; приема. Кроме того, сообщение, выводимое из узла проверки, представлено как Uj, и сообщение, выводимое из переменного узла, представлено как V;.
Вначале, при декодировании кода LDPC, как показано на фиг. 2, код LDPC принимают и сообщение (сообщение узла проверки) Uj инициализируют, устанавливая в 0, и, кроме того, переменную к, которая принимает целочисленное значение как счетчик повторяющихся процессов, инициализируют в 0 на этапе S11, после чего обработка переходит на этап S12. На этапе S12 математическую операцию, представленную выражением (1) (математическая операция переменного узла), осуществляют на основе значения величины н0; приема, полученного в результате приема кода LDPC, для определения сообщения (сообщение переменного узла) V;. Затем выполняют математическую операцию, представленную выражением (2) (математическая операция проверочного узла), на основе сообщения V;, для определения сообщения Uj.
- 1 022652
Л-1
Vi — Uoi + ' Uj
Выражение! --(1) tanhf A = P[tanhfA
Выражение 2 ;=' ... (2) где dv и dc представляют собой параметры, которые могут быть выбраны произвольно, и представляют количество 1 в вертикальном направлении (в столбце) и в горизонтальном направлении (в строке) матрицы Н проверки на четность. Например, в случае кода (3, 6) dv=3 и dc=6.
Следует отметить, что в математической операции переменного узла в соответствии с выражением (1) и в математической операции проверочного узла в соответствии с выражением (2) диапазон математической операции равен от 1 до dv - 1 или от 1 до dc - 1, поскольку сообщение, введенное из ребра (линия, соединяющая переменный узел и проверочный узел), через которое сообщение должно быть выведено, не сделано объектом математической операции. В то же время математическая операция проверочного узла в соответствии с выражением (2) осуществляется путем формирования заранее таблицы функции R (vi, v2), представленной выражением (3), определенным выходом, относящимся к двум входам Vj и v2, и с последовательным (рекурсивным) использованием таблицы, как представлено выражением (4).
Выражение 3 * = 2tanh’‘ itanh(vi12)tanh(v2'2Я = ’П.) ... (3)
Выражение 4 = Я(Н,Я(*2Л(^,...^ (4)
На этапе S12 переменную к последовательно увеличивают на 1, и обработка переходит на этап S13. На этапе S13 определяют, превышает или нет переменная к заданное повторяющееся число С времени декодирования. Если на этапе S13 определяют, что переменная к не больше чем С, тогда обработка возвращается на этап S12, и после этого выполняют аналогичную обработку.
С другой стороны, если на этапе S13 определяют, что переменная к больше чем С, тогда обработка переходит на этап S14, на котором определяют и выводят сообщение V; как результат декодирования, который должен быть выведен в конечном итоге в результате выполнения математической операции, представленной выражением (5), заканчивая, таким образом, обработку декодирования кода LDPC.
dv
Vi-Uoi+ ^UJ
Выражение 5 ~ ... (5)
Здесь выполняют математическую операцию в соответствии с выражением (5), которая отличается от математической операции переменного узла в соответствии с выражением (1), используя сообщения п, из всех ребер, соединенных с переменным узлом.
На фиг. 3 показан пример матрицы Н проверки на четность кода LDPC (3, 6) (скорость кодирования: 1/2, длина кода: 12).
В матрице Н проверки на четность по фиг. 3 вес столбца равен 3 и вес строки равен 6, аналогично фиг. 1.
На фиг. 4 показан граф Таннера матрицы Н проверки на четность по фиг. 3.
Здесь, на фиг. 4 проверочный узел представлен + и переменный узел представлен =. Проверочный узел и переменный узел соответствуют строке и столбцу матрицы Н проверки на четность соответственно. Соединение между проверочным узлом и переменным узлом представляет собой ребро и соответствует 1 элемента матрицы проверки на четность.
В частности, в случае когда элемент в j-й строке i-ro столбца матрицы проверки на четность равен 1, i-й переменный узел (узел, обозначенный как =) сверху и j-й проверочный узел (узел, обозначенный как +) сверху соединены с помощью ребра. Ребро представляет, что бит кода, соответствующий переменному узлу, имеет состояние ограничения, соответствующее проверочному узлу.
В алгоритме суммы - произведения (алгоритм суммы - произведения), который представляет собой способ декодирования для кода LDPC, выполняет, соответственно, математическую операцию переменного узла и математическую операцию проверочного узла.
На фиг. 5 иллюстрируется математическая операция переменного узла, выполняемая в отношении переменного узла.
Что касается переменного узла, сообщение v^, соответствующее ребру, которое должно быть рассчитано, определяют с помощью математической операции переменного узла в соответствии с выражением (1), в котором используются сообщения щ и п2, среди остальных ребер, соединяющих переменный узел, и величина п0; приема. Также сообщение, соответствующее любому другому ребру, определяют аналогичным образом.
На фиг. 6 иллюстрируется математическая операция проверочного узла, выполняемая в проверочном узле.
-2 022652
Здесь математическая операция проверочного узла в соответствии с выражением (2) может быть выполнена путем перезаписи выражения (2) в выражение (6), используя взаимосвязь выражения axb=exp{ln(|a|)+ln(|b|)}xsign(a)xsign(b). Следует отметить, что sign(x) равно 1, когда х>0, но равно -1, когда х<0.
f Л-1/„.ή uj = 2 tanh4 ГТ tanh —
-1V
Выражение 6 м -17 = 2tanh 1 expЛ-1 У ,i = 1
exp-
ν' = 1 = 2 tanh 1
Кроме того, если x>0, определяют функцию φ(χ) как выражение <p(x)=ln(tanh(x/2)), затем, поскольку удовлетворяется выражение 9^(^)=2131111^(0^), выражение (6) может быть преобразовано в выражение (7) > dc-l
Выражение 7 \/ = 1
В проверочном узле математическую операцию проверочного узла в соответствии с выражением (2) выполняют в соответствии с выражением (7).
В частности, в проверочном узле сообщение и,, соответствующее ребру, которое должно быть рассчитано, определяют с использованием математической операции проверочного узла в соответствии с выражением (7), используя сообщения vb v2, v3, v4 и v5 из остальных ребер, соединяющихся с проверочным узлом. Также сообщение, соответствующее любому другому ребру, определяют аналогичным образом.
Следует отметить, что функция φ(χ) в соответствии с выражением (7) может быть представлена также как ф(х)=1п((ех+1)/(ех-1)), и когда х>0, φ(χ)=φ-1(χ). Когда функции φ(χ) и φ-1(χ) встроены в аппаратные средства, хотя их иногда встраивают, используя LUT (СПТ, справочную таблицу), такие СПТ становятся одной и той же СПТ.
Непатентный документ 1: DVB-S.2: ETSI ΕΝ 302 307 VI.1.2 (2006-06).
Сущность изобретения
Техническая задача.
Код LDPC принят в DVB-S.2, который представляет собой стандарт для спутниковой цифровой широковещательной передачи, и DVB-T.2, который представляет собой стандарт для наземной цифровой широковещательной передачи следующего поколения. Кроме того, планируется принять код LDPC в DVB-C.2, который представляет собой стандарт для цифровой широковещательной передачи CATV (кабельное телевидение) следующего поколения.
При цифровой широковещательной передаче в соответствии со стандартом для DVB, таким как DVB-S.2, код LDPC преобразуют (выражают символически) в символы ортогональной модуляции (цифровой модуляции), такой как QPSK (квадратурная фазовая манипуляция), и символы отображают на точки сигнала и передают.
Во время символического выражения кода LDPC замену кодовых битов для кода LDPC осуществляют в блоках по два или больше битов, и биты кодов после такой замены определяют как биты символов.
В качестве способа замены кодовых битов для символического выражения кода LDPC были предложены различные способы. Однако требуется предложить новый способ, который имеет улучшенную устойчивость к ошибкам.
Настоящее изобретение было составлено с учетом такой ситуации, как описано выше, и позволяет улучшить устойчивость данных кода LDPC и т.п. к ошибкам.
Техническое решение.
В соответствии с аспектом настоящего изобретения предложено устройство обработки данных или способ обработки данных, в которых кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, записывают в направлении столбцов средства сохранения для сохранения кодовых битов в направлении строки и в направлении столбца, и m битов кодовых битов для кода LDPC, считанных в направлении строки, устанавливают как один символ, кроме того, заданное положительное целое число представлено как Ь, средство сохранения сохраняет mb битов в направлении строки и сохраняет N/(mb) битов в направлении столбцов; кодовые биты для кода LDPC, записанные в направлении столбцов средства сохранения, считывают в направлении строки; устройство обработки данных или способ обработки данных, соответственно, включает в себя средство замены или этап замены, для замены в случае, когда mb кодовых битов, считанных в направлении строки средства сохранения, установлены как b символов, mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы.
В случае, когда код LDPC представляет собой код LDPC, который предписан в стандарте DVB-S.2 или DVB-T.2, и который имеет длину N кода 64800 битов и скорость кодирования 5/6 или 9/10; m битов представляют собой 12 битов, в то время как целое число b равно 1; 12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция); и средство сохранения имеет 12 столбцов для сохранения 12x1 битов в направлении строки и сохранения 64800/(12x1) битов в направлении столбцов; в то время как i+1-й бит от старшего значащего бита 12x1 кодовых битов, считанных в направлении строки средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x1 битов символа для одного символа, представлен как бит у;, замена может быть выполнена для назначения бита Ьо для бита у8, бита bj для бита у0, бита Ь2 для бита у6, бита Ь3 для бита уь бита Ь4 для бита у4, бита Ь5 для бита у5, бита Ь6 для бита у2, бита Ь7 для бита у3, бита Ь8 для бита у7, бита Ь9 для бита у10, бита Ью для бита уп и бита bi для бита у9 как для кода LDPC со скоростью кодирования 5/6, так и для кода LDPC со скоростью кодирования 9/10.
В случае, когда код LDPC представляет собой код LDPC, который предписан в стандарте DVB-S.2 или DVB-T.2 и который имеет длину N кода 64800 битов и скорость кодирования 5/6 или 9/10; m битов представляют собой 12 битов, в то время как целое число b равно 2; 12 битов кодовых битов отображают как один символ на одну из 4096 точек сигнала, предписанных в соответствии с 4096QAM; и средство сохранения имеет 24 столбца для сохранения 12x2 битов в направлении строки и сохраняет 64800/(12x2) битов в направлении столбца; где i+1-й бит от старшего значащего бита 12x2 кодовых битов, считанных в направлении строки средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x2 битов символов для двух последовательных символов, представлен как бит у;, замена может быть выполнена для того, чтобы назначить бит Ьо для бита у8, бит Ь2 для бита у0, бит Ь4 для бита у6, бит Ь6 для бита уь бит Ь8 для бита у4, бит Ью для бита у5, бит bJ2 для бита у2, бит Ьм для бита у3, бит Ью для бита у7, бит bi8 для бита у10, бит Ь20 для бита у2, бит Ь22 для бита у9, бит bi для бита у20, бит Ь3 для бита у12, бит Ь5 для бита у18, бит Ь7 для бита у13, бит Ь9 для бита у16, бит bi для бита у17, бит bJ3 для бита у14, бит Ь35 для бита у15, бит Ьп для бита у19, бит b39 для бита у22, бит b2i для бита у23 и бит Ь23 для бита у21 как для кода LDPC со скоростью кодирования 5/6, так и для кода LDPC со скоростью кодирования 9/10.
В случае, когда код LDPC представляет собой код LDPC, который предписан в стандарте DVB-S.2 или DVB-T.2 и который имеет длину N кода 16200 битов и скорость кодирования 3/4, 5/6 или 8/9 или который имеет длину N кода 64800 битов и имеет скорость кодирования 3/4, 5/6 или 9/10; биты m составляют 10 битов, в то время как целое число b равно 2; 10 битов из кодовых битов отображают как один символ на 1024 точек сигнала, предписанных в соответствии с 1024QAM; и средство сохранения имеет 20 столбцов для сохранения 10x2 битов в направлении строки и сохраняет N/(10x2) битов в направлении столбца; где i+1-й бит от старшего значащего бита 10x2 кодовых битов, считанных в направлении строки средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 10x2 битов символа для двух последовательных символов, представлен как бит у;, замена может быть выполнена для того, чтобы назначить бит Ьо для бита у8, бит bi для бита у3, бит Ь2 для бита у7, бит Ь3 для бита Ую, бит Ь4 для бита у19, бит Ь5 для бита у4, бит Ь6 для бита у9, бит Ь7 для бита у5, бит Ь8 для бита у17, бит Ь9 для бита у6, бит Ью для бита у14, бит Ьп для бита уп, бит Ь32 для бита у2, бит bJ3 для бита у18, бит Ь34 для бита у16, бит Ью для бита у15, бит Ью для бита у0, бит Ьп для бита уь бит Ь38 для бита у13 и бит b39 для бита у12 как для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 3/4, 5/6 или 8/9 или для кода LDPC с длиной N кода 64800 битов и скоростью кодирования 3/4, 5/6 или 9/10.
В случае, когда код LDPC представляет собой код LDPC, который предписан в стандарте DVB-S.2 или DVB-T.2 и который имеет длину N кода 16200 битов и скорость кодирования 5/6 или 8/9 или который имеет длину N кода 64800 битов и имеет скорость кодирования 5/6 или 9/10; m битов составляют 12 битов, в то время как целое число Ь равно 2; 12 битов из кодовых битов отображают как один символ на 4096 точек сигнала, предписанных в соответствии с 4096QAM; и средство сохранения имеет 24 столбца для сохранения 12x2 бита в направлении строки и содержит N/(12x2) бита в направлении столбца; где i+1-й бит от старшего значащего бита 12x2 кодовых бита, считанных в направлении строки средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x2 бита символа двух последовательных символов, представлен как бит у;, замена может быть выполнена для того, чтобы назначить бит Ьо для бита ую, бит Ь для бита ую, бит Ь2 для бита у4, бит Ь3 для бита у19, бит Ь4 для бита у21 бит Ь3 для бита У16, бит be для бита у23, бит Ь7 для бита у18, бит Ь8 для бита уп, бит Ь9 для бита у14, бит Ью для бита у22, бит Ьп для бита у5, бит Ь32 для бита у6, бит Ь33 для бита у17, бит Ьм для бита у13, бит Ь35 для бита у20, бит Ью для бита уь бит Ьп для бита у3, бит Ь38 для бита у9, бит b39 для бита у2, бит Ь20 для бита у7, бит b2i для бита у8, бит Ь22 для бита у12 и бит Ь23 для бита у0 как для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 5/6 или 8/9, или для кода LDPC с длиной N кода 64800 битов и скоростью ко-4 022652 дирования 5/6 или 9/10.
В одном аспекте настоящего изобретение кодовые биты LDPC (малой плотности проверок на четность), длина кода которых равна N битов, записывают в направлении столбца средства сохранения и затем считывают в направлении строки, и mb кодовых битов, считанных в направлении строки средства сохранения, устанавливают как b символов. После этого mb кодовых битов заменяют таким образом, как описано выше, и кодовые биты после замены определяют как биты символов.
Следует отметить, что устройство обработки данных может быть независимым устройством или может представлять собой внутренний блок, который входит в состав одного устройства.
Предпочтительный эффект.
В соответствии с настоящим изобретением может быть улучшена устойчивость к ошибкам.
Краткое описание чертежей
На фиг. 1 показан вид, иллюстрирующий матрицу Н проверки на четность кода LDPC.
На фиг. 2 показана блок-схема последовательности операций, иллюстрирующая процедуру декодирования кода LDPC.
На фиг. 3 показан вид, иллюстрирующий пример матрицы проверки на четность кода LDPC.
На фиг. 4 показан вид, представляющий граф Таннера матрицы проверки на четность.
На фиг. 5 показан вид, представляющий переменный узел.
На фиг. 6 показан вид, представляющий проверочный узел.
На фиг. 7 показан вид, представляющий пример конфигурации варианта выполнения системы передачи данных, в которой применяется настоящее изобретение.
На фиг. 8 показана блок-схема, представляющая пример конфигурации устройства И передачи данных.
На фиг. 9 показан вид, иллюстрирующий матрицу проверки на четность.
На фиг. 10 показан вид, иллюстрирующий матрицу проверки на четность.
На фиг. 11 показан вид, иллюстрирующий матрицу проверки на четность кода LDPC и веса столбцов, предписанных в стандарте DVB-S.2.
На фиг. 12 показан вид, иллюстрирующий компоновку точек сигнала для 16QAM.
На фиг. 13 показан вид, иллюстрирующий компоновку точек сигнала для 64QAM.
На фиг. 14 показан вид, иллюстрирующий компоновку точек сигнала для 64QAM.
На фиг. 15 показан вид, иллюстрирующий компоновку точек сигнала для 64QAM.
На фиг. 16 показан вид, иллюстрирующий обработку демультиплексора 25.
На фиг. 17 показан вид, иллюстрирующий обработку демультиплексора 25.
На фиг. 18 показан вид, представляющий граф Таннера при декодировании кода LDPC.
На фиг. 19 показан вид, представляющий матрицу Нт проверки на четность, имеющую лестничную структуру, и граф Таннера, соответствующий матрице Нт проверки на четность.
На фиг. 20 показан вид, представляющий матрицу Нт проверки на четность для матрицы Н проверки на четность, соответствующей коду LDPC после перемежения четности.
На фиг. 21 показан вид, иллюстрирующий преобразование матрицы проверки на четность.
На фиг. 22 показан вид, иллюстрирующий обработку перемежителя 24 скручивания столбцов.
На фиг. 23 показан вид, иллюстрирующий количество столбцов в запоминающем устройстве 31, необходимое для перемежения скручивания столбцов, и адреса для записи исходных положений.
На фиг. 24 показан вид, иллюстрирующий количество столбцов запоминающего устройства 31, необходимое для перемежения скручивания столбцов, и адреса для записи исходных положений.
На фиг. 25 показана блок-схема последовательности операций, иллюстрирующая процесс передачи данных.
На фиг. 26 показан вид, представляющий модель канала передачи данных, принятого при модели ровании.
На фиг. 27 показан вид, иллюстрирующий взаимосвязь между частотой ошибок, получаемой с помощью моделирования, и допплеровской частотой fd колебаний частоты.
На фиг. 28 показан вид, иллюстрирующий взаимосвязь между частотой ошибок, полученной в результате моделирования, и допплеровской частотой fd для частотного дрожания.
На фиг. 29 показана блок-схема, представляющая пример блока 21 кодирования LDPC.
На фиг. 30 показана блок-схема последовательности операций, иллюстрирующая обработку, выполняемую блоком кодирования LDPC.
На фиг. 31 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 16200.
На фиг. 32 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800.
На фиг. 33 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800.
На фиг. 34 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800.
- 5 022652
На фиг. 35 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 16200.
На фиг. 36 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800.
На фиг. 37 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800.
На фиг. 38 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800.
На фиг. 39 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800.
На фиг. 40 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 16200.
На фиг. 41 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800.
На фиг. 42 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800.
На фиг. 43 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800.
На фиг. 44 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800.
На фиг. 45 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 16200.
На фиг. 46 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800.
На фиг. 47 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800.
На фиг. 48 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800.
На фиг. 49 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800.
На фиг. 50 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 16200.
На фиг. 51 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800.
На фиг. 52 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800.
На фиг. 53 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800.
На фиг. 54 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800.
На фиг. 55 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800.
На фиг. 56 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800.
На фиг. 57 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800.
На фиг. 58 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800.
На фиг. 59 показан вид, иллюстрирующий способ определения матрицы Н проверки на четность из исходной таблицы матрицы проверки на четность.
На фиг. 60 показан вид, иллюстрирующий процесс замены в соответствии с существующими способами.
На фиг. 61 показан вид, иллюстрирующий процесс замены в соответствии с существующими способами.
На фиг. 62 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM.
На фиг. 63 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM.
На фиг. 64 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
-6022652
На фиг. 65 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код
LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с
1024QAM.
На фиг. 66 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM.
На фиг. 67 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 68 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM.
На фиг. 69 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM.
На фиг. 70 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 71 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM.
На фиг. 72 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM.
На фиг. 73 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 74 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM.
На фиг. 75 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM.
На фиг. 76 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 77 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM.
На фиг. 78 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM.
На фиг. 79 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 80 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM.
На фиг. 81 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM.
На фиг. 82 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 83 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM.
На фиг. 84 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM.
На фиг. 85 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 86 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM.
На фиг. 87 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM.
На фиг. 88 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назна-7 022652 чения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 89 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код
LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с
1024QAM.
На фиг. 90 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM.
На фиг. 91 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 92 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 1024QAM.
На фиг. 93 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 1024QAM.
На фиг. 94 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 1024QAM, и кратное число b равно 1.
На фиг. 95 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM.
На фиг. 96 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM.
На фиг. 97 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 98 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM.
На фиг. 99 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM.
На фиг. 100 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 101 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM.
На фиг. 102 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM.
На фиг. 103 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 104 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM.
На фиг. 105 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM.
На фиг. 106 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 107 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM.
На фиг. 108 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM.
На фиг. 109 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 110 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM.
На фиг. 111 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину
- 8 022652 кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM.
На фиг. 112 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 113 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM.
На фиг. 114 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM.
На фиг. 115 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 116 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM.
На фиг. 117 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM.
На фиг. 118 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 119 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM.
На фиг. 120 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM.
На фиг. 121 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 122 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM.
На фиг. 123 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM.
На фиг. 124 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 125 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 4096QAM.
На фиг. 126 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 4096QAM.
На фиг. 127 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 4096QAM, и кратное число b равно 1.
На фиг. 128 показан вид, иллюстрирующий компоновку точек сигнала, где выполняют 1024QAM.
На фиг. 129 показан вид, иллюстрирующий компоновку точек сигнала, где выполняют 4096QAM.
На фиг. 130 показан вид, иллюстрирующий результат моделирования BER (частота ошибок битов), когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют.
На фиг. 131 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют.
На фиг. 132 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют.
На фиг. 133 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены нового способа замены и когда обработку замены в соответствии с новым способом замены не выполняют.
На фиг. 134 показан вид, иллюстрирующий замену кодовых битов, когда кратное число b равно 1.
На фиг. 135 показан вид, иллюстрирующий замену кодовых битов, когда кратное число b равно 2, используя структуры замены кодовых битов, когда кратное число b равно 1.
На фиг. 136 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий дли-9 022652 ну кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 137 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 138 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 139 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 140 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 141 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 142 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 143 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 144 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 145 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 146 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 1024QAM, и кратное число b равно 2.
На фиг. 147 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 148 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 149 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 150 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 151 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 152 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 153 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 154 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 155 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 156 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
- 10022652
На фиг. 157 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 4096QAM, и кратное число b равно 2.
На фиг. 158 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют.
На фиг. 159 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют.
На фиг. 160 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют.
На фиг. 161 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют.
На фиг. 162 показана блок-схема, представляющая пример конфигурации устройства 12 приема.
На фиг. 163 показана блок-схема последовательности операций, иллюстрирующая процесс приема.
На фиг. 164 показан вид, иллюстрирующий пример матрицы проверки на четность кода LDPC.
На фиг. 165 показан вид, иллюстрирующий матрицу (матрицу проверки на четность преобразования), полученную путем применения замены строки и замены столбца к матрице проверки на четность.
На фиг. 166 показан вид, иллюстрирующий матрицу проверки на четность преобразования, разделенную на модуль 5x5 битов.
На фиг. 167 показана блок-схема, представляющая пример конфигурации устройства декодирования, в котором выполняют математическую операцию узла совместно для Р узлов.
На фиг. 168 показана блок-схема, представляющая пример конфигурации блока 56 декодирования LDPC.
На фиг. 169 показана блок-схема, представляющая пример конфигурации в соответствии с вариантом выполнения компьютера, в котором применяют настоящее изобретение.
На фиг. 170 показан вид, иллюстрирующий пример замены кодовых битов.
На фиг. 171 показан вид, иллюстрирующий другой пример замены кодовых битов.
На фиг. 172 показан вид, иллюстрирующий дополнительный пример замены кодовых битов.
На фиг. 173 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 174 показан вид, иллюстрирующий результат моделирования BER.
На фиг. 175 показан вид, иллюстрирующий другой результат моделирования BER.
На фиг. 176 показан вид, иллюстрирующий дополнительный результат моделирования BER.
На фиг. 177 показан вид, иллюстрирующий еще один результат моделирования BER.
На фиг. 178 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 16200.
На фиг. 179 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800.
На фиг. 180 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800.
На фиг. 181 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800.
На фиг. 182 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 16200.
На фиг. 183 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800.
На фиг. 184 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800.
На фиг. 185 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800.
На фиг. 186 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800.
На фиг. 187 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 16200.
На фиг. 188 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800.
На фиг. 189 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800.
На фиг. 190 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки
- И 022652 на четность для скорости кодирования 4/5 и длины кода 64800.
На фиг. 191 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800.
На фиг. 192 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 16200.
На фиг. 193 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800.
На фиг. 194 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800.
На фиг. 195 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800.
На фиг. 196 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800.
На фиг. 197 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 16200.
На фиг. 198 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800.
На фиг. 199 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800.
На фиг. 200 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800.
На фиг. 201 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800.
На фиг. 202 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800.
На фиг. 203 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800.
На фиг. 204 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800.
На фиг. 205 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800.
На фиг. 206 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/4 и длины кода 64800.
На фиг. 207 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/4 и длины кода 64800.
На фиг. 208 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/3 и длины кода 64800.
На фиг. 209 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/3 и длины кода 64800.
На фиг. 210 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/5 и длины кода 64800.
На фиг. 211 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/5 и длины кода 64800.
На фиг. 212 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64800.
На фиг. 213 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64800.
На фиг. 214 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64800.
На фиг. 215 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64800.
На фиг. 216 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64800.
На фиг. 217 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64800.
На фиг. 218 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/4 и длины кода 16200.
На фиг. 219 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/3 и длины кода 16200.
На фиг. 220 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/5 и длины кода 16200.
На фиг. 221 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки
- 12022652 на четность для скорости кодирования 1/2 и длины кода 16200.
На фиг. 222 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 16200.
На фиг. 223 показан вид, иллюстрирующий другой пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 16200.
На фиг. 224 показан вид, иллюстрирующий способ определения матрицы Н проверки на четность по исходной таблице матрицы проверки на четность.
На фиг. 225 показан вид, иллюстрирующий пример замены кодовых битов.
На фиг. 226 показан вид, иллюстрирующий другой пример замены кодовых битов.
На фиг. 227 показан вид, иллюстрирующий дополнительный пример замены кодовых битов.
На фиг. 228 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 229 показан вид, иллюстрирующий результат моделирования BER.
На фиг. 230 показан вид, иллюстрирующий другой результат моделирования BER.
На фиг. 231 показан вид, иллюстрирующий дополнительный результат моделирования BER.
На фиг. 232 показан вид, иллюстрирующий еще один результат моделирования BER.
На фиг. 233 показан вид, иллюстрирующий пример замены кодовых битов.
На фиг. 234 показан вид, иллюстрирующий другой пример замены кодовых битов.
На фиг. 235 показан вид, иллюстрирующий дополнительный пример замены кодовых битов.
На фиг. 236 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 237 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 238 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 239 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 240 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 241 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 242 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 243 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 244 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов.
На фиг. 245 показан вид, иллюстрирующий обработку мультиплексора 54, который составляет блок 53 обратного перемежения.
На фиг. 246 показан вид, иллюстрирующий обработку блока 55 обратного перемежения скручивания столбцов.
На фиг. 247 показана блок-схема, представляющая другой пример конфигурации устройства 12 приема.
На фиг. 248 показана блок-схема, представляющая первый пример конфигурации системы приема, которую можно применять в устройстве 12 приема.
На фиг. 249 показана блок-схема, представляющая второй пример конфигурации системы приема, которую можно применять в устройстве 12 приема.
На фиг. 250 показана блок-схема, представляющая третий пример конфигурации системы приема, которую можно применять в устройстве 12 приема.
Пояснение номеров ссылочных позиций:
- устройство передачи,
- устройство приема,
- блок кодирования LDPC,
- перемежитель битов,
- перемежитель четности,
- перемежитель скручивания столбцов,
- демультиплексор,
- блок отображения,
- блок ортогональной модуляции,
- запоминающее устройство,
- блок замены,
- блок ортогональной демодуляции,
- блок обратного отображения,
- обратный перемежитель,
- мультиплексор,
- перемежитель скручивания столбцов,
- блок декодирования LDPC,
300 - запоминающее устройство для сохранения данных ребра,
301 - селектор,
302 - блок расчета проверочного узла,
303 - блок циклического сдвига,
- 13 022652
304 - запоминающее устройство для сохранения данных ребра,
305 - селектор,
306 - запоминающее устройство данных приема,
307 - блок расчета переменного узла,
308 - схема циклического сдвига,
309 - блок расчета декодированного слова,
310 - блок изменения компоновки данных приема,
311 - блок изменения компоновки декодированных данных,
601 - блок обработки кодирования,
602 - блок сохранения,
611 - участок установки скорости кодирования,
612 - участок считывания таблицы исходного значения,
613 - участок формирования матрицы проверки на четность,
614 - участок считывания информационных битов,
615 - участок математический операции кодирования четности,
616 - участок управления,
701 - шина,
702 - ЦПУ,
703 - ПЗУ,
704 - ОЗУ,
705 - жесткий диск,
706 - блок вывода,
707 - блок ввода,
708 - блок передачи данных,
709 - привод,
710 - интерфейс ввода/вывода,
711 - съемные носители записи,
1001 - блок обратной замены,
1002 - запоминающее устройство,
1011 - блок получения обратного перемежения четности,
1021 - блок декодирования LDPC,
1101 - блок получения,
1101 - блок обработки декодирования линии передачи данных,
1103 - блок обработки декодирования источника информации,
1111 - блок вывода,
1121 - блок записи
Подробное описание изобретения
На фиг. 7 показан пример конфигурации варианта выполнения системы передачи, в которой применяется настоящее изобретение (термин система обозначает логический агрегат множества устройств, независимо от того, включены или нет отдельные составляющие устройства в один корпус).
На фиг. 7 показана система передачи, которая включает в себя устройство 11 передачи и устройство 12 приема.
Устройство И передачи выполняет, например, передачу (широковещательную передачу) (пересылку) телевизионной программы широковещательной передачи. Таким образом, устройство И передачи, например, кодирует данные объекта, которые представляют собой объект передачи, такие как данные изображения, данные звука и т.д., как программу телевизионной широковещательной передачи, в код LDPC, и передает полученные в результате данные, например, через канал 13 передачи данных, такой как спутниковый канал связи, наземные радиоволны и сеть кабельного телевидения.
Устройство 12 приема представляет собой, например, тюнер, телевизионный приемник или STB (телевизионную приставку), предназначенные для приема телевизионной программы широковещательной передачи, и принимает коды LDPC, переданные в него из устройства 11 передачи, через канал 13 передачи данных, декодирует коды LDPC в данные объекта и выводит данные объекта.
Здесь, как известно, коды LDPC, используемые в системе передачи по фиг. 7, проявляют очень высокую пропускную способность в канале передачи данных AWGN (аддитивный белый гауссов шум).
Однако в канале 13 передачи данных, таком как наземные радиоволны, иногда возникают пакетные ошибки или уничтожение данных. Например, в системе OFDM (ортогональное мультиплексирование с частотным разделением каналов), в среде с многолучевым распространением, в которой отношение D/U (отношение желательной/нежелательной мощности) равно 0 дБ (нежелательная мощность=эхо-сигнал, эквивалентна мощности желательного сигнала=основной канал передачи данных), мощность определенного символа становится равной нулю (разрушение) в ответ на задержку эхо-сигнала (другие каналы распространения, кроме основного канала).
- 14022652
Кроме того, также во время частотного дрожания сигнала (канал передачи данных, в котором эхосигнал с нулевой задержкой и с добавленной к нему допплеровской частотой (Допплер)), где D/U равно 0 дБ, происходит случай, в котором мощность всего символа OFDM в определенный момент времени уменьшается до нуля (удаление) из-за допплеровской частоты.
Кроме того, иногда возникают пакетные ошибки из-за ситуации, в которой на стороне устройства 12 приема проложены проводные линии от блока приема (не показан), такого как антенна или т.п., для приема сигнала из устройства И передачи к устройству 12 приема или из-за нестабильности источника питания в устройстве 12 приема.
В то же время при декодировании кодов LDPC, поскольку выполняют математическую операцию переменного узла в соответствии с выражением (1), в котором выполняют суммирование (принимаемых значений н0;) кодовых битов LDPC, как можно видеть на описанной выше фиг. 5, в столбце матрицы Н проверки на четность и, следовательно, в переменном узле, соответствующем кодовому биту кода LDPC, если возникает ошибка с кодовым битом, используемым для математической операции переменного узла, тогда снижается точность определяемого сообщения.
Затем, поскольку при декодировании кода LDPC сообщение, определенное в переменном узле, соединенном с узлом проверки, используется для выполнения математической операции узла проверки в соответствии с выражением (7) в узле проверки, если количество узлов проверки, где (соответствующие кодовые биты LDPC) множество переменных узлов, подключенных к нему, одновременно проявляют ошибку (включая в себя уничтожение данных), становится большим, тогда ухудшаются характеристики декодирования.
Например, если в двух или больше переменных узлах, соединенных с узлом проверки, одновременно возникает уничтожение данных, тогда узел проверки возвращает сообщение о том, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, равны друг другу, во все переменные узлы. В таком случае те узлы проверки, в которые было передано сообщение о равных вероятностях, не участвуют в одном цикле обработки декодирования (один набор математической операции переменного узла и математической операции узла проверки), и в результате требуется увеличенное количество повторений обработки декодирования. Следовательно, ухудшаются характеристики декодирования. Кроме того, увеличивается потребление энергии устройством 12 приема, которое выполняет декодирование кода LDPC.
В соответствии с этим система передачи данных, показанная на фиг. 7, выполнена так, что устойчивость к пакетным ошибкам или уничтожению информации улучшается, в то время как поддерживаются характеристики канала передачи данных AWGN.
На фиг. 8 показан пример конфигурации устройства 11 передачи по фиг. 7.
На фиг. 8 устройство И передачи включает в себя блок 21 кодирования LDPC, перемежитель 22 битов, блок 26 отображения и блок 27 ортогональной модуляции.
В блок 21 кодирования LDPC подают данные объекта.
Блок 21 кодирования LDPC осуществляет кодирование LDPC для данных объекта, переданных в него, в соответствии с матрицей проверки на четность, в котором матрица проверки на четность, которая представляет собой блок, соответствующий битам проверки на четность кода LDPC, имеет лестничную структуру и выводит код LDPC, в котором данные объекта представляют собой информационные биты.
В частности, блок 21 кодирования LDPC выполняет кодирование LDPC, состоящее в кодировании данных объекта в предписанный код LDPC, например, в соответствии со стандартами DVB-S.2 или DVB-T.2, и выводит код LDPC, полученный в результате кодирования LDPC.
Здесь, в соответствии со стандартом DVB-T.2 планируется принять коды LDPC, предписанные в стандарте DVB-S.2. Код LDPC, предписанный в стандарте DVB-S.2, представляет собой код IRA (накопление с неоднородным повторением), и матрица проверки на четность, которая представляет собой матрицу проверки на четность кода
LDPC, имеет лестничную структуру. Матрица проверки на четность и лестничная структура будут описаны ниже. Кроме того, код IRA описан, например, в публикации Irregular Repeat-Ac cumulate Codes, Н. Jin., A. Khandekar, and R.J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, p. 1-8, Sept. 2000.
Код LDPC, выводимый из блока 21 кодирования LDPC, подают в перемежитель 22 битов.
Перемежитель 22 битов представляет собой устройство обработки данных, предназначенное для перемежения данные, и включает в себя перемежитель 23 четности, перемежитель 24 скручивания столбцов и демультиплексор (DEMUX) 25.
Перемежитель 23 четности выполняет перемежение четности перемежаемых битов проверки на четность кода LDPC из блока 21 кодирования LDPC в положения других битов проверки на четность и подает код LDPC после перемежения четности в перемежитель 24 скручивания столбцов.
Перемежитель 24 скручивания столбцов выполняет перемежение скручивания столбцов для кода LDPC из перемежителя 23 четности и подает код LDPC после перемежения скручивания столбцов в демультиплексор 25.
- 15 022652
В частности, код LDPC передают после того, как два или больше его кодовых бита будут отображены на точки сигнала, представляющие один символ ортогональной модуляции, блоком 26 отображения, описанным ниже.
Перемежитель 24 скручивания столбцов осуществляет, например, такое перемежение скручивания столбцов, которое описано ниже, как процесс изменения компоновки для кодовых битов LDPC из перемежителя 23 четности так, что множество кодовых битов для кода LDPC, соответствующих значению 1, включенных в одну произвольную строку матрицы проверки на четность, используемой в блоке 21 кодирования LDPC, не включены в один символ.
Демультиплексор 25 выполняет обработку, состоящую в замене положений двух или больше кодовых битов для кода LDPC (которые должны представлять символ) из перемежителя 24 скручивания столбцов, для получения кода LDPC, устойчивость которого к AWGN была усилена. Затем демультиплексор 25 подает два или больше кодовых бита для кода LDPC, полученных путем обработки замены, как символ в блок 26 отображения.
Блок 26 отображения отображает символ из демультиплексора 25 на точки сигналов, определенные способом модуляции, таким как ортогональная модуляция (многозначная модуляция), осуществляющимся блоком 27 ортогональной модуляции.
В частности, блок 26 отображения отображает код LDPC из демультиплексора 25 на точку сигнала, определенную системой модуляции, на плоскость IQ (совокупность IQ), определенную осью I, представляющей компонент I, который находится в фазе с несущей, и осью q, представляющей компонент q, который ортогонален несущей волне.
Здесь, в качестве способа модуляции для ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, приняты способы модуляции, включающие в себя, например, способ модуляции, определенный в стандартах DVB-T, т.е., например, доступны QPSK (квадратурная фазовая манипуляция), 16QAM (квадратурная амплитудная манипуляция), 64QAM, 256QAM, 1024QAM, 4096QAM и т.д. Какой способ модуляции должен использоваться для ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, устанавливается заранее, например, когда оператор использует операцию устройства 11 передачи. Следует отметить, что блок 27 ортогональной модуляции может осуществлять некоторую другую ортогональную модуляцию, такую как, например, 4РАМ (ИАМ, импульсноамплитудная модуляция).
Символ, отображенный на точку сигнала блоком 26 отображения, подают в блок 27 ортогональной модуляции.
Блок 27 ортогональной модуляции выполняет ортогональную модуляцию несущей в соответствии с (символом, отображенным на) точкой сигнала из блока 26 отображения и передает сигнал модуляции, полученный в результате ортогональной модуляции, через канал 13 передачи данных (фиг. 7).
Теперь на фиг. 9 представлена матрица Н проверки на четность, используемая при кодировании LDPC блоком 21 кодирования LDPC по фиг. 8.
Матрица Н проверки на четность имеет структуру LDGM (матрица генерирования с малой плотностью) и может быть представлена выражением Н=[НА|НТ] из информационной матрицы НА участка, соответствующего информационным битам, и матрицы Нт четности, которая соответствует битам проверки на четность среди кодовых битов LDPC (матрица, в которой элементы информационной матрицы НА представляют собой элементы с левой стороны и элементы матрицы Нт четности представляют собой элементы с правой стороны).
Здесь количество информационных битов и количество битов проверки на четность среди кодовых битов одного кода LDPC (одно кодовое слово) называется длиной К информации и длиной М четности и количество битов для кодовых битов одного кода LDPC называется длиной N кода (= К+М).
Длина К информации и длина М четности для кода LDPC с определенной длиной N кода зависят от скорости кодирования. В то же время матрица Н проверки на четность представляет собой матрицу, у которой количество строкхстолбцов равно MxN. Затем матрица НА информации представляет собой матрицу размером МхК и матрица Нт четности представляет собой матрицу размером МхМ.
На фиг. 10 показана матрица Нт четности матрицы Н проверки на четность для кода LDPC, предписанного в соответствии со стандартом DVB-S.2 (и DVB-T.2).
Матрица Нт четности матрицы Н проверки на четность кода LDPC, предписанного в соответствии со стандартом DVB-S.2, имеет лестничную структуру, в которой элементы со значением 1 расположены в виде лестницы, как можно видеть на фиг. 10. Вес строки матрицы Нт четности равен 1 для первой строки, но равен 2 для всех остальных строк. В то же время вес столбца равен 1 для последнего столбца, но равен 2 для всех остальных столбцов.
Как описано выше, код LDPC матрицы Н проверки на четность, в которой матрица Нт четности имеет лестничную структуру, может быть надежно произведен, используя матрицу Н проверки на четность.
В частности, код LDPC (одно кодовое слово) представлен вектором с строки, и вектор а столбца, полученный путем транспозиции вектора строки, представлен как ст. Кроме того, часть информацион- 16022652 ных битов из вектора с строки, который представляет собой код LDPC, представлена вектором А строки и часть битов проверки на четность представлена вектором Т строки.
Здесь, в данном случае, вектор с строки может быть представлен выражением с=[А|Т] из вектора а строки, как информационные биты, и вектор Т строки, как биты проверки на четность (вектор строки, в котором элементы вектора А строки представляют собой элементы с левой стороны, и элементы вектора Т строки представляют собой элементы с правой стороны).
Необходимо, чтобы матрица Н проверки на четность и вектор с=[А|Т] строки, как код LDPC, удовлетворяли выражению Нст=0, и где матрица Нт четности матрицы Н=[НА|НТ] проверки на четность имеет такую лестничную структуру, как показано на фиг. 10, вектор Т строки, как биты проверки на четность, которые формируют вектор с=[А|Т] строки, который удовлетворяет выражению Нст=0, может быть последовательно определен путем последовательной установки элементов в строках, начинающихся с элементов в первой строке вектора Нст столбца, в выражении Нст=0, равными нулю.
На фиг. 11 показана матрица Н проверки на четность кода LDPC и веса столбца, определенные в стандарте DVB-S.2 (и DVB-T.2).
В частности, в позиции А на фиг. 11 показана матрица Н проверки на четность кода LDPC, определенного в стандарте DVB-S.2.
Что касается столбцов КХ из первого столбца матрицы Н проверки на четность, вес столбца равен X; что касается следующих столбцов КЗ, вес столбца равен 3; что касается следующих М-1 строк, вес столбца равен 2; и что касается последнего одного столбца, вес столбца равен 1.
Здесь КХ+КЗ+М-1+1 равно длине N кода.
В стандарте DVB-S.2 столбцы с номерами КХ, КЗ и М (длина четности), а также вес X столбца предписаны таким образом, как можно видеть в позиции В на фиг. 11.
В частности, в позиции В на фиг. 11 иллюстрируются столбцы с номерами КХ, КЗ и М, а также вес X столбца для разных скоростей кодирования кодов LDPC, предписанных в стандарте DVB-S.2.
В стандарте DVB-S.2 предписаны коды LDPC с длинами N кода 64800 и 16200 битов.
Как можно видеть в позиции В на фиг. И, для кода LDPC, длина N кода которого равна 64800 битов, предписаны И скоростей кодирования (номинальные скорости) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10 и для кода LDPC с длиной N кода 16200 битов предписаны 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9.
Что касается кодов LDPC, известно, что кодовые биты, соответствующие столбцу матрицы Н проверки на четность, которая имеет более высокий вес столбца, проявляют меньшую частоту появления ошибок.
Матрица Н проверки на четность, предписанная в соответствии со стандартом DVB-S.2 и показанная на фиг. И, проявляет тенденцию, состоящую в том, что столбец, расположенный ближе к головной стороне (левая сторона), имеет более высокий вес столбца. В соответствии с этим код LDPC, соответствующий матрице Н проверки на четность, имеет тенденцию, состоящую в том, что кодовый бит, расположенный ближе в голове, обладает более высокой устойчивостью к ошибкам (имеет более высокую устойчивость к ошибке), и кодовый бит, расположенный ближе к хвосту, имеет более низкую устойчивость к ошибке.
На фиг. 12 иллюстрируется компоновка (точки сигнала, соответствующие) 16 символов на плоскости IQ, где выполняют модуляцию 16QAM с помощью блока 27 ортогональной модуляции по фиг. 8.
В частности, в позиции А на фиг. 12 иллюстрируются символы 16QAM.
В 16QAM один символ представляет 4 бита, и существуют 16 (=24) символов. Затем эти 16 символов располагают так, что они формируют квадратную форму 4x4 символа в направлении 1хнаправление q, с центром в начале координат плоскости IQ.
Теперь, если i+1-й бит от старшего значащего бита строки битов, представленной одним символом, будет представлен как бит у;, тогда 4 бита, представленные одним символом модуляции 16QAM, могут быть представлены как биты у0, yi у2 и у3 в порядке, начиная со старшего значащего бита. В случае, когда способ модуляции представляет собой 16QAM, 4 кодовых бита для кода LDPC установлены (выражены символически) как символ (значение символа) из 4 битов уо-у3.
В позиции В на фиг. 12 обозначены границы бита в отношении 4 битов (ниже бит также называется битом символа), уо-у3, представленных символом 16QAM.
Здесь граница бита, относящаяся к биту у; символа (на фиг. 12 i=0, 1, 2, 3), обозначает границу между символом, бит у; которого равен 0, и другим символом, бит у; которого равен 1.
Как можно видеть в позиции В на фиг. 12, что касается старшего значимого бита у0 символа среди 4 битов уо-у3 символа, представленных символом 16QAM, только одно местоположение на оси q в плоскости IQ образует границу битов, и что касается второго бита у3 символа (второй от старшего значащего бита), только одно место на оси I на плоскости IQ образует границу бита.
Кроме того, что касается третьего бита у3 символа, каждое из двух мест положений между первым и вторым столбцами и между третьим, и четвертым столбцами слева от символа 4x4 образуют границу.
- 17022652
Кроме того, что касается четвертого бита у3 символа, каждое из двух мест положения между первой и второй строками и между третьей и четвертой строками символа 4x4 образует границу.
В бите yi символа, представленном символом, менее вероятно возникает ошибка, и у вероятность его ошибки уменьшается по мере того, как количество символов, расположенных далее от границы бита, увеличивается, но вероятность ошибки становится выше по мере того, как количество символов, расположенных ближе к границе битов, увеличивается.
Если бит, в котором менее вероятно возникает ошибка (устойчивый к ошибке), называется сильным битом, а бит, в котором более вероятно возникает ошибка (менее устойчивый к ошибке), называется слабым битом, тогда, что касается 4 битов уо-у3 символа, представленных символами 16QAM, старший значимый бит у0 символа и второй бит у3 символа представляют сильные биты и третий бит у2 символа и четвертый бит у3 символа представляют собой слабые биты.
На фиг. 13-15 иллюстрируются компоновки (точек сигнала, соответствующих) 64 символам в плоскости IQ, где осуществляют модуляцию 64QAM с использованием блока 27 ортогональной модуляции по фиг. 8.
При модуляции 64QAM один символ представляет 6 битов, и существуют 64 (=2б) символа. Затем эти 64 символа размещают таким образом, что они образуют квадрат размером 8x8 символов в направлении 1хнаправление q с центром в начале координат плоскости IQ.
Биты символов, представленные одним символом 64QAM, могут быть представлены как биты у0, Уь Уг, Уз, У4 и у5 по порядку, начиная со старшего значащего бита. В случае, когда способ модуляции представляет собой 64QAM, 6 кодовых битов для кода LDPC устанавливают (выражают символически) как символ (значение символа) 6 битов у()-у3.
Здесь на фиг. 13 обозначены границы битов в отношении старшего значимого бита у0, символа и второго бита у3 символа среди битов у0-у5 символов, для символов 64QAM; на фиг. 14 обозначены границы битов, относящиеся к третьему биту у2 символа и четвертому биту у3 символа; и на фиг. 15 обозначены границы битов, относящиеся к пятому биту у4 символа и шестому биту у5 символа.
Как можно видеть на фиг. 13, количество границ битов в отношении каждого из старшего значимого бита у0 символа и второго бита у3 символа равно единице. В то же время, как можно видеть на фиг. 14, количество границ битов, относящихся к каждому из третьего бита у2 символа и четвертого бита у3 символа, равно двум и, как можно видеть на фиг. 15, количество границ битов, относящихся к каждому из пятого бита у4 символа и шестого бита у5 символа, равно четырем.
В соответствии с этим среди битов у0-у5 символов для символов 64QAM старший значимый бит у0 символа и второй бит у3 символа представляют собой самые сильные биты и третий бит у2 символа и четвертый бит у3 символа представляют собой вторые самые сильные биты. Затем пятый бит у4 символа и шестой бит у5 символа представляют собой самые слабые биты.
На фиг. 12 и 13-15 можно видеть, что, в том что касается битов символа для символов ортогональной модуляции, проявляется тенденция, состоящая в том, что бит более высокого порядка представляет собой сильный бит и бит более низкого порядка представляет собой слабый бит.
Здесь, как описано выше со ссылкой на фиг. И, код LDPC, выводимый из блока 21 кодирования LDPC (фиг. 8), включает в себя кодовые биты, которые устойчивы к ошибкам, и кодовые биты, которые в меньшей степени устойчивы к ошибкам.
В то же время, как описано выше со ссылкой на фиг. 12-15, биты символов для символов ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, включают в себя сильные биты и слабые биты.
В соответствии с этим, если кодовый бит для кода LDPC, обладающего малой устойчивостью к ошибке, будет назначен слабому биту символа для символа ортогональной модуляции, тогда понижается в целом устойчивость к ошибкам.
Поэтому был предложен перемежитель, который выполняет перемежение кодовых битов для кода LDPC таким образом, что кодовые биты LDPC, которые имеют низкую устойчивость к ошибке, выделяют для сильных битов (битов символов) для символа ортогональной модуляции.
Демультиплексор 25 по фиг. 8 осуществляет обработку перемежителя.
На фиг. 16 показан вид, иллюстрирующий обработку демультиплексора 25 по фиг. 8.
В частности, в позиции А на фиг. 16 показан пример функциональной конфигурации демультиплексора 25.
Демультиплексор 25 включает в себя запоминающее устройство 31 и блок 32 замены.
В запоминающее устройство 31 подают код LDPC из блока 21 кодирования LDPC.
Запоминающее устройство 31 имеет емкость сохранения для сохранения mb битов в (горизонтальном) направлении строки и сохранения N/(mb) битов в (вертикальном) направлении столбца. Запоминающее устройство 31 записывает кодовые биты LDPC, подаваемые в него, в направлении столбца и считывает кодовые биты в направлении строки и затем передает считанные кодовые биты в блок 32 замены.
Здесь N (=длина К информации + длина М четности) представляет длину кода для кода LDPC, как
- 18 022652 описано выше.
Кроме того, m представляет собой количество битов для кодовых битов LDPC, равное одному символу, и b представляет собой заданное положительное целое число, которое представляет собой кратное число, используемое для умножения m на целое число. Мультиплексор 25 преобразует (выражает символически) кодовые биты LDPC в символы, как описано выше, и кратное число b представляет количество символов, получаемых в результате однократной символического выражения с помощью мультиплексора 25.
В позиции А на фиг. 16 показан пример конфигурации демультиплексора 25 в случае, когда система модуляции представляет собой 64QAM и, соответственно, количество m битов кодовых битов LDPC, представляющих собой один символ, равно 6 битов.
Кроме того, в позиции А на фиг. 16, кратное число b равно 1, и, соответственно, запоминающее устройство 31 имеет емкость сохранения N/(6xl)x(6xl) битов в направлении столбцахнаправлении строки.
Здесь область сохранения запоминающего устройства 31, которая продолжается в направлении столбца и включает в себя один бит в направлении строки, ниже называется, соответственно, столбцом. В позиции А на фиг. 16 запоминающее устройство 31 включает в себя шесть (=6x1) столбцов.
Демультиплексор 25 выполняет запись кодовых битов для кода LDPC в направлении сверху вниз столбца, который формирует запоминающее устройство 31 (в направлении столбца), начиная со столбца с левой стороны в направлении столбца с правой стороны.
Затем, если запись кодовых битов заканчивается самым нижним битом в самом правом столбце, тогда кодовые биты считывают и передают в блок 32 замены в виде модуля из 6 битов (mb битов) в направлении строки, начиная с первой строки для всех столбцов, которые образуют запоминающее устройство 31.
Блок 32 замены осуществляет обработку замены, состоящую в замене положения кодовых битов из 6 битов из запоминающего устройства 31, и выводит эти 6 битов, полученных в результате замены, как 6 битов у0, уь у2, Уз, у4 и у5 символов, которые представляют собой один символ 64QAM.
В частности, в то время как mb кодовых битов (в данном случае 6 битов) считывают в направлении строки из запоминающего устройства 31, если i-й бит (i=0, 1, ..., mb-1) от старшего значащего бита среди mb кодовых битов, считанных из запоминающего устройства 31, представлен битом Ь;, тогда 6 кодовых битов, считанных в направлении строки из запоминающего устройства 31, могут быть представлены как биты Ьо, bi, b2, Ь3, Ь4 и Ь6 в порядке, начиная со старшего значащего бита.
Взаимосвязь веса столбца, описанного выше со ссылкой на фиг. И, приводит к тому, что кодовый бит, расположенный в направлении бита Ьо, представляет собой кодовый бит, обладающий высокой устойчивостью к ошибке, в то время как кодовый бит в направлении бита Ь5 представляет собой кодовый бит с низкой устойчивостью к ошибке.
Блок 32 замены выполняет обработку замены, состоящую в замене положения 6 кодовых битов bo-bs из запоминающего устройства 31 таким образом, что кодовый бит, обладающий низкой устойчивостью к ошибке среди 6 кодовых битов bo-bs из запоминающего устройства 31, может быть назначен биту, который имеет высокую устойчивость среди битов yo-ys символов одного символа 64QAM.
Здесь, в качестве способа замены для замены 6 кодовых битов bo-bs из запоминающего устройства 31 так, чтобы они были назначены для 6 битов yo-ys символов, представляющих один символ 64QAM, были предложены различные системы.
В позиции В на фиг. 16 иллюстрируется первый способ замены; в позиции С на фиг. 16 иллюстрируется второй способ замены; и в позиции D на фиг. 16 иллюстрируется третий способ замены.
В позиции В на фиг. 16 - в позиции D на фиг. 16 (также аналогично фиг. 17, описанной ниже) сегмент линии, взаимно соединяющий биты Ь; и у,, обозначает, что кодовый бит Ь; назначают для бита yj символа (заменяют на положение бита yj символа).
Что касается первого способа замены, показанного в позиции В на фиг. 16, предлагается принять один из трех видов способов замены и в качестве второго способа замены в позиции С на фиг. 16 предлагается принять один из двух видов способов замены.
В качестве третьего способа замены, показанного в позиции D на фиг. 16, предлагается выбрать и использовать шесть видов способов замены по порядку.
На фиг. 17 иллюстрируется пример конфигурации демультиплексора 25 в случае, в котором способ модуляции представляет собой 64QAM (соответственно, количество m битов кодовых битов LDPC, отображаемых на один символ, равно 6, аналогично показанному на фиг. 16), и кратное число b равно 2, и четвертый способ замены.
В случае, когда кратное число b равно 2, запоминающее устройство 31 имеет емкость сохранения, равную N/(6x2)x(6x2) битов в направлении столбцахнаправлении строки и включает в себя 12 (= 6x2) столбцов.
В позиции А на фиг. 17 представлен порядок записи кода LDPC в запоминающее устройство 31.
Демультиплексор 25 осуществляет запись кодовых битов для кода LDPC в направлении сверху вниз
- 19022652 столбца, который формирует запоминающее устройство 31 (в направлении столбца), начиная со столбца с левой стороны, в направлении столбца с правой стороны, как описано выше со ссылкой на фиг. 16.
Затем, если запись кодовых битов заканчивается самым нижним битом в самом правом столбце, тогда кодовые биты считывают и передают в блок 32 замены в модулях размером 12 битов (mb битов) в направлении строки, начиная с первой строки, для всех столбцов, которые формируют запоминающее устройство 31.
Блок 32 замены выполняет обработку замены, состоящую в замене положения 12 кодовых битов из запоминающего устройства 31 в соответствии с четвертым способом замены, и выводит 12 битов, полученных в результате замены, как 12 битов, представляющих два символа (Ь символов) 64QAM, в частности как 6 битов у0, yi, у2, у3, у4 и у3 символов, представляющих один символ 64QAM, и 6 битов у0, yi, у2, Уз, у4 и у5 символов, представляющих следующий один символ.
Здесь, в позиции В на фиг. 17 иллюстрируется четвертый способ замены, состоящий в обработке замены, выполняемой блоком 32 замены, показанном в позиции А на фиг. 17.
Следует отметить, что в случае, когда кратное число b равно 2 (также аналогично случаю, когда кратное число b равно или больше чем 3), при обработке замены, mb кодовых битов выделяют для mb битов символов для b последовательных символов. В следующем описании, включая описание, приведенное со ссылкой на фиг. 17, i+1-й бит от старшего значащего бита среди mb битов символов для b последовательных символов, представлен как бит (бит символа) у; для удобства описания.
Кроме того, какой способ замены является оптимальным, т.е. какой способ замены обеспечивает улучшенную частоту появления ошибок в канале передачи данных AWGN, зависит от скорости кодирования, длины кодов и способа модуляции кода LDPC и т.д.
Теперь, со ссылкой на фиг. 18-20 будет описано перемежение четности, выполняемое перемежителем 23 четности по фиг. 8.
На фиг. 18 показана (часть) графа Таннера матрицы проверки на четность для кода LDPC.
Если множество (соответствующих кодовых битов) переменных узлов, соединенных с узлом проверки таким образом, что в двух переменных узлах наблюдаются ошибки, такие как одновременное уничтожение информации, как показано на фиг. 18, тогда узел проверки возвращает сообщение равной вероятности, представляющее, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, равны друг другу во всех переменных узлах, соединенных с узлом проверки. Поэтому, если множество переменных узлов, соединенных с одним и тем же узлом проверки, будут одновременно переведены в состояние уничтожения информации или т.п., то ухудшается характеристика декодирования.
В частности, код LDPC, выводимый из блока кодирования LDPC по фиг. 8 и предписанный в соответствии со стандартом DVB-S.2, представляет собой код IRA, и матрица Нт четности матрицы Н проверки на четность имеет лестничную структуру, как показано на фиг. 10.
На фиг. 19 иллюстрируется матрица Нт четности, имеющая лестничную структуру, и граф Таннера, соответствующий матрице Нт четности.
В частности, в позиции А на фиг. 19 показана матрица Нт четности, имеющая лестничную структуру, и в позиции В на фиг. 19 показан граф Таннера, соответствующий матрице Нт четности, показанной в позиции А на фиг. 19.
В случае, когда матрица Нт четности имеет лестничную структуру, в графе Таннера матрицы Нт четности переменные узлы кода LDPC, которые соответствуют столбцу элемента матрицы Нт четности, имеющие значение 1, и все сообщение определено с использованием соседних кодовых битов (битов четности), соединены с одним и тем же проверочным узлом.
В соответствии с этим, если соседние биты четности, описанные выше, переведены в состояние ошибки из-за пакетных ошибок, уничтожения данных или т.п., тогда, поскольку узел проверки, с которым соединено множество переменных узлов, соответствующих множеству битов четности, в которых возникала ошибка (переменные узлы, сообщение которых должно быть определено с использованием битов четности), возвращает сообщение равной вероятности, представляющее, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, могут быть равны друг другу, в переменные узлы, соединенные с узлом проверки, рабочие характеристики декодирования ухудшаются. Затем, когда длина пакета (количество битов, которые составляют ошибку в пакете) велика, характеристики декодирования дополнительно ухудшаются.
Поэтому для предотвращения описанного выше ухудшения рабочих характеристик декодирования перемежитель 23 четности (фиг. 8) выполняет перемежение, состоящее в перемежении битов четности кода LDPC из блока 21 кодирования LDPC, в положения других битов четности.
На фиг. 20 показана матрица Нт четности, представляющая собой матрицу Н проверки на четность для кода LDPC после перемежения четности, выполненного с помощью перемежителя 23 четности по фиг. 8.
Здесь информационная матрица НА для матрицы Н проверки на четность, соответствующей коду LDPC, предписанная в соответствии со стандартом DVB-S.2 и выводимая из блока 21 кодирования LDPC, имеет циклическую структуру.
-20022652
Циклическая структура означает структуру, в которой определенный столбец совпадает с другим столбцом в состоянии циклической работы, и включает в себя, например, структуру, в которой для каждых Р столбцов положения со значением 1 в строках Р столбцов совпадают с положениями, в которые первый один из Р столбцов циклически сдвинут в направлении столбца на величину, которая увеличивается пропорционально значению q, полученному путем деления длины М четности. В дальнейшем, количество Р столбцов в циклической структуре соответственно называется числом модуля столбцов циклической структуры.
В качестве кода LDPC, предписанного в стандарте DVB-S.2 и выводимого из блока 21 кодирования LDPC, доступны два кода LDPC, включающие в себя коды с длиной N кода, равной 64800 и 16200 битов, как описано выше со ссылкой на фиг. 11.
Теперь, если обратить внимание на код LDPC, длина N кода которого составляет 64800 битов из двух разных кодов LDPC, с длиной N кода 64800 и 16200 битов, тогда доступны одиннадцать разных скоростей кодирования как скорости кодирования кода LDPC, с длиной N кода, равной 64800 битов, как описано выше со ссылкой на фиг. 11.
Что касается кодов LDPC с длиной N кода 64800 битов и которые имеют одиннадцать разных скоростей кодирования, в стандарте DVB-S.2 предписано, что столбец с номером Р циклической структуры предписан для числа 360, которое представляет собой один из делителей длины М четности, за исключением 1 и М.
Кроме того, что касается кодов LDPC, длина N кодов которых составляет 64800 битов и которые имеют одиннадцать разных скоростей кодирования, длина М четности имеет значение, не содержащее простые числа, и представлена выражением M=qxP=qx360, использующее значение q, которое отличается, в зависимости от скорости кодирования. В соответствии с этим значение q также представляет собой один из делителей длины М четности, за исключением 1 и М, аналогично номеру Р столбца циклической структуры, и его получают путем деления длины М четности на номер Р столбца циклической структуры (произведение Р и q, которое представляет собой делители длины М четности, составляет длину М четности).
В случае, когда длина информации представлена как К, и целое число больше 0, но меньше чем Р, представлено как х, в то время как целое число большее 0, но меньшее q, представлено как у, перемежитель 23 четности выполняет перемежение, как перемежение четности, K+qx+y+10-го кодового бита среди битов четности, которые составляют кодовые биты от К+1-го до К+М-го (K+M=N) LDPC из блока 21 кодирования LDPC, до положения K+Py+x+1-го кодового бита.
В соответствии с таким перемежением четности, поскольку биты четности (соответствующие битам четности) в переменных узлах, соединенных с одним узлом проверки, расположены на расстоянии, соответствующем числу Р столбцов циклической структуры, здесь на расстоянии 360 битов, где длина пакета меньше чем 360 битов, можно предотвратить такую ситуацию, в которой множество переменных узлов, соединенных с одним и тем же проверочным узлом, одновременно становятся узлами с ошибкой. В результате может быть улучшена устойчивость к пакетной ошибке.
Следует отметить, что код LDPC после перемежения четности, в соответствии с которым K+qx+y+1-й кодовый бит перемежают с положением K+Py+x+1-го кодового бита, совпадает с кодом LDPC матрицы проверки на четность (ниже называется также матрицей преобразования проверки на четность), полученной в результате замены столбцов, состоящей в замене K+qx+y+1-го столбца исходной матрицы Н проверки на четность на K+Py+x+1-й столбец.
Кроме того, в матрице четности матрицы преобразования проверки на четность, псевдоциклическая структура модуля которой составляет Р столбцов (на фиг. 20 360 столбцов), выглядит так, как показано на фиг. 20.
Здесь, псевдоциклическая структура обозначает структуру, которая имеет участок, имеющий циклическую структуру, за исключением его части. В столбце преобразования проверки на четность, полученном путем применения замены столбца, соответствующей перемежению четности для матрицы проверки на четность кода LDPC, предписанного в стандарте DVB-S.2, на участке из 360 строкхЗбО столбцов (матрица сдвига, описанная ниже) в правом угловом участке не достает одного элемента 1 (который имеет значение 0). Поэтому матрица преобразования проверки на четность не имеет (полную) циклическую структуру, но имеет псевдоциклическую структуру.
Следует отметить, что матрица преобразования проверки на четность по фиг. 20 представляет собой матрицу, в которой также применяют замену строк (замена строк), для построения матрицы преобразования проверки на четность из описанной ниже матрицы конфигурации, к исходной матрице Н проверки на четность, в дополнение к замене столбцов, которая соответствует перемежению четности.
Теперь будет описано перемежение скручивания столбцов в качестве обработки изменения компоновки с использованием перемежителя 24 скручивания столбцов по фиг. 8, со ссылкой на фиг. 21-24.
В устройстве 11 передачи по фиг. 8 два или больше из кодовых битов для кода LDPC передают как один символ, как описано выше, для улучшения эффективности использования частот. В частности, например, в случае, когда 2 бита кодовых битов используют для формирования одного символа, в качестве
-21 022652 способа модуляции используют, например, QPSK, но в случае, когда 4 бита кодовых битов используют для формирования одного символа, например, 16QAM используют как способ модуляции.
В случае, когда два или больше из кодовых битов передают как один символ таким образом, если уничтожение данных или подобное происходит для определенного символа, все из кодовых битов этого символа превращаются в ошибку (уничтожение данных).
В соответствии с этим для уменьшения вероятности того, что во множестве переменных узлов (кодовых битов, соответствующих переменным узлам), соединенных с одним и тем же узлом проверки, может одновременно возникнуть уничтожение данных, для улучшения рабочих характеристик декодирования необходимо исключить соединение переменных узлов, соответствующих кодовым битам одного символа, с одним и тем же узлом проверки.
В то же время в матрице Н проверки на четность кода LDPC, предписанного в стандарте DVB-S.2 и выводимого из блока 21 кодирования LDPC, матрица НА информации имеет циклическую структуру и матрица Нт четности имеет лестничную структуру, как описано выше. Затем, в матрице проверки преобразования проверки на четность, которая представляет собой матрицу проверки на четность кода LDPC, после перемежения четности, циклическая структура (точнее, псевдоциклическая структура, как описано выше) проявляется также в матрице четности, как описано со ссылкой на фиг. 20.
На фиг. 21 показана матрица преобразования проверки на четность.
В частности, в позиции А на фиг. 21 иллюстрируется матрица преобразования проверки на четность для матрицы Н проверки на четность, которая имеет длину N кода, равную 64800 битов, и скорость (г) кодирования, равную 3/4.
В позиции А на фиг. 21 положение элемента, имеющего значение 1 в матрице преобразования проверки на четность, обозначено точкой (·).
На фиг. 21В процесс выполняют с помощью демультиплексора 25 (фиг. 8) для кода LDPC матрицы преобразования четности, показанной в позиции А на фиг. 21, т.е. для кода LDPC после перемежения четности.
На фиг. 21В кодовые биты LDPC после перемежения четности записывают в направлении столбцов в четырех столбцах, которые формируют запоминающее устройство 31 демультиплексора 25, используя 16QAM, как способ модуляции.
Кодовые биты, записанные в направлении столбцов в четырех столбцах, которые формируют запоминающее устройство 31, считывают в направлении строки в единицах по 4 бита, которые составляют один символ.
В таком случае 4 кодовых бита Во, Вь В2 и В3, которые составляют один символ, иногда составляют кодовые биты, соответствующие 1, и включены в одну произвольную строку матрицы проверки на четность после преобразования, показанного в позиции А на фиг. 21, в этом случае переменные узлы, соответствующие кодовым битам Во, Вь В2 и В3, соединены с одним и тем же узлом проверки.
В соответствии с этим в случае, когда 4 кодовых бита Во, Вь В2 и В3 одного символа становятся кодовыми битами, соответствующими 1, и включены в одну произвольную строку, если происходит уничтожение данных в символе, тогда тот же узел проверки, с которым соединены переменные узлы, соответствующие кодовым битам Во, Вь В2 и В3, не может определить соответствующее сообщение. В результате ухудшаются характеристики декодирования.
Также, что касается других скоростей кодирования, кроме скорости кодирования 3/4, множество кодовых битов, соответствующих множеству переменных узлов, подключенных к одному и тому же узлу проверки, аналогично, иногда составляют один символ 16QAM.
Поэтому перемежитель 24 скручивания столбцов выполняет перемежение скручивания столбцов, в котором кодовые биты для кода LDPC после перемежения четности из перемежителя 23 четности перемежают таким образом, что множество кодовых битов, соответствующих 1, включенных в одну произвольную строку матрицы преобразования проверки на четность, не включены в один символ.
На фиг. 22 показан вид, иллюстрирующий перемежение скручивания столбцов.
В частности, на фиг. 22 иллюстрируется запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25.
Запоминающее устройство 31 имеет емкость сохранения для сохранения mb битов в направлении столбцов (вертикальном направлении) и сохраняет N/(mb) битов в направлении строки (в горизонтальном направлении) и включает в себя mb столбцов, как описано на фиг. 16. Затем перемежитель 24 скручивания столбцов записывает кодовые биты для кода LDPC в направлении столбцов в запоминающее устройство 31 и управляет начальным положением записи, когда кодовые биты считывают в направлении строки, для выполнения перемежения скручивания столбцов.
В частности, перемежитель 24 скручивания столбцов соответствующим образом изменяет начальное положение записи, в котором должна быть начата запись кодовых битов для каждого из множества столбцов таким образом, что множество кодовых битов, считанных в направлении строки, используемых для составления одного символа, могут не стать кодовыми битами, соответствующими 1, и включены в одну произвольную строку матрицы преобразования проверки на четность (изменяет конфигурацию кодовых битов для кода LDPC таким образом, что множество кодовых битов, соответствующих 1 и вклю-22022652 ченных в одну произвольную строку матрицы проверки на четность, могут не быть включены в один и тот же символ).
Здесь, на фиг. 22 показан пример конфигурации запоминающего устройства 31, когда способ модуляции представляет собой 16QAM и, кроме того, кратное число Ь, описанное выше со ссылкой на фиг. 16, равно 1. В соответствии с этим количество m битов кодовых битов для кода LDPC, составляющих один символ, равно 4 битам, и запоминающее устройство 31 сформировано из четырех (= mb) столбцов.
Перемежитель 24 скручивания столбцов (вместо демультиплексора 25, показанного на фиг. 16), осуществляет запись кодовых битов для кода LDPC в направлении сверху вниз (направление столбца) в четырех столбцах, которые формируют запоминающее устройство 31, начиная со столбца с левой стороны в направлении столбцов с правой стороны.
Затем, когда запись кодовых битов заканчивается в самом правом столбце, перемежитель 24 скручивания столбцов считывает кодовые биты в модуле по 4 бита (mb битов) в направлении строки, начиная с первой строки всех столбцов, которые формируют запоминающее устройство 31, и выводит эти кодовые биты, как код LDPC, после перемежения скручивания столбцов в блок 32 замены (фиг. 16 и 17) демультиплексора 25.
Однако если адрес головного (самого верхнего) положения каждого столбца будет представлен как 0 и адреса положений в направлении столбцов будут представлены целыми числами в порядке возрастания, тогда перемежитель 24 скручивания столбцов устанавливает для самого левого столбца положение начала записи для положения с адресом 0; устанавливает для второго столбца (слева) положение начала записи как положение с адресом 2; устанавливает для третьего столбца положение начала записи в положение с адресом 4 и устанавливает для четвертого столбца положение начала записи в положение с адресом 7.
Следует отметить, что, в том что касается столбцов, для которых начальное положение записи представляет собой любое другое положение, кроме положения с адресом 0, после того как кодовые биты будут записаны в самом нижнем положении, положение записи возвращается вверх (положение с адресом 0), и выполняют запись вплоть до положения, непосредственно предшествующего начальному положению записи. После этого выполняют запись в следующий (правый) столбец.
В результате выполнения такого перемежения скручивания столбцов, как описано выше, такая ситуация, в которой множество кодовых битов, соответствующих множеству переменных узлов, соединенных с одним и тем же узлом проверки, состоят из одного символа 16QAM (включены в тот же символ) для кодов LDPC со всеми скоростями кодирования, с длиной N кода равной 64800, как предписано в соответствии со стандартом DVB-S.2, может быть предотвращена, и в результате могут быть улучшены рабочие характеристики декодирования в канале передачи данных, в котором происходит уничтожение информации.
На фиг. 23 иллюстрируется количество столбцов запоминающего устройства 31, необходимых для перемежения скручивания столбцов, и адрес начального положения записи для каждого способа модуляции для кодов LDPC для одиннадцати разных скоростей кодирования, имеющих длину N кода 64800, как предписано в соответствии со стандартом DVB-S.2.
В случае, когда кратное число b равно 1 и, кроме того, поскольку, например, QPSK принят как способ модуляции, количество m битов одного символа составляет 2 бита, в соответствии с фиг. 23, запоминающее устройство 31 имеет два столбца для сохранения 2x1 (= mb) битов в направлении строки и сохраняет 64800/(2x1) бита в направлении столбцов.
Затем исходное положение записи для первого одного из двух столбцов запоминающего устройства 31 устанавливают в положение с адресом 0 и исходное положение записи для второго столбца устанавливают в положение с адресом 2.
Следует отметить, что кратное число b равно 1, например, когда используется один из первоготретьего способов замены по фиг. 16 в качестве способа замены при обработке замены демультиплексора 25 (фиг. 8) или в аналогичном случае.
В случае, когда кратное число b равно 2 и, кроме того, поскольку, например, QPSK принят как способ модуляции, количество m битов одного символа составляет 2 бита, в соответствии с фиг. 23, запоминающее устройство 31 имеет четыре столбца для сохранения 2x2 битов в направлении строки и сохраняет 64800/(2x2) битов в направлении столбцов.
Затем начальное положение записи для первого одного из четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, начальное положение записи для второго столбца устанавливают в положение с адресом 2, начальное положение записи для третьего столбца устанавливают в положение с адресом 4, и начальное положение записи для четвертого столбца устанавливают в положение с адресом 7.
Следует отметить, что кратное число b равняется 2, например, когда четвертый способ замены по фиг. 17 принят как способ замены при обработке замены демультиплексора 25 (фиг. 8).
-23 022652
В случае, когда кратное число b равно 1 и, кроме того, поскольку, например, 16QAM принят как способ модуляции, количество m битов одного символа составляет 4 бита, в соответствии с фиг. 23, запоминающее устройство 31 имеет четыре столбца для сохранения 4x1 битов в направлении строки и сохраняет 64800/(4x1) битов в направлении столбцов.
Затем начальное положение записи для первого одного из четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, начальное положение записи для второго столбца устанавливают в положение с адресом 2, начальное положение записи для третьего столбца устанавливают в положение с адресом 4 и начальное положение записи для четвертого столбца устанавливают в положение с адресом 7.
В случае, когда кратное число b равно 2 и, кроме того, поскольку, например, 16QAM принят как способ модуляции, количество m битов одного символа составляет 4 бита, в соответствии с фиг. 23, запоминающее устройство 31 имеет восемь столбцов для сохранения 4x2 бита в направлении строки и сохраняет 64800/(4x2) бита в направлении столбцов.
Затем исходное положение записи для первого одного из восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 4, исходное положение записи для пятого столбца устанавливают в положение с адресом 4, исходное положение записи для шестого столбца устанавливают в положение с адресом 5, исходное положение записи для седьмого столбца устанавливают в положение с адресом 7 и исходное положение записи для восьмого столбца устанавливают в положение с адресом 7.
В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 64QAM принят как способ модуляции, количество m битов одного символа составляет 6 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет шесть столбцов для сохранения 6x1 битов в направлении строки и сохраняет 64800/(6x1) битов в направлении столбцов.
Затем исходное положение записи для первого одного из шести столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 2, исходное положение записи для третьего столбца устанавливают в положение с адресом 5, исходное положение записи для четвертого столбца устанавливают в положение с адресом 9, исходное положение записи для пятого столбца устанавливают в положение с адресом 10 и исходное положение записи для шестого столбца устанавливают в положение с адресом 13.
В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 64QAM используют как способ модуляции, количество m битов одного символа составляет 6 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет двенадцать столбцов для сохранения 6x2 битов в направлении строки и сохраняет 64800/(6x2) битов в направлении столбцов.
Затем исходное положение записи для первого одного из двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 3, исходное положение записи для шестого столбца устанавливают в положение с адресом 4, исходное положение записи для седьмого столбца устанавливают в положение с адресом 4, исходное положение записи для восьмого столбца устанавливают в положение с адресом 5, исходное положение записи для девятого столбца устанавливают в положение с адресом 5, исходное положение записи для десятого столбца устанавливают в положение с адресом 7, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 8 и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 9.
В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 256QAM используется как способ модуляции, количество m битов одного символа составляет 8 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет восемь столбцов для сохранения 8x1 битов в направлении строки и сохраняет 64800/(8x1) битов в направлении столбцов.
Затем исходное положение записи для первого одного из восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 4, исходное положение записи для пятого столбца устанавливают в положение с адресом 4, исходное положение записи для шестого столбца устанавливают в положение с адресом 5, исходное положение записи для седьмого столбца устанавливают в положение с адресом 7 и исходное положение записи для восьмого столбца устанавливают в положение с адресом 7.
В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 256QAM используется как способ модуляции, количество m битов одного символа составляет 8 битов, в соответствии с
-24022652 фиг. 23, запоминающее устройство 31 имеет шестнадцать столбцов для сохранения 8x2 битов в направлении строки и сохраняет 64800/(8x2) битов в направлении столбцов.
Затем исходное положение записи для первого из шестнадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 2, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 2, исходное положение записи для шестого столбца устанавливают в положение с адресом 3, исходное положение записи для седьмого столбца устанавливают в положение с адресом 7, исходное положение записи для восьмого столбца устанавливают в положение с адресом 15, исходное положение записи для девятого столбца устанавливают в положение с адресом 16, исходное положение записи для десятого столбца устанавливают в положение с адресом 20, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 22, исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 22, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 27, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 27, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 28 и исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 32.
В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 1024QAM используется как способ модуляции, количество m битов одного символа составляет 10 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет десять столбцов для сохранения 10x1 битов в направлении строки и сохраняет 64800/(10x1) битов в направлении столбцов.
Затем исходное положение записи для первого из десяти столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 3, исходное положение записи для третьего столбца устанавливают в положение с адресом 6, исходное положение записи для четвертого столбца устанавливают в положение с адресом 8, исходное положение записи для пятого столбца устанавливают в положение с адресом И, исходное положение записи для шестого столбца устанавливают в положение с адресом 13, исходное положение записи для седьмого столбца устанавливают в положение с адресом 15, исходное положение записи для восьмого столбца устанавливают в положение с адресом 17, исходное положение записи для девятого столбца устанавливают в положение с адресом 18 и исходное положение записи для десятого столбца устанавливают в положение с адресом 20.
В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 1024QAM используется как способ модуляции, количество m битов одного символа составляет 10 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет двадцать столбцов для сохранения 10x2 битов в направлении строки и содержит 64800/(10x2) битов в направлении столбцов.
Затем исходное положение записи для первого из двадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 1, исходное положение записи для третьего столбца устанавливают в положение с адресом 3, исходное положение записи для четвертого столбца устанавливают в положение с адресом 4, исходное положение записи для пятого столбца устанавливают в положение с адресом 5, исходное положение записи для шестого столбца устанавливают в положение с адресом 6, исходное положение записи для седьмого столбца устанавливают в положение с адресом 6, исходное положение записи для восьмого столбца устанавливают в положение с адресом 9, исходное положение записи для девятого столбца устанавливают в положение с адресом 13, исходное положение записи для десятого столбца устанавливают в положение с адресом 14, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 14, исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 16, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 21, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 21, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 23, исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 25, исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 25, исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 26, исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 28 и исходное положение записи для двадцатого столбца устанавливают в положение с адресом 30.
В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 4096QAM используется как способ модуляции, количество m битов одного символа составляет 12 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет двенадцать столбцов для сохранения 12x1 битов в направлении строки и сохраняет 64800/(12x1) битов в направлении столбцов.
Затем исходное положение записи для первого из двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавли-25 022652 вают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 3, исходное положение записи для шестого столбца устанавливают в положение с адресом 4, исходное положение записи для седьмого столбца устанавливают в положение с адресом 4, исходное положение записи для восьмого столбца устанавливают в положение с адресом 5, исходное положение записи для девятого столбца устанавливают в положение с адресом 5, исходное положение записи для десятого столбца устанавливают в положение с адресом 7, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 8 и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 9.
В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 4096QAM используется как способ модуляции, количество m битов одного символа составляет 12 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет двадцать четыре столбца для сохранения 12x2 битов в направлении строки и содержит 64800/(12x2) битов в направлении столбцов.
Затем исходное положение записи для первого из двадцати четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 5, исходное положение записи для третьего столбца устанавливают в положение с адресом 8, исходное положение записи для четвертого столбца устанавливают в положение с адресом 8, исходное положение записи для пятого столбца устанавливают в положение с адресом 8, исходное положение записи для шестого столбца устанавливают в положение с адресом 8, исходное положение записи для седьмого столбца устанавливают в положение с адресом 10, исходное положение записи для восьмого столбца устанавливают в положение с адресом 10, исходное положение записи для девятого столбца устанавливают в положение с адресом 10, исходное положение записи для десятого столбца устанавливают в положение с адресом 12, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 13, исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 16, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 17, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 19, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 21, исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 22, исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 23, исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 26, исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 37, исходное положение записи для двадцатого столбца устанавливают в положение с адресом 39, исходное положение записи для двадцать первого столбца устанавливают в положение с адресом 40, исходное положение записи для двадцать второго столбца устанавливают в положение с адресом 41, исходное положение записи для двадцать третьего столбца устанавливают в положение с адресом 41 и исходное положение записи для двадцать четвертого столбца устанавливают в положение с адресом 41.
На фиг. 24 показано количество столбцов запоминающего устройства 31, необходимое для перемежения скручивания столбцов, и адрес исходного положения записи для каждого способа модуляции для кодов LDPC с 10 разными скоростями кодирования, имеющими длину N кода 16200, как предписано в соответствии со стандартом DVB-S.2.
В случае, когда кратное число b равно 1 и, кроме того, поскольку, например, QPSK используют как способ модуляции, количество m битов одного символа составляет 2 бита, в соответствии с фиг. 24, запоминающее устройство 31 имеет два столбца для сохранения 2x1 битов в направлении строки и сохраняет 16200/(2x1) битов в направлении столбцов.
Затем исходное положение для записи первого одного из двух столбцов запоминающего устройства 31 устанавливают в положение с адресом 0 и исходное положение записи для второго столбца устанавливают в положение с адресом 0.
В случае, когда кратное число b равно 2 и, кроме того, поскольку, например, квадратурная фазовая модуляция, используется как способ модуляции, количество битов m одного символа составляет 2 бита, в соответствии с фиг. 24, запоминающее устройство 31 имеет четыре столбца для сохранения 2x2 битов в направлении строки и содержит 16200/(2x2) битов в направлении столбцов.
Затем исходное положение записи для первого из четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 2, исходное положение записи для третьего столбца устанавливают в положение с адресом 3 и исходное положение записи для четвертого столбца устанавливают в положение с адресом 3.
В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 16QAM используется как способ модуляции, количество m битов одного символа составляет 4 бита, в соответствии с фиг. 24, запоминающее устройство 31 имеет четыре столбца для сохранения 4x1 битов в направлении строки и сохраняет 16200/(4x1) битов в направлении столбцов.
-26022652
Затем исходное положение записи для первого из четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 2, исходное положение записи для третьего столбца устанавливают в положение с адресом 3 и исходное положение записи для четвертого столбца устанавливают в положение с адресом 3.
В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 16QAM используется как способ модуляции, количество m битов одного символа составляет 4 бита, в соответствии с фиг. 24, запоминающее устройство 31 имеет восемь столбцов для сохранения 4x2 битов в направлении строки и содержит 16200/(4x2) битов в направлении столбцов.
Затем исходное положение записи для первого из восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 1, исходное положение записи для пятого столбца устанавливают в положение с адресом 7, исходное положение записи для шестого столбца устанавливают в положение с адресом 20, исходное положение записи для седьмого столбца устанавливают в положение с адресом 20 и исходное положение записи для восьмого столбца устанавливают в положение с адресом 21.
В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 64QAM используется как способ модуляции, количество m битов одного символа составляет 6 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет шесть столбцов для сохранения 6x1 битов в направлении строки и сохраняет 16200/(6x1) битов в направлении столбцов.
Затем исходное положение записи для первого из шести столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 3, исходное положение записи для пятого столбца устанавливают в положение с адресом 7 и исходное положение записи для шестого столбца устанавливают в положение с адресом 7.
В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 64QAM используется как способ модуляции, количество m битов одного символа составляет 6 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет двенадцать столбцов для сохранения 6x2 битов в направлении строки и содержит 16200/(6x2) битов в направлении столбцов.
Затем исходное положение записи для первого из двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 2, исходное положение записи для шестого столбца устанавливают в положение с адресом 2, исходное положение записи для седьмого столбца устанавливают в положение с адресом 3, исходное положение записи для восьмого столбца устанавливают в положение с адресом 3, исходное положение записи для девятого столбца устанавливают в положение с адресом 3, исходное положение записи для десятого столбца устанавливают в положение с адресом 6, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 7 и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 7.
В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 256QAM используется как способ модуляции, количество m битов одного символа составляет 8 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет восемь столбцов для сохранения 8x1 битов в направлении строки и сохраняет 16200/(8x1) битов в направлении столбцов.
Затем исходное положение записи для первого из восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 1, исходное положение записи для пятого столбца устанавливают в положение с адресом 7, исходное положение записи для шестого столбца устанавливают в положение с адресом 20, исходное положение записи для седьмого столбца устанавливают в положение с адресом 20 и исходное положение записи для восьмого столбца устанавливают в положение с адресом 21.
В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 1024QAM используется как способ модуляции, количество m битов одного символа составляет 10 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет десять столбцов для сохранения 10x1 битов в направлении строки и сохраняет 16200/(10x1) битов в направлении столбцов.
Затем исходное положение записи для первого из десяти столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 1, исходное положение записи для третьего столбца устанавливают в положение с
-27022652 адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 3, исходное положение записи для шестого столбца устанавливают в положение с адресом 3, исходное положение записи для седьмого столбца устанавливают в положение с адресом 4, исходное положение записи для восьмого столбца устанавливают в положение с адресом 4, исходное положение записи для девятого столбца устанавливают в положение с адресом 5 и исходное положение записи для десятого столбца устанавливают в положение с адресом 7.
В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 1024QAM используется как способ модуляции, количество m битов одного символа составляет 10 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет двадцать столбцов для сохранения 10x2 битов в направлении строки и содержит 16200/(10x2) битов в направлении столбцов.
Затем исходное положение записи для первого из двадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 2, исходное положение записи для шестого столбца устанавливают в положение с адресом 2, исходное положение записи для седьмого столбца устанавливают в положение с адресом 2, исходное положение записи для восьмого столбца устанавливают в положение с адресом 2, исходное положение записи для девятого столбца устанавливают в положение с адресом 5, исходное положение записи для десятого столбца устанавливают в положение с адресом 5, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 5, исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 5, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 5, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 8, исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 8 и исходное положение записи для двадцатого столбца устанавливают в положение с адресом 10.
В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 4096QAM используется как способ модуляции, количество m битов одного символа составляет 12 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет двенадцать столбцов для сохранения 12x1 битов в направлении строки и сохраняет 16200/(12x1) битов в направлении столбцов.
Затем исходное положение записи для первого из двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 2, исходное положение записи для шестого столбца устанавливают в положение с адресом 2, исходное положение записи для седьмого столбца устанавливают в положение с адресом 3, исходное положение записи для восьмого столбца устанавливают в положение с адресом 3, исходное положение записи для девятого столбца устанавливают в положение с адресом 3, исходное положение записи для десятого столбца устанавливают в положение с адресом 6, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 7 и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 7.
В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 4096QAM используется как способ модуляции, количество m битов одного символа составляет 12 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет двадцать четыре столбца для сохранения 12x2 битов в направлении строки и содержит 16200/(12x2) битов в направлении столбцов.
Затем исходное положение записи для первого из двадцати четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 0, исходное положение записи для пятого столбца устанавливают в положение с адресом 0, исходное положение записи для шестого столбца устанавливают в положение с адресом 0, исходное положение записи для седьмого столбца устанавливают в положение с адресом 0, исходное положение записи для восьмого столбца устанавливают в положение с адресом 1, исходное положение записи для девятого столбца устанавливают в положение с адресом 1, исходное положение записи для десятого столбца устанавливают в положение с адресом 1, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 2, исходное положение записи для двенадцатого столбца уста
-28 022652 навливают в положение с адресом 2, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 2, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 3, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 9, исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 9, исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 9, исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 10, исходное положение записи для двадцатого столбца устанавливают в положение с адресом 10, исходное положение записи для двадцать первого столбца устанавливают в положение с адресом 10, исходное положение записи для двадцать второго столбца устанавливают в положение с адресом 10, исходное положение записи для двадцать третьего столбца устанавливают в положение с адресом 10 и исходное положение записи для двадцать четвертого столбца устанавливают в положение с адресом 11.
Теперь обработка передачи, выполняемая устройством И передачи по фиг. 8, будет описана со ссылкой на блок-схему последовательности операций по фиг. 25.
Блок 21 кодирования LDPC ожидает, когда данные объекта будут переданы в него, и на этапе S101 кодирует данные объекта в коды LDPC и передает эти коды LDCP в перемежитель 22 битов. После этого обработка переходит на этап S102.
На этапе S102 перемежитель 22 битов выполняет перемежение битов для кодов LDPC из блока 21 кодирования LDPC и подает в блок 26 отображения символ, в котором символически выражены коды LDPC после перемежения. После этого обработка переходит на этап S103.
В частности, на этапе S102 перемежитель 23 четности в перемежителе 22 битов выполняет перемежение четности для кодов LDPC из блока 21 кодирования LDPC, и подает эти коды LDPC после перемежения четности в перемежитель 24 скручивания столбцов.
Перемежитель 24 скручивания столбцов осуществляет перемежение скручивания столбцов для кода LDPC из перемежителя 23 четности и подает результат перемежения скручивания столбцов в демультиплексор 25.
Демультиплексор 25 выполняет обработку замены, состоящую в замене кодовых битов для кода LDPC после перемежения скручивания столбцов, выполняемого перемежителем 24 скручивания столбцов и преобразует кодовые биты после замены в биты символов (биты, представляющие символы) для символов.
Здесь обработка замены, выполняемая демультиплексором 25, может осуществляться в соответствии с первым-четвертым способами замены, описанными выше, со ссылкой на фиг. 16 и 17 и, кроме того, может осуществляться в соответствии с правилом назначения. Правило назначения представляет собой правило для назначения кодовых битов для кода LDPC, для битов символов, представляющих символы, и детали правила назначения будут описаны ниже.
Символы, получаемые в результате обработки замены демультиплексором 25, подают из демультиплексора 25 в блок 26 отображения.
На этапе S103 блок 26 отображения выполняет отображение символов из демультиплексора 25 на точки сигналов, определенные способом модуляции, в соответствии с ортогональной модуляцией, выполняемой блоком 27 ортогональной модуляции, и подает отображенный символ в блок 27 ортогональной модуляции. Затем обработка переходит на этап S104.
На этапе S104 блок 27 ортогональной модуляции выполняет ортогональную модуляцию несущей в соответствии с точками сигнала из блока 26 отображения. Затем обработка переходит на этап S105, на котором передают сигнал модуляции, полученный в результате ортогональной модуляции, после чего обработка заканчивается.
Следует отметить, что процесс передачи, показанный на фиг. 25, осуществляют с помощью магистрального канала передачи данных соответственно.
В результате выполнения перемежения четности и перемежения скручивания столбцов, как описано выше, может быть улучшена устойчивость к удалению информации или пакетным ошибкам, в случае, когда множество кодовых битов для кодов LDPC передают как один символ.
Здесь, в то время как на фиг. 8 перемежитель 23 четности, который представляет собой блок для выполнения перемежения четности, и перемежитель 24 скручивания столбцов, который представляет собой блок для выполнения перемежения скручивания столбцов, сконфигурированы отдельно друг от друга для удобства описания, перемежитель 23 четности и перемежитель 24 скручивания столбцов в другом случае могут быть выполнены интегрально друг с другом.
В частности, как перемежение четности, так и перемежение скручивания столбцов могут осуществляться путем записи и считывания кодовых битов в и из запоминающего устройства, и могут быть представлены матрицей для преобразования адресов (адресов записи), в которые должна быть выполнена запись кодовых битов, в адреса (адреса считывания), из которых должно быть выполнено считывание кодовых битов.
В соответствии с этим, если матрица, полученная в результате умножения матрицы, представляющей перемежение четности, и матрицы, представляющей перемежение скручивания столбцов, будет за-29022652 ранее определена, тогда, если матрицу используют для преобразования кодовых битов, может быть получен результат, когда выполняют перемежение четности и затем выполняют перемежение скручивания столбцов для кодов LDPC после перемежения четности.
Кроме того, в дополнение к перемежителю 23 четности и перемежителю 24 скручивания столбцов, также интегрально с ними может быть выполнен демультиплексор 25.
В частности, обработка замены, выполняемая демультиплексором 25, также может быть представлена матрицей для преобразования адреса записи запоминающего устройства 31 для сохранения кода LDPC по адресу считывания.
В соответствии с этим, если матрицу, полученную в результате умножения матрицы, представляющей перемежение четности, другую матрицу, представляющую перемежение скручивания столбцов, и дополнительную матрицу, представляющую обработку замены, определяют заранее, тогда перемежение четности, перемежение скручивания столбцов и процесс замены могут быть выполнены совместно этой определенной матрицей.
Следует отметить, что возможно выполнять только одно из или ни одно из перемежения четности и перемежения скручивания столбцов.
Теперь, со ссылкой на фиг. 26-28 будет описано моделирование, выполненное в отношении устройства 11 передачи по фиг. 8 для измерения частоты ошибок (частота ошибки битов).
Моделирование выполняли, используя канал передачи данных, который имеет частотное дрожание с отношением D/U 0 дБ.
На фиг. 26 показана модель канала передачи данных, принятого при моделировании.
В частности, в позиции А на фиг. 26 показана модель частотного дрожания, принятая при моделировании.
В то же время в позиции В на фиг. 26 показана модель канала передачи данных, который имеет частотное дрожание, представленное моделью А на фиг. 26.
Следует отметить, что в позиции В на фиг. 26, Н представлена модель частотного дрожания в соответствии с позицией А на фиг. 26. Кроме того, в позиции В на фиг. 26 N представлена ICI (ВПН, взаимная помеха между несущими), и во время моделирования ожидаемое значение E[N2] мощности было аппроксимировано по AWGN.
На фиг. 27 и 28 иллюстрируется взаимосвязь между частотой ошибок, полученной в результате моделирования, и допплеровской частотой fd для частотного дрожания.
Следует отметить, что на фиг. 27 иллюстрируется взаимосвязь между частотой ошибок и допплеровской частотой fd, где способ модуляции представляет собой 16QAM и скорость (г) кодирования равна (3/4), и, кроме того, способ замены представляет собой первый способ замены. В то же время на фиг. 28 иллюстрируется взаимосвязь между частотой ошибок и допплеровской частотой fd, когда способ модуляции представляет собой 64QAM и скорость кодирования (г) равна (5/6), и, кроме того, способ замены представляет собой первый способ замены.
Кроме того, на фиг. 27 и 28 толстой кривой линией обозначена взаимосвязь между частотой ошибок и допплеровской частотой fd, в случае, когда выполняют все из перемежения четности, перемежения скручивания столбцов и процесса замены, и тонкая кривая линия обозначает взаимосвязь между частотой ошибок и допплеровской частотой fd, в случае, когда выполняют процесс только замены из перемежения четности, перемежения скручивания столбцов и процесса замены.
На обеих фиг. 27 и 28 можно видеть, что частота ошибок улучшается (снижается) в случае, когда выполняют все из перемежения четности, перемежения скручивания столбцов и процесса замены, по сравнению со случаем, когда выполняют только процесс замены.
Теперь дополнительно будет описан блок 21 кодирования LDPC по фиг. 8.
Как описано со ссылкой на фиг. И, в стандарте DVB-S.2 предписано кодирование LDPC двух разных длин N кода 64800 и 16200 битов.
И для кода LDPC с длиной N кода, равной 64800 битов, предписаны 11 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10, и для кода LDPC, длина N кода которого составляет 16200 битов, предписаны 10 значений скорости кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9 (позиция В на фиг. 11).
Блок 21 кодирования LDPC выполняет кодирование (кодирование коррекции ошибок) в кодах LDPC с разными скоростями кодирования, длина N кода которых составляет 64800 или 16200 битов, в соответствии с матрицей Н проверки на четность, подготовленной для каждой длины N кода и для каждой скорости кодирования.
На фиг. 29 показан пример конфигурации блока 21 кодирования LDPC по фиг. 8.
Блок 21 кодирования LDPC включает в себя блок 601 обработки кодирования и блок 602 сохранения.
Блок 601 обработки кодирования включает в себя участок 611 установки скорости кодирования, участок 612 считывания таблицы исходного значения, участок 613 формирования матрицы проверки на четность, участок 614 считывания информации бита, участок 615 математической операции четности кодирования и участок 616 управления и выполняет кодирование LDPC для данных объекта, передавае-30022652 мых в блок 21 кодирования LDPC, и передает код LDPC, полученный как результат кодирования LDPC, в перемежитель 22 битов (по фиг. 8).
В частности, участок 611 установки скорости кодирования устанавливает длину N кода и скорость кодирования для кодов LDPC, например, в ответ на операцию оператора.
Участок 612 считывания таблицы исходного значения считывает таблицу исходного значения матрицы проверки на четность, описанную ниже, которая соответствует длине N кода и скорости кодирования, установленной участком 611 установки скорости кодирования из блока 602 сохранения.
Участок 613 формирования матрицы проверки на четность помещает, на основе таблицы исходного значения матрицы проверки на четность, считанной участком 612 считывания таблицы исходного значения, элементы со значением 1 матрицы НА информации, соответствующей длине К (= длина N кода длина М четности) информации, которая соответствует длине N кода и скорости кодирования, установленной с помощью участка 611 установки скорости кодирования, в период 360 столбцов (число Р модуля столбцов циклической структуры) в направлении столбцов для формирования матрицы Н проверки на четность, и сохраняет матрицу Н проверки на четность в блоке 602 сохранения.
Участок 614 считывания информационного бита считывает (выделяет) информационные биты для длины К информации из данных объекта, подаваемых в блок 21 кодирования LDPC.
Участок 615 математической операции кодирования четности считывает матрицу Н проверки на четность, сформированную участком 613 формирования матрицы проверки на четность, из блока 602 накопителя и рассчитывает биты четности, соответствующие информационным битам, считанным участком 614 считывания информационного бита, в соответствии с заданным выражением, для формирования кодового слова (кода LDPC).
Участок 616 управления управляет блоками, которые составляют блок 601 обработки кодирования.
В блоке 602 накопителя сохранены множество таблиц исходного значения матрицы проверки на четность и т.д., индивидуально соответствующих множеству скоростей кодирования, показанных на фиг. 11, для отдельных значений двух длин N кода 64800 и 16200 битов. Кроме того, блок 602 накопителя временно сохраняет данные, необходимые для обработки блока 601 обработки кодирования.
На фиг. 30 показана блок-схема последовательности операций, иллюстрирующая процесс приема, выполняемый устройством 12 приема по фиг. 29.
На этапе S201 участок 611 установки скорости кодирования определяет (устанавливает) длину N кода и скорость г кодирования, используемые для выполнения кодирования LDPC.
На этапе S202 участок 612 считывания таблицы исходного значения считывает из блока 602 накопителя заданную таблицу исходного значения матрицы проверки на четность, соответствующую длине N кода и скорости г кодирования, определенным участком 611 установки скорости кодирования.
На этапе S203 участок 613 формирования матрицы проверки на четность определяет (обрабатывает) матрицу Н проверки на четность для кода LDPC, имеющую длину N кода и скорость г кодирования, определенные участком 611 установки скорости кодирования, используя таблицу исходного значения матрицы проверки на четность, считанную из блока 602 накопителя участком 612 считывания таблицы исходного значения, и подает матрицу Н проверки на четность в блок 602 накопителя для ее сохранения.
На этапе S204 участок 614 считывания информационного бита считывает информационные биты с длиной К (= Nxr) информации, соответствующей длине N кода, и скоростью г кодирования, определенной с помощью участка 611 установки скорости кодирования среди данных объекта, подаваемых в блок 21 кодирования LDPC, и считывает матрицу Н проверки на четность, определенную с помощью участка 613 формирования матрицы проверки на четность, из блока 602 накопителя, и подает информационные биты и матрицу Н проверки на четность на участок 615 математический операции четности кодирования.
На этапе S205 участок 615 математический операции четности кодирования последовательно математически выполняет операции с битом четности кодового слова, которые удовлетворяют выражению (8)
Нст=0 ... (8), где с обозначает вектор строки, как кодовое слово (код LDPC); и ст обозначает инверсию вектора с строки.
Здесь, как описано выше, в случае, когда в пределах вектора с строки, в качестве кода LDPC (одного кодового слова), вектором А строки представлен участок, соответствующий информационным битам, и участок, соответствующий битам четности, представлен вектором Т строки, вектор с строки может быть представлен как выражение с=[А|Т] из вектора А строки в качестве информационных битов и вектора Т строки в качестве битов четности.
Требуется, чтобы матрица Н проверки на четность и вектор с=[А|Т] строки, как код LDPC, удовлетворяли выражению Нс т=0, и в случае, когда матрица Нт четности матрицы Н=[НА|НТ] проверки на четность имеет лестничную структуру, показанную на фиг. 10, вектор Т строки как биты четности, которые конфигурируют вектор с=[А|Т] строки, удовлетворяющий выражению Нст=0, может быть определен последовательно путем установки элементов каждой строки в ноль в порядке, начиная с элементов в первой строке вектора Нст столбца в выражении Нст=0.
-31 022652
Если участок 615 математический операции четности кодирования определяет бит Т четности для информационного бита А, тогда он выводит кодовое слово с=[А|Т], представленное информационным битом А и битом Т четности, как результат кодирования LDPC информационного бита А.
Следует отметить, что кодовое слово с имеет 64800 или 16200 битов.
Ниже, на этапе S206 участок 616 управления определяет, должно или нет закончиться кодирование LDPC. Если на этапе S206 определяют, что кодирование LDPC не должно закончиться, т.е. например, если остаются данные объекта для кодированного LDPC, тогда обработка возвращается на этап S201 и после этого повторяется обработка на этапах S201-S206.
С другой стороны, если на этапе S206 определяют, что кодирование LDPC должно закончиться, т.е. например, если не остается больше данных объекта, которые должны быть кодированы LDPC, блок 21 кодирования LDPC заканчивает обработку.
Как описано выше, подготавливают таблицы исходного значения матрицы проверки на четность, соответствующие длинам N кода и скоростям г кодирования, и блок 21 кодирования LDPC выполняет кодирование LDPC для заданной длины N кода, и заданной скорости г кодирования, используя матрицу Н проверки на четность, сформированную из таблицы исходного значения матрицы проверки на четность, которая соответствует заданной длине N кода и заданной скорости г кодирования.
Каждая таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положение элементов со значением 1 информационной матрицы НА, соответствующей длине К информации, соответствующий длине N кода и соответствующий скорости г кодирования кода LDPC матрицы Н проверки на четность (код LDPC определен с помощью матрицы Н проверки на четность) для каждых 360 строк (число Р модуля столбцов периодической структуры), и их формируют заранее для матрицы Н проверки на четность для каждой длины N кода и каждой скорости г кодирования.
На фиг. 31-58 показаны некоторые из таблиц исходного значения матрицы проверки на четность, предписанных в стандарте DVB-S.2.
В частности, на фиг. 31 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2, и имеющей длину N кода 16200 битов и скорость г кодирования 2/3.
На фиг. 32-34 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 2/3.
Следует отметить, что на фиг. 33 показан вид, продолжающийся с фиг. 32, и на фиг. 34 показан вид, продолжающийся с фиг. 33.
На фиг. 35 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 3/4.
На фиг. 36-39 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода, равную 64800 битов, и скорость г кодирования, равную 3/4.
Следует отметить, что на фиг. 37 показан вид, продолжающийся с фиг. 36, и на фиг. 38 показан вид, продолжающийся с фиг. 37. Кроме того, на фиг. 39 показан вид, продолжающийся с фиг. 38.
На фиг. 40 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в соответствии со стандартом DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 4/5.
На фиг. 41-44 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 4/5.
Следует отметить, что на фиг. 42 показан вид, продолжающийся с фиг. 41, и на фиг. 43 показан вид, продолжающийся с фиг. 42. Кроме того, на фиг. 44 показан вид, продолжающийся с фиг. 43.
На фиг. 45 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 5/6.
На фиг. 46-49 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 5/6.
Следует отметить, что на фиг. 47 показан вид, продолжающийся с фиг. 46, и на фиг. 48 показан вид, продолжающийся с фиг. 47. Кроме того, на фиг. 49 показан вид, продолжающийся с фиг. 48.
На фиг. 50 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 8/9.
На фиг. 51-54 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и ско-32022652 рость г кодирования 8/9.
Следует отметить, что на фиг. 52 показан вид, продолжающийся с фиг. 51, и на фиг. 53 показан вид, продолжающийся с фиг. 52. Кроме того, на фиг. 54 показан вид, продолжающийся с фиг. 53.
На фиг. 55-58 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 9/10.
Следует отметить, что на фиг. 56 показан вид, продолжающийся с фиг. 55, и на фиг. 57 показан вид, продолжающийся с фиг. 56. Кроме того, на фиг. 58 показан вид, продолжающийся с фиг. 57.
Участок 613 формирования матрицы проверки на четность (фиг. 29) определяет матрицу Н проверки на четность следующим образом, используя таблицы исходного значения матрицы проверки на четность.
В частности, на фиг. 59 показан способ определения матрицы Н проверки на четность из таблицы исходного значения матрицы проверки на четность.
Следует отметить, что таблица исходного значения матрицы проверки на четность по фиг. 59 обозначает таблицу исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 2/3, показанную на фиг. 31.
Как описано выше, таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положение элементов со значением 1 информационной матрицы НА (фиг. 9), соответствующей длине К информации, соответствующий длине N кода и скорости г кодирования для кода LDPC, для каждых 360 столбцов (для каждого числа Р модуля столбцов циклической структуры), и в первой строке таблицы исходного значения матрицы проверки на четность количество номеров строк элементов со значением 1 в l+360x(i-l)-M столбце матрицы Н проверки на четность (номера строк, где номер строки для первой строки матрицы Н проверки на четность равен 0) равно числу веса столбца, который имеет 1+360х(1-1)-й столбец.
Здесь, поскольку матрица Нт четности (фиг. 9) матрицы Н проверки на четность, которая соответствует длине М четности, определена, как показано на фиг. 19, в соответствии с таблицей исходного значения матрицы проверки на четность, это определяет информационную матрицу НА (фиг. 9) матрицы Н проверки на четность, соответствующую длине К информации.
Номер к+1 строки в таблице исходного значения матрицы проверки на четность отличается в зависимости от длины К информации.
Длина К информации и номер к+1 строки в таблице исходного значения матрицы проверки на четность удовлетворяют взаимозависимости, заданной по выражению (9):
К=(к+1)х360 ... (9) где 360 представляет собой число Р модуля столбцов циклической структуры, описанной со ссылкой на фиг. 20.
В таблице исходного значения матрицы проверки на четность по фиг. 59, 13 цифровые значения представлены в первой-третьей строках и три числовых значения представлены в четвертой - k+1-й (на фиг. 59, 30-й ) строках.
В соответствии с этим количество весов столбцов в матрице Н проверки на четность, определенной по таблице исходного значения матрицы проверки на четность по фиг. 59, равно 13 в первой - 1+360х(31)-1-й строках, но равно 3 в 1+360х(3-1)-й К-й строках.
Первая строка таблицы исходного значения матрицы проверки на четность на фиг. 59 включает в себя 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622, и это обозначает, что в первом столбце матрицы Н проверки на четность элементы в строках с номерами строки 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622 имеют значение 1 (и, помимо этого, другие элементы имеют значение 0).
В то же время вторая строка таблицы исходного значения матрицы проверки на четность на фиг. 59 включает в себя 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, и это обозначает, что в 361-м (= 1+360х(2-1)-м) столбце матрицы Н проверки на четность, элементы в строках с номерами строки 1, 122, 1546, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108 имеют значение 1.
Как указано выше, таблица исходного значения матрицы проверки на четность представляет положение элементов для значения 1 информационной матрицы НА для матрицы Н проверки на четность для каждых 360 столбцов.
Каждый из столбцов матрицы Н проверки на четность, кроме l+360x(i-l)-ro столбца, т.е. каждый из от 2+360x(i-l)-ro до 360xi-ro столбцов включает в себя элементы со значением 1, полученные путем циклического сдвига элементов со значением 1 из l+360x(i-l)-ro столбца, которые периодически зависят от таблицы исходного значения матрицы проверки на четность в направлении вниз (в направлении вниз по столбцу) в соответствии с длиной М четности.
В частности, например, 2+360х(1-1)-й столбец представляет собой столбец, полученный в результате циклического сдвига l+360x(i-l)-ro столбца в направлении вниз на М/360 (= q), и следующий
-33 022652
3+360х(1-1)-й столбец представляют собой столбец, полученный путем циклического сдвига l+360x(i-l)го столбца в направлении вниз на 2хМ/360 (= 2xq) с последующим циклическим сдвигом циклически сдвигаемого столбца (2+360x(i-l)-ro столбца) в направлении вниз на М/360 (= q).
Теперь предположим, что цифровое значение в j-м столбце (j-й слева) в i-й строке (i-я строка сверху) таблицы исходного значения матрицы проверки на четность представлено как by и номер строки j-го элемента со значением 1 в w-м столбце матрицы Н проверки на четность представлен как Hw.j, тогда строка с номером Hw.j элемента со значением 1 в w-м столбце, который представляет собой другой столбец, кроме l+360x(i-l)-ro столбца матрицы Н проверки на четность, может быть определен в соответствии с выражением (10)
IIw_j=mod{hi j + mod ((w-1), P)q,M} ... (10) где mod (x, у) обозначает остаток деления х на у;
Р представляет собой число модуля столбцов циклической структуры, описанной выше, и равен, например, в соответствии со стандартом DVB-S.2, как описано выше, 360;
q представляет собой значение М/360, получаемое путем деления длины М четности на число Р (= 360) модуля столбца циклической структуры.
Участок 613 формирования матрицы проверки на четность (фиг. 29) определяет номер строки элементов со значением 1 в l+360x(i-l)-M столбце матрицы Н проверки на четность из таблицы исходного значения матрицы проверки на четность.
Кроме того, участок 613 формирования матрицы проверки на четность (фиг. 29) определяет номер Hw.j строк элемента со значением 1 в w-м столбце, который представляет собой другой столбец, кроме l+360x(i-l)-ro столбца в матрице Н проверки на четность, в соответствии с выражением (10), и формирует матрицу Н проверки на четность, в которой элементы номеров строк, получаемые в результате описанного выше определения, имеют значение 1.
В частности, предполагается, что в стандарте DVB-C.2, который представляет собой стандарт для цифровой широковещательной передачи CATV следующего поколения, будет принята высокая скорость кодирования, такая как, например, от 2/3 до 9/10, и способ модуляции, имеющий множество точек сигнала, например, 1024QAM или 4096QAM.
В способе модуляции, имеющем высокую скорость кодирования или много точек сигнала, обычно, поскольку устойчивость канала 13 передачи данных (фиг. 7) к ошибкам мала, желательно предпринять меры противодействия для улучшения устойчивости к ошибкам.
В качестве меры противодействия для улучшения устойчивости к ошибкам, например, доступен процесс замены, который выполняют с помощью демультиплексора 25 (фиг. 8).
В процессе замены, в качестве способа замены, для замены кодовых битов LDPC, например, доступны первый-четвертый способы замены, описанные выше. Однако требуется предложить способ, обладающий улучшенной устойчивостью к ошибкам по сравнению со способами, уже предложенными выше, включая в себя первый-четвертый способы замены.
Таким образом, демультиплексор 25 (фиг. 8) выполнен таким образом, что он может осуществлять процесс замены в соответствии с правилом назначения, как описано выше со ссылкой на фиг. 25.
В дальнейшем, перед тем, как будет описан процесс замены в соответствии с правилом назначения, будет описан процесс замены с помощью уже предложенных способов замены (ниже называются существующими способами).
Процесс замены, в котором предполагается, что процесс замены осуществляют в соответствии с существующими способами с помощью демультиплексора 25, описан со ссылкой на фиг. 60 и 61.
На фиг. 60 показан пример процесса замены существующего способа, где код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/5.
В частности, в позиции А на фиг. 60 иллюстрируется пример способа замены для существующего способа, где код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/5, и, кроме того, способ модуляции представляет собой 16QAM, и кратное число b равно 2.
В случае, когда способ модуляции представляет собой 16QAM, 4 (= т) битов среди кодовых битов отображают как один символ на некоторые из 16 точек сигнала, предписанных в соответствии с 16QAM.
Кроме того, когда длина N кода составляет 64800 битов и кратное число b равно 2, запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25 имеет восемь столбцов для сохранения 4x2 (= mb) битов в направлении строки и сохраняет 64800/(4x2) бита в направлении столбцов.
В демультиплексоре 25, когда кодовые биты LDPC записывают в направлении столбцов запоминающего устройства 31 и запись этих 64800 кодовых битов (одного кодового слова) заканчивается, кодовые биты, записанные в запоминающее устройство 31, считывают в модуле 4x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 4x2 (= mb) кодовых битов Ьо, Ьь Ь2, Ь3, Ь4, Ь5, Ь6 и Ь7, считанных из запоминающего устройства 31 так, что 4x2 (= mb) кодовых битов b0-b7 выделяют для 4x2 (= mb) битов у0, уь у2, Уз, У4, У5, Уб и у7 символов последовательных двух (= Ь) символов.
-34022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у7 символа, кодового бита Ь] для бита yi символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита уз символа, кодового бита bs для бита у3 символа, кодового бита be для бита у 6 символа, и кодового бита Ь7 для бита уо символа.
В частности, в позиции В на фиг. 60 иллюстрируется пример способа замены для существующего способа, где код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/5, и, кроме того, способ модуляции представляет собой 64QAM, и кратное число b равно 2.
В случае, когда способ модуляции представляет собой 64QAM, 6 (= т) битов среди кодовых битов отображают как один символ на некоторые из 64 точек сигнала, предписанных в соответствии с 64QAM.
Кроме того, в случае, когда длина N кода составляет 64800 битов, и кратное число b равно 2, запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25 имеет 12 столбцов для сохранения 6x2 (= mb) битов в направлении строки и сохраняет 64800/(6x2) битов в направлении столбцов.
В демультиплексоре 25, когда кодовые биты LDPC записывают в направлении столбцов запоминающего устройства 31, и запись 64800 кодовых битов (одно кодовое слово) заканчивается, кодовые биты, записанные в запоминающем устройстве 31, считывают в модуле по 6x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 6x2 (= mb) кодовых битов Ьо, Ьь Ь2, Ь3, Ь4, Ь5, Ь6, Ь7, Ь8, Ь9, Ью и Ьп, считанных из запоминающего устройства 31 так, что 6x2 (= mb) кодовых битов Ь0-Ьц назначают для 6x2 (= mb) битов уо символа, y3j у2, у3, у4, у5, у6, у7, у8, у9, ую и уп последовательных двух (= Ь) символов.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уц символа, кодового бита Ь, для бита у7 символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита ую символа, кодового бита Ь4 для бита Уб символа, кодового бита Ь3 для бита у2 символа, кодового бита Ьб для бита у9 символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита yi символа, кодового бита Ь9 для бита у8 символа, кодового бита Ью для бита у4 символа, и кодового бита bi ι для бита уо символа.
В частности, в позиции С на фиг. 60 показан пример способа замены для существующего способа, где код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/5, и, кроме того, способ модуляции представляет собой 256QAM, и кратное число b равно 2.
В случае, когда способ модуляции представляет собой 256QAM, 8 (= т) битов среди кодовых битов отображают как один символ на некоторые из 256 точек сигнала, предписанных в соответствии с 256QAM.
Кроме того, в случае, когда длина N кода составляет 64800 битов и кратное число b равно 2, запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25 имеет 16 столбцов для сохранения 8x2 (= mb) битов в направлении строки и содержит 64800/(8x2) битов в направлении столбцов.
В демультиплексоре 25, когда кодовые биты LDPC записывают в направлении столбцов запоминающего устройства 31, и запись этих 64800 кодовых битов (одно ключевое слово) заканчивается, кодовые биты, записанные в запоминающем устройстве 31, считывают в модуле по 8x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 8x2 (= mb) кодовых битов Ьо, Ьь Ь2, Ь3, Ь4, Ь5, Ь6, Ь7, Ь8, Ь9, Ью, Ьп, Ь32, Ьп, Ь34 и Ьп, считанных из запоминающего устройства 31 так, что 8x2 (= mb) кодовых битов b0-bi5 назначают
-35022652 для 8x2 (= mb) битов у0 символа, уь у2, у3, у4, у5, у6, у7, у8, у9, у10, уп, yi2, yi2, ум и у15 последовательных двух (= Ь) символов.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у символа, кодового бита bi для бита yi символа, кодового бита Ь2 для бита у© символа, кодового бита Ь3 для бита у3 символа, кодового бита Ь4 для бита у8 символа, кодового бита Ь3 для бита уп символа, кодового бита be для бита у9 символа, кодового бита Ь7 для бита у5 символа, кодового бита Ь8 для бита ую символа, кодового бита Ь9 для бита уе символа, кодового бита Ью для бита у4 символа, кодового бита Ьп для бита у7 символа, кодового бита bu для бита ук символа, кодового бита Ьи для бита у2 символа, кодового бита Ьи для бита у]4 символа и кодового бита Ьи для бита уо символа.
На фиг. 61 показан пример обработки замены в соответствии с существующим способом, где код LDPC представляет собой код LDPC, имеющий длину N кода, равную 16200 битов и скорость кодирования 3/5.
В частности, на фиг. 61 показан пример способа замены для существующего способа, где код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/5, и, кроме того, способ модуляции представляет собой 16QAM, и кратное число b равно 2.
В случае, когда способ модуляции представляет собой 16QAM, 4 (= т) битов среди кодовых битов отображают как один символ на некоторые из 16 точек сигнала, предписанных в соответствии с 16QAM.
Кроме того, в случае, когда длина N кода составляет 16200 битов и кратное число b равно 2, запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25 имеет 8 столбцов для сохранения 4x2 (= mb) битов в направлении строки и содержит 16200/(4x2) битов в направлении столбцов.
В демультиплексоре 25, когда кодовые биты LDPC записывают в направлении столбцов запоминающего устройства 31 и запись этих 16200 кодовых битов (одно ключевое слово) заканчивается, кодовые биты, записанные в запоминающем устройстве 31, считывают в модуле по 4x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 4x2 (= mb) кодовых битов Ьо, Ьь Ь2, Ь3, Ь4, Ь5, Ь6 и Ь7, считанных из запоминающего устройства 31 так, что 4x2 (= mb) кодовых битов b0-b7 назначают для 4x2 (= mb) битов у0 символа, уь у2, у3, у4, у5, у6 и у7 последовательных двух (= Ь) символов.
В частности, блок 32 замены выполняет замену для назначения кодовых битов bo-b7 для битов у0-у7 символа как в случае фиг. 60, описанном выше.
В частности, в позиции В на фиг. 61 показан пример способа замены для существующего способа, где код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/5, и, кроме того, способ модуляции представляет собой 64QAM, и кратное число b равно 2.
В случае, когда способ модуляции представляет собой 64QAM, 6 (= т) битов среди кодовых битов отображают как один символ на некоторые из 64 точек сигнала, предписанных в соответствии с 64QAM.
Кроме того, в случае, когда длина N кода составляет 16200 битов и кратное число b равно 2, запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25 имеет 12 столбцов для сохранения 6x2 (= mb) битов в направлении строки и содержит 16200/(6x2) битов в направлении столбцов.
В демультиплексоре 25, когда кодовые биты LDPC записывают в направлении столбцов запоминающего устройства 31 и запись этих 16200 кодовых битов (одно ключевое слово) заканчивается, кодовые биты, записанные в запоминающем устройстве 31, считывают в модуле по 6x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 6x2 (= mb) кодовых битов Ьо, Ьь Ь2, Ь3, Ь4, Ь5, Ь6, Ь7, Ь8, Ь9, Ью и Ьп, считанных из запоминающего устройства 31, так, что 6x2 (= mb) кодовых битов Ьо-Ьц назначают для 6x2 (= mb)
-36022652 битов у0 символа, уь у2, у3, у4, у5, у6, у7, у8, у9, ую и уп последовательных двух (= Ь) символов.
В частности, блок 32 замены выполняет замену для назначения кодовых битов Ьо-Ьц для битов у0уп символа как в случае В на фиг. 60, описанном выше.
В частности, в позиции С фиг. 61 показан пример способа замены для существующего способа, где код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/5, и, кроме того, способ модуляции представляет собой 256QAM, и кратное число b равно 1.
В случае, когда способ модуляции представляет собой 256QAM, 8 (= т) битов среди кодовых битов отображают как один символ на некоторые из 256 точек сигнала, предписанных в соответствии с 256QAM.
Кроме того, в случае, когда длина N кода составляет 16200 битов, и кратное число b равно 1, запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25 имеет 8 столбцов для сохранения 8x1 (= mb) битов в направлении строки и содержит 16200/(8x1) битов в направлении столбцов.
В демультиплексоре 25, когда кодовые биты LDPC записывают в направлении столбцов запоминающего устройства 31, и запись этих 16200 кодовых битов (одно ключевое слово) заканчивается, кодовые биты, записанные в запоминающем устройстве 31, считывают в модуле по 8x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 8x1 (= mb) кодовых битов Ьо, Ьь Ь2, Ь3, Ь4, Ь5, Ь6 и Ь7, считанных из запоминающего устройства 31 так, что 8x1 (= mb) кодовых битов b0-b7 назначают для 8x1 (= mb) битов у0 символа, уь у2, у3, у4, у5, у6 и у7 последовательных (= Ь) символов.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у7 символа, кодового бига bi для бита у3 символа, кодового бита Ь2 для бита у, символа, кодового бита Ь3 для бита у3 символа, кодового бита Ь4 для бита у2 символа, кодового бита Ь3 для бита у 6 символа, кодового бита Ь6 для бита у4 символа, и кодового бита Ь7 для бита уо символа.
Далее будет описан процесс замены в соответствии с правилом назначения (ниже также называется процессом замены в соответствии с новым способом замены).
На фиг. 62-64 показаны виды, иллюстрирующие новый способ замены.
В новом способе замены блок 32 замены демультиплексора 25 осуществляет замену mb кодовых битов в соответствии с правилом назначения, определенным заранее.
Правило назначения представляет собой правило для назначения кодовых битов для кода LDPC для битов символа. В правиле назначения заранее предписаны набор группы, который представляет собой комбинацию группы кодовых битов для кодовых битов и группы битов символов из битов символов, для которых назначены кодовые биты из группы кодовых битов, и количество битов (ниже также называется количеством битов в группе) кодовых битов, и битов символов в группе кодовых битов и в группе битов символов набора группы.
Здесь кодовые биты отличаются между собой по вероятности ошибки, и также биты символов отличаются между собой вероятностью ошибки, как описано выше. Lpynna кодовых битов представляет собой группу, в которой кодовые биты сгруппированы в соответствии с вероятностью ошибки, и группа битов символов представляет собой группу, в которой биты символов сгруппированы в соответствии с вероятностью ошибки.
На фиг. 62 показаны группы кодовых битов и группы битов символов, где код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считанных из запоминающего устройства 31, могут быть сгруппированы в четыре группы Gbi, Gb2, Gb3 и Gb4 кодовых битов, как можно видеть в позиции А на фиг. 62, в соответствии с различием вероятности ошибки.
Здесь, группа Gb; кодовых битов представляет собой группу, в которой кодовые биты, принадлежащие группе Gb; кодовых битов, имеет лучшую (худшую) вероятность ошибок, когда их нижний индекс i имеет меньшее значение.
В позиции А на фиг. 62 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты Ьь Ь2, Ь3, Ь4 и Ь5; группе Gb3 кодовых битов принадлежит кодовый бит Ь6 и группе Gb4 кодовых битов принадлежат кодовые биты Ь7, Ь8 и Ь9.
Здесь способ модуляции представляет собой 1024QAM и кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп Gyb Gy2, Gy3, Gy4 и Gy5 битов символов, как пока-37022652 зано в позиции В на фиг. 62, в соответствии с различием вероятности ошибки.
Здесь группа Gy; битов символов представляет собой группу, в которой биты символов, принадлежащие группе Gy; битов символов, имеет лучшую вероятность ошибки, когда их нижний индекс i имеет меньшее значение, аналогично группе кодовых битов.
В позиции В на фиг. 62 группе Gyi битов символов принадлежат биты у0 и yi символов; группе Gy2 битов символов принадлежат биты у2 и у3 символов; группе Gy3 битов символов принадлежат биты у4 и у5 символов; группе Gy4 битов символов принадлежат биты у6 и у7 символов и группе Gy5 битов символов принадлежат биты у8 и у9 символов.
На фиг. 63 иллюстрируется правило назначения, в котором код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 63 комбинация группы Gbi кодовых битов и группы Gy3 битов символов определена как один набор группы. Кроме того, номер бита в группе для набора группы предписан 1 биту.
В следующем описании набор группы и номер бита группы для набора группы совместно называются информацией набора группы. Например, набор группы для группы Gbi кодового бита и группы Gy5 бита символа и 1 бит, который представляет собой номер бита группы для этого набора группы, описаны как информация набора группы (Gbb Gy5, 1).
В правиле назначения по фиг. 63 информация набора группы (Gb2, Gyb 2), (Gb2, Gy2, 2), (Gb2, Gy3, 1), (Gb3, Gy4, 1), (Gb4, Gy3, 1), (Gb4, Gy4, 1) и (Gb4, Gy5, 1) предписана в дополнение к информации набора группы (Gbi, Gy3, 1).
Например, информация набора группы (Gbi, Gy3, 1) означает, что один кодовый бит, принадлежащий группе Gbi кодовых битов, назначен одному биту символа, принадлежащему группе Gyi битов символов.
В соответствии с правилом назначения по фиг. 63 предписано, что в зависимости от информации набора группы (Gbb Gy5, 1) один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают для одного бита символа группы Gy5 битов символов, который имеет пятую наилучшую (наихудшую) вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 2) два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyi битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2) два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют вторую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 1) один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1) один кодовый бит группы кодовых битов Gb3, которые имеют третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy3, 1) один кодовый бит группы кодовых битов Gb4, которые имеют четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy4, 1) один кодовый бит группы кодовых битов Gb4, которые имеют четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy3, 1) один кодовый бит группы кодового бита, Gb4, которые имеют четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, которые имеют пятую наилучшую вероятность ошибки.
Как описано выше, группа кодовых битов представляет собой группу, в которой кодовые биты сгруппированы в соответствии с вероятностью ошибки, и группа битов символов представляет собой группу, в которой биты символов сгруппированы в соответствии с вероятностью ошибки. В соответствии с этим также можно рассмотреть, что правило назначения предписывает комбинирование вероятности ошибки кодовых битов и вероятности ошибки битов символов, которым назначены кодовые биты.
Таким образом, правило назначения, которое предписывает комбинирование вероятности ошибки кодовых битов и вероятности ошибки битов символов, для которых назначены кодовые биты, определено так, что устойчивость к ошибкам (устойчивость к шумам) становится лучше, например, по результатам моделирования, в котором измеряли BER или т.п.
Следует отметить, что, даже если место назначения при назначении кодового бита определенной группы кодовых битов изменяется среди битов той же группы битов символов, это не влияет (мало влияет) на устойчивость к ошибкам.
-38022652
В соответствии с этим для улучшения устойчивости к ошибкам, информация набора группы, которая сводит к минимуму BER (частота ошибок битов), т.е. комбинация (набор группы) группы кодовых битов для кодовых битов и набора символов для битов символов, для которых назначают кодовые биты из группы кодовых битов, и количество битов (количество битов в группе) для кодовых битов и битов символов установленной кодовой группы и группы битов символов для установленной группы, должно быть предписано как правило назначения, и замена кодовых битов должна осуществляться таким образом, чтобы кодовые биты были назначены битам символов в соответствии с правилом назначения.
Однако в конкретном способе назначения, в том, что касается, для какого символа должен быть назначен каждый кодовый бит, в соответствии с правилом назначения, должно быть определено заранее между устройством 11 передачи и устройством 12 приема (фиг. 7).
На фиг. 64 иллюстрируется пример замены кодовых битов в соответствии с правилом назначения по фиг. 63.
В частности, в позиции А на фиг. 64 иллюстрируется первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 63, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройстве 31 для (16200/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле размером 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов bo-bg, считываемых из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 63 таким образом, что 10x1 (= mb) кодовых битов bo-bg назначают, например, для 10x1 (= mb) битов уо-yg символов одного (= Ь) символа, как можно видеть в позиции А на фиг. 64.
В частности, блок 32 замены осуществляет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита Ь| для бита уо символа, кодового бита Ь2 для бита у, символа, кодового бита Ьз для бита у2 символа, кодового бита Ь4 для бита уз символа, кодового бита bj для бита у4 символа, кодового бита be для бита у б символа, кодового бита by для бита у 5 символа, кодового бита Ь« для бита уд символа, и кодового бита bg для бита у? символа.
В позиции В на фиг. 64 иллюстрируется второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 63, где код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 64 блок 32 замены осуществляет замену для назначения 10x1 (= mb) кодовых битов bo-bg, считанных из запоминающего устройства 31 в соответствии с правилом назначения по фиг. 63, таким образом, для назначения кодового бита Ьо для бита уд символа, кодового бита bi для бита у2 символа, кодового бита Ь2 для бита уз символа, кодового бита Ь3 для бита yi символа, кодового бита Ь4 для бита уз символа, кодового бита by для бита уо символа, кодового бита bg для бита уу символа, кодового бита by для бита у4 символа, кодового бита Ь8 для бита у8 символа, и кодового бита bg для бита ув символа.
-39022652
Здесь способы назначения кодовых битов Ь; для битов у; символов, показанных в позиции А на фиг. 64 и в позиции В на фиг. 64, соответствуют правилу назначения по фиг. 63 (соответствует правилу назначения).
На фиг. 65 иллюстрируется группа кодовых бита и группа битов символов, где код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в четыре группы Gbb Gb2, Gb3 и Gb4 кодовых битов, как показано в позиции А на фиг. 65, в соответствии с различием вероятности ошибки.
В позиции А на фиг. 65 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bι-Ьд группе кодовых битов Gb3 принадлежит кодовый бит be и группе Gb4, кодовых битов принадлежат кодовые биты b7-b;.
Когда способ модуляции представляет собой 1024QAM и кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп Gyi, Gy2, Gy3, Gy4 и Gy3 битов символов, как можно видеть в позиции В на фиг. 65, в соответствии с различием вероятности ошибки.
В позиции В фиг. 65, как и в позиции В на фиг. 62, группе Gy кодовых битов принадлежат биты у0 и уд группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy5 кодовых битов принадлежат биты у8 и у9 символов.
На фиг. 66 иллюстрируется правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 66 предписана информация набора групп (Gbb Gy5, 1), (Gb2, Gyb 2), (Gb2, Gy2, 2), (Gb2, Gy3, 1), (Gb3, Gy4, 1), (Gb4, Gy3, 1), (Gb4, Gy4, 1) и (Gb4, Gy5, 1).
В соответствии с правилом назначения по фиг. 66, предписано, что в зависимости от информации набора группы (Gbi, Gy3, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую лучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов в группе Gyi битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1), один кодовый бит группы кодовых битов Gb3, которые имеют третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy3, 1), один кодовый бит группы кодовых битов Gb4, которые имеют четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy4, 1), один кодовый бит группы кодовых битов Gb4, которые имеют четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy3, 1), один кодовый бит группы кодовых битов Gb4, которые имеют четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, которые имеют пятую наилучшую вероятность ошибки.
На фиг. 67 представлен пример замены кодовых битов в соответствии с правилом назначения по фиг. 66.
В частности, в позиции А на фиг. 67 иллюстрируется первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 66, где код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройстве 31 для (64800/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
-40022652
Блок 32 замены заменяет 10x1 (= mb) кодовых битов b0-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 66 таким образом, что 10x1 (= mb) кодовых битов b0-b9 назначают, например, для 10x1 (= mb) битов у0-у9 символов одного (= Ь) символа, как можно видеть в позиции А на фиг. 67.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита yi символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита be для бита уб символа, кодового бита Ь7 для бита у§ символа, кодового бита Ь8 для бита у9 символа, и кодового бита Ь9 для бита у7 символа.
В позиции В на фиг. 67 иллюстрируется второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 66, где код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 67 блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов b0-b9, считываемых из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 66, таким образом, для назначения кодового бита Ьо для бита у9 символа, кодового бита bi для бита у2 символа, кодового бита Ь2 для бита у3 символа, кодового бита Ьз для бита у, символа, кодового бита Ь4 для бита у 5 символа, кодового бита bj для бита уо символа, кодового бита Ьб для бита у? символа, кодового бита Ь7 для бита у4 символа, кодового бита Ь8 для бита у8 символа, и кодового бита Ь9 для бита у б символа.
На фиг. 68 иллюстрируются группы кодовых битов и группы битов символов, где код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в четыре группы Gbb Gb2, Gb3 и Gb4 кодовых битов, как можно видеть в позиции В на фиг. 68, в соответствии с различием вероятности ошибки.
В позиции А на фиг. 68 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bi -be; группе Gb3 кодовых битов принадлежит кодовый бит Ь7 и группе Gb2 кодовых битов принадлежат кодовые биты Ь8 и Ь9.
В случае, когда способ модуляции представляет собой 1024QAM, и кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп Gyi, Gy2, Gy3, Gy4 и Gy3 битов символов, как можно видеть на фиг. 68В, в соответствии с различием вероятности ошибки.
На фиг. 68В, как и в позиции В на фиг. 62, группе Gy кодовых битов принадлежат биты у0 и у3; группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy 5 кодовых битов принадлежат биты у8 и у9 символов.
На фиг. 69 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 69 предписана информация набора групп (Gbb Gy4, 1), (Gb2, Gyb 2), (Gb2, Gy2, 1), (Gb2, Gy3, 2), (Gb2, Gy5, 1), (Gb3, Gy2, 1), (Gb4, Gy4, 1) и (Gb4, Gy5, 1).
-41 022652
Соответственно, в соответствии с правилом назначения по фиг. 69 предписано, что в зависимости от информации набора группы (Gbi, Gy4, 1), один кодовый бит группы кодовых битов Gbb который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyi, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyb которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy2, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy2, 1), один кодовый бит группы кодовых битов Gb3, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy2, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy4, 1), один кодовый бит группы кодовых битов Gb4, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy3, 1), один кодовый бит группы кодового бита, Gb4, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки.
На фиг. 70 иллюстрируется пример замены кодовых битов в соответствии с правилом назначения по фиг. 69.
В частности, в позиции А на фиг. 70 иллюстрируется первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 69, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов b0-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 69 так, что 10x1 (= mb) кодовых битов b0-b9 назначают, например, для 10x1 (= mb) битов уо-у9 символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 70.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уе символа, кодового бита bj для бита у4 символа, кодового бита Ь2 для бита у8 символа, кодового бита Ь3 для бита у3 символа, кодового бита Ь4 для бита уо символа, кодового бита Ь3 для бита у2 символа, кодового бита Ьб для бита yi символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита у9 символа, и кодового бита Ь9 для бита у? символа.
В позиции В на фиг. 70 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 69, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 70 блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов bo-b9, считанных из запоминающего устройства 31, в соответствии с правилом на-42022652 значения по фиг. 69, таким образом, для назначения кодового бита Ьо для бита у7 символа, кодового бита Ь| для бита у? символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь3 для бита yi символа, кодового бита Ь4 для бита у5 символа, кодового бита Ь, для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита у8 символа, и кодового бита Ь9 для бита уб символа.
На фиг. 71 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в четыре группы кодовых битов Gbi, Gb2, Gb3 и Gb4, как можно видеть в позиции А на фиг. 71 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 71 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bi-b6; группе Gb3 кодовых битов принадлежит кодовый бит Ь7 и группе Gb2 кодовых битов принадлежат кодовые биты Ь8 и Ь9.
В случае, когда способ модуляции представляет собой 1024QAM, кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп Gyb Gy2, Gy3, Gy4 и Gy5 битов символа, как можно видеть в позиции В на фиг. 71 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 71, как и в позиции В на фиг. 62, группе Gy кодовых битов принадлежат биты Уо и yi; группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy3 кодовых битов принадлежат биты у8 и у9 символов.
На фиг. 72 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 72 предписана информация набора групп (Gbi, Gy4, 1), (Gb2, Gyi, 2), (Gb2, Gy2, 1), (Gb2, Gy3, 2), (Gb2, Gy5, 1), (Gb3, Gy2, 1), (Gb4, Gy4, 1) и (Gb4, Gy5, 1).
Соответственно, в соответствии с правилом назначения по фиг. 72 предписано, что в зависимости от информации набора группы (Gbb Gy4, 1), один кодовый бит группы кодовых битов Gbb который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyi, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy2, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy5, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy2, 1), один кодовый бит группы кодовых битов Gb3, которые имеют третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy2, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy4, 1), один кодовый бит группы кодовых битов Gb4, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, и таким образом, что в зависимости от информации набора группы (Gb4, Gy5, 1), один кодовый бит группы кодовых битов Gb4, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки.
-43 022652
На фиг. 73 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 72.
В частности, в позиции А на фиг. 73 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 72 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов Ь0-Ь9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 72 так, что 10x1 (= mb) кодовых битов b0-b9 назначают, например, для 10x1 (= mb) битов у0-у9 символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 73.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у б символа, кодового бита bi для бита у4 символа, кодового бита Ь2 для бита у8 символа, кодового бита Ь3 для бита уз символа, кодового бита Ь4 для бита уо символа, кодового бита Ьз для бита у2 символа, кодового бита Ьб для бита yi символа, кодового бита Ь7 для бита уз символа, кодового бита Ь8 для бита у9 символа, и кодового бита Ь9 для бита у7 символа.
В позиции В на фиг. 73 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 72, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 73 блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов bo-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 72, таким образом, для назначения кодового бита Ьо для бита у7 символа, кодового бита bi для бита у9 символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь3 для бита yi символа, кодового бита Ь4 для бита у$ символа, кодового бита bs для бита уо символа, кодового бита Ьб для бита у2 символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита у8 символа, и кодового бита Ь9 для бита у б символа.
На фиг. 74 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в три группы кодовых битов Gbb Gb2 и Gb3, как можно видеть в позиции А на фиг. 74, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 74 группе Gb3 кодовых битов принадлежат кодовые биты bo-bg; группе Gb2 кодовых битов принадлежит кодовый бит Ь7 и группе Gb3 кодовых битов принадлежат кодовые биты Ь8 и Ь9.
-44022652
В случае, когда способ модуляции представляет собой 1024QAM, кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп битов символа Gyi, Gy2, Gy3, Gy4 и Gy3, как можно видеть в позиции В на фиг. 74, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 74, как и в позиции В на фиг. 62, группе Gy кодовых битов принадлежат биты Уо и уь группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy5 кодовых битов принадлежат биты у8 и у9 символов.
На фиг. 75 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 75 предписана информация набора групп (Gbi, Gyi, 2), (Gbi, Gy2, 1), (Gbb Gy3, 2), (Gbb Gy4, 1), (Gbb Gy5, 1), (Gb2, Gy2, 1), (Gb3, Gy4, 1) и (Gb3, Gy5, 1).
Соответственно, в соответствии с правилом назначения по фиг. 75 предписано, что в зависимости от информации набора группы (Gbb Gyb 2), два кодовых бита группы кодовых битов Gbb которые имеют наилучшую вероятность ошибки, назначают для двух битов символов группы Gyb которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gbb Gy2, 1), один кодовый бит группы кодовых битов Gbb который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy2, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gbb Gy3, 2), два кодовых бита группы кодовых битов Gbb которые имеют наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gbb Gy4, 1), один кодовый бит группы кодовых битов Gbb который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gbb Gy3, 1), один кодовый бит группы кодовых битов Gbb который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy2, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1), один кодовый бит группы кодовых битов Gb3, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, и которые в зависимости от группы устанавливают информацию (Gb3, Gy3, 1), один кодовый бит группы кодового бита, Gb3, которые имеют третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки.
На фиг. 76 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 75.
В частности, на фиг. 76 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 75 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/( 1 Ох 1))х(10x1) битов в направлении столбцовхнаправлении строк считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов b0-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 75 так, что 10x1 (= mb) кодовых битов b0-b9 назначают, например, для 10x1 (= mb) битов уо-у9 символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 76.
-45 022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ye символа, кодового бита bi для бита у4 символа, кодового бита Ь2 для бита у« символа, кодового бита Ь3 для бита у5 символа, кодового бита Ь4 для бита уо символа, кодового бита Ь3 для бита у2 символа, кодового бита Ьб для бита у, символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита уд символа, и кодового бита bg для бита у7 символа.
В позиции В на фиг. 76 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 75, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 76 блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов bo-bg, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 75, таким образом, для назначения кодового бита Ьо для бита уд символа, кодового бита bi для бита у7 символа, кодового бита Ь2 для бита у3 символа, кодового бита Ьз для бита у3 символа, кодового бита Ь4 для бита у5 символа, кодового бита bs для бита уо символа, кодового бита be для бита у4 символа, кодового бита Ь7 для бита у2 символа, кодового бита be для бита у8 символа, и кодового бита bg для бита уе символа.
На фиг. 77 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в три группы кодовых битов Gbb Gb2 и Gb3, как можно видеть в позиции А на фиг. 77, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 77 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bi-b7 и группе Gb3 кодовых битов принадлежат кодовые биты Ь8 и Ь9.
В случае, когда способ модуляции представляет собой 1024QAM, кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп битов символов Gyb Gy2, Gy3, Gy4 и Gy5, как можно видеть в позиции В на фиг. 77, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 77, как и в позиции В на фиг. 62, группе Gy кодовых битов принадлежат биты Уо и у3; группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy3 кодовых битов принадлежат биты у8 и у9 символов.
На фиг. 78 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 78 предписана информация набора групп (Gbb Gy4, 1), (Gb2, Gyb 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy5, 1), (Gb3, Gy4, 1) и (Gb3, Gy5, 1).
Соответственно, в соответствии с правилом назначения по фиг. 78 предписано, что в зависимости от информации набора группы (Gbb Gy4, 1), один кодовый бит группы кодовых битов Gbi, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy4,
-46022652 который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyi, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyb которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1), один кодовый бит группы кодовых битов Gb3, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb3, Gy5, 1), один кодовый бит группы кодовых битов Gb3, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки.
На фиг. 79 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 78.
В частности, на фиг. 79 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 78, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64 800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов bo-bg, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 78 так, что 10x1 (= mb) кодовых битов bo-bg назначают, например, для 10x1 (= mb) битов уо-yg символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 79.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита yg символа, кодового бита bi для бита у4 символа, кодового бита Ь2 для бита у8 символа, кодового бита Ь3 для бита у3 символа, кодового бита Ь4 для бита уо символа, кодового бита Ь3 для бита у2 символа, кодового бита be для бита yi символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита уд символа, и кодового бита bg для бита у7 символа.
В позиции В на фиг. 79 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 78, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 79, блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов b0-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 78, таким образом, для назначения
-47022652 кодового бита bo для бита у7 символа, кодового бита Ь, для бита yi символа, кодового бита Ь2 для бита у3 символа, кодового бита Ьз для бита у4 символа, кодового бита Ь4 для бита у5 символа, кодового бита bs для бита уо символа, кодового бита Ь« для бита у2 символа, кодового бита Ь7 для бита у9 символа, кодового бита Ь8 для бита у8 символа, и кодового бита Ь9 для бита уб символа.
На фиг. 80 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в четыре группы кодовых битов Gbi, Gb2, Gb3 и Gb4, как можно видеть в позиции А на фиг. 80, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 80, группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты b3-b7; группе Gb3 кодовых битов принадлежит кодовый бит Ь8 и группе Gb4 кодовых битов принадлежит кодовый бит Ь9.
В случае, когда способ модуляции представляет собой 1024QAM, кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп битов символа Gyb Gy2, Gy3, Gy4 и Gy5, как можно видеть в позиции В на фиг. 80, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 80, как и в позиции В на фиг. 62, группе Gy кодовых битов принадлежат биты Уо и yi; группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy3 кодовых битов принадлежат биты у8 и у9 символов.
На фиг. 81 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 81, предписана информация набора групп (Gbi, Gy4, 1), (Gb2, Gyi, 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy5, 1), (Gb3, Gy5, 1) и (Gb4, Gy4, 1).
Соответственно, в соответствии с правилом назначения по фиг. 81, предписано, что в зависимости от информации набора группы (Gbb Gy4, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyi, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyi, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy5, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy5, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb4, Gy4, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки.
На фиг. 82 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 81.
В частности, на фиг. 82 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 81, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода
-48 022652
16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов bo-bg, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 81 так, что 10x1 (= mb) кодовых битов bo-bg назначают, например, для 10x1 (= mb) битов уо-yg символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 82. В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у б символа, кодового бита Ь| для бита у4 символа, кодового бита Ь2 для бита уз символа, кодового бита Ь3 для бита у3 символа, кодового бита Ь4 для бита уо символа, кодового бита Ь5 для бита у2 символа, кодового бита be для бита yi символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита уд символа, и кодового бита Ь9 для бита у7 символа.
В позиции В на фиг. 82 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 81, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 82, блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов b0-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 81, таким образом, для назначения кодового бита Ьо для бита у7 символа, кодового бита bi для бита у8 символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ь3 для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита yi символа, кодового бита Ь8 для бита у9 символа, и кодового бита Ь9 для бита у б символа.
На фиг. 83 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в четыре группы Gbi, Gb2, Gb3 и Gb4 кодовых битов, как можно видеть в позиции А на фиг. 83 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 83, группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bi-b7, группе Gb3 кодовых битов принадлежит кодовый бит Ь8 и группе Gb4 кодовых битов принадлежит кодовый бит Ь9.
В случае, когда способ модуляции представляет собой 1024QAM, кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп битов символов Gyb Gy2, Gy3, Gy4 и Gy5, как можно видеть в позиции В на фиг. 83 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 83, как и в позиции В на фиг. 62, группе Gyi кодовых битов принадлежат биты у0 и у^ группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy3 кодовых битов принадлежат биты у8 и у9 символов.
-49022652
На фиг. 84 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 84 предписана информация набора групп (Gbb Gy4, 1), (Gb2, Gyb 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy5, 1), (Gb3, Gy5, 1) и (Gb4, Gy4, 1).
Соответственно, в соответствии с правилом назначения по фиг. 84 предписано, что в зависимости от информации набора группы (Gbb Gy4, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyi, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyi, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy5, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb4, Gy4, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки.
На фиг. 85 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 84.
В частности, на фиг. 85 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 84, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов bo-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 84 так, что 10x1 (= mb) кодовых битов b0-b9 назначают, например, для 10x1 (= mb) битов уо-у9 символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 85.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у в символа, кодового бита Ь] для бита у4 символа, кодового бита Ь2 для бита у8 символа, кодового бита Ь3 для бита у3 символа, кодового бита Ь4 для бита уо символа, кодового бита Ь3 для бита у2 символа, кодового бита Ье для бита yi символа, кодового бита Ь7 для бита уз символа, кодового бита Ь8 для бита у9 символа, и кодового бита Ь9 для бита у7 символа.
В позиции В на фиг. 85 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 84 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
-50022652
В соответствии с позицией В на фиг. 85, блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов bo-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 84, таким образом, для назначения кодового бита Ьо для бита у7 символа, кодового бита bi для бита у8 символа, кодового бита Ь2 для бита уз символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита ys символа, кодового бита bs для бита уо символа, кодового бита Ьб для бита у2 символа, кодового бита Ь7 для бита yi символа, кодового бита Ь8 для бита у9 символа, и кодового бита Ь9 для бита у 6 символа.
На фиг. 86 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в пять групп Gbb Gb2, Gb3, Gb4 и Gb5 кодовых битов, как можно видеть в позиции А на фиг. 86 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 86 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежит кодовый бит bi; группе Gb3 кодовых битов принадлежат кодовые биты b2-b7; группе Gb4 кодовых битов принадлежит кодовый бит Ь8 и группе Gbs кодовых битов принадлежит кодовый бит Ь9.
В случае, когда способ модуляции представляет собой 1024QAM, кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп битов символов Gyi, Gy2, Gy3, Gy4 и Gys, как можно видеть в позиции В на фиг. 86 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 86, как и в позиции В на фиг. 62, группе Gyi кодовых битов принадлежат биты Уо и у3; группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy5 кодовых битов принадлежат биты у8 и у9 символов.
На фиг. 87 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 87 предписана информация набора групп (Gbi, Gys, 1), (Gb2, Gyi, 1), (Gb3, Gyb 1), (Gb3, Gy2, 2), (Gb3, Gy3, 2), (Gb3, Gy4, 1), (Gb4, Gy5, 1) и (Gb5, Gy4, 1).
Соответственно, в соответствии с правилом назначения по фиг. 87 предписано, что в зависимости от информации набора группы (Gbi, Gys, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gys, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gyb который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gyb 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gyi, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy2, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy5, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, и таким образом, что
-51 022652 в зависимости от группы устанавливают информацию (Gbs, Gy4, 1), один кодовый бит группы кодового бита, Gbs, который имеет пятую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки.
На фиг. 88 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 87.
В частности, на фиг. 88 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 87 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов b0-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 87 так, что 10x1 (= mb) кодовых битов b0-b9 назначают, например, для 10x1 (= mb) битов уо-у9 символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 88.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита у, символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита be для бита уе символа, кодового бита Ь2 для бита ys символа, кодового бита Ь8 для бита у9 символа, и кодового бита Ь9 для бита у? символа.
В позиции В на фиг. 88 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 87 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 88 блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов bo-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 87, таким образом, для назначения кодового бита Ьо для бита у9 символа, кодового бита Ь| для бита у, символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у5 символа, кодового бита Ь§ для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь? для бита γη символа, кодового бита Ь8 для бита у8 символа, и кодового бита Ь9 для бита уе символа.
На фиг. 89 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в пять групп Gbj, Gb2, Gb3, Gb4 и Gb3 кодовых битов, как можно видеть в позиции А на фиг. 89 в соответствии с различием вероятности ошибки.
-52022652
В позиции В на фиг. 89, группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежит кодовый бит bi; группе Gb3 кодовых битов принадлежат кодовые биты b2-b7, группе Gb4 кодовых битов принадлежит кодовый бит Ь8 и группе Gb5 кодовых битов принадлежит кодовый бит Ь9.
В случае, когда способ модуляции представляет собой 1024QAM, кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп битов символов Gyb Gy2, Gy3, Gy4 и Gy5, как можно видеть в позиции В на фиг. 89 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 89, как и в позиции В на фиг. 62, группе Gyi кодовых битов принадлежат биты у0 и yi; группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy3 кодовых битов принадлежат биты у8 и у9 символов.
На фиг. 90 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 90 предписана информация набора групп (Gbi, Gy3, 1), (Gb2, Gyi, 1), (Gb3, Gyb 1), (Gb3, Gy2, 2), (Gb3, Gy3, 2), (Gb3, Gy4, 1), (Gb4, Gy5, 1) и (Gb5, Gy4, 1).
Соответственно, в соответствии с правилом назначения по фиг. 90 предписано, что в зависимости от информации набора группы (Gbb Gy5, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gyi, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gyi, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gyi, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy2, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy3, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, и таким образом, что в зависимости от группы устанавливают информацию (Gb5, Gy4, 1), один кодовый бит группы кодового бита, Gb5, который имеет пятую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки.
На фиг. 91 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 90.
В частности, на фиг. 91 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 90 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов bo-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 90 так, что 10x1 (= mb) кодовых битов bo-b9 назначают, например, для 10x1 (= mb) битов уо-у9 символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 91.
-53 022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита yi символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита уз символа, кодового бита Ь3 для бита у4 символа, кодового бита Ьб для бита у в символа, кодового бита Ь7 для бита у5 символа, кодового бита Ь8 для бита уд символа, и кодового бита Ь9 для бита у7 символа.
В позиции В на фиг. 91 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 90 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 91 блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов b0-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 90, таким образом, для назначения кодового бита Ьо для бита уд символа, кодового бита Ь| для бита yi символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у5 символа, кодового бита Ь3 для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита у8 символа, и кодового бита bg для бита уе символа.
На фиг. 92 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В этом случае 10x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в три группы Gbb Gb2 и Gb3 кодовых битов, как можно видеть в позиции А на фиг. 92 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 92 группе Gb кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты b -Ь8 и группе Gb3 кодовых битов принадлежит кодовый бит Ь9.
В случае, когда способ модуляции представляет собой 1024QAM, кратное число b равно 1, 10x1 (= mb) битов символов могут быть сгруппированы в пять групп битов символов Gyb Gy2, Gy3, Gy4 и Gy5, как можно видеть в позиции В на фиг. 92 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 92, как и в позиции В на фиг. 62, группе Gy кодовых битов принадлежат биты Уо и Уь группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов и группе Gy3 кодовых битов принадлежат биты у8 и у9 символов.
На фиг. 93 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 93 предписана информация набора групп (Gbb Gy5, 1), (Gb2, Gyb 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy4, 1), (Gb2, Gy5, 1) и (Gb3, Gy4, 1).
-54022652
Соответственно, в соответствии с правилом назначения по фиг. 93 предписано, что в зависимости от информации набора группы (Gbi, Gys, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyi, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyb которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy4, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy5, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, и таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки.
На фиг. 94 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 93.
В частности, на фиг. 94 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 93 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х1))х(10х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x1 (= mb) кодовых битов b0-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 93 так, что 10x1 (= mb) кодовых битов b0-b9 назначают, например, для 10x1 (= mb) битов уо-у9 символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 94.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита yi символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита у3 символа, кодового бита bs для бита у4 символа, кодового бита Ьб для бита ус символа, кодового бита Ь7 для бита у$ символа, кодового бита Ь8 для бита у9 символа, и кодового бита Ь9 для бита у7 символа.
В позиции В на фиг. 94 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 93 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 94 блок 32 замены выполняет замену для назначения 10x1 (= mb) кодовых битов b0-b9, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 93, таким образом, для назначения
- 55 022652 кодового бита bo для бита у8 символа, кодового бита Ь| для бита уб символа, кодового бита Ь2 для бита у9 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита ys символа, кодового бита Ь3 для бита уо символа, кодового бита Ьб для бита у2 символа, кодового бита Ь7 для бита у, символа, кодового бита Ь8 для бита у3 символа, и кодового бита Ь9 для бита у7 символа.
На фиг. 95 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в три группы Gbb Gb2 и Gb3 кодовых битов, как можно видеть в позиции А на фиг. 95 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 95 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bi-b7 и группе Gb3 кодовых битов принадлежат кодовые биты Ь8-Ьц.
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyi, Gy2, Gy3, Gy4, Gy 5 и Gye, как можно видеть в позиции В на фиг. 95 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 95 группе Gy кодовых битов принадлежат биты у0 и у3; группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy5 кодовых битов принадлежат биты у8 и у9 символов и группе Gy6 битов символов принадлежат биты символов у10 и уп.
На фиг. 96 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В правиле назначения по фиг. 96 предписана информация набора групп (Gbb Gy6, 1), (Gb2, Gyb 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy4, 1), (Gb3, Gy4, 1), (Gb3, Gy5, 2) и (Gb3, Gy6, 1).
Соответственно, в соответствии с правилом назначения по фиг. 96 предписано, что в зависимости от информации набора группы (Gbi, Gye, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gye, который имеет шестую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyb которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy4, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy5, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy5, который имеет пятую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb3, Gye, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gye, который имеет шестую наилучшую вероятность ошибки.
-56022652
На фиг. 97 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 96.
В частности, на фиг. 97 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 96 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 96 так, что 12x1 (= mb) кодовых битов Ь0-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 97.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита yi символа, кодового бита Ьз для бита у2 символа, кодового бита Ь4 для бита у3 символа, кодового бита bs для бита у4 символа, кодового бита be для бита ys символа, кодового бита Ь7 для бита уб символа, кодового бита Ь8 для бита у8 символа, кодового бита Ь9 для бита у7 символа, кодового бита Ью для бита уп символа, и кодового бита bi ι для бита у9 символа.
В позиции В на фиг. 97 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 96, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 97 блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 96, таким образом, для назначения кодового бита Ьо для бита уп символа, кодового бита Ь, для бита yi символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у5 символа, кодового бита bs для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита у9 символа, кодового бита Ь9 для бита уе символа, кодового бита Ью для бита ую символа, и кодового бита b, ι для бита у8 символа.
На фиг. 98 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в три группы Gbb Gb2 и Gb3 кодовых битов, как можно видеть в позиции А
-57022652 на фиг. 98 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 98, группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bi-Ьц и группе Gb3 кодовых битов принадлежат кодовые биты
Ь8-Ьц.
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyb Gy2, Gy3, Gy4, Gy5 и Gy6, как можно видеть в позиции В на фиг. 98 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 98, как и в случае, показанном в позиции В на фиг. 95, группе Gyi кодовых битов принадлежат биты у0 и у^ группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy 5 кодовых битов принадлежат биты у8 и у9 символов и группе Gys битов символов принадлежат биты символов у!0 и уп.
На фиг. 99 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В правиле назначения по фиг. 99 предписана информация набора групп (Gbb Gy6, 1), (Gb2, Gyb 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy4, 1), (Gb3, Gy4, 1), (Gb3, Gy5, 2) и (Gb3, Gy6, 1).
Соответственно, в соответствии с правилом назначения по фиг. 99 предписано, что в зависимости от информации набора группы (Gbb Gy6, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy6, который имеет шестую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyi, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyi, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy4, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy6, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy6, который имеет шестую наилучшую вероятность ошибки.
На фиг. 100 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 99.
В частности, на фиг. 100 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 99, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 99 так, что 12x1 (= mb) кодовых битов Ьо-Ьц назначают, например, для 12x1 (= mb) битов уо-уп символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 100.
-58022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита bj для бита уо символа, кодового бита Ь2 для бита yi символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита у3 символа, кодового бита bs для бита у4 символа, кодового бита Ьб для бита у5 символа, кодового бита Ь7 для бита у 6 символа, кодового бита Ь8 для бита у8 символа, кодового бита Ь9 для бита у7 символа, кодового бита Ью для бита уп символа, и кодового бита Ьп для бита у9 символа.
В позиции В на фиг. 100 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 99 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 100 блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 99, таким образом, для назначения кодового бита Ьо для бита уп символа, кодового бита bi для бита yi символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у5 символа, кодового бита bj для бита уо символа, кодового бита Ь« для бита у2 символа, кодового бита Ь7 для бита у? символа, кодового бита Ь8 для бита уд символа, кодового бита Ь9 для бита ув символа, кодового бита Ью для бита ую символа, и кодового бита Ьп для бита у8 символа.
На фиг. 101 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в четыре группы Gbb Gb2, Gb3 и Gb4 кодовых битов, как можно видеть в позиции А на фиг. 101, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 101 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bi-b7; группе Gb3 кодовых битов принадлежит кодовый бит Ь8 и группе Gb4 кодовых битов принадлежат кодовые биты Ь9-Ьц.
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyi, Gy2, Gy3, Gy4, Gy 5 и Gye, как можно видеть в позиции В на фиг. 101, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 101, как и в случае, показанном в позиции В на фиг. 95, группе Gyi кодовых битов принадлежат биты у0 и у^ группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy5 кодовых битов принадлежат биты у8 и у9 символов и группе Gy6 битов символов принадлежат биты символов у10 и уп.
На фиг. 102 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
-59022652
В правиле назначения по фиг. 102 предписана информация набора групп (Gbi, Gy3, 1), (Gb2, Gyi, 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy4, 1), (Gb3, Gy4, 1), (Gb4, Gy5, 1) и (Gb4, Gy6, 2).
Соответственно, в соответствии с правилом назначения по фиг. 102, предписано, что в зависимости от информации набора группы (Gbb Gy5, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyi, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy4, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy4, который имеет четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy3, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gye, 2), два кодовых бита группы G4 кодовых битов, которые имеют четвертую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy6, которые имеют шестую наилучшую вероятность ошибки.
На фиг. 103 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 102.
В частности, на фиг. 103 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 102 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 102 так, что 12x1 (= mb) кодовых битов Ь0-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 103.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ys символа, кодового бита bi для бита у о символа, кодового бита Ь2 для бита у 6 символа, кодового бита Ьз для бита yi символа, кодового бита Ь4 для бита у4 символа, кодового бита bs для бита ys символа, кодового бита Ьб для бита у2 символа, кодового бита Ь7 для бита уз символа, кодового бита bs для бита у7 символа, кодового бита Ь9 для бита ущ символа, кодового бита Ью для бита уц символа и кодового бита Ьп для бита у? символа.
-60022652
В позиции В на фиг. 103 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 102 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода
16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 103 блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 102, таким образом, для назначения кодового бита Ьо для бита у9 символа, кодового бита Ь| для бита yi символа, кодового бита Ь2 для бита уз символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у5 символа, кодового бита Ь5 для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита у 6 символа, кодового бита Ь9 для бита уп символа, кодового бита Ью для бита ую символа, и кодового бита bi । для бита у8 символа.
На фиг. 104 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в три группы Gbj, Gb2 и Gb3 кодовых битов, как можно видеть в позиции А на фиг. 104, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 104 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bi-bs и группе Gb3 кодовых битов принадлежат кодовые биты Ь9-Ьц.
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyb Gy2, Gy3, Gy4, Gy5 и Gy6, как можно видеть в позиции В на фиг. 104 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 104, как и в случае, показанном в позиции В на фиг. 95, группе Gyi кодовых битов принадлежат биты у0 и у^ группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy3 кодовых битов принадлежат биты у8 и у9 символов и группе Gye битов символов принадлежат биты символов у!0 и уп.
На фиг. 105 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 1.
В правиле назначения по фиг. 105 предписана информация набора групп (Gbb Gy5, 1), (Gb2, Gyb 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy4, 2), (Gb3, Gy5, 1) и (Gb3, Gy6, 2).
Соответственно, в соответствии с правилом назначения по фиг. 105 предписано, что в зависимости от информации набора группы (Gbb Gy5, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyi, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyi, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy4, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов
-61 022652 группы Gy4 битов символов, которые имеют четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy5, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb3, Gy6, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy6, которые имеют шестую наилучшую вероятность ошибки.
На фиг. 106 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 105.
В частности, на фиг. 106 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 105, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 105 так, что 12x1 (= mb) кодовых битов Ьо-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 106.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита уб символа, кодового бита Ь3 для бита yi символа, кодового бита Ь4 для бита у4 символа, кодового бита Ь3 для бита у3 символа, кодового бита Ьб для бита у2 символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита у7 символа, кодового бита bg для бита ую символа, кодового бита Ью для бита уп символа, и кодового бита Ьп для бита у7 символа.
В позиции В на фиг. 106 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 105 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
-62022652
В соответствии с позицией В на фиг. 106, блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 105, таким образом, для назначения кодового бита Ьо для бита у9 символа, кодового бита bi для бита у, символа, кодового бита Ь2 для бита уз символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ь3 для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита уе символа, кодового бита Ь9 для бита уп символа, кодового бита Ью для бита ую символа, и кодового бита Ьп для бита у8 символа.
На фиг. 107 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в три группы Gbj, Gb2 и Gb3 кодовых битов, как можно видеть в позиции А на фиг. 107 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 107, группе Gb кодовых битов, кодовые биты b0-b8 принадлежат; группе Gb2 кодовых битов принадлежит кодовый бит Ь9 и группе Gb3 кодовых битов принадлежат кодовые биты Ью иЬп.
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyb Gy2, Gy3, Gy4, Gy5 и Gy6, как можно видеть в позиции В на фиг. 107, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 107, как и в случае, показанном в позиции В на фиг. 95, группе Gy кодовых битов принадлежат биты уо и уь группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy3 кодовых битов принадлежат биты у8 и у9 символов и группе Gye битов символов принадлежат биты символов ую и у1ь
На фиг. 108 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В правиле назначения по фиг. 108 предписана информация набора групп (Gbb Gyb 2), (Gbb Gy2, 2), (Gbb Gy3, 2), (Gbb Gy4, 2), (Gbb Gy5, 1), (Gb2, Gy6, 1), (Gb3, Gy5, 1) и (Gb3, Gy6, 1).
Соответственно, в соответствии с правилом назначения по фиг. 108 предписано, что в зависимости от информации набора группы (Gbb Gyb 2), два кодовых бита группы Gb кодовых битов, который имеет наилучшую вероятность ошибки, назначают для двух битов символов группы Gyb которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gbb Gy2, 2), два кодовых бита группы Gbj кодовых битов, который имеет наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gbb Gy3, 2), два кодовых бита группы Gbj кодовых битов, который имеет наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gbb Gy4, 2), два кодовых бита группы Gb кодовых битов, который имеет наилучшую вероятность ошибки, назначают для двух битов символов группы Gy4 битов символов, которые имеют четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gbb Gy5, 1), один кодовый бит группы Gb кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gye, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gye, который имеет шестую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy5, 1), один кодовый бит группы G3 кодовых
-63 022652 битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы
Gy3, который имеет пятую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb3, Gy6, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы
Gy6, который имеет шестую наилучшую вероятность ошибки.
На фиг. 109 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 108.
В частности, на фиг. 109 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 108, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 108 так, что 12x1 (= mb) кодовых битов Ьо-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 109.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита у о символа, кодового бита Ь3 для бита yi символа, кодового бита Ь4 для бита у4 символа, кодового бита Ь3 для бита у3 символа, кодового бита Ь6 для бита у2 символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита у7 символа, кодового бита Ь9 для бита ую символа, кодового бита Ью для бита уц символа, и кодового бита Ьп для бита у9 символа.
В позиции В на фиг. 109 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 108, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 109 блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 108, таким образом, для назначения кодового бита Ьо для бита уе символа, кодового бита bj для бита yi символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у5 символа, кодового бита Ь; для бита у0 символа, кодового бита Ьб для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита у9 символа, кодового бита Ь9 для бита уц символа, кодового бита Ью для бита ую символа, и кодового бита Ьп для бита у8 символа.
-64022652
На фиг. 110 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в пять групп Gbb Gb2, Gb3, Gb4 и Gb5 кодовых битов, как можно видеть в позиции А на фиг. 110 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 110 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежит кодовый бит Ь2; группе Gb3 кодовых битов принадлежат кодовые биты b2-b8; группе Gb4 кодовых битов принадлежит кодовый бит Ь9 и группе кодового бита Gb5 принадлежат кодовые биты bio и Ьп.
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyi, Gy2, Gy3, Gy4, Gy 5 и Gyg, как можно видеть в позиции В на фиг. 110 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 110, как и в случае, показанном в позиции В на фиг. 95, группе Gyi кодовых битов принадлежат биты у0 и yi группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy3 кодовых битов принадлежат биты у8 и у9 символов и группе Gye битов символов принадлежат биты символов у10 и Уп.
На фиг. 111 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В правиле назначения по фиг. 111, предписана информация набора групп (Gbb Gy5, 1), (Gb2, Gyb 1), (Gb3, Gyb 1), (Gb3, Gy2, 2), (Gb3, Gy3, 2), (Gb3, Gy4, 2), (Gb4, Gy6, 1), (Gb5, Gy5, 1) и (Gb5, Gy6, 1).
Соответственно, в соответствии с правилом назначения по фиг. 111 предписано, что в зависимости от информации набора группы (Gbi, Gy3, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyi, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gyb который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gyb 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gyb который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy2, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy4 битов символов, которые имеют четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy6, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gye, который имеет шестую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 1), один кодовый бит группы G5 кодовых битов, который имеет пятую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb3, Gye, 1), один кодовый бит группы G5 кодовых битов, который имеет пятую наилучшую вероятность ошибки, назначают одному биту символа группы Gy6, который имеет шестую наилучшую вероятность ошибки.
На фиг. 112 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 111.
В частности, на фиг. 112 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 111 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для
-65022652 (64800/(12xl))x(12xl) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 111 так, что 12x1 (= mb) кодовых битов Ь0-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 112.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита уб символа, кодового бита Ьз для бита yi символа, кодового бита Ь4 для бита у4 символа, кодового бита Ьэ для бита уз символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита уз символа, кодового бита Ь8 для бита у? символа, кодового бита Ь9 для бита ую символа, кодового бита Ью для бита уп символа, и кодового бита Ьп для бита у9 символа.
В позиции В на фиг. 112 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 111 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 112, блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 111, таким образом, для назначения кодового бита Ьо для бита у9 символа, кодового бита bi для бита yi символа, кодового бита Ь2 для бита уз символа, кодового бита Ьз для бита у4 символа, кодового бита Ь4 для бита уз символа, кодового бита Ьз для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита ув символа, кодового бита Ь9 для бита уп символа, кодового бита Ью для бита ую символа, и кодового бита bi ι для бита у8 символа.
На фиг. 113 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в четыре группы Gbi, Gb2, Gb3 и Gb4 кодовых битов, как можно видеть в позиции А на фиг. 113 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 113, группе Gbi кодовых битов принадлежит кодовый бит Ь9; группе Gb2 кодовых битов принадлежат кодовые биты bi-b8; группе Gb3 кодовых битов принадлежит кодовый бит Ь9 и группе кодового бита принадлежат Gb4, кодовые биты Ью и Ьп.
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyi, Gy2, Gy3, Gy4, Gy 5 и Gye, как можно видеть в позиции В на фиг. 113, в соответствии с различием вероятности ошибки.
-66022652
В позиции В на фиг. ИЗ, как и в случае, показанном в позиции В на фиг. 95, группе Gyi кодовых битов принадлежат биты у0 и у^ группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе
Gy3 кодовых битов принадлежат биты у4 и у3 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy5 кодовых битов принадлежат биты у8 и у9 символов и группе Gy6 битов символов принадлежат биты символов у10 и уп.
На фиг. 114 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В правиле назначения по фиг. 114 предписана информация набора групп (Gbi, Gy3, 1), (Gb2, Gyi, 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy4, 2), (Gb3, Gy6, 1), (Gb4, Gy5, 1) и (Gb4, Gy6, 1).
Соответственно, в соответствии с правилом назначения по фиг. 114 предписано, что в зависимости от информации набора группы (Gbi, Gy3, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyb которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy4, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy4 битов символов, которые имеют четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (GD3, Gy6, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy6, который имеет шестую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (GD4, Gy5, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb4, Gye, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gye, который имеет шестую наилучшую вероятность ошибки.
На фиг. 115 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 114.
В частности, на фиг. 115 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 114, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 114 так, что 12x1 (= mb) кодовых битов Ь0-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 115.
-67022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита уе символа, кодового бита Ь3 для бита yi символа, кодового бита Ь4 для бита у4 символа, кодового бита bs для бита у3 символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита у? символа, кодового бита bg для бита ую символа, кодового бита Ью для бита уп символа, и кодового бита Ьп для бита у9 символа.
В позиции В на фиг. 115 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 114, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 1.
В соответствии с позицией В на фиг. 115 блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 114, таким образом, для назначения кодового бита Ьо для бита у9 символа, кодового бита bi для бита у, символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у$ символа, кодового бита bs для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита уе символа, кодового бита Ь9 для бита уп символа, кодового бита Ью для бита ую символа, и кодового бита bi ι для бита у8 символа.
На фиг. 116 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в три группы Gbi, Gb2 и Gb3 кодовых битов, как можно видеть в позиции А на фиг. 116 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 116 группе Gb кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежат кодовые биты bi-b9 и группе Gb3 кодовых битов принадлежат кодовые биты Ью и Ьп.
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyb Gy2, Gy3, Gy4, Gy5 и Gy6, как можно видеть в позиции В на фиг. 116 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 116, как и в случае, показанном в позиции В на фиг. 95, группе Gy кодовых битов принадлежат биты у0 и у3; группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy3 кодовых битов принадлежат биты у8 и у9 символов и группе Gye битов символов принадлежат биты символов ую и уп.
На фиг. 117 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
-68022652
В правиле назначения по фиг. 117, предписана информация набора групп (Gbi, Gys, 1), (Gb2, Gyi, 2), (Gb2, Gy2, 2), (Gb2, Gy3, 2), (Gb2, Gy4, 2), (Gb2, Gy6, 1), (Gb3, Gy5, 1) и (Gb3, Gy6, 1).
Соответственно, в соответствии с правилом назначения по фиг. 117, предписано, что в зависимости от информации набора группы (Gbb Gy5, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gyi, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy2, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy3, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy4, 2), два кодовых бита группы Gb2 кодовых битов, которые имеют вторую наилучшую вероятность ошибки, назначают для двух битов символов группы Gy4 битов символов, которые имеют четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gy6, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gye, который имеет шестую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gys, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb3, Gy6, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy6, который имеет шестую наилучшую вероятность ошибки.
На фиг. 118 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 117.
В частности, на фиг. 118 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 117, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 117 так, что 12x1 (= mb) кодовых битов Ьо-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 118.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита Ь| для бита уо символа, кодового бита Ь2 для бита у 6 символа, кодового бита Ь3 для бита yi символа, кодового бита Ь4 для бита у4 символа, кодового бита Ьз для бита ys символа, кодового бита Ьб для бита у2 символа, кодового бита Ь? для бита у3 символа, кодового бита Ь8 для бита у7 символа, кодового бита Ь9 для бита ую символа, кодового бита Ью для бита уп символа, и кодового бита Ьц для битау9 символа.
-69022652
В позиции В на фиг. 118 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 117, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода
64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 118, блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 117, таким образом, для назначения кодового бита Ь9 для бита у9 символа, кодового бита bi для бита yi символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у; символа, кодового бита bs для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита уп символа, кодового бита Ь9 для бита уе символа, кодового бита Ью для бита ую символа, и кодового бита Ьп для бита у8 символа.
На фиг. 119 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в пять групп Gbj, Gb2, Gb3, Gb4 и Gb5 кодовых битов, как можно видеть в позиции А на фиг. 119, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 119 группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежит кодовый бит bi; группе Gb3 кодовых битов принадлежат кодовые биты b2-b9, группе Gb4 кодовых битов принадлежит кодовый бит Ью и группе Gb3 кодовых битов принадлежит кодовый бит bi μ
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyi, Gy2, Gy3, Gy4, Gy 5 и Gyg, как можно видеть в позиции В на фиг. 119, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 119, как и в случае, показанном в позиции В на фиг. 95, группе Gyi кодовых битов принадлежат биты у0 и у^ группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy5 кодовых битов принадлежат биты у8 и у9 символов и группе Gy6 битов символов принадлежат биты символов у10 и уп.
На фиг. 120 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В правиле назначения по фиг. 120, предписана информация набора групп (Gbi, Gyf„ 1), (Gb2, Gyi, 1), (Gb3, Gyb 1), (Gb3, Gy2, 2), (Gb3, Gy3, 2), (Gb3, Gy4, 2), (Gb3, Gy5, 1), (Gb4, Gy6, 1) и (Gb5,Gy5, 1).
Соответственно, в соответствии с правилом назначения по фиг. 120, предписано, что в зависимости от информации набора группы (Gbi, Gyg, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gye, который имеет шестую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyi, 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gyb который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gyi, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gyi, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy2, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов
-70022652 группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy4 битов символов, которые имеют четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy5, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gye, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gye, который имеет шестую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 1), один кодовый бит группы G5 кодовых битов, который имеет пятую наилучшую вероятность ошибки, назначают одному биту символа группы Gy3, который имеет пятую наилучшую вероятность ошибки.
На фиг. 121 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 120.
В частности, на фиг. 121 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 120, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 120 так, что 12x1 (= mb) кодовых битов Ь0-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 121.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита yi символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита be для бита у 5 символа, кодового бита Ь7 для бита уе символа, кодового бита Ь8 для бита у8 символа, кодового бита Ь9 для бита у7 символа, кодового бита Ью для бита уи символа, и кодового бита bi ι для бита у9 символа.
В позиции В на фиг. 121 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 120, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 121 блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 120, таким образом, для назначения
-71 022652 кодового бита bo для бита уп символа, кодового бита bi для бита у, символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у5 символа, кодового бита Ь3 для бита уо символа, кодового бита Ь8 для бита у2 символа, кодового бита Ь? для бита у? символа, кодового бита Ь8 для бита уд символа, кодового бита bg для бита у г, символа, кодового бита Ьщ для бита ую символа, и кодового бита bi ι для бита у8 символа.
На фиг. 122 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в пять групп Gbb Gb2, Gb3, Gb4 и Gb5 кодовых битов, как можно видеть в позиции А на фиг. 122 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 122, группе Gbi кодовых битов принадлежит кодовый бит Ьо; группе Gb2 кодовых битов принадлежит кодовый бит Ьц группе Gb3 кодовых битов принадлежат кодовые биты b2-b9; группе Gb4 кодовых битов принадлежит кодовый бит Ью и группе Gb3 кодовых битов принадлежит кодовый бит bi μ
В случае, когда способ модуляции представляет собой 4096QAM, кратное число b равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyb Gy2, Gy3, Gy4, Gy 5 и Gyd, как можно видеть в позиции В на фиг. 122 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 122, как и в случае, показанном в позиции В на фиг. 95, группе Gyi кодовых битов принадлежат биты у0 и yi группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy5 кодовых битов принадлежат биты у8 и у9 символов и группе Gy6 битов символов принадлежат биты символов у10 и уп.
На фиг. 123 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В правиле назначения по фиг. 123, предписана информация набора групп (Gbb Gyd, 1), (Gb2, Gyb 1), (Gb3, Gyb 1), (Gb3, Gy2, 2), (Gb3, Gy3, 2), (Gb3, Gy4, 2), (Gb3, Gy5, 1), (Gb4, Gy6, 1) и (Gb5,Gy5, 1).
Соответственно, в соответствии с правилом назначения по фиг. 123 предписано, что в зависимости от информации набора группы (Gbb Gyd, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gyd, который имеет шестую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gyb который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gyb 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gyb который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy2, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy4 битов символов, которые имеют четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 1), один кодовый бит группы G3 кодовых
-72022652 битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы
Gy3, который имеет пятую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb4, Gy6, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy6, который имеет шестую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb5, Gy5, 1), один кодовый бит группы G5 кодовых битов, который имеет пятую наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки.
На фиг. 124 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 123.
В частности, на фиг. 124 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 123 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 123 так, что 12x1 (= mb) кодовых битов Ьо-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 124.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита Ь, для бита уо символа, кодового бита Ъ2 для бита yi символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита уз символа, кодового бита Ь3 для бита у4 символа, кодового бита be для бита у 5 символа, кодового бита Ь7 для бита уе символа, кодового бита Ь8 для бита у« символа, кодового бита Ь9 для бита у7 символа, кодового бита Ью для бита уп символа, и кодового бита bi ι для бита у9 символа.
В позиции В на фиг. 124 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 123 в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 124 блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ь0-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 123, таким образом, для назначения
-73 022652 кодового бита bo для бита уц символа, кодового бита bi для бита у, символа, кодового бита Ь2 для бита у3 символа, кодового бита Ьз для бита у4 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ьз для бита уо символа, кодового бита Ь6 для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита у9 символа, кодового бита Ь9 для бита уб символа, кодового бита Ью для бита ую символа, и кодового бита Ьп для бита у8 символа.
На фиг. 125 показаны группы кодовых битов и группы битов символов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В этом случае 12x1 (= mb) кодовых битов, считываемых из запоминающего устройства 31, могут быть сгруппированы в пять групп Gbj, Gb2, Gb3, Gb4 и Gb3 кодовых битов, как можно видеть в позиции А на фиг. 125 в соответствии с различием вероятности ошибки.
В позиции В на фиг. 125 группе Gbi кодовых битов принадлежит кодовый бит Ь9; группе Gb2 кодовых битов принадлежит кодовый бит Ьц группе Gb3 кодовых битов принадлежат кодовые биты b2-b9, группе Gb4 кодовых битов принадлежит кодовый бит Ью и группе Gb3 кодовых битов принадлежит кодовый битЬц.
В случае, когда способ модуляции представляет собой 4096QAM, кратное число Ь равно 1, 12x1 (= mb) битов символов могут быть сгруппированы в шесть групп битов символов Gyb Gy2, Gy3, Gy4, Gy5 и Gy6, как можно видеть в позиции В на фиг. 125, в соответствии с различием вероятности ошибки.
В позиции В на фиг. 125, как и в случае, показанном в позиции В на фиг. 95, группе Gyi кодовых битов принадлежат биты у0 и yi группе Gy2 кодовых битов принадлежат биты у2 и у3 символов; группе Gy3 кодовых битов принадлежат биты у4 и у5 символов; группе Gy4 кодовых битов принадлежат биты у6 и у7 символов; группе Gy3 кодовых битов принадлежат биты у8 и у9 символов и группе Gye битов символов принадлежат биты символов ую и уц.
На фиг. 126 представлено правило назначения, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В правиле назначения по фиг. 126 предписана информация набора групп (Gbi, Gye, 1), (Gb2, Gyi, 1), (Gb3, Gyb 1), (Gb3, Gy2, 2), (Gb3, Gy3, 2), (Gb3, Gy4, 2), (Gb3, Gy5, 1), (Gb4, Gy6, 1) и (Gb5, Gy5, 1).
Соответственно, в соответствии с правилом назначения по фиг. 126 предписано, что в зависимости от информации набора группы (Gbb Gy6, 1), один кодовый бит группы Gbi кодовых битов, который имеет наилучшую вероятность ошибки, назначают одному биту символа группы Gy6, который имеет шестую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb2, Gyb 1), один кодовый бит группы Gb2 кодовых битов, который имеет вторую наилучшую вероятность ошибки, назначают одному биту символа группы Gyi, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gyi, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gyi, который имеет наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy2, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy2 битов символов, которые имеют наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy3 битов символов, которые имеют третью наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy4, 2), два кодовых бита группы G3 кодовых битов, которые имеют третью наилучшую вероятность ошибки, назначают для двух битов символов группы Gy4 битов символов, которые имеют четвертую наилучшую вероятность ошибки, таким образом, что в зависимости от информации набора группы (Gb3, Gy3, 1), один кодовый бит группы G3 кодовых битов, который имеет третью наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки, таким образом, что
-74022652 в зависимости от информации набора группы (Gb4, Gye, 1), один кодовый бит группы G4 кодовых битов, который имеет четвертую наилучшую вероятность ошибки, назначают одному биту символа группы Gy6, который имеет шестую наилучшую вероятность ошибки, и, таким образом, что в зависимости от информации набора группы (Gb5, Gy5, 1), один кодовый бит группы G5 кодовых битов, который имеет пятую наилучшую вероятность ошибки, назначают одному биту символа группы Gy5, который имеет пятую наилучшую вероятность ошибки.
На фиг. 127 показан пример замены кодовых битов в соответствии с правилом назначения по фиг. 126.
В частности, на фиг. 127 показан первый пример замены кодовых битов в соответствии с правилом назначения по фиг. 126, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 126 так, что 12x1 (= mb) кодовых битов Ьо-Ьц назначают, например, для 12x1 (= mb) битов уо-уц символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 127.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита yi символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита be для бита ys символа, кодового бита Ь7 для бита у6 символа, кодового бита Ь8 для бита у8 символа, кодового бита Ь9 для бита у7 символа, кодового бита Ью для бита уп символа, и кодового бита Ьп для бита у9 символа.
В позиции В на фиг. 127 показан второй пример замены кодовых битов в соответствии с правилом назначения по фиг. 126, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В соответствии с позицией В на фиг. 127, блок 32 замены выполняет замену для назначения 12x1 (= mb) кодовых битов Ьо-Ьц, считанных из запоминающего устройства 31, в соответствии с правилом назначения по фиг. 126, таким образом, для назначения
-75022652 кодового бита bo для бита уп символа, кодового бита Ь, для бита yi символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ь$ для бита уо символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у7 символа, кодового бита Ь8 для бита у9 символа, кодового бита Ь9 для бита у 6 символа, кодового бита Ью для бита ую символа, и кодового бита Ьп для бита у» символа.
В случае, когда в сумме 22 разных процесса замены, включающие в себя 12 разных процессов замены, где шесть разных кода LDPC, имеющих длину N кода 64800 битов, и разные скорости кодирования 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10 модулированы с помощью двух разных способов модуляции 1024QAM и 4096QAM, и 10 разных процессов замены, где пять разных кодов LDPC, имеющих длину N кода 16200 битов и разные скорости кодирования 2/3, 3/4, 4/5, 5/6 и 8/9, модулированы двумя разными способами модуляции 1024QAM и 4096QAM, описаны как процессы замены нового способа замены, 22 разных процесса замены могут осуществляться, если принять, например, четыре разных способа замены в качестве способа замены для замены кодовых битов, с использованием одного из четырех разных способов замены.
В частности, в случае, когда код LDPC, имеющий длину N кода 64800 или 16200 битов и скорость кодирования 3/4, 4/5 или 5/6 модулируют в соответствии с 1024QAM, обработка замены может быть выполнена с помощью способа замены, например, представленного в позиции А на фиг. 70, путем назначения кодового бита Ьо для бита у б символа, кодового бита bi для бита у4 символа, кодового бита Ь2 для бита у8 символа, кодового бита Ь3 для бита ys символа, кодового бита Ь4 для бита уо символа, кодового бита bs для бита у2 символа, кодового бита Ьб для бита yi символа, кодового бита Ь7 для бита у3 символа, кодового бита bs для бита у9 символа, и кодового бита Ь9 для бита у7 символа.
Кроме того, в случае, когда код LDPC, имеющий длину N кода 64800 или 16200 битов и скорость кодирования 3/4, 4/5 или 5/6, модулируют в соответствии с 4096QAM, обработка замены может осуществляться с помощью способа замены, например, представленного в позиции А на фиг. 103, путем назначения
-76022652 кодового бита bo для бита у8 символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита уо символа, кодового бита Ьз для бита yi символа, кодового бита Ь4 для бита у4 символа, кодового бита Ь3 для бита у5 символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита у7 символа, кодового бита Ь9 для бита ую символа, кодового бита Ьщ для бита уп символа, и кодового бита Ьп для бита у9 символа.
Кроме того, в случае, когда код LDPC, имеющий длину N кода 64800 или 16200 битов и скорость кодирования 2/3 или 8/9, и код LDPC имеющий длину N кода 64800 битов и скорость кодирования 9/10, модулируют в соответствии с 1024QAM, процесс замены может осуществляться с помощью способа замены, например, представленного в позиции А на фиг. 64, путем назначения кодового бита Ьо для бита у8 символа, кодового бита Ь] для бита уо символа, кодового бита Ь2 для бита yi символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита уз символа, кодового бита Ьз для бита у4 символа, кодового бита Ьб для бита у б символа, кодового бита Ь7 для бита у5 символа, кодового бита Ь8 для бита у9 символа, и кодового бита Ь9 для бита у7 символа.
Кроме того, в случае, когда код LDPC, имеющий длину N кода 64800 или 16200 битов и скорость кодирования 2/3 или 8/9, и код LDPC имеющий длину N кода 64800 битов и скорость кодирования 9/10, модулируют в соответствии с 4096QAM, обработка замены может быть выполнена способом замены, например, представленного на фиг. 97, путем назначения кодового бита Ьо для бита ую символа, кодового бита Ь, для бита уо символа, кодового бита Ь2 для бита у, символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита уз символа, кодового бита Ьз для бита у4 символа, кодового бита Ьб для бита у5 символа, кодового бита Ь7 для бита у б символа, кодового бита Ь8 для бита у8 символа, кодового бита Ь9 для бита у7 символа, кодового бита Ью для бита уп символа, и кодового бита Ьп для бита у9 символа.
В то время как новый способ замены был описан выше для случая, в котором способ модуляции представляет собой 1024QAM, и для случая, в котором способ модуляции представляет собой 4096QAM, далее описана компоновка символов (сигнальных точек, соответствующих символам) для отдельных способов модуляции.
-77022652
На фиг. 128 иллюстрируется компоновка 1024 символов (сигнальных точек, соответствующих 1024 символам) в плоскости IQ, где 1024QAM выполняют с помощью блока 27 ортогональной модуляции по фиг. 8.
В частности, на фиг. 128 показан способ определения символов компоновки 1024QAM рекурсивно из компоновки символов 256QAM в соответствии с DVB-T.2.
Следует отметить, что на фиг. 128 (i, q) представляют координату (координату I и координату Q) символа на плоскости IQ.
В то же время 6256(i, q) представляет номер символа (приложенный к символу) для символа в положении с координатами (i, q) среди номеров (ниже называются номерами символа), приложенных последовательно к 256 символам для 256QAM, для установления этих символов. Далее символ для 256QAM в положении с координатами (i, q) также называется C25e(i, q)-M символом.
Кроме того, Сю24(1, q) представляет номер символа для символа в положении с координатами (i, q) среди 1024 символов для 1024QAM. В дальнейшем символ 1024QAM в положении с координатой (i, q) также называется Ci^i, q)-M символом.
Теперь, если все 256 символов для 256QAM будут переведены параллельно в первый квадрант на плоскости IQ, то C256(i, q)-fi символ для 256QAM после параллельного перевода становится СюгДц q)-M=C256(i, q)-M символом для 1024QAM.
Кроме того, если 256 символов для 256QAM переведенных параллельно в первый квадрант симметрично переместить относительно оси I, тогда C256(i, q)-fi символ для 256QAM после симметричного перемещения становится Cio24(i,-q)-M=(C256(i, q)+256)-M символом для 1024QAM.
Кроме того, если 256 символов для 256QAM, переведенных параллельно в первый квадрант, симметрично переместить относительно оси q, тогда 6355(1, q)-fi символ для 256QAM, после симметричного перемещения становится 6i024(i, q)-M=(C256(i, q)+256x2)-M символом для 1024QAM.
Кроме того, если 256 символов для 256QAM, переведенных параллельно в первый квадрант, симметрично переместить относительно точки начала координат, тогда 625β(ΐ, q)-fi символ для 256QAM, после симметричного перемещения становится 6i024(-i, -q)-M=(C256(i, q)+256x3)-M символом для 1024QAM.
Следует отметить, что в том, что касается Х-го символа, описанного выше, значение, в котором X представлен в двоичной системе счисления, представляет значение символа (точка сигнала, на которую отображен этот символ).
Например, в случае, когда C256(i, q)=25, значение символа для C256(i, q)-ro символа равно 00011001В (В представляет, что значение предшествующего числа представлено в двоичной системе счисления). Кроме того, например, в случае, когда Ci024(i, q)=823, значение символа для 6^4(-1, q)-ro символа равно 1100110111В.
Кроме того, Сю24(-1, q)-n=(C256(i, q)+256x2)-fi символ во втором квадранте (I<0, q>0) находится в положении, в которое C256(i, q)-fi символ среди 256 символов для 256QAM, перемещенных параллельно в первый квадрант, перемещают линейно симметрично относительно оси q, и значение символа для 61024(-1, q)-ro=(6256(i, q)+256x2)-ro символа принимает значение, представляющее результат суммирования 10В, что является представлением 2 в двоичной системе среди 256x2 для двух битов высокого порядка со значением, в котором C256(i, q) представлено как двоичное число.
В 1024QAM бит номер m одного символа равен 10 и биты символов для одного символа представлены как (у0, уь..., Ут-1)=(Уо, У1, У2, Уз, У4, У5, Уб, У7, Уз, Уэ) среди старших значащих битов.
Например, когда 61024(1, q)=823, значение символа 61024(1, q)-ro символа, т.е. 10 битов (у0, уь у2, уз, у4, У5, Уб, У7, Уз, Уэ) символа составляют (1, 1, 0, 0, 1, 1, 0, 1, 1, 1).
Затем, как описано выше со ссылкой на фиг. 62-94, биты у0 и yi символа принадлежат группе Gyi битов символов; биты у2 и у3 символа принадлежат группе Gy2 битов символов; биты у4 и у5 символов принадлежат группе Gy3 битов символов; биты у6 и у7 символов принадлежат группе Gy4 битов символов и биты у8 и у9 символов принадлежат группе Gy5 битов символов.
Кроме того, биты символов, принадлежащие группе Gy битов символов, имеющих сравнительно малый суффикс j, проявляют сравнительно хорошую вероятность ошибки (проявляют сравнительно высокую устойчивость к ошибкам).
На фиг. 129 иллюстрируется компоновка (точек сигнала, соответствующих) 4096 символов на плоскости IQ, где 4096QAM выполняют в блоке 27 ортогональной модуляции по фиг. 8.
Следует отметить, что на фиг. 129 64005(1, q) представляет номер символа для символа в положении с координатами (i, q) среди 4096 символов для 4096QAM. В дальнейшем символ 4096QAM в положении с координатами (i, q) называется также 64005(1, q)-M символом.
Теперь, если все 1024 символа 1024QAM, описанные со ссылкой на фиг. 128, перенести параллельно в первый квадрант на плоскости IQ, тогда Ci024(i, q)-S символ 1024QAM после параллельного переноса становится 64095(1, q)-M=6i024(i, q)-M символом 4096QAM.
Кроме того, если 1024 символа 1024QAM, перенесенных параллельно в первый квадрант, переместить симметрично относительно оси I, то 61024(1, q)-fi символ 1024QAM после симметричного перемещения становится 64о9б(О, q)-M=(6i024(i, q) +1024)-му символу 4096QAM.
-78022652
Кроме того, если 1024 символа 1024QAM, перенесенных параллельно в первый квадрант, переместить симметрично относительно оси Q, то Сю24(1, ч)-й символ 1024QAM после симметричного перемещения становится С4оэб(-1, q)-M=(Cio24(i, q)+1024x2)-My символу 4096QAM.
Кроме того, если 1024 символа 1024QAM, перенесенных параллельно в первый квадрант переместить симметрично относительно начальной точки, то Cio24(i, ч)-й символ 1024QAM после симметричного перемещения становится С4о9б(-1,-ч)-м=(Сю24(1, q)+1024x3)-My символу 4096QAM.
Также, что касается битов символов для символов 1024QAM (фиг. 128) и 4096QAM (фиг. 129), существуют сильные биты и слабые биты аналогично описанному со ссылкой на фиг. 12 или т.п.
На фиг. 130-133 иллюстрируются результаты моделирования BER (частоты ошибок битов) для случая, когда выполняется процесс замены в соответствии с новым способом замены, и для случая, когда процесс замены в соответствии с новым способом замены не выполняется.
В частности, на фиг. 130 иллюстрируются BER, где коды LDPC, имеющие длину N кода 16200 и скорости кодирования 2/3, 3/4, 3/5, 5/6 и 8/9, определены как объект, и 1024QAM принят как способ модуляции.
На фиг. 131 иллюстрируются BER, для случая, когда коды LDPC, имеющие длину N кода 64800 и имеющий скорости кодирования 2/3, 3/4, 3/5, 5/6, 8/9 и 9/10, определены как объект, и 1024QAM принят как способ модуляции.
На фиг. 132 показана BER, когда код LDPC, имеющий длину N кода 16200 и имеющий скорости кодирования 2/3, 3/4, 3/5, 5/6 и 8/9, определен как объект и 4096QAM принят как способ модуляции.
На фиг. 133 показана BER, когда код LDPC, имеющий длину N кода 64800 и имеющий скорости кодирования 2/3, 3/4, 3/5, 5/6, 8/9 и 9/10, определен как объект и 4096QAM принят как способ модуляции.
Следует отметить, что на фиг. 130-133, кратное число b равно 1.
Кроме того, на фиг. 130-133 по оси абсцисс обозначено отношение Es/N0 (отношение мощности шумов к мощности сигнала для одного символа) и по оси ординат обозначена BER. Кроме того, сплошной линией представлено значение BER для случая, когда процесс замены выполняли в соответствии с новым способом замены, и прерывистой линией представлено значение BER для случая, когда процесс замены не осуществлялся.
На фиг. 130-133 можно видеть, что процесс замены в соответствии с новым способом замены проявляет улучшенные значения BER и улучшенную устойчивость к ошибкам по сравнению с альтернативным случаем, в котором процесс замены не осуществляется.
Следует отметить, что в то время как в настоящем варианте выполнения блок 32 замены в демультиплексоре 25 осуществляет обработку замены для кодовых битов, считываемых из запоминающего устройства 31, для удобства описания возможно выполнять обработку замены путем управления записью или считыванием кодовых битов в запоминающем устройстве 31 или из него.
В частности, процесс замены может осуществляться, например, путем управления адресом (адресом считывания), из которого должны быть считаны кодовые биты, таким образом, чтобы считывание кодовых битов из запоминающего устройства 31 осуществлялось в порядке кодовых битов после замены.
В частности, в то время как новый способ замены, в качестве способа замены кодовых битов, где кратное число b равно 1, был описан выше со ссылкой на фиг. 62-127, замена кодовых битов, в случае, когда кратное число b равно 1, может использоваться в том виде, как есть, для замены кодовых битов в случае, когда кратное число b равно или больше 2 (следует, однако, отметить, что кратное число b должно представлять собой делитель длины N кода).
Со ссылкой на фиг. 134 и 135 описано, что замена кодовых битов в случае, когда кратное число b равно 1, может использоваться в том виде, как есть, для замены кодовых битов в случае, когда кратное число b равно или больше 2.
На фиг. 134 показан вид, иллюстрирующий замену кодовых битов, в случае, когда кратное число b равно 1.
Следует отметить, что для упрощения описания предполагается, что на фиг. 134 (также аналогично описанной ниже фиг. 135) длина N кода для кода LDPC составляет, например, 24 бита. Кроме того, предполагается, что способ модуляции представляет собой QPSK, в котором 4 (= т) битов, среди кодовых битов отображают как один символ на некоторые из четырех точек сигналов.
В случае, когда длина N кода составляет 24 бита и кратное число b равно 1 и, кроме того, 4 (= т) кодовых битов установлены как один символ, запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25 имеют четыре столбца для сохранения 4x1 (= mb) битов в направлении строки и сохраняют 24/(4х1) битов в направлении столбцов.
Теперь, если предположить, что кодовые биты LDPC из 24 битов представлены как a, b, с, d, ..., v, w, х, начиная с верхнего бита, тогда кодовые биты от а до х для кода LDPC размером 24 бита будут последовательно записаны в направлении столбцов в четыре столбца запоминающего устройства 31, как можно видеть в позиции А на фиг. 134.
В частности, в позиции А на фиг. 134 иллюстрируется состояние записи кода LDPC размером 24 бита в четыре столбца запоминающего устройства 31.
-79022652
В первом столбце среди четырех столбцов запоминающего устройства 31 записаны кодовые биты а,
Ь, с, d, е и f; во второй столбец записаны кодовые биты g, h, i, j, k и 1; в третий столбец записаны кодовые биты т, п, о, р, q и г и в четвертый столбец записаны кодовые биты s, t, u, v, w и x.
Следует отметить, что на фиг. 134 (аналогично также на фиг. 135) кодовый бит, запись которого осуществлялась сравнительно рано, показан в сравнительно нижнем положении каждого столбца для упрощения распознавания порядка считывания кодовых битов из столбца.
После того как запись 24 кодовых битов от а до х в запоминающее устройство 31 заканчивается, кодовые биты от а до х, записанные в запоминающее устройство 31, считывают в модуле 4x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены осуществляет замену кодовых битов Ь;, состоящую в назначении 4x1 (= mb) битов, считанных в направлении строки, из запоминающего устройства 31, в биты у; символа для одного (=Ь) символа, например, как можно видеть в позиции В на фиг. 134.
В частности, в позиции В на фиг. 134 представлен пример замены, стоящий в назначении четырех кодовых битов bi для битов У; символов одного символа.
В позиции В на фиг. 134, представлена замена, состоящая в назначении кодового бита Ьо, считанного из первого столбца для бита у2 символа, назначении кодового бита bi, считанного из второго столбца для бита yi символа, назначении кодового бита Ь2, считанного из третьего столбца для бита у3 символа, и назначении кодового бита Ь3, считанного из четвертого столбца для бита у0 символа.
Следует отметить, что в дальнейшем описании назначение кодовых битов для битов символов для замены кодовых битов называется структурой замены.
В результате замены 4x1 (= mb) кодовых битов bo, bi, b2 и Ь3, считанных в направлении строки из запоминающего устройства 31 в соответствии со структурой замены, показанной в позиции В на фиг. 134, получают один символ, состоящий из битов у0, уь у2 и у3 символов, представленных в позиции С на фиг. 134.
В частности, в позиции С на фиг. 134 показаны символы, полученные в результате замены кодовых битов, записанных таким образом, как показано в позиции А на фиг. 134, в соответствии со структурой замены, показанной в позиции В на фиг. 134.
Например, в случае, когда (компоновку кодовых битов) кодовые биты a, g, m и s, записанные в самой нижней строке первого-четвертого столбцов в позиции А на фиг. 134, заменяют в соответствии со структурой замены, показанной в позиции В на фиг. 134, получают символ с компоновкой битов s, g, а и m символов, как можно видеть в нижней части в позиции С фиг. 134.
В то же время в случае, когда, например, кодовые биты b, h, η и t, записанные во вторую строку снизу первого-четвертого столбцов, в позиции А на фиг. 134, заменяют в соответствии со структурой замены, показанной в позиции В на фиг. 134, получают символ компоновки битов t, h, b и η символов, как можно видеть во втором положении снизу в позиции С на фиг. 134.
На фиг. 135 показан вид, иллюстрирующий замену кодовых битов, в случае, когда кратное число b равно 2, используя структуру замены кодовых битов, когда кратное число b равно 1, представленную на фиг. 134 в том виде, как она есть.
Следует отметить, что замена, показанная на фиг. 135, отличается от представленной на фиг. 134 только тем, что кратное число b не равно 1, а равно 2. В соответствии с этим длина Ν кода для кода LDPC составляет 24 бита, и способ модуляции представляет собой QPSK, в котором 4 (= т) битов кодовых битов отображают как один символ на четыре точки сигнала.
В случае, когда длина N кода составляет 24 бита и кратное число b равно 2, и, кроме того, 4 (= т) кодовых битов установлены как один символ, запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25 имеет восемь столбцов для сохранения 4x2 (= mb) битов в направлении строки и сохраняет 24/(4х2) бита в направлении столбцов.
Кодовые биты от а до х для кода LDPC из 24 битов последовательно записывают в направлении столбцов, в восемь столбцов запоминающего устройства 31, как можно видеть в позиции А на фиг. 135.
В частности, в позиции А на фиг. 135 показано состояние записи для кода LDPC из 24 битов в восемь столбцов запоминающего устройства 31.
Следует отметить, что в позиции А на фиг. 135 восемь столбцов представлены в порядке первый столбец, третий столбец, пятый столбец, седьмой столбец, второй столбец, четвертый столбец, шестой столбец и восьмой столбец для удобства описания.
В позиции А на фиг. 135 в первом столбце из восьми столбцов запоминающего устройства 31 записаны кодовые биты а, b и с; во второй столбец записаны кодовые биты d, е и f; в третий столбец записаны кодовые биты g, h и i; в четвертый столбец записаны кодовые биты j, к и 1; в пятый столбец записаны кодовые биты m, η и о; в шестой столбец записаны кодовые биты р, q и г; в седьмой столбец записаны кодовые биты s, t и и и в восьмой столбец записаны кодовые биты v, w и х.
После того как запись 24 кодовых битов а-х в запоминающее устройство 31 заканчивается, кодовые биты а-х, записанные в запоминающее устройство 31, считывают в модуле по 4x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
-80022652
Блок 32 замены выполняет замену кодовых битов Ь;, состоящую в назначении 4x2 (= mb) битов, считанных в направлении строки из запоминающего устройства 31 для битов у; символов двух последовательных (= Ь) символов, например, как можно видеть в позиции В на фиг. 135.
В частности, в позиции В на фиг. 135 иллюстрируется пример замены, состоящий в назначении восьми кодовых битов Ь; для битов у; символов двух последовательных символов.
Здесь, в позиции В на фиг. 135 биты уо-уз символов представляют собой биты символов первого символа из двух последовательных символов и биты у4-у7 символов представляют собой биты символов второго символа из двух последовательных символов.
В позиции В на фиг. 135 структура замены кодовых битов в случае, когда кратное число b равно 1, показанная в позиции В на фиг. 134, используется как есть.
В частности, в позиции В на фиг. 135, осуществляется замена, состоящая в назначении кодового бита Ьо, считанного из первого столбца, на бит у2 символа, назначении кодового бита Ь2, считанного из третьего столбца, на бит yi символа, назначении кодового бита Ь4, считанного из пятого столбца, на бит у3 символа и назначении кодового бита be, считанного из седьмого столбца, на бит у0 символа. Такая структура замены (структура компоновки отметок в виде стрелки в позиции В на фиг. 135) совпадает со структурой замены кодовых битов, когда кратное число b равно 1, представленной в позиции В на фиг. 134.
Кроме того, в позиции В на фиг. 135, выполняют замену, состоящую в назначении кодового бита Ьь считанного из второго столбца, на бит у6 символа, назначении кодового бита Ь3, считанного из четвертого столбца, на бит у5 символа, назначении кодового бита Ь5, считанного из шестого столбца, на бит у7 символа и назначении кодового бита Ь7, считанного из восьмого столбца на бит у4 символа. Такая структура замены также совпадает со структурой замены кодовых битов в случае, когда кратное число b равно 1, показанной в позиции В на фиг. 134.
В результате замены 4x2 (= mb) кодовых битов Ьо, Ьь Ь2, Ь3, Ь4, Ь5, Ь6 и Ь7, считанных в направлении строки из запоминающего устройства 31, в соответствии со структурой замены, показанной в позиции В на фиг. 135, получают два последовательных символа, состоящих из битов у0, yi, у2, у3, у4, у3, уе и у7 символов, показанных в позиции С на фиг. 135.
В частности, в позиции С на фиг. 135 представлены символы, получаемые путем замены кодовых битов, записанных таким образом, как показано в позиции А на фиг. 135, в соответствии со структурой замены, показанной в позиции В на фиг. 135.
Например, в случае, когда (компоновка) кодовые биты a, g, m, s, d, j, p и v, записанные в самой нижней строке первого-восьмого столбцов, показанных в позиции А на фиг. 135, заменяют в соответствии со структурой замены, показанной в позиции В на фиг. 135, получают символ, соответствующий компоновке битов s, g, а и m символов, и символ, соответствующий компоновке битов v, j, d и р символов, как показано в нижней части в позиции С на фиг. 135.
В то же время в случае, когда, например, кодовые биты b, h, n, t, е, k, q и w, записанные во второй строке снизу первого-восьмого столбцов, показанных в позиции А на фиг. 135, заменяют в соответствии со структурой замены, показанной в позиции В на фиг. 135, получают символ компоновки битов t, h, b и η символов и символ компоновки битов w, к, е и q символов, как можно видеть во втором положении снизу в позиции С на фиг. 135.
Здесь, как можно видеть в результате сравнения между позицией С на фиг. 134 и позицией С на фиг. 135, если структура замены, в которой кратное число b равно 1, используется в том виде, как она есть, для выполнения замены кодовых битов в случае, когда кратное число b равно 2, тогда символ имеет ту же компоновку битов символов (кодовых битов), как и в случае, когда кратное число b равно 1.
В соответствии с этим, когда структура замены, когда кратное число b равно 1, используется, как есть, для выполнения замены кодовых битов в случае, когда кратное число b равно 2, устойчивость к ошибкам в соответствии с заменой аналогична случаю, когда кратное число b равно 1.
Следует отметить, что порядок, в котором получают символ, составленный с использованием компоновки тех же битов символов, может отличаться между случаем, в котором кратное число b равно 1, и другим случаем, в котором кратное число b равно 2.
Теперь будет описан конкретный пример замены кодовых битов, в котором кратное число b равно 2, используя структуру замены, в которой кратное число b равно 1, в том виде, как она есть, как описано выше.
На фиг. 136 иллюстрируется пример замены кодовых битов, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2.
При замене кодовых битов, когда кратное число b равно 2 по фиг. 136, используется замена кодовых битов, показанная в позиции А на фиг. 64, которая отличается только тем, что кратное число b равно 1, в том виде, как есть. В соответствии с этим замена кодовых битов по фиг. 136 соответствует правилу назначения, показанному на фиг. 63.
- 81 022652
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2, в демультиплексоре 25 кодовые биты, записанные в запоминающее устройство 31 для (16200/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модулях по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов Ьо-Ью, считанных из запоминающего устройства 31 таким образом, что 10x2 (= mb) кодовых битов Ьо-Ью назначают, например, для 10x2 (= mb) битов Уо-yig символов двух последовательных (= Ь) символов, как можно видеть на фиг. 136.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у« символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита yi символа, кодового бита Ь6 для бита у2 символа, кодового бита Ь§ для бита у3 символа, кодового бита Ью для бита у4 символа, кодового бита Ь|2 для бита у в символа, кодового бита bi4 для бита уз символа, кодового бита bjg для бита у9 символа, кодового бита Ью для бита у? символа, кодового бита bi для бита ую символа, кодового бита Ьз для бита ую символа, кодового бита Ь3 для бита у, । символа, кодового бита Ь7 для бита yi2 символа, кодового бита Ь9 для бита yi3 символа, кодового бита bi । для бита yi4 символа, кодового бита Ьв для бита ую символа, кодового бита Ьи для бита у is символа, кодового бита Ь]7 для бита yi9 символа, и кодового бита bi9 для бита уп символа.
Следует отметить, что на фиг. 136 обе структуры - структура замены кодовых битов bo, b2, b4, bg, b8, Ью, bn, bi4, Ью и bi8 и структура замены кодовых битов bb b3, b5, b7, b9, bn, bi3, Ью, bi7 и bJ9 совпадают со структурой замены кодовых битов Ьо-Ь9, показанной в позиции А на фиг. 64.
На фиг. 137 иллюстрируется пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 137, используют замену кодовых битов, показанных в позиции А на фиг. 67, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 137 соответствует правилу назначения по фиг. 66.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов b0-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов b0-bi9 назначают, например, для 10x2 (= mb) битов Уо-У19 символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 137.
-82022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита yi символа, кодового бита be для бита у2 символа, кодового бита Ь8 для бита уз символа, кодового бита Ью для бита у4 символа, кодового бита Ь|2 для бита ув символа, кодового бита Ь|4 для бита у3 символа, кодового бита bi в для бита уд символа, кодового бита Ь|8 для бита у7 символа, кодового бита Ь| для бита у,8 символа, кодового бита Ь3 для бита ую символа, кодового бита Ь5 для бита уп символа, кодового бита Ь7 для бита yi2 символа, кодового бита Ь9 для бита у । з символа, кодового бита Ьп для бита yi4 символа, кодового бита bi3 для бита у।е символа, кодового бита Ь^ для бита у 15 символа, кодового бита bi7 для бита yi9 символа, и кодового бита Ь|9 для бита yi7 символа.
Следует отметить, что на фиг. 137 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, Ь!2, Ь!4, Ью и Ь18 и структуры замены кодовых битов bb b3, b5, b7, b9, bn, bn, bj5, Ьп и bi9 совпадают со структурой замены кодовых битов Ь0-Ь9 по фиг. 67.
На фиг. 138 показан пример замены кодовых битов в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 138, используют замену кодовых битов, показанных в позиции А на фиг. 70, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 138 соответствует правилу назначения по фиг. 69.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов bo-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов bo-bi9 назначают, например, для 10x2 (= mb) битов У0-У19 символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 138.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уб символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь4 для бита у8 символа, кодового бита Ьб для бита у5 символа, кодового бита Ь8 для бита уо символа, кодового бита Ью для бита у2 символа, кодового бита bi2 для бита yi символа, кодового бита Ь]4 для бита у3 символа, кодового бита Ью для бита уд символа,
- 83 022652 кодового бита bis для бита у? символа, кодового бита Ь| для бита ую символа, кодового бита Ь3 для бита у 14 символа, кодового бита bj для бита ую символа, кодового бита Ь7 для бита уи символа, кодового бита Ь9 для бита ую символа, кодового бита Ьп для бита у, 2 символа, кодового бита bi3 для бита уп символа, кодового бита Ь^ для бита yi3 символа, кодового бита bi7 для бита ую символа, и кодового бита Ь19 для бита yi7 символа.
Следует отметить, что на фиг. 138 обе из структуры замены кодовых битов b0, b2, b4, b6, b8, bj0, bj2, Ьм, Ью и bis и структуры замены кодовых битов bb b3, b5, b7, b9, bn, bi3, bj5, bi7 и bj9 совпадают со структурой замены кодовых битов Ьо-Ь9 по фиг. 70.
На фиг. 139 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 139, используют замену кодовых битов, показанных в позиции А на фиг. 73, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 139 соответствует правилу назначения по фиг. 72.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов b0-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов b0-bi9 назначают, например, для 10x2 (= mb) битов Уо-У19 символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 139.
-84022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уб символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь4 для бита у8 символа, кодового бита be для бита уз символа, кодового бита Ь8 для бита уо символа, кодового бита Ью для бита у2 символа, кодового бита bj2 для бита yi символа, кодового бита bi4 для бита уз символа, кодового бита big для бита у9 символа, кодового бита bi8 для бита у7 символа, кодового бита bi для бита уιе символа, кодового бита Ь3 для бита у,4 символа, кодового бита bs для бита yi8 символа, кодового бита Ь7 для бита у и символа, кодового бита Ь9 для бита ую символа, кодового бита bi ι для бита у,2 символа, кодового бита Ь|3 для бита уп символа, кодового бита bis для бита у 13 символа, кодового бита Ьп для бита yi9 символа, и кодового бита bj9 для бита уп символа.
Следует отметить, что на фиг. 139 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, b!4, big и bi8 и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьп, Ьп, Ь!5, Ьп и Ью совпадают со структурой замены кодовых битов b0-b9 фиг. 73.
На фиг. 140 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 140, используют замену кодовых битов, показанных в позиции А на фиг. 76, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 140 соответствует правилу назначения по фиг. 75.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов bo-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов bo-bi9 назначают, например, для 10x2 (= mb) битов У0-У19 символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 140.
- 85 022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уе символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь4 для бита у8 символа, кодового бита be для бита у 5 символа, кодового бита Ь8 для бита уо символа, кодового бита Ью для бита у2 символа, кодового бита Ь,2 для бита у, символа, кодового бита bi4 для бита уз символа, кодового бита b te для бита у9 символа, кодового бита Ь|8 для бита у7 символа, кодового бита bt для бита ую символа, кодового бита Ь3 для бита у,4 символа, кодового бита Ь3 для бита ую символа, кодового бита Ь7 для бита ую символа, кодового бита Ь9 для бита ую символа, кодового бита bi 1 для бита у |2 символа, кодового бита Ь]3 для бита уп символа, кодового бита Ью для бита yi3 символа, кодового бита Ь]7 для бита ую символа, и кодового бита Ь|9 для бита уп символа.
Следует отметить, что на фиг. 140 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, Ьп, bi4, Ью и Ью и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9 Ьп, Ьп, Ью, Ьп и bJ9 совпадают со структурой замены кодовых битов bo-b9 фиг. 76.
На фиг. 141 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 141, используют замену кодовых битов, показанных в позиции А на фиг. 79, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 141 соответствует правилу назначения по фиг. 78.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов b0-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов b0-bj9 назначают, например, для 10x2 (= mb) битов Уо-У1э символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 141.
-86022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уо символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь4 для бита у8 символа, кодового бита be для бита ys символа, кодового бита Ь8 для бита уо символа, кодового бита Ью для бита у2 символа, кодового бита bi2 для бита у, символа, кодового бита bi4 для бита уз символа, кодового бита Ью для бита у9 символа, кодового бита bi8 для бита у7 символа, кодового бита bi для бита ую символа, кодового бита Ь3 для бита уи символа, кодового бита bs для бита у,8 символа, кодового бита Ь7 для бита у и символа, кодового бита Ь9 для бита ую символа, кодового бита Ьп для бита yi2 символа, кодового бита Ьв для бита уп символа, кодового бита Ьв для бита ув символа, кодового бита bi 7 для бита ую символа, и кодового бита Ь]9 для бита у17 символа.
Следует отметить, что на фиг. 141 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, Ь!4, Ью и Ь!8 и структуры замены кодовых битов bb b3, b5, b7, b9, bn, bn, bi5, Ьп и Ью совпадают со структурой замены кодовых битов b0-b9 фиг. 79.
На фиг. 142 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 142, используют замену кодовых битов, показанных в позиции А на фиг. 82, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 142 соответствует правилу назначения по фиг. 81.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов bo-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов bo-bi9 назначают, например, для 10x2 (= mb) битов Уо-Ую символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 142.
-87022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у« символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь4 для бита у8 символа, кодового бита Ьб для бита у5 символа, кодового бита Ь8 для бита уо символа, кодового бита Ью для бита у2 символа, кодового бита bi2 для бита yi символа, кодового бита bi4 для бита у3 символа, кодового бита bi б для бита у 9 символа, кодового бита bi8 для бита у? символа, кодового бита bi для бита уιβ символа, кодового бита Ь3 для бита у,4 символа, кодового бита Ь5 для бита у,8 символа, кодового бита Ь7 для бита у 15 символа, кодового бита Ь9 для бита ую символа, кодового бита Ьп для бита уп символа, кодового бита Ьв для бита уп символа, кодового бита Ьи для бита yi3 символа, кодового бита Ьп для бита у 19 символа и кодового бита bj9 для бита уп символа.
Следует отметить, что на фиг. 142 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, bJ4, bie и bis и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьп, Ьв, Ьв, Ьп и bJ9 совпадают со структурой замены кодовых битов bo-b9 фиг. 82.
На фиг. 143 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 143, используют замену кодовых битов, показанных в позиции А на фиг. 85, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 143 соответствует правилу назначения по фиг. 84.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов b0-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов b0-bi9 назначают, например, для 10x2 (= mb) битов Уо-У1э символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 143.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уе символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь4 для бита у8 символа, кодового бита Ьб для бита ys символа, кодового бита Ь8 для бита уо символа, кодового бита Ью для бита у2 символа, кодового бита bi2 для бита yi символа, кодового бита Ь]4 для бита у3 символа, кодового бита Ьц для бита у9 символа,
- 88 022652 кодового бита bis для бита у7 символа, кодового бита Ь] для бита у।б символа, кодового бита Ьз для бита уи символа, кодового бита bj для бита у |8 символа, кодового бита Ь7 для бита у,5 символа, кодового бита Ь9 для бита ую символа, кодового бита Ьп для бита y,2 символа, кодового бита bi3 для бита уц символа, кодового бита bis для бита уп символа, кодового бита bi? для бита yi9 символа, и кодового бита bj9 для бита yi7 символа.
Следует отметить, что на фиг. 143 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, bJ4, bi6 и bis и структуры замены кодовых битов bi, b3, b5, b7, b9, bn, bi3, bj5, bi7 и bi9 совпадают со структурой замены кодовых битов bo-b9 фиг. 85.
На фиг. 144 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 144, используют замену кодовых битов, показанных в позиции А на фиг. 88, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 144 соответствует правилу назначения по фиг. 87.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов b0-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов b0-bi9 назначают, например, для 10x2 (= mb) битов Уо-У19 символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 144.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у« символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита yi символа, кодового бита Ьб для бита у2 символа, кодового бита bg для бита у3 символа, кодового бита Ью для бита у4 символа, кодового бита Ь,2 для бита у б символа, кодового бита bi4 для бита уз символа, кодового бита Ью для бита у9 символа, кодового бита Ью для бита у7 символа, кодового бита Ь] для бита ую символа, кодового бита Ь3 для бита ую символа, кодового бита Ь5 для бита уп символа, кодового бита Ь7 для бита yi2 символа, кодового бита Ь9 для бита у и символа, кодового бита bi j для бита ун символа, кодового бита Ь,3 для бита ую символа, кодового бита bis для бита yis символа, кодового бита Ь]7 для бита ую символа, и кодового бита bi9 для бита yi7 символа.
-89022652
Следует отметить, что на фиг. 144 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, bJ4, Ью и bis и структуры замены кодовых битов bb b3, b5, b7, b9, Ьц, Ьц, Ьц, bi7 и bJ9 совпадают со структурой замены кодовых битов b0-b9 фиг. 88.
На фиг. 145 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 145, используют замену кодовых битов, показанных в позиции А на фиг. 91, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 145 соответствует правилу назначения по фиг. 90.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов bo-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов b0-bi9 назначают, например, для 10x2 (= mb) битов Уо-У19 символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 145.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита yi символа, кодового бита Ьб для бита у2 символа, кодового бита Ь8 для бита у3 символа, кодового бита Ью для бита у4 символа, кодового бита bi2 для бита уб символа, кодового бита bj4 для бита у5 символа, кодового бита Ью для бита у9 символа, кодового бита Ь|8 для бита у7 символа, кодового бита bi для бита yi8 символа, кодового бита Ь3 для бита ую символа, кодового бита Ьз для бита уп символа, кодового бита Ь7 для бита yi2 символа, кодового бита Ь9 для бита уц символа, кодового бита Ьц для бита уи символа, кодового бита Ью для бита ую символа, кодового бита bis для бита у, 5 символа, кодового бита Ь|7 для бита ую символа, и кодового бита bi9 для бита yi7 символа.
Следует отметить, что на фиг. 145 обе из структуры замены кодовых битов b0, b2, b4, b6, b8, Ью, bi2, bJ4, Ьц и bis и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьц, Ьц, Ьц, Ьц и bJ9 совпадают со структурой замены кодовых битов bo-b9 фиг. 91.
На фиг. 146 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 146, используют замену кодовых битов, показанных в позиции А на фиг. 94, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 146 соответствует правилу назначения по фиг. 93.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
-90022652
Блок 32 замены заменяет 10x2 (= mb) кодовых битов b0-bi9, считываемых из запоминающего устройства 31 так, что 10x2 (= mb) кодовых битов b0-bi9 назначают, например, для 10x2 (= mb) битов
Уо-У19 символа для двух последовательных (= Ь) символов, как можно видеть в позиции А на фиг. 146.
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита yi символа, кодового бита bg для бита у2 символа, кодового бита Ь8 для бита у3 символа, кодового бита Ью для бита у4 символа, кодового бита bi2 для бита уб символа, кодового бита b и для бита у3 символа, кодового бита Ью для бита у9 символа, кодового бита bi8 для бита у7 символа, кодового бита bi для бита уь символа, кодового бита Ь3 для бита ую символа, кодового бита Ь5 для бита уп символа, кодового бита Ь7 для бита у и символа, кодового бита Ь9 для бита ув символа, кодового бита Ьп для бита уи символа, кодового бита Ь|3 для бита ую символа, кодового бита Ьи для бита уи символа, кодового бита Ь|7 для бита ув символа, и кодового бита Ь,9 для бита у|7 символа.
Следует отметить, что на фиг. 146 обе из структуры замены кодовых битов b0, b2, b4, b6, b8, bj0, bi2, bJ4, Ью и bj8 и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьп, Ьв, Ью, bi7 и bJ9 совпадают со структурой замены кодовых битов Ьо-Ь9 фиг. 94.
На фиг. 147 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 147, используют замену кодовых битов, показанных в позиции А на фиг. 97, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 147 соответствует правилу назначения по фиг. 96.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов b0-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов b0-b23 назначают, например, для 12x2 (= mb) битов уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 147.
-91 022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита yi символа, кодового бита Ьб для бита у2 символа, кодового бита Ь8 для бита уз символа, кодового бита Ью для бита у4 символа, кодового бита Ьц для бита у5 символа, кодового бита Ьм для бита ув символа, кодового бита bjб для бита у8 символа, кодового бита bi8 для бита у7 символа, кодового бита Ь2о для бита уц символа, кодового бита Ь22 для бита у9 символа, кодового бита bi для бита у22 символа, кодового бита Ьз для бита yi2 символа, кодового бита Ьз для бита у 13 символа, кодового бита Ь7 для бита у и символа, кодового бита Ь9 для бита у15 символа, кодового бита Ьп для бита узе символа, кодового бита Ь,з для бита у]7 символа, кодового бита Ьц для бита у^ символа, кодового бита Ь|7 для бита у2о символа, кодового бита bi9 для бита yj9 символа, кодового бита b2i для бита у2з символа, и кодового бита Ь2з для бита y2i символа.
Следует отметить, что на фиг. 147 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, Ьц, bi4, Ью, bi8, Ь2о и Ь22 и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьп, Ьп, Ьц, Ьп, bi9, b2i и Ь23 совпадают со структурой замены кодовых битов Ь0-Ьц фиг. 97.
На фиг. 148 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 148, используют замену кодовых битов, показанных в позиции А на фиг. 100, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 148 соответствует правилу назначения по фиг. 99.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 2/3, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов bo-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов bo-b23 назначают, например, для 12x2 (= mb) битов Уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 148.
-92022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита yi символа, кодового бита be для бита у2 символа, кодового бита bg для бита у3 символа, кодового бита Ью для бита у4 символа, кодового бита Ь,2 для бита у5 символа, кодового бита Ь,4 для бита уе символа, кодового бита Ью для бита у8 символа, кодового бита Ью для бита у? символа, кодового бита Ь2о для бита у, । символа, кодового бита Ь22 для бита у9 символа, кодового бита bi для бита у22 символа, кодового бита Ь3 для бита у12 символа, кодового бита bj для бита у и символа, кодового бита Ь7 для бита yi4 символа, кодового бита Ь9 для бита у 15 символа, кодового бита Ь| 1 для бита у ю символа, кодового бита Ь|3 для бита у17 символа, кодового бита Ью для бита ую символа, кодового бита bi? для бита узо символа, кодового бита Ь|9 для бита ую символа, кодового бита b2i для бита у23 символа, и кодового бита Ь23 для бита y2i символа.
Следует отметить, что на фиг. 148 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, b32, b!4, Ью, Ь!8, b2o и b22 и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьп, Ьп, Ью, Ьп, Ью, b2i и Ь23 совпадают со структурой замены кодовых битов Ь0-Ьц фиг. 100.
На фиг. 149 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 149, используют замену кодовых битов, показанных в позиции А на фиг. 103, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 149 соответствует правилу назначения по фиг. 102.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов bo-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов bo-b23 назначают, например, для 12x2 (= mb) битов Уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 149.
-93 022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уз символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита уб символа, кодового бита Ьб для бита yi символа, кодового бита Ь8 для бита у4 символа, кодового бита Ью для бита ys символа, кодового бита bi2 для бита у2 символа, кодового бита Ьм для бита уз символа, кодового бита Ью для бита у7 символа, кодового бита bis для бита ую символа, кодового бита Ь2о для бита уп символа, кодового бита Ь22 для бита у9 символа, кодового бита bi для бита у2о символа, кодового бита Ь3 для бита yi2 символа, кодового бита bs для бита у is символа, кодового бита Ь7 для бита у и символа, кодового бита Ь9 для бита ум символа, кодового бита Ьц для бита yi7 символа, кодового бита bi3 для бита ум символа, кодового бита bis Для бита yi5 символа, кодового бита Ь,7 для бита ую символа, кодового бита Ь]9 для бита у22 символа, кодового бита b2i для бита у23 символа, и кодового бита Ь23 для бита у2| символа.
Следует отметить, что на фиг. 149 обе из структуры замены кодовых битов b0, b2, b4, b6, b8, bj0, bi2, Ьм, big, bi8, Ь2о и Ь22 и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьц, Ьп, Ь!5, Ьп, bi9, b2i и Ь23 совпадают со структурой замены кодовых битов Ь0-Ьц фиг. 103.
На фиг. 150 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 150, используют замену кодовых битов, показанных в позиции А на фиг. 106, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 150 соответствует правилу назначения по фиг. 105.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 3/4, и, кроме того, способ модуляции представляет собой 1024QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов bo-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов bo-b23 назначают, например, для 12x2 (= mb) битов Уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 150.
-94022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита у 6 символа, кодового бита Ьб для бита yi символа, кодового бита Ь8 для бита у4 символа, кодового бита Ью для бита у 5 символа, кодового бита Ьп для бита у2 символа, кодового бита Ьм для бита уз символа, кодового бита Ью для бита у7 символа, кодового бита bis для бита ую символа, кодового бита Ь2о для бита уп символа, кодового бита Ь22 для бита уд символа, кодового бита bi для бита у2о символа, кодового бита Ьз для бита yi2 символа, кодового бита Ь3 для бита yi8 символа, кодового бита Ь7 для бита ув символа, кодового бита bg для бита у символа, кодового бита Ьп для бита уп символа, кодового бита Ьв для бита уи символа, кодового бита Ьв для бита у в символа, кодового бита bi7 для бита у 19 символа, кодового бита big для бита у22 символа, кодового бита Ь2| для бита у2з символа, и кодового бита Ь2з для бита y2i символа.
Следует отметить, что на фиг. 150 обе из структуры замены кодовых битов b0, b2, b4, b6, b8, bj0, bj2, bi4, Ью, Ь18, Ь20 и Ь22 и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьп, Ьв, Ьв, Ьп, bi9, b2i и Ь23 совпадают со структурой замены кодовых битов bo-Ьц фиг. 106.
На фиг. 151 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 151, используют замену кодовых битов, показанных в позиции А на фиг. 109, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 151 соответствует правилу назначения по фиг. 108.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов b0-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов b0-b23 назначают, например, для 12x2 (= mb) битов Уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 151.
-95 022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у» символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита ув символа, кодового бита Ьб для бита у, символа, кодового бита Ь8 для бита у4 символа, кодового бита Ью для бита у5 символа, кодового бита Ь|2 для бита у2 символа, кодового бита bj4 для бита уз символа, кодового бита b ц для бита у? символа, кодового бита bi8 для бита ую символа, кодового бита Ь2о для бита уп символа, кодового бита Ь22 для бита уд символа, кодового бита bi для бита у2о символа, кодового бита Ь3 для бита у,2 символа, кодового бита Ь3 для бита yig символа, кодового бита Ь7 для бита у 13 символа, кодового бита Ь9 для бита у ι в символа, кодового бита Ьц для бита yi7 символа, кодового бита Ь,3 для бита yi4 символа, кодового бита bis Для бита уи символа, кодового бита bi7 для бита yig символа, кодового бита bj9 для бита у22 символа, кодового бита b2i для бита у2з символа, и кодового бита Ь23 для бита y2i символа.
Следует отметить, что на фиг. 151 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, Ь32, bi4, bj6, bis, Ь2о и Ь22 и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьц, bj3, Ьц, bi7, bi9, b2J и b23 совпадают со структурой замены кодовых битов Ьо-Ьц фиг. 109.
На фиг. 152 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 152, используют замену кодовых битов, показанных в позиции А на фиг. 112, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 152 соответствует правилу назначения по фиг. 111.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 4/5, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов b0-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов b0-b23 назначают, например, для 12x2 (= mb) битов Уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 152.
-96022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита у 6 символа, кодового бита be для бита у, символа, кодового бита Ь8 для бита у4 символа, кодового бита Ью для бита у3 символа, кодового бита bi2 для бита у2 символа, кодового бита Ьм для бита уз символа, кодового бита Ью для бита у7 символа, кодового бита bi8 для бита ую символа, кодового бита Ь2о для бита уп символа, кодового бита Ь22 для бита у9 символа, кодового бита bi для бита у2о символа, кодового бита Ьз для бита у,2 символа, кодового бита Ьз для бита yi8 символа, кодового бита Ь7 для бита у в символа, кодового бита Ь9 для бита ую символа, кодового бита bi 1 для бита у,7 символа, кодового бита Ью для бита у и символа, кодового бита Ью для бита ую символа, кодового бита bi7 для бита ую символа, кодового бита Ью для бита у22 символа, кодового бита b2i для бита у23 символа, и кодового бита Ь2з для бита у2| символа.
Следует отметить, что на фиг. 152 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, bJ4, Ью, bis, b2o и b22 и структуры замены кодовых битов Ьь Ь3, Ь5, Ь7, Ь9, Ьп, Ью, Ью, bn, bJ9, b2J и b23 совпадают со структурой замены кодовых битов Ьо-Ьц фиг. 112.
На фиг. 153 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 153, используют замену кодовых битов, показанных в позиции А на фиг. 115, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 153 соответствует правилу назначения по фиг. 114.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов b0-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов b0-b23 назначают, например, для 12x2 (= mb) битов уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 153.
-97022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита yg символа, кодового бита bg для бита у, символа, кодового бита Ь8 для бита у4 символа, кодового бита Ью для бита у5 символа, кодового бита bi2 для бита у2 символа, кодового бита Ь|4 для бита у3 символа, кодового бита Ью для бита у? символа, кодового бита bi8 для бита ую символа, кодового бита Ь2о для бита уп символа, кодового бита Ь22 для бита у9 символа, кодового бита bi для бита у2о символа, кодового бита Ь3 для бита yi2 символа, кодового бита Ь$ для бита yi8 символа, кодового бита Ь7 для бита yn символа, кодового бита Ь9 для бита у ю символа, кодового бита Ьп для бита у17 символа, кодового бита Ь]3 для бита yH символа, кодового бита Ьв для бита у15 символа, кодового бита Ь,7 для бита ую символа, кодового бита Ь,9 для бита у22 символа, кодового бита b2i для бита у23 символа, и кодового бита Ь23 для бита y2i символа.
Следует отметить, что на фиг. 153 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, bi4, Ью, big, b2o и b22 и структуры замены кодовых битов bb b3, b5, b7, b9, bn, bj3, bj5, bi7, bj9, b2i и b23 совпадают co структурой замены кодовых битов bo-Ьц фиг. 115.
На фиг. 154 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2.
При замене кодовых битов, в которых кратное число Ь равно 2, по фиг. 154, используют замену кодовых битов, показанных в позиции А на фиг. 118, которая отличается только тем, что кратное число Ь равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 154 соответствует правилу назначения по фиг. 117.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 5/6, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов b0-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов b0-b23 назначают, например, для 12x2 (= mb) битов уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 154.
-98 022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у8 символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита уб символа, кодового бита be для бита yj символа, кодового бита Ь8 для бита у4 символа, кодового бита Ью для бита ys символа, кодового бита Ь|2 для бита у2 символа, кодового бита Ь|4 для бита у3 символа, кодового бита Ью для бита у2 символа, кодового бита Ь|8 для бита ую символа, кодового бита Ь2о для бита уп символа, кодового бита Ь22 для бита уд символа, кодового бита Ь| для бита у2о символа, кодового бита Ь3 для бита уп символа, кодового бита Ьз для бита у 18 символа, кодового бита Ь7 для бита у)3 символа, кодового бита bg для бита ую символа, кодового бита bi ι для бита ую символа, кодового бита Ьи для бита yj4 символа, кодового бита Ью для бита ую символа, кодового бита bj7 для бита ую символа, кодового бита b । g для бита у22 символа, кодового бита b2i для бита у2з символа, и кодового бита Ь23 для бита y2i символа.
Следует отметить, что на фиг. 154 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, Ь!4, Ью, Ь!8, Ь20 и Ь22 и структуры замены кодовых битов bb b3, b5, b7, b9, Ьп, Ьп, Ью, Ьп, bi9, b2i и b23 совпадают со структурой замены кодовых битов Ь0-Ьц фиг. 118.
На фиг. 155 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 155, используют замену кодовых битов, показанных в позиции А на фиг. 121, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 155 соответствует правилу назначения по фиг. 120.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (16200/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов bo-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов bo-b23 назначают, например, для 12x2 (= mb) битов Уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 155.
-99022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита у ι символа, кодового бита Ьо для бита уз символа, кодового бита Ь8 для бита уз символа, кодового бита Ью для бита у4 символа, кодового бита Ь]2 для бита у5 символа, кодового бита Ь,4 для бита уб символа, кодового бита Ь| 6 для бита у8 символа, кодового бита bj8 для бита у7 символа, кодового бита Ь2о доя бита ун символа, кодового бита Ь22 для бита у9 символа, кодового бита bj для бита у22 символа, кодового бита Ьз для бита yi2 символа, кодового бита Ь5 для бита у и символа, кодового бита Ь7 для бита yi4 символа, кодового бита Ь9 для бита у 15 символа, кодового бита Ьп для бита у ю символа, кодового бита Ьв для бита уп символа, кодового бита Ьв для бита yi8 символа, кодового бита bi7 для бита у2о символа, кодового бита Ь]9 для бита у|9 символа, кодового бита b2j для бита у2з символа, и кодового бита Ь2з для бита y2i символа.
Следует отметить, что на фиг. 155 обе из структуры замены кодовых битов b0, b2, b4, b6, b8, bj0, bi2, Ь!4, bj6, Ь!8, b20 и b22 и структуры замены кодовых битов bb b3, b5, b7, b9, bn, Ьп, Ь!5, bn, bi9, b2i и b23 совпадают со структурой замены кодовых битов Ь0-Ьц фиг. 121.
На фиг. 156 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 156, используют замену кодовых битов, показанных в позиции А на фиг. 124, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 156 соответствует правилу назначения по фиг. 123.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 8/9, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов bo-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов bo-b23 назначают, например, для 12x2 (= mb) битов Уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 156.
- 100 022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита у, символа, кодового бита Ьб для бита у2 символа, кодового бита Ь8 для бита у3 символа, кодового бита Ью для бита у4 символа, кодового бита bi2 для бита у3 символа, кодового бита bj4 для бита уе символа, кодового бита Ью для бита у8 символа, кодового бита Ь,8 для бита у7 символа, кодового бита Ь2о для бита у, । символа, кодового бита Ь22 для бита у9 символа, кодового бита bj для бита у22 символа, кодового бита Ь3 для бита yi2 символа, кодового бита Ь5 для бита ув символа, кодового бита Ь7 для бита уи символа, кодового бита Ь9 для бита yis символа, кодового бита b] । для бита ую символа, кодового бита Ью для бита yi7 символа, кодового бита bis для бита у,8 символа, кодового бита bi7 для бита у2о символа, кодового бита Ь]9 для бита у 19 символа, кодового бита b2i для бита у23 символа, и кодового бита Ь23 для бита y2i символа.
Следует отметить, что на фиг. 156 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, bJ4, Ью, big, b20 и b22 и структуры замены кодовых битов bb b3, b5, b7, b9, bn, bJ3, bi5, bi7, bJ9, b2i и b23 совпадают co структурой замены кодовых битов Ьо-Ьц фиг. 124.
На фиг. 157 показан пример замены кодовых битов, в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2.
При замене кодовых битов, в которых кратное число b равно 2, по фиг. 157, используют замену кодовых битов, показанных в позиции А на фиг. 127, которая отличается только тем, что кратное число b равно 1, как она есть. Соответственно, замена кодовых битов на фиг. 157 соответствует правилу назначения по фиг. 126.
В случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 64800 битов и скорость кодирования 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов b0-b23, считываемых из запоминающего устройства 31 так, что 12x2 (= mb) кодовых битов b0-b23 назначают, например, для 12x2 (= mb) битов уо-у23 символа два последовательный (= Ь) символы, как можно видеть в позиции А на фиг. 157.
- 101 022652
В частности, блок 32 замены выполняет замену для назначения кодового бита Ьо для бита ую символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита yi символа, кодового бита be для бита у2 символа, кодового бита Ь8 для бита у3 символа, кодового бита Ью для бита у4 символа, кодового бита Ь,2 для бита ys символа, кодового бита Ьм для бита уб символа, кодового бита Ью для бита у8 символа, кодового бита Ь,8 для бита у7 символа, кодового бита Ь2о для бита уп символа, кодового бита Ь22 для бита у9 символа, кодового бита Ь, для бита у22 символа, кодового бита Ьз для бита у,2 символа, кодового бита Ьз для бита у 13 символа, кодового бита Ь7 для бита yi4 символа, кодового бита Ь9 для бита ую символа, кодового бита Ьп для бита у^ символа, кодового бита Ь|3 для бита у 17 символа, кодового бита bis для бита ую символа, кодового бита Ь,7 для бита у2о символа, кодового бита Ь|9 для бита ую символа, кодового бита b2i для бита у2з символа, и кодового бита Ь23 для бита у2] символа.
Следует отметить, что на фиг. 157 обе из структуры замены кодовых битов Ьо, Ь2, Ь4, Ь6, Ь8, Ью, bi2, bJ4, Ью, big, b20 и b22 и структуры замены кодовых битов bb b3, b5, b7, b9, bn, bi3, Ью, bi7, Ью, b2i и Ь23 совпадают со структурой замены кодовых битов Ьо-Ьц фиг. 127.
На фиг. 158-161 иллюстрируются результаты моделирования BER, полученные в результате выполнения процесса замены в соответствии с новым способом замены, в котором замену, когда кратное число b равно 2, выполняют, используя замену, когда кратное число b равно 1, описанную выше со ссылкой на фиг. 136-157.
В частности, на фиг. 158 представлена BER, где код LDPC, имеющий длину N кода 16200 и имеющий скорости кодирования 2/3, 3/4, 3/5, 5/6 и 8/9, определен как объект и 1024QAM принят как способ модуляции.
На фиг. 159 иллюстрируются BER, где код LDPC имеющий длину N кода 64800 и имеющий скорости кодирования 2/3, 3/4, 3/5, 5/6, 8/9 и 9/10, определен как объект и 1024QAM принят как способ модуляции.
На фиг. 160 показана BER, где код LDPC имеющий длину N кода 16200 и имеющий скорости кодирования 2/3, 3/4, 3/5, 5/6 и 8/9, определен как объект и 4096QAM принят как способ модуляции.
На фиг. 161 показана BER, где код LDPC имеющий длину N кода 64800 и имеющий скорости кодирования 2/3, 3/4, 3/5, 5/6, 8/9 и 9/10, определен как объект и 4096QAM принят как способ модуляции.
На фиг. 158-161 по оси абсцисс обозначено Es/N0 и по оси ординат обозначена BER, аналогично фиг. 130-133. Кроме того, сплошной линией представлено значение BER, когда выполняют процесс замены в соответствии с новым способом замены, и прерывистой линией представлено значение BER, когда процесс замены не выполняют.
На фиг. 158-161 можно видеть, что процесс замены в соответствии с новым способом замены проявляет получить улучшенную BER и улучшенную устойчивость к ошибкам по сравнению с альтернативным случаем, в котором процесс замены не выполняют.
На фиг. 162 показана блок-схема, представляющая пример конфигурации устройства 12 приема по фиг. 7.
- 102 022652
Как показано на фиг. 162, устройство 12 приема представляет собой устройство обработки данных для приема сигнала модуляции из устройства 11 передачи (фиг. 7) и включает в себя блок 51 ортогональной демодуляции, блок 52 обратного отображения, обратный перемежитель 53 и блок 56 декодирования
LDPC.
Блок 51 ортогональной демодуляции принимает сигнал модуляции из устройства И передачи и осуществляет ортогональную демодуляцию, и затем подает символы, полученные как результат ортогональной демодуляции (значения на осях I и q)? в блок 52 обратного отображения.
Блок 52 обратного отображения выполняет обратное отображение, состоящее в преобразовании точек сигнала из блока 51 ортогональной демодуляции в кодовые биты LDPC так, чтобы они стали символически выраженными символами, и подает эти кодовые биты в обратный перемежитель 53.
Обратный перемежитель 53 включает в себя мультиплексор (MUX) 54 и обратный перемежитель 55 скручивания столбцов и выполняет обратное перемежение для символов, состоящих из битов символов, полученных из блока 52 обратного отображения.
В частности, мультиплексор 54 выполняет обработку обратной замены (обработку обратную для обработки замены), которая соответствует обработке замены, выполняемой демультиплексором 25 по фиг. 8, для символов, состоящих из битов символов из блока 52 обратного отображения, т.е. обработку, обратную замене, состоящую в возврате в исходное положение положений кодовых битов (битов символов) кодов LDPC, замена которых была выполнена в процессе замены. Затем мультиплексор 54 подает код LDPC, полученный в результате процесса обратной замены, в обратный перемежитель 55 скручивания столбцов.
Обратный перемежитель 55 со скручиванием столбцом выполняет обратное перемежение скручивания столбцов (обработка, обратная перемежению скручивания столбцов), которая соответствует перемежению скручивания столбцов, в качестве обработки изменения компоновки, выполняемой перемежителем 24 скручивания столбцов, показанным на фиг. 8, т.е., например, обратное перемежение скручивания столбцов, как обратная функция для обработки изменения компоновки, состоящая в возврате в исходную компоновку компоновки кодовых битов для кода LDPC, компоновка которых была изменена в результате перемежения скручивания столбцов, использовавшегося как обработка изменения компоновки для кода LDPC из мультиплексора 54.
В частности, обратный перемежитель 55 скручивания столбцов выполняет обратное перемежение скручивания столбцов путем записи кодовых битов для кода LDPC в и считывания записанных кодовых битов из запоминающего устройства для обратного перемежения, при этом запоминающее устройство имеет конфигурацию, аналогичную запоминающему устройству 31, показанному на фиг. 22 и т.д.
Следует отметить, что в обратном перемежителе 55 скручивания столбцов запись кодовых битов выполняют в направлении строки запоминающего устройства для обратного перемежения, используя адреса считывания, после считывания кодов из запоминающего устройства 31, как адреса записи. В то же время считывание кодовых битов выполняют в направлении столбцов запоминающего устройства для обратного перемежения, используя адреса записи, после записи кодовых битов в запоминающее устройство 31, как адреса считывания.
Коды LDPC, полученные в результате перемежения скручивания столбцов, подают из обратного перемежителя 55 скручивания столбцов в блок 56 декодирования LDPC.
Здесь, в то время как код LDPC, подаваемый из блока 52 обратного перемежения в обратный перемежитель 53, был получен в результате перемежения четности, перемежения со скручиванием столбцов и процесса замены, выполненных в отношении него в указанном порядке, обратный перемежитель 53 выполняет только процесс обратной замены, соответствующий процессу замены, и обратного перемежения скручивания столбцов, соответствующего перемежению скручивания столбцов. В соответствии с этим не осуществляется обратное перемежение четности в исходную компоновку, соответствующее перемежению четности (процесс, обратный перемежению четности), т.е. обратное перемежение, возвращающее компоновку кодовых битов для кода LDPC, компоновка которого была изменена перемежением четности.
В соответствии с этим код LDPC, для которого были выполнены процесс обратной замены и обратное перемежение скручивания столбцов, но обратное перемежение четности не было выполнено, подают из (обратного перемежителя 55 скручивания столбцов) обратного перемежителя 53 в блок 56 декодирования LDPC.
Блок 56 декодирования LDPC выполняет декодирование LDPC кода LDPC, полученного из обратного перемежителя 53, используя матрицу преобразования проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности, для матрицы Н проверки на четность, используемой для кодирования LDPC в блоке 21 кодирования LDPC по фиг. 8, и выводит данные, полученные в результате декодирования LDPC, как результат декодирования данных объекта.
На фиг. 163 показана блок-схема последовательности операций, иллюстрирующая процесс приема, осуществляемый устройством 12 приема по фиг. 162.
- 103 022652
Блок 51 ортогональной демодуляции принимает сигнал модуляции из устройства И передачи на этапе Sill. Затем обработка переходит на этап S112, на котором блок 51 ортогональной демодуляции выполняет ортогональную демодуляцию сигнала модуляции. Блок 51 ортогональной демодуляции подает точки сигнала, полученные в результате ортогональной демодуляции, в блок 52 обратного отображения, после чего обработка переходит с этапа S112 на этап S113.
На этапе S113 блок 52 обратного отображения выполняет обратное отображение, состоящее в преобразовании точек сигнала, из блока 51 ортогональной демодуляции в символы и подает кодовые биты в обратный перемежитель 53, после чего обработка переходит на этап S114.
На этапе S114 обратный перемежитель 53 выполняет обратное перемежение символов для битов символов из блока 52 обратного перемежения, после чего обработка переходит на этап S115.
В частности, на этапе S114 мультиплексор 54 в обратном перемежителе 53 выполняет процесс обратной замены для битов символов из блока 52 обратного перемежения и подает код LDPC, полученный в результате обработки обратной замены, в обратный перемежитель 55 скручивания столбцов.
Обратный перемежитель 55 скручивания столбцов осуществляет обратное перемежение скручивания столбцов для кода LDPC из мультиплексора 54, и подает код LDPC, полученный в результате обратного перемежения скручивания столбцов, в блок 56 декодирования LDPC.
На этапе S115 блок 56 декодирования LDPC выполняет декодирование LDPC для кода LDPC из обратного перемежителя 55 скручивания столбцов, используя матрицу преобразования проверки на четность, полученную в результате осуществления, по меньшей мере, замены столбцов, соответствующей перемежению четности для матрицы Н проверки на четность, используемой для кодирования LDPC блоком 21 кодирования LDPC по фиг. 8, и выводит данные, полученные в результат декодирования LDPC, как результат декодирования данных объекта. После этого обработка заканчивается.
Следует отметить, что процесс приема по фиг. 163 осуществляется многократно с повторением.
Также на фиг. 162 мультиплексор 54, предназначенный для выполнения процесса обратной замены, и обратный перемежитель 55 скручивания столбцов, предназначенный для выполнения обратного перемежения скручивания столбцов, выполнены отдельно друг от друга для удобства описания, аналогично случаю, показанному на фиг. 8. Однако мультиплексор 54 и обратный перемежитель 55 скручивания столбцов могут быть выполнены интегрально друг с другом.
Кроме того, когда устройство 11 передачи по фиг. 8 не выполняет перемежение скручивания столбцов, нет необходимости обеспечивать обратный перемежитель 55 скручивания столбцов в устройстве 12 приема по фиг. 162.
Теперь будет дополнительно описано декодирование LDPC, выполняемое с помощью блока 56 декодирования LDPC по фиг. 162.
Блок 56 декодирования LDPC по фиг. 162 выполняет декодирование LDPC кода LDPC, для которого были выполнены процесс обратной замены и обратное перемежение скручивания столбцов, но обратное перемежение четности не было выполнено, из обратного перемежителя 55 скручивания столбцов, как описано выше, используя матрицу преобразования проверки на четность, полученную в результате осуществления, по меньшей мере, замены столбцов, в соответствии с перемежением четности для матрицы Н проверки на четность, используемой для кодирования LDPC с помощью блока 21 кодирования LDPC по фиг. 8.
Следует отметить, что ранее было предложено декодирование LDPC, которое может подавлять частоту выполнения операции в пределах в достаточной степени воплощаемого диапазона, при поддержании малых размеров схемы, путем выполнения декодирования LDPC, используя матрицу проверки на четность преобразования (см., например, выложенный японский патент № 2004-343170).
Таким образом, ранее предложенное декодирование LDPC, в котором используется матрица преобразования проверки на четность, будет описано первым со ссылкой на фиг. 164-167.
На фиг. 164 показан пример матрицы Н проверки на четность кода LDPC с длиной N кода, равной 90, и скоростью кодирования ИЗ.
Следует отметить, что на фиг. 164 0 представлен точкой (.) (это также относится к фиг. 165 и 166, описанным ниже).
В матрице Н проверки на четность по фиг. 164 матрица четности имеет лестничную структуру.
На фиг. 165 показана матрица Н' проверки на четность, полученная в результате применения замены строки в соответствии с выражением (И) и замены столбца в соответствии с выражением (12), в матрице Н проверки на четность по фиг. 164.
Замена строки: 6з+1+10-ая строка —> St+s+1-ая строка ... (11)
Замена столбца: 6х+у+61-ый столбец —> 5у+х+61-ый столбец ... (12)
Однако в выражениях (И) и (12) s, t, х и у представляют собой целые числа в диапазонах 0<s<5, 0<t <6, 0<х<5 и 0<t<6 соответственно.
В соответствии с заменой строки с использованием выражения (И), замену выполняют таким образом, что каждую из 1-, 7-, 13-, 19- и 25-й строк, номера которых были получены как числа, дающие остаток 1 при делении на 6, заменяют на 1-, 2-, 3-, 4- и 5-ю строки и каждую из 2-, 8-, 14-, 20- и 26-й строк,
- 104 022652 номера которых были получены как числа, дающие остаток 2 при делении на 6, заменяют на 6-, 7-, 8-, 9и 10-ю строки.
С другой стороны, в соответствии с заменой столбцов в соответствии с выражением (12) замену выполняют для 61-го и следующих столбцов (матрица четности) таким образом, что каждый из 61-, 67-, 73-, 79- и 85-го столбцов, номера которых были получены как числа, дающие остаток 1 при делении на 6, заменяют на 61-, 62-, 63-, 64- и 65-й столбцы и каждый из 62-, 68-, 74-, 80- и 86-го столбцов, номера которых были получены как числа, дающие остаток 2 при делении на 6, заменяют на 66-, 67-, 68-, 69- и 70-й столбцы.
Матрица, полученная в результате выполнения замены строк и столбцов для матрицы Н проверки на четность по фиг. 164, представляет собой матрицу Н' проверки на четность по фиг. 165.
Здесь, даже если выполняют замену строки матрицы Н проверки на четность, это не оказывает какого-либо влияния на компоновку кодовых битов для кода LDPC.
В то же время замена столбца в соответствии с выражением (12) соответствует перемежению четности, когда длина К информации, число Р модуля столбцов циклической структуры и делитель q (= М/Р) длины М четности (здесь 30) при перемежении четности, состоящем в перемежении К +qx+y+l-ro кодового бита в положение К +Ру+х+1-го кодового бита установлено как 60, 5 и 6 соответственно.
Если матрицу Н' проверки на четность (ниже называется, соответственно, матрицей проверки на четность замены) по фиг. 165 умножить на результат замены, такой же, как в выражении (12) для кода LDPC матрицы Н проверки на четность (ниже называется, соответственно, исходной матрицей проверки на четность) по фиг. 164, тогда будет выведен 0 вектор. В частности, в случае, когда вектор строки, полученный путем применения замены столбца в соответствии с выражением (12) на вектор с строки, как код LDPC (одно кодовое слово) исходной матрицы Н проверки на четность, представлен как с', поскольку Нст становится 0 вектором на основе характеристики матрицы проверки на четность Н'с'т также, естественно, становится 0 вектором.
Учитывая описанное выше, матрица Н' преобразования проверки на четность по фиг. 165 становится матрицей проверки на четность кода LDPC, полученного в результате выполнения замены столбца выражения (12) для кода с LDPC исходной матрицы Н проверки на четность.
В соответствии с этим в результате выполнения замены столбца в соответствии с выражением (12) для кода с LDPC исходной матрицы Н проверки на четность, декодирования (декодирования LDPC) кода с' LDPC после замены столбца, используя матрицу Н' проверки на четность по фиг. 165, с последующим выполнением обратной замены для замены столбцов в соответствии с выражением (12) в качестве результата декодирования, может быть получен результат декодирования, аналогичный получаемому в случае, когда декодируют код LDPC исходной матрицы Н проверки на четность, используя матрицу Н проверки на четность.
На фиг. 166 показана матрица Н' преобразования проверки на четность по фиг. 165 в случае, когда предусмотрено пространство между модулями матриц 5x5.
На фиг. 166 матрица Н' преобразования проверки на четность представлена как комбинация единичной матрицы из 5x5 элементов другой матрицы (ниже, соответственно, называется квазиединичной матрицей), которая соответствует единичной матрице, элемент или элементы которой равные 1 изменены на элемент или элементы равные 0 еще одной матрицы (ниже, соответственно, называется матрицей сдвига), которая соответствует единичной матрице или квазиединичной матрице после ее циклического сдвига (циклический сдвиг), еще одной матрицы (ниже, соответственно, называется матрицей суммы) из двух или больше из единичной матрицы, квазиединичной матрицы и матрицы сдвига и 0 матрицы из 5x5 элементов.
Можно отметить, что матрица Н' проверки на четность преобразования по фиг. 166 состоит из единичной матрицы, квазиединичной матрицы, матрицы сдвига, матрицы суммы и 0 матрицы из 5x5 элементов. Поэтому матрицы из 5x5 элементов, которые составляют матрицу Н' проверки на четность преобразования, ниже называются компонентными матрицами.
Для декодирования кода LDPC, представленного матрицей проверки на четность, представленной матрицей из РхР компонентов, можно использовать архитектуру, которая одновременно осуществляет математическую операцию узла проверки и математическую операцию переменного узла для Р узлов проверки и Р переменных узлов.
На фиг. 167 показана блок-схема, представляющая пример конфигурации устройства декодирования, которое осуществляет такое декодирование, как было только что описано выше.
В частности, на фиг. 167 показан пример конфигурации устройства декодирования, которое осуществляет декодирование кодов LDPC исходной матрицы Н проверки на четность по фиг. 164, используя матрицу Н' проверки на четность по фиг. 166, полученную в результате выполнения, по меньшей мере, замены столбца в соответствии с выражением (12).
Устройство декодирования по фиг. 167 включает в себя запоминающее устройство 300 сохранения данных ребра, включающее в себя шесть FIFO (первым пришел - первым обслужен) ЗООГЗОО6, селектор
- 105 022652
301, для выбора FIFO 300ι-3006, блок 302 расчета узла проверки, две схемы 303 и 308 циклического сдвига, запоминающее устройство 304 сохранения данных ребра, включающее в себя 18 FIFO 304i-304is, селектор 305, для выбора FIFO ЗО43-ЗО418, запоминающее устройство 306 принимаемых данных, предназначенное для сохранения принимаемой информации, блок 307 расчета переменного узла, блок 309 расчета декодируемого слова, блок 310 изменения компоновки принимаемых данных и блок 311 изменения компоновки декодируемых данных.
Вначале будет описан способ сохранения данных в запоминающих устройствах 300 и 304 сохранения данных ребра.
Запоминающее устройство 300 сохранения данных ребра включает в себя шесть FIFO 300ι-3006, количество которых равно частному, получаемому, когда количество 30 столбцов матрицы Н' преобразования проверки на четность по фиг. 166 делят на количество 5 столбцов компонентных матриц. Каждое из FIFO ЗООу (у=1, 2, ..., 6) имеет множество каскадов областей сохранения таким образом, что сообщения, соответствующие пяти ребрам, номера которых равны количеству строк и количеству столбцов компонентных матриц, можно считывать из или записывать в области сохранения каждого каскада одновременно. Кроме того, количество каскадов областей сохранения каждого FIFO ЗООу равно девяти, что представляет собой максимальное количество 1 (вес Хемминга) в направлении строки матрицы преобразования проверки на четность по фиг. 166.
В FIFO 300! данные (сообщения v, из переменных узлов), соответствующие положениям значения 1 в первой-пятой строках матрицы Н' преобразования проверки на четность по фиг. 166, сохраняют в закрытой форме, в горизонтальном направлении, в отдельных строках (в форме, в которой игнорируют 0). В частности, если элемент в j-й строке i-ro столбца представлен как (j, i), тогда в областях сохранения, в первом каскаде в FIFO 300 ь сохраняют данные, соответствующие положениям значения 1 единичной матрицы, состоящей из 5x5 элементов от (1,1) до (5,5) матрицы Н' преобразования проверки на четность. В областях сохранения во втором каскаде данные соответствуют положениям значения 1 матрицы сдвига от (1,21) до (5,25) матрицы Н' преобразования проверки на четность (матрица сдвига, получаемая в результате циклического сдвига единичной матрицы из 5x5 элементов на три позиции в направлении вправо). Также в областях сохранения, в третьем-восьмом каскадах, сохраняют данные в ассоциированной взаимозависимости с матрицей Н' преобразования проверки на четность. Затем в областях сохранения, в девятом каскаде, сохраняют данные, соответствующие положениям значения матрицы сдвига (1,86)(5,90) матрицы Н' преобразования проверки на четность (матрицы сдвига, получаемой в результате замены значения 1 в первой строке единичной матрицы, состоящей из 5x5 элементов, со значением 0, с последующим циклическим сдвигом единичной матрицы после замены на единицу в направлении влево).
В FIFO 3002 сохраняют данные, соответствующие положениям значения 1 с шестой по десятую строки матрицы Н' преобразования проверки на четность по фиг. 166. В частности, в области сохранения в первом каскаде FIFO 3002 сохраняют данные, соответствующие положениям значения 1 первой матрицы сдвига, которая формирует матрицу суммы от (6,1) до (10,5) матрицы Н' преобразования проверки на четность (матрица суммы, которая представляет собой сумму первой матрицы сдвига, полученной в результате циклического сдвига единичной матрицы из 5x5 элементов на единицу в направлении вправо и второй матрицы сдвига, полученной в результате циклического сдвига единичной матрицы из 5x5 элементов на две позиции в направлении вправо). Кроме того, в области сохранения, во втором каскаде, сохраняют данные, соответствующие положениям значения 1 второй матрицы сдвига, которая формирует матрицу суммы от (6,1) до (10,5) матрицы Н' проверки на четность преобразования.
В частности, что касается компонентной матрицы с весом 2 или больше, в случае, когда компонентная матрица представлена в форме суммы множества из единичной матрицы, состоящей из РхР элементов, имеющих вес 1, квазиединичной матрицы, которая соответствует единичной матрице, один или больше элементов которой, имеющих значение 1, были заменены на 0, и матрицы сдвига, полученной путем циклического сдвига единичной матрицы или квазиединичной матрицы, данные, соответствующие положениям значения 1 единичной матрицы, квазиединичной матрицы или матрицы сдвига, вес которых равен 1 (сообщения, соответствующие ребрам, принадлежащим единичной матрице, квазиединичной матрице или матрице сдвига), сохраняют по одному и тому же адресу (в том же FIFO среди FIFO 300!-3006).
Также в областях сохранения, в третьем-девятом каскадах, сохраняют данные в ассоциированной взаимосвязи с матрицей Н' проверки на четность преобразования.
Также FIFO ЗОО3-ЗОО6 сохраняют данные в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность.
Запоминающее устройство 304 сохранения данных ребра включает в себя 18 FIFO 304i-304iS, количество которых равно частному, когда количество 90 столбцов матрицы Н' проверки на четность преобразования делят на количество 5 столбцов компонентной матрицы. Каждое из запоминающих устройств 304х (х=1, 2, ..., 18) для сохранения данных включает в себя множество каскадов областей сохранения, и сообщения, соответствующие пяти ребрам, количество которых равно количеству строк и количеству столбцов матрицы Н' преобразования проверки на четность преобразования, могут быть считаны из или
- 106 022652 записаны в области сохранения каждого каскада одновременно.
В FIFO 3041 данные, соответствующие положениям значения 1 из первого-пятого столбцов матрицы Н' преобразования проверки на четность по фиг. 166 (сообщения п, из узлов проверки), сохраняют в закрытой форме в вертикальном направлении в отдельных столбцах (в форме, в которой игнорируют 0). В частности, в областях сохранения, в первом каскаде FIFO 304ь сохраняют данные, соответствующие положениям значения 1 единичной матрицы из 5x5 элементов от (1,1) до (5,5) матрицы Н' преобразования проверки на четность. В областях сохранения второго каскада сохраняют данные, соответствующие положениям значения первой матрицы сдвига, которая формирует матрицу суммы от (6,1) до (10,5) вертикальной матрицы Н' проверки на четность (матрица суммы, которая представляет собой сумму первой матрицы сдвига, полученной в результате циклического сдвига единичной матрицы 5x5 элементов на единицу вправо, и второй матрицы сдвига, полученной в результате циклического сдвига единичной матрицы из 5x5 элементов на два вправо). Кроме того, в областях сохранения в третьем каскаде сохраняют данные, соответствующие положениям значения 1 второй матрицы сдвига, которая формирует матрицу суммы от (6,1) до (10,5) вертикальной матрицы Н' проверки на четность.
В частности, что касается компонентной матрицы, вес которой равен 2 или больше, в случае, когда компонентная матрица представлена в форме суммы множества из единичной матрицы, состоящей из РхР элементов, имеющей вес 1, квазиединичной матрицы, которая соответствует единичной матрице, один или больше элементов которой, имеющих значение 1, заменены на 0, и матрицы сдвига, полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, данные, соответствующие положениям значения 1 единичной матрицы, квазиединичной матрицы или матрицы сдвига, вес которой равен 1 (сообщения, соответствующие ребрам, принадлежащим единичной матрице, квазиединичной матрице или матрице сдвига), сохраняют по одному и тому же адресу (то же FIFO среди FIFO 304i-304is).
Также, что касается областей сохранения в четвертом и пятом каскадах, данные сохраняют в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность. Количество каскадов областей сохранения в FIFO 3041 равно 5, что представляет собой максимальное количество для количества единиц (вес Хемминга) в направлении строки первого-пятого столбцов матрицы Н' преобразования проверки на четность.
Также FIFO 3042 и 3043 аналогично сохраняет данные в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность, и каждая длина (номер каскада) FIFO 3042 и 3043 равна 5. Также FIFO 3044-304i2 аналогично сохраняет данные в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность, и каждая длина FIFO 3044-304ι2 равна 3. Также в FIFO 304η-304ι8 аналогично содержатся данные в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность, и длина каждого из FIFO 304η-304ι8 равна 2.
Далее описана работа устройства декодирования по фиг. 167.
Запоминающее устройство 300 для сохранения данных включает в себя шесть FIFO 300ι-3006, и FIFO, в которых должны будут сохранены данные, выбирают среди FIFO 300ι-3006 в соответствии с информацией D312 (данные матрицы), представляющей, какой строке матрицы Н' преобразования проверки на четность принадлежат пять сообщений D311, переданных из схемы 308 циклического сдвига на предыдущем этапе. Затем пять сообщений D311 совместно сохраняют по порядку в выбранные FIFO. Кроме того, когда данные должны быть считаны, запоминающее устройство 300 сохранения данных ребра считывает пять сообщений D3001 по порядку из FIFO 3001 и подает эти пять сообщений D3001 в селектор 301 на следующем этапе. После того как считывание сообщений из FIFO 3001 заканчивается, запоминающее устройство 300 сохранения данных ребра считывает сообщения в этом порядке также из FIFO 3302-3006 и подает эти считанные сообщения в селектор 301.
Селектор 301 выбирает пять сообщений из того FIFO, из которого считывают данные в данный момент среди FIFO 300ι-3006, в соответствии с сигналом D301 выбора, и подает эти пять сообщений как сообщения D302 в блок 302 расчета узла проверки.
Блок 302 расчета узла проверки включает в себя пять калькуляторов 302ι-3025 узла проверки и выполняет математическую операцию узла проверки в соответствии с выражением (7), используя сообщения D302 (D302i-D3025) (сообщения V; выражения (7)), переданные в него через селектор 301. Затем блок 302 расчета узла проверки подает пять сообщений D303 (D303i-D3035) (сообщения Uj выражения (7)), полученного в результате математической операции узла проверки, в схему 303 циклического сдвига.
Схема 303 циклического сдвига выполняет циклический сдвиг пяти сообщений D303i-3035, определенных блоком 302 расчета узла проверки, на основе информации D305 (данных матрицы) в отношении того, какое количество исходных единичных матриц соответствующих ребер циклически сдвинуто в матрице Н' преобразования проверки на четность, и подает результат этого циклического сдвига как сообщение D304 в запоминающее устройство 304 сохранения данных ребра.
Запоминающее устройство 304 сохранения данных ребра включает в себя 18 FIFO 304ι-304ι8. Запоминающее устройство 304 сохранения данных ребра выбирает FIFO, в котором должны быть сохранены данные, среди FIFO 304ι-304ι8, в соответствии с информацией D305, которая относится к тому, какой
- 107 022652 строке матрицы Н' преобразования проверки на четность принадлежат эти пять сообщений D304, переданные из схемы 303 циклического сдвига на предыдущем этапе, и совместно сохраняет эти пять сообщений D304 в этом порядке, в выбранном FIFO. С другой стороны, когда данные требуется считать, запоминающее устройство 304 сохранения данных считывает пять сообщений D306b по порядку из FIFO 304j и подает сообщения D306 в селектор 305 на следующем этапе. После того как считывание данных из FIFO 304j заканчивается, запоминающее устройство 304 сохранения данных ребра считывает сообщения по порядку, также из FIFO 3042-30418 и подает эти сообщения в селектор 305.
Селектор 305 выбирает пять сообщений из FIFO, из которых данные в настоящее время считывают, среди FIFO 304ι-304ι8, в соответствии с сигналом D307 выбора, и подает выбранные сообщения как сообщения D308 в блок 307 расчета переменного узла и в схему 309 расчета декодированного слова.
С другой стороны, блок 310 изменения компоновки принимаемых данных осуществляет замену столбца в соответствии с выражением (12) для изменения компоновки кода D313 LDPC, принимаемого через канал передачи данных, и подает код D313 LDPC с измененной компоновкой как принимаемые данные D314, в запоминающее устройство 306 принимаемых данных. Запоминающее устройство 306 данных принимаемых рассчитывает и сохраняет LLR (логарифмическое отношение вероятности) приема из данных D314 приема, переданных в него из блока 310 изменения компоновки данных приема, и собирает и подает каждые пять из них в LLR приема, как значения D309 приема, в блок 307 расчета переменного узла и в схему 309 расчета декодируемого слова.
Блок 307 расчета переменного узла включает в себя пять калькуляторов 307ι-3075 и переменного узла и выполняет математическую операцию переменного узла в соответствии с выражением (1), используя сообщения D308 (308ι-3085) (сообщения Uj в соответствии с выражением (1)), переданные в него через селектор 305, и пять значений D309 приема (значений н0; приема в соответствии с выражением (1)), переданные в него из запоминающего устройства 306 данных приема. Затем блок 307 расчета переменного узла подает сообщения D310 (D301i-D3105) (сообщения V; в соответствии с выражением (1)), полученные в результате математической операции, в схему 308 циклического сдвига.
Схема 308 циклического сдвига выполняет циклический сдвиг сообщений D3 10rD3 10s, рассчитанных с помощью блока 307 расчета переменного узла, на основе информации, относящейся к тому, на какое количество исходных единичных матриц был выполнен циклический сдвиг соответствующего ребра в матрице Н' преобразования проверки на четность, и подает результат циклического сдвига как сообщение D311 в запоминающее устройство 300 сохранения данных ребра.
В результате выполнения последовательности операций, описанных выше, может осуществляться декодирование в одном цикле кода LDPC. В устройстве декодирования по фиг. 167 после декодирования кода LDPC заданное количество раз определяют конечный результат декодирования с помощью блока 309 расчета декодированного слова и блока 311 изменения компоновки декодированных данных и затем его выводят.
В частности, блок 309 расчета декодированного слова включает в себя пять калькуляторов 309j309s декодированного слова и действует как конечный этап во множестве циклов декодирования для расчета результата декодирования (декодированного слова) в соответствии с выражением (5), используя пять сообщений D308 (0308!-03 085) (сообщения и, в соответствии с выражением (5)), выводимых из селектора 305, и пять значений D309 приема (значения но; приема выражения (5)), выводимого из запоминающего устройства 306 данных приема. Затем блок 309 расчета декодированного слова подает декодированные данные D315, полученные в результате расчета, в блок 311 изменения компоновки декодированных данных.
Блок 311 изменения компоновки декодированных данных выполняет обратную замену для замены столбцов в соответствии с выражением (12) для декодированных данных D315, подаваемых в него из блока 309 расчета декодированного слова, для изменения компоновки порядка декодированных данных D315, и выводит декодированные данные D315 с измененной компоновкой, как результат D316 декодирования.
Как описано выше, путем применения одной из или обеих из замены строки и замены столбца в матрице проверки на четность (исходная матрица проверки на четность) для преобразования матрицы проверки на четность в матрицу проверки на четность (матрица преобразования проверки на четность), которая может быть представлена как комбинация единичной матрицы из РхР элементов, квазиединичной матрицы, которая соответствует единичной матрице, элемент или элементы 1 которой заменены на элемент или элементы 0, матрицы сдвига, которая соответствует единичной матрице, или квазиединичной матрицы, после ее циклического сдвига, матрицы суммы двух или больше единичной матрицы, квазиединичной матрицы и матрицы сдвига, и 0 матрицы из РхР элементов, как описано выше, становится возможным принять для декодирования кода LDPC архитектуру, которая осуществляет математическую операцию узла проверки и математическую операцию переменного узла одновременно для Р узлов проверки и Р переменных узлов. Следовательно, в результате выполнения математической операции узла одновременно для Р узлов, становится возможным подавлять рабочую частоту в пределах пригодного для воплощения диапазона значений, для выполнения декодирования LDPC.
- 108 022652
Блок 56 декодирования LDPC, который входит в состав устройства 12 приема по фиг. 162, выполняет математическую операцию узла проверки и математическую операцию переменного узла одновременно для Р узлов проверки и Р переменных узлов для выполнения декодирования LDPC, аналогично устройству декодирования по фиг. 167.
В частности, теперь предполагается упростить описание в том, что матрица проверки на четность кода LDPC, выводимого из блока 21 кодирования LDPC, который входит в состав устройства И передачи по фиг. 8, представляет собой, например, матрицу Н проверки на четность, в которой матрица четности имеет лестничную структуру, показанную на фиг. 164. В таком случае перемежитель 23 четности устройства И передачи выполняют перемежение четности для перемежения K+qx+y+1-го кодового бита в положение К +Ру+х+1-го кодового бита с длиной К информации, установленной равной 60, с числом Р модуля столбцов циклической структуры, установленной равной 5, и с делителем q (= М/Р) длины М четности, равным 6.
Поскольку такое перемежение четности соответствует замене столбца в соответствии с выражением (12), блок 56 декодирования LDPC необязательно должен осуществлять замену столбцов в соответствии с выражением (12).
Поэтому в устройстве 12 приема по фиг. 162 код LDPC, для которого было выполнено обратное перемежение четности, т.е. код LDPC, в состоянии, в котором осуществляется замена столбцов в соответствии с выражением (12), подают из обратного перемежителя 55 скручивания столбцов в блок 56 декодирования LDPC, как описано выше. Блок 56 декодирования LDPC выполняет обработку, аналогичную обработке устройства декодирования по фиг. 167, за исключением того, что не выполняют замену столбца в соответствии с выражением (12).
В частности, на фиг. 168 показан пример конфигурации блока 56 декодирования LDPC по фиг. 162.
На фиг. 168 показан блок 56 декодирования LDPC, имеющий конфигурацию, аналогичную конфигурации устройства декодирования по фиг. 167, за исключением того, что блок 310 изменения компоновки данных приема по фиг. 167 не предусмотрен, и выполняет обработку, аналогично устройству декодирования по фиг. 167, за исключением того, что замену столбца в соответствии с выражением (12) не выполняют. Поэтому здесь не будет представлено описание блока 56 декодирования LDPC.
Поскольку блок 56 декодирования LDPC может быть выполнен без включения в него блока 310 изменения компоновки данных приема, как описано выше, его размеры могут быть уменьшены по сравнению с устройством декодирования, показанным на фиг. 167.
Следует отметить, что в то время как на фиг. 164-168, предполагается, что длина N кода для кода LDPC равна 90; длина К информации равна 60; число Р модуля столбцов (количество строк и количество столбцов компонентной матрицы) циклической структуры равно 5; и делитель q (= М/Р) для длины М четности, равной 6, для упрощения описания, длина N кода, длина К информации, число Р модуля столбцов циклической структуры и делитель q (= М/Р) не ограничены индивидуально определенными, приведенными выше значениями.
В частности, хотя блок 21 кодирования LDPC в устройстве И передачи по фиг. 8 выводит код LDPC, в котором, например, длина N кода равна 64800 или 16200, длина К информации составляет N-Pq (= N-Μ), число Р модуля столбцов, и циклическая структура представляет собой 360, и делитель q равен М/Р, блок 56 декодирования LDPC по фиг. 168 также можно применять в случае, когда декодирование LDPC выполняют путем выполнения математической операции узла проверки и математической операции переменного узла одновременно для Р узлов проверки и Р переменных узлов, в отношении такого кода LDPC, как только было описано непосредственно выше.
Хотя последовательность обработки, описанной выше, может быть выполнена с помощью аппаратных средств, в противном случае она может быть выполнена с использованием программных средств. В случае, когда последовательность обработки выполняют с помощью программных средств, программа, которая строит программное средство, установлена в компьютер универсального использования или т.п.
На фиг. 169 показан пример конфигурации варианта выполнения компьютера, в котором установлена программа для выполнения последовательности обработки, описанной выше.
Эта программа может быть заранее записана на жесткий диск 705 или в ПЗУ 703, используемые как накопитель для записи, встроенный в компьютер.
Или программа может быть сохранена (записана) временно или постоянно на или в съемном носителе 711 записи, таком как гибкий диск, CD-ROM (постоянное запоминающее устройство на компактдиске), МО (магнитооптический) диск, DVD (цифровой универсальный диск), магнитный диск или полупроводниковое запоминающее устройство. Такой съемный носитель 711 записи, как описано непосредственно выше, может быть предусмотрен как так называемое пакетное программное обеспечение.
Следует отметить, что программа не только может быть установлена с такого съемного носителя 711 записи, как описано выше, в компьютер, но также может быть установлена на жесткий диск 705, встроенный в компьютер, будучи переданной в него и принятой блоком 708 передачи данных. В этом случае программа может быть передана в компьютер по каналу беспроводной передачи данных с сайта загрузки через искусственный спутник, предназначенный для цифровой спутниковой широковещательной передачи, или может быть передана в компьютер по кабельному каналу передачи данных через сеть,
- 109 022652 такую как ЛВС (локальная вычислительная сеть) или Интернет.
Компьютер имеет ЦПУ (центральное процессорное устройство) 702, встроенное в него. Интерфейс 7410 ввода/вывода подключен к ЦПУ 702 через шину 701, и, если инструкция будет введена в ЦПУ 702 через интерфейс 710 ввода/вывода, когда пользователь выполняет операцию с блоком 707 ввода, выполненным из клавиатуры, мыши, микрофона и т.д., ЦПУ 702 выполняет программу, сохраненную в ПЗУ (постоянное запоминающее устройство) 703. Или ЦПУ 702 загружает программу, сохраненную на жестком диске 705, программу, переданную со спутника или через сеть, принятую блоком 708 передачи данных и установленную на жесткий диск 705, или программу, считанную со съемного носителя 711 записи, загруженную в привод 709 и установленную на жесткий диск 705 в ОЗУ (оперативное запоминающее устройство) 704, и выполняет эту программу. После этого ЦПУ 702 выполняет обработку в соответствии с блок-схемой последовательности операций, описанной выше, или обработку, выполняемую в соответствии с конфигурацией блок-схемы, описанной выше. Затем ЦПУ 702 выводит результат обработки из блока 706 вывода, выполненного из LCD (жидкокристаллический дисплей), громкоговорителя и т.д., и передает результат обработки из блока 708 передачи данных через интерфейс 710 ввода/вывода или записывает результат обработки на жесткий диск 705 соответственно.
Здесь, в настоящем описании этапы обработки, которые описывают программу, которая обеспечивает выполнение компьютером различной обработки, необязательно должны быть обработаны во временной последовательности в соответствии с порядком, описанным как блок-схема последовательности операций, но могут включать в себя эту обработку, выполняемую параллельно или по отдельности (например, параллельная обработка или объектная обработка).
Кроме того, программа может быть обработана в одном компьютере или может быть обработана с использованием распределенной обработки на множестве компьютеров. Кроме того, программа может быть передана и может быть выполнена компьютером в удаленном месте.
Теперь будут описаны варианты способа замены кодовых битов для кода LDPC в процессе замены, выполняемом блоком 32 замены демультиплексора 25, т.е. структуры назначения (ниже называется структурой назначения бита) кодовых битов для кода LDPC и битов символов, представляющих символ.
В демультиплексоре 25 кодовые биты LDPC записаны в направлении столбцов в запоминающем устройстве 31, в котором содержится (N/(mb))x(mb) битов в направлении столбцовхнаправлении строк. После этого кодовые биты считывают в модулях по mb битов в направлении строки. Кроме того, в демультиплексоре 25 блок 32 замены выполняет замену mb кодовых битов, считанных в направлении строки запоминающего устройства 31, и определяет кодовые биты после замены, как mb битов символов (для последующих) b символов.
В частности, блок 32 замены определяет i+1-й бит от старшего значащего бита mb кодовых битов, считанных в направлении строки запоминающего устройства 31 как кодовый бит Ь7, и определяет i+1-й бит от старшего значащего бита mb битов символов для b (последующих) символов как бит у, символа, и затем заменяет mb кодовых битов Ьо на bmb.i в соответствии с заданной структурой назначения бита.
На фиг. 170 показан пример структуры назначения битов, которая может быть принята, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования которого составляет 5/6 или 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования которого составляет 5/6 или 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ьо-Ьц так, что 12x1 (= mb) кодовых битов Ьо-Ьц, считываемых из запоминающего устройства 31, могут быть назначены 12x1 (= mb) битов уо-уп символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 170.
В частности, в соответствии с фиг. 170 блок 32 замены выполняет как в отношении кода LDPC, имеющего скорость кодирования 5/6, и для кодов LDPC, имеющих скорость кодирования 9/10, среди кодов LDPC, имеющих длину N кода 64800 битов, замену для назначения
- 110 022652 кодового бита bo для бита у8 символа, кодового бита Ь, для бита уо символа, кодового бита Ь2 для бита у 6 символа, кодового бита Ь3 для бита у, символа, кодового бита Ь4 для бита у4 символа, кодового бита Ь3 для бита ys символа, кодового бита Ьб для бита у2 символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита у7 символа, кодового бита Ь9 для бита ую символа, кодового бита Ью для бита yi । символа, и кодового бита bi ι для бита у9 символа.
На фиг. 171 показан пример структуры назначения бита, которая может быть принята, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования которого составляет 5/6 или 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2.
Здесь, в структуре назначения бита по фиг. 171 использует структуру назначения бита по фиг. 170, в которой кратное число b равно 1, без какой-либо модификации.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования которого составляет 5/6, или 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов bo-b23 так, что 12x2 (= mb) кодовых битов bo-b23, считываемых из запоминающего устройства 31, могут быть назначены 12x2 (= mb) битам уо-у23 символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 171.
В частности, в соответствии с фиг. 171 блок 32 замены выполняет как в отношении кода LDPC, имеющего, скорость кодирования 5/6, и для кодов LDPC, имеющих скорость кодирования 9/10, среди кодов LDPC, имеющих длину N кода 64800 битов, замену для назначения
- 111 022652 кодового бита bo для бита у8 символа, кодового бита Ь2 для бита уо символа, кодового бита Ь4 для бита ув символа, кодового бита be для бита yi символа, кодового бита Ь8 для бита у4 символа, кодового бита Ью для бита у5 символа, кодового бита Ьц для бита у2 символа, кодового бита Ь]4 для бита у3 символа, кодового бита Ьц для бита у7 символа, кодового бита Ьц для бита ую символа, кодового бита Ь2о для бита уп символа, кодового бита Ь22 для бита у9 символа, кодового бита bi для бита у2о символа, кодового бита Ь3 для бита у,2 символа, кодового бита Ь5 для бита у, s символа, кодового бита Ь7 для бита yi3 символа, кодового бита Ь9 для бита уц символа, кодового бита bi, для бита уц символа, кодового бита Ьц для бита у17 символа, кодового бита Ьц для бита у и символа, кодового бита Ьц для бита уц символа, кодового бита bi9 для бита у22 символа, кодового бита b2i для бита у23 символа, и кодового бита Ь23 для бита y2i символа.
На фиг. 172 показан пример структуры назначения бита, которая может быть принята в случае, когда способ модуляции представляет собой 1024QAM и код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования которого составляет 3/4, 5/6 или 8/9, и, кроме того, кратное число Ь равно 2, и также в случае, когда способ модуляции представляет собой 1024QAM и код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования которого составляет 3/4, 5/6 или 9/10, и, кроме того, кратное число Ь равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования которого составляет 3/4, 5/6 или 8/9, и способ модуляции 1024QAM, и, кроме того, кратное число Ь равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (16200/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
С другой стороны, в случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования которого составляет 3/4, 5/6 или 9/10, и способ модуляции 1024QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 10x2 (= mb) кодовых битов Ьо-Ьц так, что 10x2 (= mb) кодовых битов Ьо-Ьц, считываемых из запоминающего устройства 31, могут быть назначены 10x2 (= mb) битам уо-ую символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 172.
В частности, в соответствии с фиг. 172 блок 32 замены выполняет в отношении всех кодов LDPC, имеющих скорость кодирования 3/4, кодов LDPC, имеющих скорость кодирования 5/6, а также кодов LDPC, дополнительно имеющих скорость кодирования 8/9 среди кодов LDPC, имеющих длину кода 16200 битов, а также кода LDPC, имеющего скорость кодирования 3/4, кодов LDPC, имеющих скорость кодирования 5/6, а также кодов LDPC, дополнительно имеющих скорость кодирования 9/10, среди кодов LDPC, имеющих другую длину N кода 64800, замену для назначения
- 112 022652 кодового бита bo для бита у8 символа, кодового бита bi для бита уз символа, кодового бита Ь2 для бита у? символа, кодового бита Ь3 для бита ую символа, кодового бита Ь4 для бита ую символа, кодового бита Ь3 для бита у4 символа, кодового бита bg для бита уд символа, кодового бита Ь? для бита у5 символа, кодового бита Ь8 для бита уп символа, кодового бита Ьд для бита yg символа, кодового бита Ью для бита yi4 символа, кодового бита Ьц для бита уп символа, кодового бита Ь12 для бита у2 символа, кодового бита bи для бита ую символа, кодового бита bi4 для бита у 1 g символа, кодового бита bis для бита у и символа, кодового бита Ью для бита уо символа, кодового бита Ью для бита yj символа, кодового бита big для бита у и символа, и кодового бита Ью для бита у]2 символа.
На фиг. 173 показан пример структуры назначения бита, которая может быть принята, в случае, когда способ модуляции представляет собой 4096QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования которого составляет 5/6 или 8/9, и, кроме того, кратное число b равно 2, и также в случае, когда способ модуляции представляет собой 4096QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования которого составляет 5/6 или 9/10, и, кроме того, кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования которого составляет 5/6 или 8/9, и способ модуляции 4096QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (16200/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
С другой стороны, в случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования которого составляет 5/6 или 9/10, и способ модуляции 4096QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены (фиг. 16 и 17).
Блок 32 замены заменяет 12x2 (= mb) кодовых битов Ь0-Ь2з так, что 12x2 (= mb) битов, считываемых из запоминающего устройства 31, могут быть назначены 12x2 (= mb) битам уо-у2з символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 173.
В частности, в соответствии с фиг. 173 блок 32 замены выполняет в отношении всех кодов LDPC, имеющих скорость кодирования 5/6, и для кодов LDPC, имеющих скорость кодирования 8/9 среди кодов LDPC, имеющих длину кода 16200 битов, а также для кодов LDPC, имеющих скорость кодирования 5/6, и для кодов LDPC, имеющих скорость кодирования 9/10, среди кодов LDPC, имеющих другую длину N кода 64800, замену для назначения
- ИЗ 022652 кодового бита bo для бита ую символа, кодового бита bi для бита ую символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь3 для бита yj9 символа, кодового бита Ь4 для бита y2i символа, кодового бита Ь3 для бита ую символа, кодового бита Ьб для бита у23 символа, кодового бита Ь7 для бита ую символа, кодового бита Ь8 для бита уц символа, кодового бита Ь9 для бита ум символа, кодового бита Ью для бита у22 символа, кодового бита bi 1 для бита у5 символа, кодового бита Ь]2 для бита уе символа, кодового бита bi3 для бита уп символа, кодового бита Ьи для бита yi3 символа, кодового бита Ью для бита у2о символа, кодового бита Ь|6 для бита yi символа, кодового бита Ьп для бита у3 символа, кодового бита Ью для бита у9 символа, кодового бита Ь|9 для бита у2 символа, кодового бита Ь2о для бита у7 символа, кодового бита b2i для бита у8 символа, кодового бита Ь22 для бита уи символа, и кодовый бит у23 для бита уо символа.
В соответствии со структурами назначения битов, показанными на фиг. 170-173, одну и ту же структуру назначения битов можно применять для множества видов кодов LDPC, и, кроме того, устойчивость к ошибкам может быть установлена в соответствии с требуемыми характеристиками для всего множества кодов LDPC.
В частности, на фиг. 174-177 иллюстрируются результаты моделирований BER (частоты ошибок битов) для случая, когда выполняют обработку замены, в соответствии со структурами назначения битов, показанными нафиг. 170-173.
Следует отметить, что на фиг. 174-177 на оси абсцисс представлено отношение Es/N0 (отношение мощности сигнала к мощности шумов одного символа), и на оси ординат представлена BER.
Кроме того, кривая, вычерченная сплошной линией, представляет BER, когда процесс замены осуществляют, и штрихпунктирная линия представляет BER для случая, когда процесс замены не выполняют.
На фиг. 174 представлена BER, когда выполняют процесс замены в соответствии со структурой назначения битов по фиг. 170 для кода LDPC, длина N кода которого равна 64800 и скорость кодирования составляет 5/6 и 9/10, применяя 4096QAM в качестве способа модуляции и с установкой кратного числа Ь равным 1.
На фиг. 175 представлена BER, когда выполняют процесс замены в соответствии со структурой назначения битов по фиг. 171 для кодов LDPC, с длиной N кода 64800 и со скоростью кодирования 5/6 и 9/10, используя 4096QAM в качестве способа модуляции и с установкой кратного числа Ь равным 2.
Следует отметить, что на фиг. 174 и 175 график, отмеченный треугольной меткой, представляет BER, относящуюся к коду LDPC, имеющему скорость кодирования 5/6, и график, помеченный звездочкой, представляет BER, относящуюся к коду LDPC, имеющему скорость кодирования 9/10.
На фиг. 176 показана BER, когда обработку замены в соответствии со структурой назначения бита по фиг. 172 выполняют для кодов LDPC, с длиной N кода 16200 и скорость кодирования которых составляет 3/4, 5/6 и 8/9, и для кодов LDPC, длина кода N которых составляет 64800 и скорость кодирования которых составляет 3/4, 5/6 и 9/10, используя 1024QAM как способ модуляции, и с установкой кратного числа Ь равным 2.
Следует отметить, что на фиг. 176 график, отмеченный звездочкой, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 64800 и скорость кодирования 9/10, и график, отмеченный
- 114 022652 треугольной меткой, направленной вверх, представляет BER, относящуюся к кодам LDPC, имеющим длину N кода 64800 и скорость кодирования 5/6. Кроме того, график, отмеченный меткой в виде квадрата, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 64800 и скорость кодирования 3/4.
Кроме того, на фиг. 176, график, имеющий метку в виде кружка, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 8/9, и график, отмеченный треугольной меткой, направленной вниз, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 5/6. Кроме того, график, помеченный меткой плюс, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 3/4.
На фиг. 177 показана BER, когда обработку замены в соответствии со структурой назначения бита по фиг. 173 выполняют для кодов LDPC с длиной N кода 16200 и скоростью кодирования 5/6 и 8/9 и для кодов LDPC с длиной N кода 64800 и скоростью кодирования 5/6 и 9/10, используя 4096QAM как способ модуляции, и с установкой кратного числа b равным 2.
Следует отметить, что на фиг. 177, график, помеченный звездочкой, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 64800 и скорость кодирования 9/10, и график, отмеченный треугольной меткой, направленной вверх, представляет BER, относящуюся к кодам LDPC, имеющим длину N кода 64800 и скорость кодирования 5/6.
Кроме того, на фиг. 177, график, помеченный круглой меткой, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 8/9, и график, отмеченный треугольной меткой, направленной вниз, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 5/6.
В соответствии с фиг. 174-177 одну и ту же структуру назначения бита можно применять для множества видов кодов LDPC. Кроме того, устойчивость к ошибкам может быть установлена как требуемая характеристика для всех из множества видов кодов LDPC.
В частности, в случае, когда структура назначения битов для исключительного использования будет принята для каждого из множества видов кодов LDPC, которые имеют разные длины кода и разные скорости кодирования, устойчивость к ошибке может быть повышена до очень высокой характеристики. Однако необходимо изменять структуру назначения битов для каждого из множества видов кодов LDPC.
С другой стороны, в соответствии со структурами назначения битов, показанными на фиг. 170-173, одна и та же структура назначения битов может быть принята для множества видов кодов LDPC, которые имеют разные длины кода и разные скорости кодирования, и при этом может быть исключена необходимость изменения структуры назначения битов для каждого из множества видов кодов LDPC, как и в случае, в котором структуру назначения битов для исключительного использования применяют для каждого из множества видов кодов LDPC.
Кроме того, в соответствии со структурами назначения битов по фиг. 170-173, устойчивость к ошибкам может быть повышена до уровня высоких характеристик, хотя она будет немного ниже, чем в случае, когда структура назначения битов для исключительного использования будет принята для каждого из множества видов кодов LDPC.
В частности, когда, например, способ модуляции представляет собой 4096QAM, ту же структуру назначения битов, что и на фиг. 170 или 171, можно использовать для всех кодов LDPC, которые имеют длину N кода 64800 и скорость кодирования 5/6 и 9/10. Даже, когда та же структура назначения битов будет принята таким образом, устойчивость к ошибкам может быть повышена до высокого уровня характеристики.
Кроме того, когда, например, способ модуляции представляет собой 1024QAM, туже структуру назначения битов, что и на фиг. 172, можно применять для всех кодов LDPC, которые имеют длину N кода 16200 и скорость кодирования 3/4, 5/6 и 8/9, и кодов LDPC, которые имеют длину N кода 64800 и скорость кодирования 3/4, 5/6 и 9/10. Затем, даже если та же структура назначения битов будет принята таким образом, устойчивость к ошибкам может быть повышена до высокого уровня характеристики.
Тем временем, например, в случае, когда способ модуляции представляет собой 4096QAM, та же самая структура назначения бита фиг. 173 может быть принята для всех кодов LDPC с длиной N кода 16200 и скоростью кодирования 5/6 и 8/9 и кодов LDPC с длиной N кода 64800 и скоростью кодирования 5/6 и 9/10. Тогда, даже если та же самая структура назначения бита будет принята таким образом, устойчивость к ошибкам может быть повышена до высокого уровня эффективности.
Теперь будет дополнительно описана обработка кодирования LDPC, выполняемая блоком 21 кодирования LDPC устройства 11 передачи.
Например, в стандарте DVB-S.2 предписано кодирование LDPC двух разных значений длины N кода 64800 и 16200 битов.
И для кода LDPC с длиной N кода 64800 битов предписано 11 значений скорости кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10, и для кода LDPC с длиной N кода 16200 битов предписано 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9.
Блок 21 кодирования LDPC выполняет кодирование (кодирование коррекции ошибки) в кодах LDPC с разными скоростями кодирования с длиной N кода 64800 битов или 16200 битов в соответствии
- 115 022652 с матрицей Н проверки на четность, подготовленной для каждой длины N кода и для каждой скорости кодирования.
В частности, блок 21 кодирования LDPC сохраняет таблицу исходного значения матрицы проверки на четность, описанную ниже, для формирования матрицы Н проверки на четность для каждой длины N кода и для каждой скорости кодирования.
Здесь, в стандарте DVB-S.2 коды LDPC с двумя разными длинами N кода 64800 и 16200 битов, предписаны, как описано выше, и 11 разных скоростей кодирования предписаны для кода LDPC, длина N кода которого составляет 64800 битов, и 10 разных скоростей кодирования предписаны для кода LDPC, длина N кода которого составляет 16200 битов.
В соответствии с этим, когда устройство 11 передачи представляет собой устройство, которое выполняет обработку в соответствии со стандартом DVB-S.2, таблицы исходного значения матрицы проверки на четность, индивидуально соответствующие 11 разным скоростям кодирования для кода LDPC, с длиной N кода 64800 битов и таблицы исходного значения матрицы проверки на четность, индивидуально соответствующие 10 разным скоростям кодирования для кода LDPC, с длиной N кода 16200 битов, сохранены в блоке 21 кодирования LDPC.
Блок 21 кодирования LDPC устанавливает длину N кода и скорость г кодирования для кодов LDPC, например, в ответ на операцию, выполняемую оператором. Длина N кода и скорость г кодирования, установленные в блоке 21 кодирования LDPC, ниже, соответственно, называются установленной длиной N кода и установленной скоростью г кодирования соответственно.
Блок 21 кодирования LDPC помещает, на основе таблиц исходного значения матрицы проверки на четность, соответствующих установленной длине N кода и установленной скорости г кодирования, элементы со значением 1 информационной матрицы НА, соответствующей длине К (=Nr = длина N кода длина М четности) информации, которая соответствует установленной длине N кода и установленной скорости г кодирования в период 360 столбцов (число Р модуля столбцов циклической структуры) в направлении столбцов, для формирования матрицы Н проверки на четность.
Затем блок 21 кодирования LDPC выделяет информационные биты для длины К информации из данных объекта, которые представляют собой объект передачи, таких как данные изображения или данные звука, передаваемые из устройства И передачи. Кроме того, блок 21 кодирования LDPC рассчитывает биты четности, соответствующие информационным битам, на основе матрицы Н четности, для формирования кодового слова (кода LDPC) для одной длины кода.
Другими словами, блок 21 кодирования LDPC последовательно выполняет математическую операцию битов четности для кодового слова с, которое удовлетворяет следующему выражению:
Нст=0, где с обозначает вектор строки, как кодовое слово (код LDPC); и ст обозначает инверсию вектора с строки.
В случае, когда в векторе с строки, как в коде LDPC (одно кодовое слово), участок, соответствующий информационным битам, представлен вектором А строки, и участок, соответствующий битам четности, представлен вектором Т строки, вектор с строки может быть представлен выражением с=[А|Т] из вектора строки А, как информационные биты, и вектор Т строки как биты четности.
В то же время матрица Н проверки на четность может быть представлена из информационной матрицы НА для тех кодовых битов LDPC, которые соответствуют информационным битам, и матрица Нт четности для тех кодовых битов LDPC, которые соответствуют битам четности, с использованием выражения Н=[НА|НТ] (матрица, в которой элементы информационной матрицы Нд представляют собой элементы, расположенные с левой стороны, и элементы матрицы Нт четности представляют собой элементы с правой стороны).
Кроме того, например, в стандарте DVB-S.2, матрица Нт проверки на четность матрицы Н=[НА|НТ] четности имеет лестничную структуру.
Требуется, чтобы матрица Н проверки на четность и вектор с=[А|Т] строки, как код LDPC, удовлетворяли выражению Нст=0, и в случае, когда матрица Нт четности матрицы Н=[НА|НТ] проверки на четность имеет лестничную структуру, вектор Т строки как биты четности, которые образуют вектор с=[А|Т] строки, который удовлетворяет выражению Нст=0, могут быть последовательно определены, путем установки элементов каждой строки в ноль, в порядке, начиная с элементов в первой строке вектора Нст столбца в выражении Нст=0.
Если блок 21 кодирования LDPC определяет бит Т четности для информационного бита А, затем он выводит кодовое слово с=[А|Т], представленное информационным битом А, и бит Т четности как результат кодирования LDPC информационного бита А.
Как описано выше, блок 21 кодирования LDPC заранее сохраняет у себя таблицы исходного значения матрицы проверки на четность, соответствующие длинам N кода, и скоростям г кодирования и выполняет кодирование LDPC установленной длины N кода и установленной скорости г кодирования, используя матрицу Н проверки на четность, сформированную из таблиц исходного значения матрицы проверки на четность, соответствующих установленной длине N кода набора и установленной скорости г кодирования.
- 116 022652
Каждая таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положение элементов величины 1 информационной матрицы НА, соответствующей информационной длине К, соответствующий длине N кода и скорости г кодирования для кода LDPC матрицы Н проверки на четность (код LDPC, определенный матрицей Н проверки на четность) для каждых 360 строк (число Р модуля столбцов периодической структуры), и ее формируют заранее для матрицы Н проверки на четность, для каждой длины N кода и каждой скорости г кодирования.
На фиг. 178-223 иллюстрируются таблицы исходного значения матрицы проверки на четность для формирования различных матриц Н проверки на четность, включающих в себя таблицы исходного значения матрицы проверки на четность, предписанные в стандарте DVB-S.2.
В частности, на фиг. 178 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования ИЗ.
На фиг. 179-181 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования ИЗ.
Следует отметить, что на фиг. 180 показан вид, продолжающийся с фиг. 179, и на фиг. 181 показан вид, продолжающийся с фиг. 180.
На фиг. 182 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 3/4.
На фиг. 183-186 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 3/4.
Следует отметить, что на фиг. 184 показан вид, продолжающийся с фиг. 183, и на фиг. 185 показан вид, продолжающийся с фиг. 184. Кроме того, на фиг. 186 показан вид, продолжающийся с фиг. 185.
На фиг. 187 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 4/5.
На фиг. 188-191 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 4/5.
Следует отметить, что на фиг. 189 показан вид, продолжающийся с фиг. 188, и на фиг. 190 показан вид, продолжающийся с фиг. 189. Кроме того, на фиг. 191 показан вид, продолжающийся с фиг. 190.
На фиг. 192 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 5/6.
На фиг. 193-196 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 5/6.
Следует отметить, что на фиг. 194 показан вид, продолжающийся с фиг. 193, и на фиг. 195 показан вид, продолжающийся с фиг. 194. Кроме того, на фиг. 196 показан вид, продолжающийся с фиг. 195.
На фиг. 197 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 8/9.
На фиг. 198-201 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 8/9.
Следует отметить, что на фиг. 199 показан вид, продолжающийся с фиг. 198, и на фиг. 200 показан вид, продолжающийся с фиг. 199. Кроме того, на фиг. 201 показан вид, продолжающийся с фиг. 200.
На фиг. 202-205 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 9/10.
Следует отметить, что на фиг. 203 показан вид, продолжающийся с фиг. 202, и на фиг. 204 показан вид, продолжающийся с фиг. 203. Кроме того, на фиг. 205 показан вид, продолжающийся с фиг. 204.
На фиг. 206 и 207 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 1/4.
Следует отметить, что на фиг. 207 показан вид, продолжающийся с фиг. 206.
На фиг. 208 и 209 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 1/3.
Следует отметить, что на фиг. 209 показан вид, продолжающийся с фиг. 208.
- 117 022652
На фиг. 210 и 211 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 2/5.
Следует отметить, что на фиг. 211 показан вид, продолжающийся с фиг. 210.
На фиг. 212-214 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 1/2.
Следует отметить, что на фиг. 213 показан вид, продолжающийся с фиг. 212 и на фиг. 214 показан вид, продолжающийся с фиг. 213.
На фиг. 215-217 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 64800 битов и скорость г кодирования 3/5.
Следует отметить, что на фиг. 216 показан вид, продолжающийся с фиг. 215, и на фиг. 217 показан вид, продолжающийся с фиг. 216.
На фиг. 218 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 1/4.
На фиг. 219 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 1/3.
На фиг. 220 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 2/5.
На фиг. 221 показ таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и кодирование, оценивает г 1/2.
На фиг. 222 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 3/5.
На фиг. 223 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 16200 битов и скорость г кодирования 3/5, которую можно использовать вместо таблицы исходного значения матрицы проверки на четность по фиг. 222.
Блок 21 кодирования LDPC устройства И передачи определяет матрицу Н проверки на четность, следующим образом, используя таблицы исходного значения матрицы проверки на четность.
В частности, на фиг. 224 иллюстрируется способ для определения матрицы Н проверки на четность из таблицы исходного значения матрицы проверки на четность.
Следует отметить, что таблица исходного значения матрицы проверки на четность по фиг. 224 обозначает таблицу исходного значения матрицы проверки на четность для матрицы Н проверки на четность, предписанной в стандарте DVB-S.2 и имеющей длину N кода 16200 битов и скорость г кодирования 2/3, показанную на фиг. 178.
Как описано выше, таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положение элементов со значением 1 информационной матрицы НА, соответствующей длине К информации, которая соответствует длине N кода и скорости г кодирования для кода LDPC, для каждых 360 столбцов (для каждого числа Р модуля столбцов циклической структуры), и в первой строке таблицы исходного значения матрицы проверки на четность, количество строк элементов, содержащих количество элементов со значением 1 в l+360x(i-l)-M столбце матрицы Н проверки на четность (номера строк, где число строки для первой строки матрицы Н проверки на четность равно 0) равно числу веса столбца, который имеет 1+360х(1-1)-й столбец.
Здесь предполагается, что матрица Нт четности для матрицы Н проверки на четность, соответствующей длине М четности, имеет лестничную структуру и определена заранее. В соответствии с таблицей исходного значения матрицы проверки на четность определяют матрицу НА информации, соответствующую длине К информации, среди матрицы Н проверки на четность.
Строка номер к+1 таблицы исходного значения матрицы проверки на четность отличается в зависимости от длины К информации.
Длина К информации и номер к+1 строки таблицы исходного значения матрицы проверки на четность удовлетворяют взаимозависимости, заданной следующим выражением.
К=(к+1)х360, где 360 представляет собой число Р модуля столбцов циклической структуры.
В таблице исходного значения матрицы проверки на четность по фиг. 224 13 числовых значений представлены в виде списка в первой-третьей строках и три числовых значения представлены в виде списка в четвертой-к+1-й (на фиг. 224, 30-й) строках.
- 118 022652
В соответствии с этим количество весовых значений столбца в матрице Н проверки на четность, определенной из таблицы исходного значения матрицы проверки на четность по фиг. 224, равно 13 в первой-1+360х(3-1)-1-й строках, но равно 3 в 1+360х(3-1)-й - К-й строках.
Первая строка таблицы исходного значения матрицы проверки на четность по фиг. 224 включает в себя 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622, и это обозначает, что в первом столбце матрицы Н проверки на четность элементы в строках с номерами строк 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622 имеют значение 1 (и, кроме того, другие элементы имеют значение 0).
В то же время вторая строка таблицы исходного значения матрицы проверки на четность по фиг. 224 включает в себя 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, и это обозначает, что в 361-м (= 1+360х(2-1)-м) столбце матрицы Н проверки на четность элементы в строках для номеров 1, 122, 1546, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108 строк имеют значение 1.
Как отмечено выше, таблица исходного значения матрицы проверки на четность представляет положение элементов со значением 1 информационной матрицы НА для матрицы Н проверки на четность для каждых 360 столбцов.
Каждый из столбцов матрицы Н проверки на четность, кроме l+360x(i-l)-ro столбца, т.е. каждый из столбцов от 2+360x(i-l)- до 360xi-ro столбцов включает в себя элементы со значением 1, полученные в результате циклического сдвига элементов со значением 1 l+360x(i-l)-ro столбца, которые периодически зависят от таблицы исходного значения матрицы проверки на четность, в направлении вниз (в направлении вниз столбца), в соответствии с длиной М четности.
В частности, например, 2+360х(1-1)-й столбец представляет собой столбец, получаемый в результате циклического сдвига l+360x(i-l)-ro столбца в направлении вниз на М/360 (= q), и следующий 3+360х(1-1)-й столбец представляет собой столбец, полученный в результате циклического сдвига l+360x(i-l)-ro столбца в направлении вниз на 2хМ/360 (= 2xq) и с последующим циклическим сдвигом циклически сдвинутого столбца (2+360х(1-1)-й столбец) в направлении вниз на М/360 (= q).
Теперь, если предположить, что числовое значение в j-м столбце (j-й слева) в i-й строке (i-я строка сверху) таблицы исходного значения матрицы проверки на четность представлено как by и номер строки j-ro элемента со значением 1 в w-м столбце матрицы Н проверки на четность представлен как Hw.j, тогда номер Hw.j строки элемента со значением 1 в w-м столбце, который представляет собой другой столбец, кроме l+360x(i-ro) столбца матрицы Н проверки на четность, может быть определен в соответствии со следующим выражением:
Hw.j=mod{hij+mod ((w-1), P)xq, Μ}, где mod (x, у) обозначает остаток деления х на у.
В то же время Р представляет собой число модуля для столбцов циклической структуры, описанных выше, и равно, например, 360 в стандарте DVB-S.2. Кроме того, q представляет собой значение М/360, получаемое в результате деления длины М четности на число Р (= 360) модуля столбцов циклической структуры.
Блок 21 кодирования LDPC определяет номер строки элементов со значением 1 в l+360x(i-l)-M столбце матрицы Н проверки на четность из таблицы исходного значения матрицы проверки на четность.
Кроме того, блок 21 кодирования LDPC определяет номер Hw.j строки элемента со значением 1 в w-м столбце, который представляет собой другой столбец, кроме l+360x(i-l)-ro столбца матрицы Н проверки на четность, и формирует матрицу Н проверки на четность, в которой элементы с номерами строк, полученные в результате выполнения описанного выше, имеют значение 1.
Теперь будут описаны изменения способа замены кодовых битов для кода LDPC в процессе замены, выполняемой блоком 32 замены демультиплексора 25 в устройстве 11 передачи, т.е. в соответствии со структурой назначения (ниже называется структурой назначения битов) для кодовых битов LDPC и битов символов, представляющих символ.
В демультиплексоре 25 кодовые биты для кода LDPC записаны в направлении столбцов запоминающего устройства 31, в котором содержатся (N/(mb))x(mb) битов в направлении столбцовхнаправлении строк. Ниже кодовые биты считывают в модулях по mb битов в направлении строки. Кроме того, в демультиплексоре 25 блок 32 замены заменяет mb кодовых битов, считываемых в направлении строки запоминающего устройства 31, и определяет кодовые биты после замены, как mb битов символов (последующих) b символов.
В частности, блок 32 замены определяет i+1-й бит от старшего значащего бита для mb кодовых битов, считанных в направлении строки запоминающего устройства 31, как кодовый бит Ь;, и определяет i+1-й бит от старшего значащего бита mb битов символов для b (последовательных) символов, как бит у; символа, и затем заменяет mb кодовых битов bo-bmb.i в соответствии с заданной структурой назначения бита.
На фиг. 225 показан пример структуры назначения битов, которая может быть принята, в случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и со ско- 119 022652 ростью кодирования 5/6 или 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC с длиной N кода 64800 битов и скоростью кодирования 5/6 или 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записываемые в запоминающее устройство 31 для сохранения (64800/(12х1))х(12х1) битов в направлении столбцовхнаправлении строк считывают в модулях по 12x1 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 12x1 (= mb) кодовых битов Ьо-Ьц таким образом, что 12x1 (= mb) кодовых битов Ь0-Ьц, которые должны быть считаны из запоминающего устройства 31, могут быть назначены для 12x1 (= mb) битам уо-уп символов одного (= Ь) символа, как можно видеть на фиг. 225.
В частности, в соответствии с фиг. 225 блок 32 замены выполняет, в отношении как для кода LDPC, имеющего скорость кодирования 5/6, так и для кодов LDPC, имеющих скорость кодирования 9/10, среди кодов LDPC, имеющих длину N кода 64800 битов, замену для назначения кодового бита Ьо для бита у» символа, кодового бита bi для бита уо символа, кодового бита Ь2 для бита у 6 символа, кодового бита Ь3 для бита yi символа, кодового бита Ь4 для бита у4 символа, кодового бита Ь5 для бита у5 символа, кодового бита be для бита у2 символа, кодового бита Ь7 для бита у3 символа, кодового бита bg для бита у7 символа, кодового бита Ь9 для бита ую символа, кодового бита Ью для бита уп символа, и кодового бита Ьп для бита у9 символа.
На фиг. 226 показан пример структуры назначения битов, которая может быть принята, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов, и со скоростью кодирования 5/6 или 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования 5/6 или 9/10, и, кроме того, способ модуляции представляет собой 4096QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 12x2 (= mb) кодовых битов b0-b23 так, что 12x2 (= mb) кодовых битов b0-b23, считываемых из запоминающего устройства 31, могут быть назначены 12x2 (= mb) битам у0-у23 символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 226.
В частности, в соответствии с фиг. 226 блок 32 замены выполняет как в отношении кода LDPC, имеющего скорость кодирования 5/6, так и для кодов LDPC, имеющих скорость кодирования 9/10, среди кодов LDPC, имеющих длину N кода 64800 битов, замену для назначения
- 120 022652 кодового бита b0 для бита ув символа, кодового бита Ь2 для бита уо символа, кодового бита Ьд для бита уб символа, кодового бита be для бита yi символа, кодового бита Ь8 для бита уд символа, кодового бита Ью для бита у3 символа, кодового бита Ь]2 для бита у2 символа, кодового бита bu для бита уз символа, кодового бита Ью для бита у7 символа, кодового бита big для бита ую символа, кодового бита Ь2о для бита уц символа, кодового бита Ь22 для бита уд символа, кодового бита Ь, для бита у2о символа, кодового бита Ьз для бита yi2 символа, кодового бита Ь3 для бита yig символа, кодового бита Ь7 для бита ув символа, кодового бита Ь9 для бита у 16 символа, кодового бита Ьп для бита у 17 символа, кодового бита Ьв для бита ун символа, кодового бита Ьв для бита ув символа, кодового бита Ьп для бита у,9 символа, кодового бита Ь|9 для бита у22 символа, кодового бита Ь2] для бита у23 символа, и кодового бита Ь23 для бита y2i символа.
Здесь, в структуре назначения бита по фиг. 226 использует структуру назначения бита по фиг. 225, в которой кратное число b равно 1, без какой-либо модификации. В частности, на фиг. 226, назначение кодовых битов Ьо, Ь2, ..., Ь22 для битов у; символа и назначение Ьь Ь3, ..., Ь23 для битов у; символа аналогично назначению кодовых битов Ь0-Ьц для битов yj символа фиг. 225.
На фиг. 227 показан пример структуры назначения бита, которая может быть принята в случае, когда способ модуляции представляет собой 1024QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования 3/4, 5/6 или 8/9, и, кроме того, кратное число b равно 2, и также в случае, когда способ модуляции представляет собой 1024QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования 3/4, 5/6 или 9/10, и, кроме того, кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования 3/4, 5/6 или 8/9, и способ модуляции представляет собой 1024QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (16200/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены.
С другой стороны, в случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и со скорость кодирования 3/4, 5/6 или 9/10, и способ модуляции представляет собой 1024QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(10х2))х(10х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 10x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 10x2 (= mb) кодовых битов Ьо-Ью так, что 10x2 (= mb) кодовых битов bo-big, считываемых из запоминающего устройства 31, могут быть назначены 10x2 (= mb) битам уо-ую символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 227.
В частности, в соответствии с фиг. 227 блок 32 замены выполняет в отношении всех кодов LDPC, имеющих скорость кодирования 3/4, кодов LDPC, имеющих скорость кодирования 5/6, а также кодов LDPC, дополнительно имеющих скорость кодирования 8/9, среди кодов LDPC, имеющих длину кода 16200 битов, а также кода LDPC, имеющего скорость кодирования 3/4, кодов LDPC, имеющих скорость кодирования 5/6, а также кодов LDPC, дополнительно имеющих скорость кодирования 9/10, среди кодов
- 121 022652
LDPC, имеющих другую длину N кода 64800, замену для назначения кодового бита Ьо для бита у8 символа, кодового бита bi для бита у3 символа, кодового бита Ь2 для бита у7 символа, кодового бита Ьз для бита ую символа, кодового бита Ь4 для бита ую символа, кодового бита bg для бита у4 символа, кодового бита bg для бита у9 символа, кодового бита Ь7 для бита у5 символа, кодового бита Ь8 для бита у 17 символа, кодового бита Ь9 для бита yg символа, кодового бита Ью для бита ун символа, кодового бита Ь,, для бита уп символа, кодового бита bi2 для бита у2 символа, кодового бита Ь,3 для бита yjg символа, кодового бита Ьи для бита ую символа, кодового бита Ью для бита у is символа, кодового бита Ью для бита уо символа, кодового бита bi7 для бита yi символа, кодового бита Ью для бита у в символа, и кодового бита Ью для бита yi2 символа.
На фиг. 228 показан пример структуры назначения бита, которая может быть принята, в случае, когда способ модуляции представляет собой 4096QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования 5/6 или 8/9, и, кроме того, кратное число b равно 2, и также в случае, когда способ модуляции представляет собой 4096QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования 5/6 или 9/10, и, кроме того, кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования 5/6 или 8/9, и способ модуляции представляет собой 4096QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (16200/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены.
С другой стороны, в случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования 5/6 или 9/10, и способ модуляции представляет собой 4096QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(12х2))х(12х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 12x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 12x2 (= mb) кодовых битов Ь0-Ь2з так, что 12x2 (= mb) битов, считываемых из запоминающего устройства 31, могут быть назначены 12x2 (= mb) битам уо-у2з символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 228.
В частности, в соответствии с фиг. 228 блок 32 замены выполняет в отношении всех кодов LDPC, имеющих скорость кодирования 5/6, и для кодов LDPC, имеющих скорость кодирования 8/9, среди кодов LDPC, имеющих длину кода 16200 битов, а также для кодов LDPC, имеющих скорость кодирования 5/6, и для кодов LDPC, имеющих скорость кодирования 9/10, среди кодов LDPC, имеющих другую длину N кода 64800, замену для назначения
- 122 022652 кодового бита bo для бита ую символа, кодового бита bi для бита уiз символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь3 для бита у 19 символа, кодового бита Ь4 для бита y2i символа, кодового бита Ь3 для бита у и, символа, кодового бита be для бита у23 символа, кодового бита Ь7 для бита у и символа, кодового бита Ь8 для бита у ц символа, кодового бита Ь9 для бита у и символа, кодового бита Ью для бита у22 символа, кодового бита bj 1 для бита у3 символа, кодового бита Ь12 для бита уе символа, кодового бита Ь|3 для бита уп символа, кодового бита Ь14 для бита у13 символа, кодового бита b 15 для бита у2о символа, кодового бита Ью для бита yi символа, кодового бита bj7 для бита у3 символа, кодового бита bis для бита уд символа, кодового бита Ь!9 для бита у2 символа, кодового бита Ь2о для бита у7 символа, кодового бита Ь2, для бита у8 символа, кодового бита Ь22 для бита уп символа, и кодовый бит у23 для бита уо символа.
В соответствии со структурами назначения битов, показанными на фиг. 225-228, одна и та же структура назначения битов может быть принята для множества видов кодов LDPC, и, кроме того, устойчивость к ошибкам может быть установлена равной требуемой характеристике в отношении всех из множества видов кодов LDPC.
В частности, на фиг. 229-232 представлены результаты моделирования BER (частоты ошибок битов) для случая, когда обработку замены осуществляют в соответствии со структурами назначения битов по фиг. 225-228.
Следует отметить, что на фиг. 229-232 по оси абсцисс представлено Es/N0 (отношение мощности сигнала к мощности шумов для одного символа) и по оси ординат представлено значение BER.
Кроме того, кривой, показанной сплошной линией, представлено значение BER в случае, когда осуществляют процесс замены, и линией, представленной чередующимися длинными и короткими штрихами, представлено значение BER, когда процесс замены не осуществляется.
На фиг. 229 показана BER, когда процесс замены в соответствии со структурой назначения битов по фиг. 225 выполняют для кодов LDPC с длиной N кода 64800 и скорость кодирования которых равна 5/6 и 9/10, при использовании 4096QAM в качестве способа модуляции и при установке кратного числа b равным 1.
На фиг. 230 показана BER, когда обработку замены в соответствии со структурой назначения бита по фиг. 226 выполняют для кодов LDPC, с длиной N кода 64800 и скоростью кодирования 5/6 и 9/10, при использовании 4096QAM в качестве способа модуляции и с установкой кратного числа b равным 2.
Следует отметить, что на фиг. 229 и 230 график, отмеченный треугольной меткой, представляет BER в отношении кода LDPC, имеющего скорость кодирования 5/6, и график, отмеченный знаком звездочка, представляет значение BER, относящееся к коду LDPC, имеющему скорость кодирования 9/10.
На фиг. 231 показана BER, когда обработку замены в соответствии со структурой назначения бита по фиг. 227 выполняют для кодов LDPC с длиной N кода 16200 и скоростью кодирования 3/4, 5/6 и 8/9, и для кодов LDPC с длиной N кода 64800 и скоростью кодирования 3/4, 5/6 и 9/10, при использовании 1024QAM в качестве способа модуляции и с установкой кратного числа b равным 2.
Следует отметить, что на фиг. 231, график, помеченный звездочкой, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 64800 и скорость кодирования 9/10, и график, отмеченный треугольной меткой, направленной вверх, представляет BER, относящуюся к кодам LDPC, имеющим длину N кода 64800 и скорость кодирования 5/6. Кроме того, граф, имеющий квадратную метку, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 64800 и скорость кодирования 3/4.
- 123 022652
Кроме того, на фиг. 231, график, помеченный круглой меткой, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 8/9, и график, отмеченный треугольной меткой, направленной вниз, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 5/6. Кроме того, график, имеющий метку плюс, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 3/4.
На фиг. 232 показана BER, когда обработку замены в соответствии со структурой назначения бита по фиг. 228 выполняют для кодов LDPC, с длиной N кода 16200 и скоростью кодирования 5/6 и 8/9, и для кодов LDPC с длиной N кода 64800 и скоростью кодирования 5/6 и 9/10, используя 4096QAM к в качестве способа модуляции и с установкой кратного числа b равным 2.
Следует отметить, что на фиг. 232, график, помеченный звездочкой, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 64800 и скорость кодирования 9/10, и график, отмеченный треугольной меткой, направленной вверх, представляет BER, относящуюся к кодам LDPC, имеющим длину N кода 64800 и скорость кодирования 5/6.
Кроме того, на фиг. 232 график, помеченный круглой меткой, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 8/9, и график, отмеченный треугольной меткой, направленной вниз, представляет BER, относящуюся к коду LDPC, имеющему длину N кода 16200 и скорость кодирования 5/6.
В соответствии с фиг. 229-232 одна и та же структура назначения бита может быть принята для множества видов кодов LDPC. Кроме того, устойчивость к ошибкам может быть установлена как заданный параметр в отношении всех из множества видов кодов LDPC.
В частности, в случае, когда структура назначения битов для исключительного использования будет принята для каждого из множества видов кодов LDPC, которые имеют разные другие длины кода и разные скорости кодирования, устойчивость к ошибке может быть повышена до очень высокого уровня параметра. Однако необходимо изменить структуру назначения битов для каждого из множества видов кодов LDPC.
С другой стороны, в соответствии со структурами назначения битов, показанными на фиг. 225-228, одна и та же структура назначения бита может быть принята для множества видов кодов LDPC, которые имеют разные длины кода и разные скорости кодирования, и при этом исключается необходимость изменения структуры назначения битов для каждого из множества видов кодов LDPC, как и в случае, в котором структура назначения битов для исключительного использования будет принята для каждого из множества видов кодов LDPC.
Кроме того, в соответствии со структурами назначения битов, показанными на фиг. 225-228, устойчивость к ошибкам может быть повышена до высокого уровня характеристики, хотя она будет немного ниже, чем в случае, когда структура назначения бита для исключительного использования будет принята для каждого из множества видов кодов LDPC.
В частности, например, в случае, когда способ модуляции представляет собой 4096QAM, та же структура назначения битов, что показана на фиг. 225 или 226, может использоваться для всех кодов LDPC, которые имеют длину N кода 64800 и скорость кодирования 5/6 и 9/10. Даже в случае, когда одна и та же структура назначения битов будет принята таким образом, устойчивость к ошибкам может быть повышена до высокого уровня эффективности.
Кроме того, например, в случае, когда способ модуляции представляет собой 1024QAM, одна и та же структура назначения бита фиг. 227 может быть принята для всех кодов LDPC с длиной N кода 16200 и скоростью кодирования 3/4, 5/6 и 8/9 и кодов LDPC с длиной N кода 64800 и скоростью кодирования 3/4, 5/6 и 9/10. Тогда, даже если ту же самую структуру назначения бита принимают таким образом, устойчивость к ошибкам может быть повышена до высокого уровня эффективности.
В то же время, например, в случае, когда способ модуляции представляет собой 4096QAM, одна и та же структура назначения бита фиг. 228 может быть принята для всех кодов LDPC с длиной N кода 16200 и скоростью кодирования 5/6 и 8/9 и кодов LDPC с длиной N кода 64800 и скоростью кодирования 5/6 и 9/10. Тогда, даже если та же самая структура назначения бита будет принята таким образом, устойчивость к ошибкам может быть повышена до высокого уровня эффективности.
Ниже дополнительно описаны варианты структуры назначения битов.
На фиг. 233 представлен пример структуры назначения бита, которая может быть принята, когда код LDPC представляет собой любой код LDPC, который имеет длину N кода 16200 или 64800 битов, и одну из скоростей кодирования для кода LDPC, определенного по матрице Н проверки на четность, сформированной, например, из любой из таблиц исходного значения матрицы проверки на четность, показанных на фиг. 178-223, кроме скорости кодирования 3/5, и, кроме того, способ модуляции представляет собой QPSK и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, который имеет длину N кода 16200 или 64800 битов, и имеет другую скорость кодирования, кроме 3/5, и, кроме того, способ модуляции представляет собой QPSK, и кратное число b равно 1, демультиплексор 25 считывает кодовые биты, записанные в запоминающее устройство 31 для сохранения (N/(2xl))x(2xl) битов в направлении столб- 124 022652 цовхнаправлении строк в модулях по 2x1 (= mb) битов в направлении строки, и подает считанные кодовые биты в блок 32 замены.
Блок 32 замены заменяет 2x1 (= mb) кодовых битов Ьо и Ьь считанных из запоминающего устройства 31 таким образом, что 2x1 (= mb) кодовых битов Ьо и bi будут назначены 2x1 (= mb) битам у0 и yj одного (= Ь) символа, как можно видеть на фиг. 233.
В частности, в соответствии с фиг. 233, блок 32 замены выполняет замену, для назначения кодового бита Ьо для бита у0 символа и кодового бита bi для бита yi символа.
Следует отметить, что в данном случае также возможно рассмотреть случай, в котором замена не выполняется и кодовые биты Ьо, и bi определяют в том виде, как они есть, так же как и для битов у0 и yj символа соответственно.
На фиг. 234 показан пример структуры назначения битов, которая может быть принята в случае, когда код LDPC представляет собой код LDPC, который имеет длину N кода 16200 или 64800 битов и имеет другую скорость кодирования, кроме 3/5, и, кроме того, способ модуляции представляет собой 16QAM и кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, который имеет длину N кода 16200 или 64800 битов и имеет другую скорость кодирования, кроме 3/5, и, кроме того, способ модуляции представляет собой 16QAM, и кратное число b равно 2, демультиплексор 25 считывает кодовые биты, записанные в запоминающее устройстве 31 для сохранения (N/(4x2))x(4x2) бита в направлении столбцовхнаправлении строк в единицах по 4x2 (= mb) битов в направлении строки и передает считанные кодовые биты в блок 32 замены.
Блок 32 замены заменяет 4x2 (= mb) кодовых битов b0-b7, считанных из запоминающего устройства 31 таким образом, что 4x2 (= mb) кодовых бита назначают для 4x2 (= mb) битов у0-у7 символов для двух (= Ь) последовательных символов, как можно видеть на фиг. 234.
В частности, в соответствии с фиг. 234 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у7 символа, кодового бита bi для бита yi символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ь5 для бита у3 символа, кодового бита be для бита у6 символа, и кодового бита Ь7 для бита уо символа.
На фиг. 235 показан пример структуры назначения битов, которая может быть принята в случае, когда способ модуляции представляет собой 64QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 или 64800 битов и скорость кодирования представляет собой любую другую скорость, кроме 3/5, и, кроме того, кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 или 64800 битов и с любой другой скоростью кодирования кроме 3/5, и способ модуляции представляет собой 64QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (N/(6x2))x(6x2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 6x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 6x2 (= mb) кодовых битов Ь0-Ьц, считываемых из запоминающего устройства 31 так, что 6x2 (= mb) кодовых битов Ь0-Ьц могут быть назначены 6x2 (= mb) битам уо-уц символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 235.
- 125 022652
В частности, в соответствии с фиг. 235 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уи символа, кодового бита bi для бита у? символа, кодового бита Ь2 для бита уз символа, кодового бита Ьз для бита ую символа, кодового бита Ь4 для бита у г, символа, кодового бита bs для бита у2 символа, кодового бита bs для бита у9 символа, кодового бита Ь7 для бита у 5 символа, кодового бита Ья для бита у । символа, кодового бита Ь9 для бита ув символа, кодового бита Ью для бита у4 символа, и кодового бита Ьц для бита уо символа.
На фиг. 236 показан пример структуры назначения битов, которая может быть принята в случае, когда способ модуляции представляет собой 256QAM и код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов, и с любой другой скоростью кодирования, кроме 3/5, и, кроме того, кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов, и с любой другой скоростью кодирования, кроме 3/5, и способ модуляции представляет собой 256QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(8х2))х(8х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 8x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 8x2 (= mb) кодовых битов Ьо-Ью, считываемых из запоминающего устройства 31 так, что 8x2 (= mb) кодовых битов Ьо-Ью могут быть назначены 8x2 (= mb) битам yo-yis символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 236.
В частности, в соответствии с фиг. 236 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у 15 символа, кодового бита bi для бита yi символа, кодового бита Ь2 для бита у и символа, кодового бита Ь3 для бита у3 символа, кодового бита Ь4 для бита у8 символа, кодового бита Ь3 для бита уп символа, кодового бита be для бита у9 символа, кодового бита Ь7 для бита у5 символа, кодового бита Ь8 для бита ую символа, кодового бита Ь9 для бита уе символа, кодового бита Ью для бита у4 символа, кодового бита bj ι для бита у7 символа, кодового бита Ь|2 для бита уп символа, кодового бита bj3 для бита у2 символа, кодового бита bi4 для бита уи символа, и кодового бита bis Для бита уо символа.
На фиг. 237 показан пример структуры назначения битов, которая может быть принята, в случае, когда способ модуляции представляет собой 256QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов, и с любой другой скоростью кодирования, кроме 3/5, и, кроме того, кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов, и с любой другой скоростью кодирования, кроме 3/5, и способ модуляции 256QAM, и, кроме того, кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (16200/(8х1))х(8х1) битов в направлении столбцовхнаправлении строк, считывают в
- 126 022652 модуле по 8x1 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 8x1 (= mb) кодовых битов b0-b7, считываемых из запоминающего устройства 31 так, что 8x1 (= mb) кодовых битов b0-b7 могут быть назначены 8x1 (= mb) битам у0-у7 символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 237.
В частности, в соответствии с фиг. 237 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у7 символа, кодового бита bi для бита уз символа, кодового бита Ь2 для бита у, символа, кодового бита Ьз для бита уз символа, кодового бита Ь4 для бита у2 символа, кодового бита Ьз для бита уз символа, кодового бита Ьз для бита у4 символа, и кодового бита Ь7 для бита уо символа.
На фиг. 238 показан пример структуры назначения битов, которая может быть принята, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 или 64800 битов и с любой другой скоростью кодирования, кроме 3/5, и, кроме того, способ модуляции представляет собой QPSK, и кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 или 64800 битов и с любой другой скоростью кодирования, кроме 3/5, и, кроме того, способ модуляции представляет собой QPSK, и кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (N/(2xl))x(2xl) битов в направлении столбцовхнаправлении строк, считывают в модуле по 2x1 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 2x1 (= mb) кодовых битов Ьо и Ь7, считанных из запоминающего устройства 31 так, что 2x1 (= mb) кодовых битов Ьо и b могут быть назначены 2x1 (= mb) битам у0 и у! символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 238.
В частности, в соответствии с фиг. 238 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у0 символа и кодового бита b для бита у2 символа.
Следует отметить, что в данном случае, также возможно рассмотреть случай, в котором не выполняют замену и кодовые биты Ьо и b определяют в том виде, как они есть, так же как биты у0 и у! символа соответственно.
На фиг. 239 показан пример структуры назначения бита, которая может быть принята, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования 3/5, и, кроме того, способ модуляции представляет собой 16QAM, и кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и со скоростью кодирования 3/5, и кроме того, способ модуляции представляет собой 16QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(4х2))х(4х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 4x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 4x2 (= mb) кодовых битов b0-b7, считываемых из запоминающего устройства 31 так, что 4х2(= mb) кодовых битов b0-b7 могут быть назначены 4x2 (= mb) битам у0-у7 символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 239.
В частности, в соответствии с фиг. 239 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уо символа, кодового бита Ь| для бита у$ символа, кодового бита Ь2 для бита у, символа, кодового бита Ьз для бита у2 символа, кодового бита Ь4 для бита у4 символа, кодового бита bs для бита у7 символа, кодового бита be для бита уз символа, и кодового бита Ь7 для бита у6 символа.
На фиг. 240 показан пример структуры назначения битов, которая может быть принята, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования 3/5, и, кроме того, способ модуляции представляет собой 16QAM, и кратное число b равно 2.
- 127 022652
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования 3/5, и кроме того, способ модуляции представляет собой 16QAM, и кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (16200/(4х2))х(4х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 4x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 4x2 (= mb) кодовых битов bo-b7, считываемых из запоминающего устройства 31 так, что 4x2 (= mb) кодовых битов b0-b7 могут быть назначены 4x2 (= mb) битам у0-у7 символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 240.
В частности, в соответствии с фиг. 240 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у7 символа, кодового бита bi для бита yi символа, кодового бита Ь2 для бита у4 символа, кодового бита Ь3 для бита у2 символа, кодового бита Ь4 для бита у3 символа, кодового бита Ь5 для бита у3 символа, кодового бита Ьб для бита уб символа, и кодового бита Ь7 для бита уо символа.
На фиг. 241 показан пример структуры назначения битов, которая может быть принята, в случае, когда способ модуляции представляет собой 64QAM и код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования 3/5, и, кроме того, кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования 3/5, и способ модуляции 64QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(6х2))х(6х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 6x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 6x2 (= mb) кодовых битов Ь0-Ьц, считываемых из запоминающего устройства 31 так, что 6x2 (= mb) кодовых битов Ь0-Ьц могут быть назначены 6x2 (= mb) битам у0-уц символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 241.
В частности, в соответствии с фиг. 241 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у2 символа, кодового бита bj для бита у7 символа, кодового бита Ь2 для бита у б символа, кодового бита Ь3 для бита у9 символа, кодового бита Ь4 для бита у0 символа, кодового бита bs для бита у3 символа, кодового бита be для бита yi символа, кодового бита Ь7 для бита у» символа, кодового бита bs для бита у4 символа, кодового бита Ь9 для бита уп символа, кодового бита Ью для бита у5 символа, и кодового бита Ьп для бита ую символа.
На фиг. 242 показан пример структуры назначения битов, которая может быть принята, в случае, когда способ модуляции представляет собой 64QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования 3/5, и, кроме того, кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования 3/5, и способ модуляции представляет собой 64QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (16200/(6х2))х(6х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 6x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 6x2 (= mb) кодовых битов Ь0-Ьц, считываемых из запоминающего устройства 31 так, что 6x2 (= mb) кодовых битов Ь0-Ьц могут быть назначены 6x2 (= mb) битам у0-уц символа
- 128 022652 двух (= b) последовательных символов, как можно видеть в позиции А на фиг. 242.
В частности, в соответствии с фиг. 242 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита уп символа, кодового бита bi для бита у7 символа, кодового бита Ь2 для бита уз символа, кодового бита Ь3 для бита ую символа, кодового бита Ь4 для бита у6 символа, кодового бита Ь3 для бита у2 символа, кодового бита be для бита у9 символа, кодового бита Ь7 для бита у3 символа, кодового бита Ь8 для бита yi символа, кодового бита Ь9 для бита у8 символа, кодового бита Ью для бита у4 символа, и кодового бита Ьц для бита уо символа.
На фиг. 243 показан пример структуры назначения битов, которая может быть принята, в случае, когда способ модуляции представляет собой 256QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования 3/5, и, кроме того, кратное число b равно 2.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 64800 битов и скорость кодирования 3/5, и способ модуляции представляет собой 256QAM, и, кроме того, кратное число b равно 2, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве 31 для сохранения (64800/(8х2))х(8х2) битов в направлении столбцовхнаправлении строк, считывают в модуле по 8x2 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 8x2 (= mb) кодовых битов b0-bi5, считываемых из запоминающего устройства 31 так, что 8x2 (= mb) кодовых битов Ьо-Ьи могут быть назначены 8x2 (= mb) битам уо-уи символа двух (= Ь) последовательных символов, как можно видеть в позиции А на фиг. 243.
В частности, в соответствии с фиг. 243 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у2 символа, кодового бита bi для бита уп символа, кодового бита Ь2 для бита у3 символа, кодового бита Ь3 для бита у4 символа, кодового бита Ь4 для бита у9 символа, кодового бита Ь$ для бита у9 символа, кодового бита Ь8 для бита у, символа, кодового бита Ь7 для бита у8 символа, кодового бита bg для бита у19 символа, кодового бита Ь9 для бита yi3 символа, кодового бита Ью для бита у7 символа, кодового бита Ьц для бита у и символа, кодового бита Ь]2 для бита у8 символа, кодового бита bi3 для бита у и символа, кодового бита Ь|4 для бита у3 символа, и кодового бита bis для бита yi2 символа.
На фиг. 244 показан пример структуры назначения битов, которая может быть принята, в случае, когда способ модуляции представляет собой 256QAM, и код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скорость кодирования 3/5, и, кроме того, кратное число b равно 1.
В случае, когда код LDPC представляет собой код LDPC, длина N кода которого составляет 16200 битов и скоростью кодирования 3/5, и способ модуляции представляет собой 256QAM, и, кроме того,
- 129 022652 кратное число b равно 1, в демультиплексоре 25, кодовые биты, записанные в запоминающем устройстве для сохранения (16200/(8х1))х(8х1) битов в направлении столбцовхнаправлении строк, считывают в модуле по 8x1 (= mb) битов в направлении строки и подают в блок 32 замены.
Блок 32 замены заменяет 8x1 (= mb) кодовых битов b0-b7, считываемых из запоминающего устройства 31 так, что 8x1 (= mb) кодовых битов b0-b7 могут быть назначены 8x1 (= mb) битам у0-у7 символа одного (= Ь) символа, как можно видеть в позиции А на фиг. 244.
В частности, в соответствии с фиг. 244 блок 32 замены выполняет замену для назначения кодового бита Ьо для бита у7 символа, кодового бита bi для бита уз символа, кодового бита Ь2 для бита yi символа, кодового бита Ьз для бита ys символа, кодового бита Ь4 для бита у2 символа, кодового бита bs для бита у в символа, кодового бита be для бита у4 символа, и кодового бита Ь7 для бита уо символа.
Далее будет описан обратный перемежитель 53, который входит в состав устройства 12 приема.
На фиг. 245 показан вид, иллюстрирующий обработку мультиплексора 54, который входит в состав обратного перемежителя 53.
В частности, в позиции А на фиг. 245 показан пример функциональной конфигурации мультиплексора 54.
Мультиплексор 54 состоит из блока 1001 обратной замены и запоминающего устройства 1002.
Мультиплексор 54 определяет биты символа для символов, подаваемых из блока 52 обратного отображения на предыдущем этапе, как объект его обработки, и выполняет обработку обратной замены, соответствующую обработке замены, выполненной демультиплексором 25 устройства 11 передачи (обработка, обратная обработке замены), т.е. обработку обратной замены, состоящую в возврате положений кодовых битов (битов символов) кода LDPC, замена которых была выполнена в процессе замены. Затем мультиплексор 54 подает на следующем этапе код LDPC, полученный в результате обработки обратной замены, в обратный перемежитель 55 скручивания столбцов.
В частности, в мультиплексоре 54 mb битов у0, yi, ..., ymb.i символов b символов подают в модулях из b (последовательных) символов в блок 1001 обратной замены.
Блок 1001 обратной замены выполняет обратную замену, состоящую в возврате компоновки из mb битов уо-ymb.i символов к исходной компоновке mb кодовых битов bo, bi, ..., bmb_j (компоновка кодовых битов b0-bmb.i, перед тем как будет выполнена замена блоком 32 замены, который входит в состав демультиплексора 25 на стороне устройства И передачи). Блок 1001 обратной замены выводит кодовые биты b0-bmb.i, полученные в результате обратной замены.
Запоминающее устройство 1002 имеет емкость накопителя, требуемую для сохранения mb битов в направлении строки (в горизонтальном направлении) и сохранения N/(mb) битов в столбце (вертикальном направлении), аналогично запоминающему устройству 31, которое входит в состав демультиплексора 25 на стороне устройства И передачи. Другими словами, блок 1001 обратной замены выполнен из mb столбцов, каждый из которых содержит N/(mb) битов.
Однако в запоминающем устройстве 1002 запись кодовых битов кодов LDPC, выводимых из блока 1001 обратной замены, осуществляется в направлении, в котором выполняют считывание кодовых битов из запоминающего устройства 31 демультиплексора 25 устройства 11 передачи и считывание кодовых битов, записанных в запоминающее устройство 1002, выполняют в направлении, в котором выполняют запись кодовых битов в запоминающее устройство 31.
В частности, мультиплексор 54 устройства 12 приема последовательно осуществляет запись кодовых битов LDPC, выводимых из блока 1001 обратной замены в модулях по mb битов в направлении строки, начиная с первой строки запоминающего устройства 1002, в направлении нижней строки, как показано в позиции А на фиг. 245.
Затем, когда запись кодовых битов для одной длины кода заканчивается, мультиплексор 54 считывает кодовые биты в направлении столбцов из запоминающего устройства 1002 и подает эти кодовые биты в обратный перемежитель 55 скручивания столбцов на следующем этапе.
Здесь, в позиции В на фиг. 245 показан вид, иллюстрирующий считывание кодовых битов из запоминающего устройства 1002.
Мультиплексор 54 выполняет считывание кодовых битов LDPC в направлении вниз (в направлении столбцов) сверху столбца, который составляет запоминающее устройство 1002, начиная с самого левого столбца, в направлении столбцов с правой стороны.
- 130 022652
Далее, со ссылкой на фиг. 246 будет описана обработка, выполняемая обратным перемежителем 55 скручивания столбцов, который входит в состав обратного перемежителя 53 устройства 12 приема.
На фиг. 246 показан пример конфигурации запоминающего устройства 1002 мультиплексора 54.
Запоминающее устройство 1002 имеет емкость накопления для сохранения mb битов в направлении столбцов (в вертикальном направлении) и сохраняет N/(mb) битов в направлении строк (в горизонтальном направлении) и состоит из mb столбцов.
Обратный перемежитель 55 скручивания столбцов записывает кодовые биты для кода LDPC в направлении строки в запоминающее устройство 1002 и управляет положением, в котором начинается считывание, когда кодовые биты считывают в направлении столбцов, для выполнения обратного перемежения скручивания столбцов.
В частности, обратный перемежитель 55 скручивания столбцов выполняет обработку обратного изменения компоновки, состоящую в соответствующем изменения исходного положения считывания, в котором должно начинаться считывание кодовых битов для каждого из множества столбцов, для возврата компоновки кодовых битов, компоновка которых была изменена в результате перемежения скручивания столбцов к исходной компоновке.
Здесь, на фиг. 246 показан пример конфигурации запоминающего устройства 1002 в случае, когда способ модуляции представляет собой 16QAM, и кратное число b равно 1. В соответствии с этим количество m битов для одного символа составляет 4 бита и запоминающее устройство 1002 включает в себя четыре (= mb) столбца.
Обратный перемежитель 55 скручивания столбцов выполняет (вместо мультиплексора 54) запись кодовых битов для кода LDPC, выводимого из блока 1001 замены в направлении строки последовательно в запоминающее устройство 1002, начиная с первой строки в направлении самой нижней строки.
Затем, если запись кодовых битов для длины одного кода заканчивается, тогда обратный перемежитель 55 скручивания столбцов выполняет считывание кодовых битов в направлении вниз (в направлении столбцов), начиная сверху, из запоминающего устройства 1002, начиная с самого левого столбца в направлении столбцов с правой стороны.
Однако обратный перемежитель 55 скручивания столбцов выполняет считывание кодовых битов из запоминающего устройства 1002, определяя исходное положение записи, после записи кодовых битов, выполненной с помощью перемежителя 24 скручивания столбцов на стороне устройства 11 передачи, до исходного положения считывания кодовых битов.
В частности, если адрес положения верхней части каждого столбца определен как 0 и адрес каждого положения в направлении столбцов представлен целым числом, заданным в порядке возрастания, тогда в случае, когда способ модуляции представляет собой 16QAM, и кратное число b равно 1, обратный перемежитель 55 скручивания столбцов устанавливает исходное положение считывания для самого левого столбца в положение с адресом 0, устанавливает исходное положение считывания для второго столбца (слева) в положение с адресом 2, устанавливает исходное положение считывания для третьего столбца в положение с адресом 4 и устанавливает исходное положение считывания для четвертого столбца в положение с адресом 7.
Следует отметить, что, в том что касается каждого из этих столбцов, исходное положение считывания которого имеет другой адрес, кроме 0, считывание кодовых битов выполняют таким образом, что после выполнения такого считывания вплоть до самого нижнего положения, положение считывания возвращается вверх (положение с адресом 0) столбца, и считывание выполняют в направлении вниз до положения, непосредственно предшествующего исходному положению считывания. Затем, после этого считывание осуществляют из следующего (правого) столбца.
В результате выполнения такого перемежения скручивания столбцов, как описано выше, компоновка кодовых битов, измененная в результате перемежения скручивания столбцов, возвращается к исходной компоновке.
На фиг. 247 показана блок-схема, представляющая другой пример конфигурации устройства 12 приема.
Как показано на фиг. 247, устройство 12 приема представляет собой устройство обработки данных, которое принимает сигнал модуляции из устройства 11 передачи и включает в себя блок 51 ортогональной демодуляции, блок 52 обратного отображения, обратный перемежитель 53 и блок 1021 декодирования LDPC.
Блок 51 ортогональной демодуляции принимает сигнал модуляции из устройства 11 передачи, выполняет ортогональную демодуляцию и подает символы (значения в направлении осей I и Q), полученные как результат ортогональной демодуляции, в блок 52 обратного отображения.
Блок 52 обратного отображения выполняет обратное отображение, состоящее в преобразовании символов из блока 51 ортогональной демодуляции в кодовые биты для кода LDPC и подает эти кодовые биты в обратный перемежитель 53.
Обратный перемежитель 53 включает в себя мультиплексор (MUX) 54, обратный перемежитель 55 скручивания столбцов и обратный перемежитель 1011 четности и выполняет обратное перемежение кодовых битов для кода LDPC из блока 52 обратного отображения.
- 131 022652
В частности, мультиплексор 54 определяет код LDPC из блока 52 обратного отображения, как объект своей обработки, и выполняет обработку обратной замены, соответствующую обработке замены, выполненной демультиплексором 25 устройства 11 передачи (обработка, обратная обработке замены), т.е. обработку обратной замены, состоящую в возврате положений кодовых битов, замененных при обработке замены, в исходные положения. Затем мультиплексор 54 подает код LDPC, полученный как результат процесса обратной замены, в обратный перемежитель 55 скручивания столбцов.
Обратный перемежитель 55 скручивания столбцов определяет код LDPC из мультиплексора 54, как объект обработки, и выполняет обратное перемежение скручивания столбцов в соответствии с перемежением скручивания столбцов как процесс изменения компоновки, выполняемый перемежителем 24 скручивания столбцов устройства 11 передачи.
Код LDPC, полученный в результате обратного перемежения скручивания столбцов, подают из обратного перемежителя 55 скручивания столбцов в обратный перемежитель 1011 четности.
Обратный перемежитель 1011 четности определяет кодовые биты после обратного перемежения скручивания столбцов, выполненного обратным перемежителем 55 скручивания столбцов, как объект своей обработки, и выполняет обратное перемежение четности, соответствующее перемежению четности, выполненному перемежителем 23 четности устройства 11 передачи (обработка, обратная перемежению четности), т.е. обратное перемежение четности, состоящее в возврате компоновки кодовых битов для кода LDPC, компоновка которого была изменена в результате перемежения четности в исходную компоновку.
Код LDPC, полученный в результате обратного перемежения четности, подают из обратного перемежителя 1011 четности в блок 1021 декодирования LDPC.
В соответствии с этим в устройстве 12 приема по фиг. 247 код LDPC, для которого была выполнена обработка обратной замены, обратного перемежения скручивания столбцов и обратного перемежения четности, т.е. код LDPC, полученный в результате кодирования LDPC, в соответствии с матрицей Н проверки на четность, подают в блок 1021 декодирования LDPC.
Блок 1021 декодирования LDPC выполняет декодирование LDPC для кода LDPC из обратного перемежителя 53, используя саму матрицу Н проверки на четность, использовавшуюся для кодирования LDPC блоком 21 кодирования LDPC устройства И передачи, или матрицу проверки на четность преобразования, полученную в результате выполнения, по меньшей мере, преобразования столбца, соответствующего перемежению четности, для матрицы Н проверки на четность. Затем блок 1021 декодирования LDPC выводит данные, полученные в результате декодирования LDPC, как результат декодирования данных объекта.
Здесь, в устройстве 12 приема по фиг. 247, поскольку код LDPC, полученный в результате кодирования LDPC, в соответствии с матрицей Н проверки на четность, подают из (обратного перемежителя 1011 четности) обратного перемежителя 53 в блок 1021 декодирования LDPC в случае, когда декодирование LDPC кода LDPC выполняют, используя саму матрицу Н проверки на четность, которая использовалась для кодирования LDPC блоком 21 кодирования LDPC устройства И передачи, блок 1021 декодирования LDPC может быть выполнен, например, из устройства декодирования, которое выполняет декодирование LDPC, в соответствии со способом полного последовательного декодирования, в котором математическую операцию сообщений (сообщений узла проверки и сообщений переменного узла) выполняют для узла один за другим или другого устройства декодирования, в котором декодирование LDPC выполняют в соответствии со способом полного параллельного декодирования, в котором, математическую операцию сообщений выполняют одновременно (параллельно) для всех узлов.
Кроме того, в случае, когда декодирование LDPC для кода LDPC выполняют, используя матрицу проверки на четность преобразования, полученную путем выполнения, по меньшей мере, замены столбца, соответствующей перемежению четности для матрицы Н проверки на четность, использовавшейся при кодировании LDPC блоком 21 кодирования LDPC устройства И передачи, для блока 1021 декодирования LDPC из устройства декодирования может быть подтверждена архитектура, которая выполняет математическую операцию узла проверки и математическую операцию переменного узла одновременно для Р (или для делителя Р, другого, кроме 1) узлов проверки и Р переменных узлов и, которые имеют блок 310 изменения компоновки данных приема для осуществления замены столбцов, аналогичной замене столбцов, выполняемой матрицей проверки на четность преобразования для кода LDPC, для изменения компоновки кодовых битов для кодов LDPC.
Следует отметить, что, хотя для удобства описания на фиг. 247 мультиплексор 54 для выполнения обработки обратной замены, обратный перемежитель 55 скручивания столбцов, предназначенный для выполнения обратного перемежения скручивания столбцов, и обратный перемежитель 1011 четности, предназначенный для выполнения обратного перемежения четности, выполнены отдельно друг от друга, два или больше из мультиплексора 54, обратного перемежителя 55 скручивания столбцов и обратного перемежителя 1011 четности могут быть выполнены интегрально, аналогично перемежителю 23 четности, перемежителю 24 скручивания столбцов и демультиплексору 25 устройства 11 передачи.
На фиг. 248 показана блок-схема, представляющая первый пример конфигурации системы приема, которую можно применять в устройстве 12 приема.
- 132 022652
На фиг. 248 показана система приема, включающая в себя блок 1101 получения, блок 1102 обработки декодирования линии передачи и блок 1103 обработки декодирования источника информации.
Блок 1101 получения получает сигнал, включающий в себя код LDPC, полученный, по меньшей мере, в результате кодирования данных объекта, таких как данные изображения и музыкальные данные программы, через линию передачи данных, такую как, например, наземная цифровая широковещательная передача, спутниковая цифровая широковещательная передача, сеть CATV, Интернет или некоторая другая сеть. Затем блок 1101 получения подает полученный сигнал в блок 1102 обработки декодирования линии передачи.
Здесь, во время широковещательной передачи сигнала, полученного блоком 1101 получения, например, из станции широковещательной передачи, используя поверхностные радиоволны, спутниковые радиоволны, CATV (кабельное телевидение) или т.п., блок 1101 получения выполнен из тюнера, STB (ТВП, телевизионной приставки) или т.п. С другой стороны, в случае, когда сигнал, полученный блоком 1101 получения, передают в состоянии групповой передачи, в соответствии с протоколом IPTV (ПТВИ, протокол телевидения Интернет), например из веб-сервера, блок 11 получения выполнен из сетевого I/F (интерфейса), такого как, например, NIC (карта сетевого интерфейса).
Блок 1102 обработки декодирования линии передачи выполняет обработку декодирования линии передачи, включающую в себя, по меньшей мере, обработку для коррекции ошибок, возникающих в линии передачи сигнала, полученного через линию передачи блоком 1101 получения, и подает сигнал, полученный в результате процесса декодирования линии передачи, в блок 1103 обработки декодирования источника информации.
В частности, сигнал, полученный через линию передачи блоком 1101 получения, представляет собой сигнал, полученный в результате выполнения, по меньшей мере, кодирования коррекции ошибок для коррекции ошибок, образующихся в линии передачи, и для такого сигнала, как было описано непосредственно выше, блок 1102 обработки декодирования линии передачи осуществляет обработку декодирования линии передачи, такую как, например, обработка коррекции ошибок.
Здесь, в качестве кодирования коррекции ошибок, например, доступно кодирование LDPC, кодирование Рида-Соломона и т.д. Здесь, в качестве кодирования коррекции ошибок выполняют, по меньшей мере, кодирование LDPC.
Кроме того, процесс декодирования в линии передачи иногда включает в себя демодуляцию сигнала модуляции и т.д.
Блок 1103 обработки декодирования источника информации выполняет процесс декодирования источника информации, включающий в себя, по меньшей мере, процесс для распаковывания сжатой информации в исходную информацию для сигнала, для которого был выполнен процесс декодирования линии передачи.
В частности, сигнал, полученный через линию передачи с помощью блока 1101 получения, иногда обрабатывают путем кодирования сжатия для сжатия информации, для уменьшения объема данных, таких как изображение, звук и т.д., как информации. В таком случае блок 1103 обработки декодирования источника информации выполняет обработку декодирования источника информации, такую как обработка (обработка восстановления данных) для восстановления данных из сжатой информации в исходную информацию для сигнала, для которого была выполнена обработка декодирования линии передачи.
Следует отметить, что в случае, когда сигнал, полученный через линию передачи с помощью блока 1101 получения, не был подвергнут кодированию сжатия, блок 1103 обработки декодирования источника информации не выполняет обработку восстановления сжатой информации в исходную информацию.
Здесь, в качестве обработки восстановления, например, доступно декодирование MPEG и т.д. Кроме того, обработка декодирования линии передачи иногда включает в себя дескремблирование, в дополнение к обработке восстановления после сжатия.
В системе приема, выполненной таким образом, как описано выше, блок 1101 получения принимает сигнал, полученный в результате выполнения кодирования сжатия, такого как кодирование MPEG для данных, например, изображений, звука и т.д. и, кроме того, выполняет кодирование коррекции ошибок, такое как кодирование LDPC для сжатых кодированных данных через линию передачи. Этот сигнал подают в блок 1102 обработки декодирования линии передачи.
В блоке 1102 обработки декодирования в линии передачи выполняют обработку, аналогичную выполняемой, например, блоком 51 ортогональной демодуляции, блоком 52 обратного отображения, обратным перемежителем 53 и блоком 56 декодирования LDPC (или блоком 1021 декодирования LDPC), как обработку декодирования в линии передачи для сигнала из блока 1101 получения. Затем сигнал, полученный в результате обработки декодирования линии передачи, подают в блок 1103 обработки декодирования источника информации.
В блоке 1103 обработки декодирования источника информации выполняют обработку декодирования источника информации, такую как декодирование MPEG для сигнала из блока 1102 обработки декодирования линии передачи, и выводят изображение или звук, полученные в результате обработки декодирования информации.
- 133 022652
Такую систему приема по фиг. 248, как описано выше, можно применять, например, в телевизионном тюнере для приема широковещательной передачи телевизионного сигнала, например при цифровой широковещательной передаче и т.д.
Следует отметить, что возможно выполнить конфигурацию каждого из блока 1101 получения, блока 1102 обработки декодирования линии передачи и блока 1103 обработки декодирования источника информации как независимое устройство (аппаратные средства (ИС (интегральная микросхема) или т.п.) или в виде программного модуля).
Кроме того, что касается блока 1101 получения, блока 1102 обработки декодирования линии передачи и блока 1103 обработки декодирования источника информации, набор из блока 1101 получения и блока 1102 обработки декодирования линии передачи, другой набор из блока 1102 обработки декодирования линии передачи и блока 1103 обработки декодирования источника информации или дополнительный набор из блока 1101 получения, блока 1102 обработки декодирования линии передачи и блока 1103 обработки декодирования источника информации может быть сконфигурирован как одно независимое устройство.
На фиг. 249 показана блок-схема, представляющая второй пример конфигурации системы приема, которую можно применять в устройстве 12 приема.
Следует отметить, что на фиг. 249 элементы, соответствующие показанным на фиг. 248, обозначены одинаковыми номерами ссылочных позиций, и их описание, соответственно, исключено в следующем описании.
Система приема по фиг. 249 является такой же, как показано на фиг. 248 в том, что она включает в себя блок 1101 получения, блок 1102 обработки декодирования линии передачи и блок 1103 обработки декодирования источника информации, но отличается от системы, показанной на фиг. 248 тем, что она включает в себя блок 1111 вывода.
Блок 1111 вывода представляет собой, например, устройство дисплея, предназначенное для отображения изображения, или громкоговоритель для вывода звука и выводит изображение, звук или т.п. как сигнал, выводимый из блока 1103 обработки декодирования источника информации. Другими словами, блок 1111 вывода отображает изображение или выводит звук.
Такая система приема по фиг. 249, как описано выше, может применяться, например, для TV (телевизионного приемника), для приема телевизионной широковещательной передачи, в качестве цифровой широковещательной передачи, радиоприемника для приема широковещательной радиопередачи и т.д.
Следует отметить, что в случае, когда сигнал, получаемый блоком 1101 получения, не имеет форму, в которой не применяется кодирование сжатия, сигнал, выводимый из блока 1102 обработки декодирования линии передачи, подают в блок 1111 вывода.
На фиг. 250 показана блок-схема, представляющая третий пример конфигурации системы приема, которую можно применять в устройстве 12 приема.
Следует отметить, что на фиг. 250 элементы, соответствующие показанным на фиг. 248, обозначены такими же номерами ссылочных позиций, и в следующем описании их описание, соответственно, исключено.
Система приема по фиг. 250 является общей с фиг. 248 в том, что она включает в себя блок 1101 получения и блок 1102 обработки декодирования линии передачи.
Однако система приема по фиг. 250 отличается от показанной на фиг. 248 тем, что она не включает в себя блок 1103 обработки декодирования источника информации, но включает в себя новый блок 1121 записи.
Блок 1121 записи записывает (сохраняет) сигнал (например, Ts пакет, такой как Ts в соответствии с MPEG), выводимый из блока 1102 обработки декодирования линии передачи, на или в носитель записи (сохранения), такой как оптический диск, жесткий диск (магнитный диск) или запоминающее устройство типа флэш.
Такая система приема по фиг. 250, как описано выше, может применяться для устройства записи, предназначенного для записи телевизионной широковещательной передачи, или т.п.
Следует отметить, что на фиг. 250 система приема может включать в себя блок 1103 обработки декодирования источника информации таким образом, что сигнал, после того как будет выполнена обработка декодирования источника информации блоком 1103 обработки декодирования источника информации, т.е. изображение или звук, полученные в результате декодирования, записывают с помощью блока 1121 записи.
Для специалиста в данной области техники будет понятно, что различные модификации, комбинации, подкомбинации и изменения могут быть выполнены в зависимости от требований к конструкции и других факторов, если только они находятся в пределах объема приложенной формулы изобретения или ее эквивалентов.

Claims (18)

1. Демультиплексор, содержащий запоминающее устройство, имеющее емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов, и выполненное с возможностью записи кодовых битов для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, подаваемых в него, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца и считывания m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и средство замены, соединенное с запоминающим устройством и выполненное с возможностью замены mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 64800 битов и имеет скорость кодирования 5/6 или 9/10;
m битов представляют собой 12, в то время как целое число b равно 1;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция); и упомянутое запоминающее устройство имеет 12 столбцов для сохранения 12x1 битов в направлении строки и сохранения 64800/(12x1) битов в направлении столбцов;
упомянутое средство замены выполнено с возможностью замены для назначения бита Ьо для бита у8, бита bi для бита у0, бита Ь2 для бита у6, бита Ь3 для бита уь бита Ь4 для бита у4, бита Ь5 для бита у5, бита Ь6 для бита у2, бита Ь7 для бита у3, бита Ь8 для бита у7, бита Ь9 для бита ую, бита Ью для бита уп, бита Ьп для бита у9 как для кода LDPC со скоростью кодирования 5/6, так и для кода LDPC со скоростью кодирования 9/10, когда i+1-й бит от старшего значащего бита 12x1 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x1 битов символов одного символа представлен как бит у;.
2. Демультиплексор, содержащий запоминающее устройство, имеющее емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов, и выполненное с возможностью записи кодовых битов для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, подаваемых в него, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца и считывания m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и средство замены, соединенное с запоминающим устройством и выполненное с возможностью замены mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 64800 битов и скорость кодирования 9/10;
m битов представляют собой 12, в то время как целое число b равно 1;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция); и упомянутое запоминающее устройство имеет 12 столбцов для сохранения 12x1 битов в направлении строки и сохранения 64800/(12x1) битов в направлении столбцов;
упомянутое средство замены выполнено с возможностью замены для назначения бита Ьо для бита у8, бита bi для бита у0,
- 135 022652 бита b2 для бита у6, бита Ь3 для бита уь бита Ь4 для бита у4, бита Ь5 для бита у5, бита Ь6 для бита у2, бита Ь7 для бита у3, бита Ь8 для бита у7, бита Ь9 для бита у10, бита Ью для бита уц, бита Ьц для бита у9 для кода LDPC со скоростью кодирования 9/10, когда i+1-й бит от старшего значащего бита 12x1 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x1 битов символов одного символа представлен как бит У;.
3. Демультиплексор, содержащий запоминающее устройство, имеющее емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов, и выполненное с возможностью записи кодовых битов для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, подаваемых в него, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца и считывания m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и средство замены, соединенное с запоминающим устройством и выполненное с возможностью замены mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов;
в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 3/4, 5/6 или 8/9;
m битов представляют собой 10, в то время как целое число b равно 2;
10 битов из кодовых битов отображают как один символ на некоторые из 1024 точек сигнала, предписанных в соответствии с 1024QAM (квадратурная амплитудная модуляция); и упомянутое запоминающее устройство имеет 20 столбцов для сохранения 10x2 битов в направлении строки и содержит N/(10x2) битов в направлении столбцов;
упомянутое средство замены выполнено с возможностью замены для назначения бита Ьо для бита у8, бита bi для бита у3, бита Ь2 для бита у7, бита Ь3 для бита ую, бита Ь4 для бита уц, бита bs для бита у4, бита Ьб для бита у9, бита Ь7 для бита у5, бита Ь8 для бита у17, бита Ь9 для бита у6, бита Ью для бита у14, бита Ьц для бита уп, бита Ьц для бита у2, бита Ьц для бита у18, бита bi4 для бита уц, бита bis для бита уц, бита Ьц для бита у0, бита Ьц для бита уь бита Ьц Для бита уц, бита Ьц для бита у12 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 3/4, 5/6 или 8/9, когда i+1-й бит от старшего значащего бита 10x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 10x2 битов символов одного символа представлен как бит у;.
4. Демультиплексор, содержащий запоминающее устройство, имеющее емкость накопителя, требуемую для сохранения mb битов в
- 136 022652 направлении строки и сохранения N/(mb) битов в направлении столбцов, и выполненное с возможностью записи кодовых битов для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, подаваемых в него, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца и считывания m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и средство замены, соединенное с запоминающим устройством и выполненное с возможностью замены mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 3/4;
m битов представляют собой 10, в то время как целое число b равно 2;
10 битов из кодовых битов отображают как один символ на некоторые из 1024 точек сигнала, предписанных в соответствии с 1024QAM (квадратурная амплитудная модуляция); и упомянутое запоминающее устройство имеет 20 столбцов для сохранения 10x2 битов в направлении строки и содержит N/(10x2) битов в направлении столбцов;
упомянутое средство замены выполнено с возможностью замены для назначения бита Ьо для бита у8, бита bi для бита у3, бита Ь2 для бита у7, бита Ь3 для бита у10, бита Ь4 для бита у19, бита Ь3 для бита у4, бита Ьб для бита у9, бита Ь7 для бита у5, бита Ь8 для бита уп, бита Ь9 для бита у6, бита Ью для бита у14, бита Ьп для бита уп, бита bi2 для бита у2, бита Ь13 для бита у18, бита Ьм для бита у16, бита Ью для бита у15, бита Ью для бита у0, бита bi7 для бита уь бита bi8 для бита уп бита Ью для бита yi2 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 3/4, когда i+1-й бит от старшего значащего бита 10x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как битЬ;, и i+1-й бит от старшего значащего бита 10x2 битов символов одного символа представлен как бит у;.
5. Демультиплексор, содержащий запоминающее устройство, имеющее емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов, и выполненное с возможностью записи кодовых битов для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, подаваемых в него, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца и считывания m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и средство замены, соединенное с запоминающим устройством и выполненное с возможностью замены mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 5/6;
m битов представляют собой 10, в то время как целое число b равно 2;
10 битов из кодовых битов отображают как один символ на некоторые из 1024 точек сигнала, предписанных в соответствии с 1024QAM (квадратурная амплитудная модуляция); и упомянутое запоминающее устройство имеет 20 столбцов для сохранения 10x2 битов в направлении строки и содержит N/(10x2) битов в направлении столбцов;
- 137 022652 упомянутое средство замены выполнено с возможностью замены для назначения бита Ьо для бита у8, бита bi для бита у3, бита Ь2 для бита у7, бита Ь3 для бита у10, бита Ь4 для бита у19, бита Ь5 для бита у4, бита Ь6 для бита у9, бита Ь7 для бита у5, бита Ь8 для бита уп, бита Ь9 для бита у6, бита Ью для бита у14, бита Ьп для бита уп, бита bi2 для бита у2, бита Ь13 для бита у18, бита Ьм для бита у16, бита Ью для бита у15, бита Ью для бита у0, бита Ьр для бита уь бита bi8 для бита у13, бита Ью для бита у12 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 5/6, когда i+1-й бит от старшего значащего бита 10x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 10x2 битов символов одного символа представлен как бит у,.
6. Демультиплексор, содержащий запоминающее устройство, имеющее емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов, и выполненное с возможностью записи кодовых битов для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, подаваемых в него, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца и считывания m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и средство замены, соединенное с запоминающим устройством и выполненное с возможностью замены mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 8/9;
m битов представляют собой 10, в то время как целое число b равно 2;
10 битов из кодовых битов отображают как один символ на некоторые из 1024 точек сигнала, предписанных в соответствии с 1024QAM (квадратурная амплитудная модуляция); и упомянутое запоминающее устройство имеет 20 столбцов для сохранения 10x2 битов в направлении строки и содержит N/(10x2) битов в направлении столбцов;
упомянутое средство замены выполнено с возможностью замены для назначения бита Ьо для бита у8, бита bi для бита у3, бита Ь2 для бита у7, бита Ь3 для бита у10, бита Ь4 для бита ую, бита Ь3 для бита у4, бита Ьб для бита у9, бита Ь7 для бита у5, бита Ь8 для бита уп, бита Ь9 для бита у6, бита Ью для бита у14, бита Ьп для бита уп, бита bi2 для бита у2, бита Ь13 для бита у18, бита Ьм для бита у16, бита Ью для бита у^,
- 138 022652 бита Ью для бита у0, бита Ьп для бита уь бита bi8 для бита у13, бита Ью для бита у12 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 8/9, когда i+1-й бит от старшего значащего бита 10x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 10x2 битов символов одного символа представлен как бит у;.
7. Демультиплексор, содержащий запоминающее устройство, имеющее емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов, и выполненное с возможностью записи кодовых битов для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, подаваемых в него, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца и считывания m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и средство замены, соединенное с запоминающим устройством и выполненное с возможностью замены mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 5/6 или 8/9;
m битов представляют собой 12, в то время как целое число b равно 2;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096 QAM (квадратурная амплитудная модуляция); и упомянутое запоминающее устройство имеет 24 столбца для сохранения 12x2 битов в направлении строки и содержит N/( 12x2) битов в направлении столбцов;
упомянутое средство замены выполнено с возможностью замены для назначения бита Ьо для бита ую, бита bi для бита у15, бита Ь2 для бита у4, бита Ь3 для бита у19, бита Ь4 для бита у21, бита Ь5 для бита у!6, бита Ь6 для бита у23, бита Ь7 для бита у!8, бита Ь8 для бита уп, бита bg для бита у14, бита Ью для бита у22, бита Ьц для бита у5, бита bi2 для бита у6, бита Ь13 для бита уп, бита Ь14 для бита уп, бита bis для бита у20, бита Ью для бита уь бита Ьр для бита у3, бита Ью для бита у9, бита Ью для бита у2, бита Ь20 для бита у7, бита b2i для бита у8, бита Ь22 для бита у12 бита Ь23 для бита у0 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 5/6 или 8/9, когда i+1-й бит от старшего значащего бита 12x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x2 битов символа двух последовательных символов представлен как бит у;.
8. Демультиплексор, содержащий запоминающее устройство, имеющее емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов, и выполненное с возможностью записи кодовых битов для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, подаваемых в него, в направлении столбцов для сохранения кодовых битов в направлении
- 139 022652 строки и в направлении столбца и считывания m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и средство замены, соединенное с запоминающим устройством и выполненное с возможностью замены mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 5/6;
m битов представляют собой 12, в то время как целое число b равно 2;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция); и упомянутое запоминающее устройство имеет 24 столбца для сохранения 12x2 битов в направлении строки и содержит N/(12x2) битов в направлении столбцов;
упомянутое средство замены выполнено с возможностью замены для назначения бита Ьо для бита ую, бита bi для бита ую, бита Ь2 для бита у4, бита Ь3 для бита у19, бита Ь4 для бита у21, бита Ь5 для бита у16, бита Ь6 для бита у23, бита Ь7 для бита у18, бита Ь8 для бита уп, бита Ь9 для бита у14, бита Ью для бита у22, бита Ьц для бита у5, бита bi2 для бита у6, бита Ьц для бита у17, бита Ьм для бита у13, бита bis для бита у20, бита Ью для бита уь бита bi7 для бита у3, бита bi8 для бита у9, бита bi9 для бита у2, бита Ь2о для бита у7, бита b2i для бита у8, бита Ь22 для бита yi2, бита Ь23 для бита у0 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 5/6, когда i+1-й бит от старшего значащего бита 12x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x2 битов символа двух последовательных символов представлен как бит у,.
9. Демультиплексор, содержащий запоминающее устройство, имеющее емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов, и выполненное с возможностью записи кодовых битов для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, подаваемых в него, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца и считывания m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и средство замены, соединенное с запоминающим устройством и выполненное с возможностью замены mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 8/9;
m битов представляют собой 12, в то время как целое число b равно 2;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция); и упомянутое запоминающее устройство имеет 24 столбца для сохранения 12x2 битов в направлении
- 140 022652 строки и содержит N/(12x2) битов в направлении столбцов;
упомянутое средство замены выполнено с возможностью замены для назначения бита Ьо для бита ую, бита bi для бита у15, бита Ь2 для бита у4, бита Ь3 для бита у19, бита Ь4 для бита у21 бита Ь5 для бита у16, бита Ь6 для бита у23, бита Ь7 для бита у18, бита Ь8 для бита уп, бита Ь9 для бита у14, бита Ью для бита у22, бита Ьп для бита у5, бита bi2 для бита у6, бита Ь13 для бита у17, бита Ьм для бита у13, бита Ью для бита у20, бита Ью для бита уь бита Ьр для бита у3, бита Ью для бита у9, бита Ью для бита у2, бита Ь2о для бита у7, бита b2i для бита у8, бита Ь22 для бита yi2, бита Ь23 для бита у0 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 8/9, когда i+1-й бит от старшего значащего бита 12x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x2 битов символа двух последовательных символов представлен как бит у;.
10. Способ демультиплексирования, выполняемый демультиплексором по п.1, содержащий этапы, на которых записывают кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца запоминающего устройства, имеющего емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов;
считывают m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и осуществляют замену mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 64800 битов и скорость кодирования 5/6 или 9/10;
m битов представляют собой 12, в то время как целое число b равно 1;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция);
упомянутое запоминающее устройство имеет 12 столбцов для сохранения 12x1 битов в направлении строки и содержит 64800/(12x1) битов в направлении столбцов;
на упомянутом этапе замены выполняют замену для назначения бита Ьо для бита у8, бита bi для бита у0, бита Ь2 для бита у6, бита Ь3 для бита уь бита Ь4 для бита у4, бита Ь3 для бита у5, бита Ь6 для бита у2, бита Ь7 для бита у3, бита Ь8 для бита у7, бита Ь9 для бита у10, бита Ью для бита уп,
- 141 022652 бита Ьц для бита у9 как для кода LDPC со скоростью кодирования 5/6, так и для кода LDPC со скоростью кодирования
9/10, когда i+1-й бит от старшего значащего бита 12x1 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита
12x1 битов символа одного символа представлен как бит у,.
11. Способ демультиплексирования, выполняемый демультиплексором по п.2, содержащий этапы, на которых записывают кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца запоминающего устройства, имеющего емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов;
считывают m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и осуществляют замену mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 64800 битов и скорость кодирования 9/10;
m битов представляют собой 12, в то время как целое число b равно 1;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция);
упомянутое запоминающее устройство имеет 12 столбцов для сохранения 12x1 битов в направлении строки и содержит 64800/(12x1) битов в направлении столбцов;
на упомянутом этапе замены выполняют замену для назначения бита Ьо для бита у8, бита bi для бита у0, бита Ь2 для бита у6, бита Ьз для бита уь бита Ь4 для бита у4, бита bs для бита у5, бита Ь6 для бита у2, бита Ь7 для бита у3, бита Ь8 для бита у7, бита Ь9 для бита у10, бита Ью для бита уп, бита Ьц для бита у9 для кода LDPC со скоростью кодирования 9/10, когда i+1-й бит от старшего значащего бита 12x1 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x1 битов символа одного символа представлен как бит у;.
12. Способ демультиплексирования, выполняемый демультиплексором по п.3, содержащий этапы, на которых записывают кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца запоминающего устройства, имеющего емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов;
считывают m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число;и осуществляют замену mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 3/4, 5/6 или 8/9;
m битов представляют собой 10, в то время как целое число b равно 2;
10 битов из кодовых битов отображают как один символ на некоторые из 1024 точек сигнала, предписанных в соответствии с 1024QAM (квадратурная амплитудная модуляция);
упомянутое запоминающее устройство имеет 20 столбцов для сохранения 10x2 битов в направлении строки и содержит N/(10x2) битов в направлении столбцов;
- 142 022652 на упомянутом этапе замены выполняют замену для назначения бита Ьо для бита у8, бита bi для бита у3, бита Ь2 для бита у7, бита Ь3 для бита у10, бита Ь4 для бита у19, бита Ь5 для бита у4, бита Ь6 для бита у9, бита Ь7 для бита у5, бита Ь8 для бита уп, бита Ь9 для бита у6, бита Ью для бита ум, бита Ьп для бита уп, бита bi2 для бита у2, бита Ью для бита у18, бита bi4 для бита у16, бита Ью для бита у15, бита Ью для бита у0, бита bi7 для бита у!
бита bi8 для бита у13, бита Ь19 для бита yj2 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 3/4, 5/6 или 8/9, когда i+1-й бит от старшего значащего бита 10x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 10x2 битов символа двух последовательных символов представлен как бит у;.
13. Способ демультиплексирования, выполняемый демультиплексором по п.4, содержащий этапы, на которых записывают кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца запоминающего устройства, имеющего емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов;
считывают m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число;и осуществляют замену mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 3/4;
m битов представляют собой 10, в то время как целое число b равно 2;
10 битов из кодовых битов отображают как один символ на некоторые из 1024 точек сигнала, предписанных в соответствии с 1024QAM (квадратурная амплитудная модуляция);
упомянутое запоминающее устройство имеет 20 столбцов для сохранения 10x2 битов в направлении строки и содержит N/(10x2) битов в направлении столбцов;
на упомянутом этапе замены выполняют замену для назначения бита Ьо для бита у8, бита bi для бита у3, бита Ь2 для бита у7, бита Ь3 для бита у10, бита Ь4 для бита yi9, бита bs для бита у4, бита Ьб для бита у9, бита Ь7 для бита у5, бита Ь8 для бита уп, бита Ь9 для бита у6, бита Ью для бита у14, бита Ьп для бита уп, бита bJ2 для бита у2, бита Ь13 для бита у18, бита Ьм для бита у16, бита bis для бита у15,
- 143 022652 бита Ью для бита у0, бита Ьп для бита уь бита bi8 для бита уп, бита Ью для бита у!2 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 3/4, когда i+1-й бит от старшего значащего бита 10x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь;, и i+1-й бит от старшего значащего бита 10x2 битов символа двух последовательных символов представлен как бит у;.
14. Способ демультиплексирования, выполняемый демультиплексором по п.5, содержащий этапы, на которых записывают кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца запоминающего устройства, имеющего емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов;
считывают m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и осуществляют замену mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 5/6;
m битов представляют собой 10 в то время как целое число b равно 2;
10 битов из кодовых битов отображают как один символ на некоторые из 1024 точек сигнала, предписанных в соответствии с 1024QAM (квадратурная амплитудная модуляция);
упомянутое запоминающее устройство имеет 20 столбцов для сохранения 10x2 битов в направлении строки и содержит N/(10x2) битов в направлении столбцов;
на упомянутом этапе замены выполняют замену для назначения бита Ьо для бита у8, бита bi для бита у3, бита Ь2 для бита у7, бита Ь3 для бита ую, бита Ь4 для бита yi9, бита Ь5 для бита у4, бита Ь6 для бита у9, бита Ь7 для бита у5, бита Ь8 для бита у!7, бита Ь9 для бита у6, бита Ью для бита у14, бита Ьп для бита уп, бита bi2 для бита у2, бита bi3 для бита у18, бита bi4 для бита ую, бита bis для бита у!5, бита Ью для бита у0, бита Ьр для бита уь бита bi8 для бита у!3, бита bi9 для бита у!2 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 5/6, когда i+1-й бит от старшего значащего бита 10x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 10x2 битов символа двух последовательных символов представлен как бит у;.
15. Способ демультиплексирования, выполняемый демультиплексором по п.6, содержащий этапы, на которых записывают кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца запоминающего устройства, имеющего емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов;
считывают m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и
- 144 022652 осуществляют замену mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом
DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 8/9;
m битов представляют собой 10, в то время как целое число b равно 2;
10 битов из кодовых битов отображают как один символ на некоторые из 1024 точек сигнала, предписанных в соответствии с 1024QAM (квадратурная амплитудная модуляция);
упомянутое запоминающее устройство имеет 20 столбцов для сохранения 10x2 битов в направлении строки и содержит N/(10x2) битов в направлении столбцов;
на упомянутом этапе замены выполняют замену для назначения бита Ьо для бита у8, бита bi для бита у3, бита Ь2 для бита у7, бита Ь3 для бита ую, бита Ь4 для бита у19, бита Ь3 для бита у4, бита Ь6 для бита у9, бита Ь7 для бита у5, бита Ь8 для бита у17, бита Ь9 для бита у6, бита Ью для бита у!4, бита Ьц для бита уп, бита bi2 для бита у2, бита bi3 для бита у18, бита bi4 для бита ую, бита Ью для бита yi5, бита Ью для бита у0, бита Ьр для бита уь бита bi8 для бита у!3, бита Ью для бита у!2 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 8/9, когда i+1-й бит от старшего значащего бита 10x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 10x2 битов символа двух последовательных символов представлен как бит у;.
16. Способ демультиплексирования, выполняемый демультиплексором по п.7, содержащий этапы, на которых записывают кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца запоминающего устройства, имеющего емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов;
считывают m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и осуществляют замену mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и имеет скорость кодирования 5/6 или 8/9;
m битов представляют собой 12, в то время как целое число b равно 2;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция);
упомянутое запоминающее устройство имеет 24 столбца для сохранения 12x2 битов в направлении строки и содержит N/(12x2) битов в направлении столбцов;
на упомянутом этапе замены выполняют замену для назначения бита Ьо для бита ую, бита bi для бита у^, бита Ь2 для бита у4, бита Ь3 для бита у!9, бита Ь4 для бита у2Ь
- 145 022652 бита bs для бита у^, бита bg для бита у23, бита Ь7 для бита у18, бита Ь8 для бита уп, бита Ь9 для бита у14, бита bio Для бита у22, бита Ьп для бита у5, бита bJ2 для бита у6, бита bi3 для бита yn, бита bi4 для бита у13, бита bis для бита у20, бита bio для бита уь бита bi7 для бита у3, бита bi8 Для бита у9, бита bi9 для бита у2, бита Ь20 для бита у7, бита b2i для бита у8, бита Ь22 для бита у!2, бита Ь23 для бита у0 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 5/6 или 8/9, когда i+1-й бит от старшего значащего бита 12x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x2 битов символа двух последовательных символов представлен как бит у;.
17. Способ демультиплексирования, выполняемый демультиплексором по п.8, содержащий этапы, на которых записывают кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца запоминающего устройства, имеющего емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов;
считывают m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и осуществляют замену mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 5/6;
m битов представляют собой 12, в то время как целое число b равно 2;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция);
упомянутое запоминающее устройство имеет 24 столбца для сохранения 12x2 битов в направлении строки и содержит N/(12x2) битов в направлении столбцов;
на упомянутом этапе замены выполняют замену для назначения бита Ьо для бита ую, бита bi для бита у!5, бита Ь2 для бита у4, бита Ь3 для бита у!9, бита Ь4 для бита у2Ь бита Ь5 для бита у!6, бита bg для бита у23, бита Ь7 для бита у18, бита Ь8 для бита уп, бита Ь9 для бита у14, бита Ью для бита у22, бита Ьп для бита у5, бита bi2 для бита у6, бита Ь13 для бита у17, бита Ьм для бита у!3, бита Ьп для бита у20, бита Ью для бита уь бита bi7 для бита у3,
- 146 022652 бита bis для бита у9, бита bj9 для бита у2, бита Ь20 для бита у7, бита b2i для бита у8, бита Ь22 для бита у12, бита Ь23 для бита у0 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 5/6, когда i+1-й бит от старшего значащего бита 12x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x2 битов символа двух последовательных символов представлен как бит у;.
18. Способ демультиплексирования, выполняемый демультиплексором по п.9, содержащий этапы, на которых записывают кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, в направлении столбцов для сохранения кодовых битов в направлении строки и в направлении столбца запоминающего устройства, имеющего емкость накопителя, требуемую для сохранения mb битов в направлении строки и сохранения N/(mb) битов в направлении столбцов;
считывают m битов кодовых битов LDPC в направлении строки, при этом m битов кодовых битов для кода LDPC установлены как один символ и b представляет собой заданное положительное целое число; и осуществляют замену mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы, в случае, когда mb кодовых битов, считанных в направлении строки упомянутого средства сохранения, установлены как b символов, в котором код LDPC представляет собой код LDPC, предписанный в соответствии со стандартом DVB-S.2 или DVB-T.2, который имеет длину N кода 16200 битов и скорость кодирования 8/9;
m битов представляют собой 12, в то время как целое число b равно 2;
12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM (квадратурная амплитудная модуляция);
упомянутое запоминающее устройство имеет 24 столбца для сохранения 12x2 битов в направлении строки и содержит N/(12x2) битов в направлении столбцов;
на упомянутом этапе замены выполняют замену для назначения бита Ьо для бита ую, бита bi для бита у15, бита Ь2 для бита у4, бита Ь3 для бита у19, бита Ь4 для бита у2Ь бита Ь5 для бита у16, бита Ь6 для бита у23, бита Ь7 для бита у18, бита Ь8 для бита уп, бита Ь9 для бита у14, бита Ью для бита у22, бита Ьп для бита у5, бита bi2 для бита у6, бита Ь13 для бита у17, бита Ьм для бита у13, бита Ью для бита у20, бита Ью для бита уь бита Ьр для бита у3, бита bi8 для бита у9, бита Ью для бита у2, бита Ь2о для бита у7, бита b2i для бита у8, бита Ь22 для бита yi2, бита Ь23 для бита у0 для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 8/9, когда i+1-й бит от старшего значащего бита 12x2 кодовых битов, считываемых в направлении строки упомянутого средства сохранения, представлен как бит Ь; и i+1-й бит от старшего значащего бита 12x2 битов символа двух последовательных символов представлен как бит у;.
EA201070628A 2007-11-26 2008-11-26 Демультиплексор и способ демультиплексирования EA022652B1 (ru)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2007304689 2007-11-26
JP2007304690 2007-11-26
JP2008070467 2008-03-18
JP2008185605 2008-07-17
JP2008284352 2008-11-05
PCT/JP2008/071400 WO2009069629A1 (ja) 2007-11-26 2008-11-26 データ処理装置、及びデータ処理方法

Publications (2)

Publication Number Publication Date
EA201070628A1 EA201070628A1 (ru) 2011-02-28
EA022652B1 true EA022652B1 (ru) 2016-02-29

Family

ID=40678524

Family Applications (1)

Application Number Title Priority Date Filing Date
EA201070628A EA022652B1 (ru) 2007-11-26 2008-11-26 Демультиплексор и способ демультиплексирования

Country Status (12)

Country Link
US (1) US8499214B2 (ru)
EP (3) EP2237430A3 (ru)
JP (1) JP5288213B2 (ru)
KR (1) KR101519687B1 (ru)
CN (1) CN101874351B (ru)
BR (1) BRPI0820168A2 (ru)
EA (1) EA022652B1 (ru)
MY (1) MY159732A (ru)
NZ (1) NZ585419A (ru)
TW (1) TWI390856B (ru)
WO (1) WO2009069629A1 (ru)
ZA (1) ZA201003441B (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11265018B2 (en) 2017-06-16 2022-03-01 Huawei Technologies Co., Ltd. Method and device for transmitting data

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK2056549T3 (da) 2007-10-30 2013-02-04 Sony Corp Databehandlingsanordning og -fremgangsmåde
JP5601182B2 (ja) 2010-12-07 2014-10-08 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630283B2 (ja) * 2011-01-19 2014-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5672489B2 (ja) 2011-02-08 2015-02-18 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5637393B2 (ja) * 2011-04-28 2014-12-10 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5664919B2 (ja) * 2011-06-15 2015-02-04 ソニー株式会社 データ処理装置、及び、データ処理方法
EP2560311A1 (en) 2011-08-17 2013-02-20 Panasonic Corporation Cyclic-block permutations for spatial multiplexing with quasi-cyclic LDPC codes
KR102091888B1 (ko) * 2013-02-08 2020-04-14 소니 주식회사 데이터 처리 장치, 및 데이터 처리 방법
US20150349802A1 (en) * 2013-02-08 2015-12-03 Sony Corporation Data processing device and data processing method
CN104969477B (zh) * 2013-02-08 2019-06-04 索尼公司 数据处理装置和数据处理方法
KR102104937B1 (ko) * 2013-06-14 2020-04-27 삼성전자주식회사 Ldpc 부호의 부호화 장치, 그의 부호화 방법, 복호화 장치 및 그의 복호화 방법
CN105453553B (zh) 2013-08-01 2018-08-28 Lg 电子株式会社 发送广播信号的设备、接收广播信号的设备、发送广播信号的方法以及接收广播信号的方法
JPWO2015041072A1 (ja) * 2013-09-20 2017-03-02 ソニー株式会社 データ処理装置、及びデータ処理方法
JP2015156530A (ja) * 2014-02-19 2015-08-27 ソニー株式会社 データ処理装置、及び、データ処理方法
WO2015178214A1 (ja) * 2014-05-21 2015-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
US20160323060A1 (en) * 2015-04-28 2016-11-03 Intel IP Corporation Apparatus, computer readable medium, and method for higher qam in a high efficiency wireless local-area network
CN109495210B (zh) * 2017-09-13 2020-07-31 上海诺基亚贝尔股份有限公司 用于在无线通信系统中交织数据的方法、设备和计算机可读存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873328B2 (en) * 2001-04-20 2005-03-29 Autodesk Canada Inc. Graphical image processing with enhanced editing facility
US20060050993A1 (en) * 2002-12-19 2006-03-09 Stentiford Frederick W Searching images
US20070120857A1 (en) * 2002-03-29 2007-05-31 Patel Himesh G Computer-implemented system and method for generating data graphical displays
US20080189270A1 (en) * 2006-12-27 2008-08-07 Sony Corporation Image retrieval apparatus, image retrieval method, image pickup apparatus, and program

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353900B1 (en) * 1998-09-22 2002-03-05 Qualcomm Incorporated Coding system having state machine based interleaver
JP4505953B2 (ja) 2000-06-08 2010-07-21 ソニー株式会社 符号化装置及び符号化方法、並びに、復号装置及び復号方法
US20020042899A1 (en) * 2000-06-16 2002-04-11 Tzannes Marcos C. Systems and methods for LDPC coded modulation
US6938196B2 (en) * 2001-06-15 2005-08-30 Flarion Technologies, Inc. Node processors for use in parity check decoders
EP1463255A1 (en) 2003-03-25 2004-09-29 Sony United Kingdom Limited Interleaver for mapping symbols on the carriers of an OFDM system
JP4224777B2 (ja) 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
KR100505694B1 (ko) * 2003-07-09 2005-08-02 삼성전자주식회사 직접 계산 방식에 의한 코드화 직교 주파수 분할 다중화수신기의 채널 상태 평가 장치 및 그 방법
JP2005051469A (ja) 2003-07-28 2005-02-24 Sony Corp 符号化装置および符号化方法、並びにプログラム
KR100809619B1 (ko) * 2003-08-26 2008-03-05 삼성전자주식회사 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법
KR100975061B1 (ko) * 2003-11-28 2010-08-11 삼성전자주식회사 저밀도 패리티 검사를 이용한 패리티 정보 생성 방법
JP3875693B2 (ja) * 2004-03-24 2007-01-31 株式会社東芝 Ｌｐｃ符号を用いた符号化ビットのマッピング方法及び送信装置
US7165205B2 (en) * 2004-05-14 2007-01-16 Motorola, Inc. Method and apparatus for encoding and decoding data
EP1934824A4 (en) * 2004-06-25 2010-01-06 Runcom Technologies Ltd MEHRRATEN-LDPC-CODESYSTEM UND -VERFAHREN
WO2006055086A1 (en) * 2004-10-01 2006-05-26 Thomson Licensing A low density parity check (ldpc) decoder
US7996746B2 (en) * 2004-10-12 2011-08-09 Nortel Networks Limited Structured low-density parity-check (LDPC) code
US7555696B2 (en) * 2004-12-09 2009-06-30 General Instrument Corporation Method and apparatus for forward error correction in a content distribution system
KR20060097503A (ko) * 2005-03-11 2006-09-14 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널인터리빙/디인터리빙 장치 및 그 제어 방법
JP4646725B2 (ja) 2005-07-27 2011-03-09 キヤノン株式会社 撮像装置及び撮像装置の制御方法
JP2007096658A (ja) 2005-09-28 2007-04-12 Matsushita Electric Ind Co Ltd 無線送信装置および無線受信装置
JP4558638B2 (ja) * 2005-12-15 2010-10-06 富士通株式会社 符号器および復号器
JP2007214783A (ja) * 2006-02-08 2007-08-23 Kddi Corp 送信装置、受信装置及び伝送方法
US7971130B2 (en) 2006-03-31 2011-06-28 Marvell International Ltd. Multi-level signal memory with LDPC and interleaving
KR101455978B1 (ko) * 2007-03-27 2014-11-04 엘지전자 주식회사 Ｌｄｐｃ 부호를 이용한 부호화 방법
US8151171B2 (en) * 2007-05-07 2012-04-03 Broadcom Corporation Operational parameter adaptable LDPC (low density parity check) decoder
DK2056549T3 (da) 2007-10-30 2013-02-04 Sony Corp Databehandlingsanordning og -fremgangsmåde
TWI459724B (zh) * 2007-11-26 2014-11-01 Sony Corp Data processing device and data processing method
MY155083A (en) * 2007-11-26 2015-08-28 Sony Corp Data processing apparatus and data processing method as well as encoding apparatus and encoding method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873328B2 (en) * 2001-04-20 2005-03-29 Autodesk Canada Inc. Graphical image processing with enhanced editing facility
US20070120857A1 (en) * 2002-03-29 2007-05-31 Patel Himesh G Computer-implemented system and method for generating data graphical displays
US20060050993A1 (en) * 2002-12-19 2006-03-09 Stentiford Frederick W Searching images
US20080189270A1 (en) * 2006-12-27 2008-08-07 Sony Corporation Image retrieval apparatus, image retrieval method, image pickup apparatus, and program

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11265018B2 (en) 2017-06-16 2022-03-01 Huawei Technologies Co., Ltd. Method and device for transmitting data
RU2768256C2 (ru) * 2017-06-16 2022-03-23 Хуавей Текнолоджиз Ко., Лтд. Способ и устройство для согласования скорости, способ и устройство для десогласования скорости
US11689220B2 (en) 2017-06-16 2023-06-27 Huawei Technologies Co., Ltd. Method and device for interleaving data

Also Published As

Publication number Publication date
EP2950452A2 (en) 2015-12-02
MY159732A (en) 2017-01-31
ZA201003441B (en) 2011-05-25
NZ585419A (en) 2013-04-26
BRPI0820168A2 (pt) 2015-06-16
EA201070628A1 (ru) 2011-02-28
CN101874351B (zh) 2014-12-17
EP2216907A1 (en) 2010-08-11
EP2216907A4 (en) 2015-11-18
KR101519687B1 (ko) 2015-05-12
AU2008330672A2 (en) 2010-07-08
EP2950452A3 (en) 2016-03-16
US20100269019A1 (en) 2010-10-21
AU2008330672A1 (en) 2009-06-04
CN101874351A (zh) 2010-10-27
TWI390856B (zh) 2013-03-21
JP5288213B2 (ja) 2013-09-11
EP2237430A3 (en) 2015-09-30
EP2237430A2 (en) 2010-10-06
US8499214B2 (en) 2013-07-30
TW200937871A (en) 2009-09-01
JPWO2009069629A1 (ja) 2011-04-14
KR20100096096A (ko) 2010-09-01
WO2009069629A1 (ja) 2009-06-04

Similar Documents

Publication Publication Date Title
EA022652B1 (ru) Демультиплексор и способ демультиплексирования
TWI538415B (zh) Data processing device and data processing method
JP5273055B2 (ja) データ処理装置、及びデータ処理方法、並びに、符号化装置、及び符号化方法
JP5288212B2 (ja) データ処理装置、及びデータ処理方法
RU2595585C2 (ru) Устройство обработки данных и способ обработки данных
JP5359881B2 (ja) データ処理装置、及びデータ処理方法
AU2014279263B2 (en) Data processing device, and data processing method
JP5637393B2 (ja) データ処理装置、及び、データ処理方法
JP2011176645A (ja) データ処理装置、及びデータ処理方法
RU2574828C2 (ru) Устройство обработки данных и способ обработки данных
JP2012239130A (ja) データ処理装置、及び、データ処理方法

Legal Events

Date Code Title Description
MM4A Lapse of a eurasian patent due to non-payment of renewal fees within the time limit in the following designated state(s)

Designated state(s): AM AZ BY KZ KG MD TJ TM

MM4A Lapse of a eurasian patent due to non-payment of renewal fees within the time limit in the following designated state(s)

Designated state(s): RU