EA018679B1 - Device of receiver accelerated synchronization of noise-like signals with minimum frequency manipulation - Google Patents
Device of receiver accelerated synchronization of noise-like signals with minimum frequency manipulation Download PDFInfo
- Publication number
- EA018679B1 EA018679B1 EA201101405A EA201101405A EA018679B1 EA 018679 B1 EA018679 B1 EA 018679B1 EA 201101405 A EA201101405 A EA 201101405A EA 201101405 A EA201101405 A EA 201101405A EA 018679 B1 EA018679 B1 EA 018679B1
- Authority
- EA
- Eurasian Patent Office
- Prior art keywords
- output
- input
- outputs
- multipliers
- signal
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
(57) Изобретение относится к области радиотехники и может использоваться в приемниках шумоподобных сигналов с минимальной частотной манипуляцией. Задачей предлагаемого технического решения является сокращение времени установления фазовой синхронизации приемников шумоподобных сигналов с минимальной частотной манипуляцией. Устройство содержит аналого-цифровой преобразователь (1), блок фазовой синхронизации (2), включающий фазовый дискриминатор шумоподобных сигналов с минимальной частотной манипуляцией (4), петлевой фильтр (11), синтезатор отсчетов несущей частоты (6) и блок управления шумовой полосой устройства (18) с петлевым фильтром (19), а также блок кодовой синхронизации (3), включающий когерентный временной дискриминатор шумоподобных сигналов с минимальной частотной манипуляцией (12), петлевой фильтр (14), управляемый генератор тактовой частоты (15), генератор кода (16), дешифратор (17) и синтезатор отсчетов опорных квадратурных сигналов (13).(57) The invention relates to the field of radio engineering and can be used in receivers of noise-like signals with minimal frequency manipulation. The objective of the proposed technical solution is to reduce the time to establish phase synchronization of receivers of noise-like signals with minimal frequency manipulation. The device contains an analog-to-digital converter (1), a phase synchronization unit (2), which includes a phase discriminator of noise-like signals with minimal frequency manipulation (4), a loop filter (11), a carrier frequency sample synthesizer (6), and a noise band control unit ( 18) with a loop filter (19), as well as a code synchronization block (3), including a coherent time discriminator of noise-like signals with minimal frequency manipulation (12), a loop filter (14), a controlled clock generator (15), and (16), decoder (17) and synthesizer reference quadrature signal samples (13).
Изобретение относится к области радиотехники и может использоваться в приемниках шумоподобных сигналов с минимальной частотной манипуляцией.The invention relates to the field of radio engineering and can be used in receivers of noise-like signals with minimal frequency manipulation.
Известно устройство синхронизации цифрового приемника [Пат. КН № 2138907, МПК Н 03 Ь7/12, Н 04 Б7/033, опубл. 27.09.1999], содержащее цифровой фазовый детектор, аналоговый сумматор, двухвходовый мультиплексор, фильтр низких частот, вход которого соединен с выходом аналогового сумматора, а выход - с входом генератора, управляемого напряжением (ГУН), решающее устройство и блок определения состояния синхронизации, выполненное на триггерах. В устройстве обеспечивается непрерывное сравнение в блоке определения состояния синхронизации времени появления задних фронтов входных данных и сигнала генератора, управляемого напряжением. При потере синхронизации указанный блок формирует сигналы, индицирующие отсутствие синхронизации и опережение/отставание путем определения соотношения частот и фаз сигнала выходных данных и сигнала генератора, управляемого напряжением. Уровень сигнала индикации опережения/отставания устанавливается таким, чтобы он соответствовал уровню сигнала на выходе фазового детектора. При наличии помехи в линии в описанном выше устройстве синхронизации возможно ложное срабатывание, приводящее к нежелательному сканированию частоты ГУН. Для устранения этого в устройство синхронизации может быть введен цифровой интегратор на основе регистра сдвига с параллельными выходами и логической схемы И.A device for synchronizing a digital receiver [Pat. KN No. 2138907, IPC N 03 b7 / 12, H 04 B7 / 033, publ. 09/27/1999], comprising a digital phase detector, an analog adder, a two-input multiplexer, a low-pass filter, the input of which is connected to the output of the analog adder, and the output - with the input of a voltage-controlled generator (VCO), a solver and a synchronization state determination unit, made on the triggers. The device provides continuous comparison in the unit for determining the state of synchronization of the appearance time of the trailing edges of the input data and the signal of the generator controlled by voltage. In case of loss of synchronization, this block generates signals indicating lack of synchronization and advance / lag by determining the ratio of frequencies and phases of the output data signal and the voltage controlled oscillator signal. The signal level of the lead / lag indication is set so that it corresponds to the signal level at the output of the phase detector. If there is interference in the line in the synchronization device described above, a false alarm may occur, leading to an undesired scanning of the VCO frequency. To eliminate this, a digital integrator based on a shift register with parallel outputs and a logic circuit I. can be introduced into the synchronization device.
Недостатком выявленного аналога является значительное время установления фазовой синхронизации.The disadvantage of the identified analogue is the significant time to establish phase synchronization.
Наиболее близким техническим решением к заявляемому является устройство синхронизации приемника шумоподобных сигналов с минимальной частотной манипуляцией [Пат. КН № 2357359, МПК Н 04 В1/00, опубл. 27.05.2009], включающее аналого-цифровой преобразователь, вход которого является входом устройства, блок фазовой синхронизации и блок кодовой синхронизации. Блок фазовой синхронизации содержит фазовый дискриминатор, включающий первый и второй перемножители, сигнальные входы которых объединены и подключены к выходу аналого-цифрового преобразователя, а опорные входы соединены соответственно с квадратурными выходами синтезатора отсчетов несущей частоты, третий, четвертый, пятый, шестой и седьмой перемножители, вычитатель и первый сумматор, первый и второй интеграторы, решающий блок, выход которого является выходом демодулятора, а также первый петлевой фильтр, вход которого подключен к выходу третьего перемножителя, а выход соединен со входом синтезатора отсчетов несущей частоты. При этом сигнальные входы четвертого и шестого, пятого и седьмого перемножителей попарно объединены и подключены соответственно к выходу первого и второго перемножителей, опорные входы четвертого и пятого, шестого и седьмого перемножителей попарно объединены и подключены соответственно к квадратурным выходам блока кодовой синхронизации. Выходы четвертого и седьмого, пятого и шестого перемножителей объединены соответственно через вычитатель и первый сумматор, к выходам которых подключены первый и второй интеграторы соответственно. Сигнальный вход третьего перемножителя подключен к выходу второго интегратора. Опорный вход третьего перемножителя подключен к выходу решающего блока, вход которого соединен с выходом первого интегратора. Блок кодовой синхронизации содержит временной дискриминатор, включающий восьмой и девятый перемножители, сигнальные входы которых соединены соответственно с выходами первого и второго перемножителей, а опорные входы восьмого и девятого перемножителей соединены с попарно объединенными опорными входами шестого и седьмого, четвертого и пятого перемножителей соответственно и подключены к квадратурным выходам синтезатора отсчетов опорных квадратурных сигналов, второй сумматор, десятый и одиннадцатый перемножители, третий интегратор, а также последовательно соединенные второй петлевой фильтр, управляемый генератор тактовой частоты и генератор кода, к дополнительным выходам которого подключен дешифратор. При этом выходы восьмого и девятого перемножителей объединены через второй сумматор, к выходу которого подключен сигнальный вход десятого перемножителя, опорный вход которого подключен к инверсному выходу генератора кода, а выход одиннадцатого перемножителя соединен с входом третьего интегратора. Один вход одиннадцатого перемножителя подключен к выходу третьего интегратора, другой вход подключен к выходу решающего блока, а выход одиннадцатого перемножителя соединен с входом второго петлевого фильтра.The closest technical solution to the claimed is a device for synchronizing the receiver of noise-like signals with minimal frequency manipulation [Pat. KN No. 2357359, IPC N 04 B1 / 00, publ. May 27, 2009], including an analog-to-digital converter, the input of which is the input of the device, a phase synchronization unit, and a code synchronization unit. The phase synchronization unit contains a phase discriminator, including the first and second multipliers, the signal inputs of which are combined and connected to the output of the analog-to-digital converter, and the reference inputs are connected respectively to the quadrature outputs of the synthesizer of the carrier frequency samples, the third, fourth, fifth, sixth and seventh multipliers, a subtractor and a first adder, first and second integrators, a deciding unit whose output is the output of the demodulator, as well as the first loop filter, the input of which is connected to the output at the third multiplier, and the output is connected to the input of the synthesizer of the samples of the carrier frequency. The signal inputs of the fourth and sixth, fifth and seventh multipliers are paired and connected respectively to the output of the first and second multipliers, the reference inputs of the fourth and fifth, sixth and seventh multipliers are paired and connected respectively to the quadrature outputs of the code synchronization block. The outputs of the fourth and seventh, fifth and sixth multipliers are combined, respectively, through a subtractor and a first adder, the outputs of which are connected to the first and second integrators, respectively. The signal input of the third multiplier is connected to the output of the second integrator. The reference input of the third multiplier is connected to the output of the decision unit, the input of which is connected to the output of the first integrator. The code synchronization block contains a time discriminator including the eighth and ninth multipliers, the signal inputs of which are connected respectively to the outputs of the first and second multipliers, and the reference inputs of the eighth and ninth multipliers are connected to the pairwise combined reference inputs of the sixth and seventh, fourth and fifth multipliers, respectively, and connected to the quadrature outputs of the synthesizer of reference quadrature signal samples, the second adder, the tenth and eleventh multipliers, the third integrator, also serially connected second loop filter is controlled by the clock generator and the code generator to additional decoder outputs is connected. The outputs of the eighth and ninth multipliers are combined through a second adder, the output of which is connected to the signal input of the tenth multiplier, the reference input of which is connected to the inverse output of the code generator, and the output of the eleventh multiplier is connected to the input of the third integrator. One input of the eleventh multiplier is connected to the output of the third integrator, another input is connected to the output of the deciding unit, and the output of the eleventh multiplier is connected to the input of the second loop filter.
Прямой выход генератора кода соединен со входом синтезатора отсчетов опорных квадратурных сигналов, а выход дешифратора соединен с синхронизирующими входами первого, второго и третьего интеграторов.The direct output of the code generator is connected to the input of the synthesizer of reference quadrature signal samples, and the decoder output is connected to the synchronizing inputs of the first, second, and third integrators.
Известное устройство работает следующим образом.The known device operates as follows.
Входной шумоподобный сигнал (ШПС) после дискретизации и оцифровки в аналого-цифровом преобразователе поступает на первый и второй перемножители, где он перемножается с отсчетами опорных сигналов со8((ш01) и §ίη(ω01) частоты ω0, равной средней частоте ШПС, которые вырабатываются синтезатором отсчетов несущей частоты. Отсчеты квадратурных составляющих комплексной огибающей ШПС с выходов первого и второго перемножителей на входы четвертого, шестого и пятого, седьмого перемножителей соответственно, где перемножаются с отсчетами опорных квадратурных сигналов, формируемых блоком кодовой синхронизации. При идеальной кодовой синхронизации опорные квадратурные сигналы являются точными копиями квадратурных компонентов 1(1) и 0(1) комплексной оги- 1 018679 бающей принимаемого ШПС. Результаты перемножения отсчетов квадратурных составляющих входного и опорных сигналов объединяются в вычитателе и первом сумматоре, образуя соответственно косинусную и синусную квадратурные составляющие (составляющие удвоенной частоты ω0 подавляются при последующей обработке). Первый и второй интеграторы в квадратурных каналах фазового дискриминатора осуществляют когерентное накопление на интервале, равном периоду Тп повторения ШПС, поступающих на их входы отсчетов квадратурных составляющих, формируя соответственно корреляции ζ1 и ζ2. Сброс первого и второго интеграторов осуществляется с шагом Тп синхроимпульсами, вырабатываемыми блоком кодовой синхронизации.After sampling and digitizing in an analog-to-digital converter, the input noise-like signal (SHPS) is fed to the first and second multipliers, where it is multiplied with the samples of the reference signals ω8 ((ω 0 1) and §ίη (ω 0 1) of the frequency ω 0 equal to the average the frequency of the BSS, which are produced by the synthesizer of the carrier frequency samples.The samples of the quadrature components of the complex envelope of the BSC from the outputs of the first and second multipliers to the inputs of the fourth, sixth and fifth, seventh multipliers, respectively, where they are multiplied with samples of the reference square Advantage signals generated by the code synchronization block.With perfect code synchronization, the reference quadrature signals are exact copies of the quadrature components 1 (1) and 0 (1) of the complex envelope of the received SSB.The results of multiplying the samples of the quadrature components of the input and reference signals are combined in a subtractor and the first adder, forming respectively the cosine and sine quadrature components (double frequency components ω 0 are suppressed during subsequent processing). The first and second integrators in the quadrature channels of the phase discriminator carry out coherent accumulation over an interval equal to the repetition period T n of the NPS received at the inputs of the samples of quadrature components, forming, respectively, correlations ζ 1 and ζ 2 . The reset of the first and second integrators is carried out with a step of T p clock pulses generated by the code synchronization block.
Результаты ζ1 и ζ2 интегрирования в квадратурных каналах фазового дискриминатора поступают на третий перемножитель, формирующий сигнал ошибки, пропорциональный фазовому рассогласованию принимаемого ШПС и опорных сигналов частоты ω0. При этом корреляция ζ2 поступает на сигнальный вход третьего перемножителя непосредственно, а корреляция ζ1 поступает на опорный вход третьего перемножителя через решающий блок, осуществляющий преобразование вида κίμπ(ζι) (κίβπ(χ) - знаковая функция), благодаря чему исключается влияние цифровой модуляции ШПС на формирование сигнала ошибки. Выходной сигнал петлевого фильтра, сглаживающего флуктуации сигнала ошибки, используется для управления частотой и фазой опорных сигналов, формируемых синтезатором отсчетов несущей частоты.The results of ζ 1 and ζ 2 integration in the quadrature channels of the phase discriminator are fed to the third multiplier, which generates an error signal proportional to the phase mismatch of the received SHPS and the reference signals of frequency ω 0 . In this case, the correlation ζ 2 enters the signal input of the third multiplier directly, and the correlation ζ 1 enters the reference input of the third multiplier through a decision block that performs the conversion of the form κίμπ (ζ ι ) (κίβπ (χ) is a sign function), which eliminates the influence of the digital ShPS modulation to generate an error signal. The output signal of the loop filter that smooths out fluctuations in the error signal is used to control the frequency and phase of the reference signals generated by the synthesizer of the carrier frequency samples.
Блок кодовой синхронизации работает следующим образом. Отсчеты квадратурных составляющих комплексной огибающей входного ШПС с выходов первого и второго перемножителей поступают соответственно на сигнальные входы восьмого и девятого перемножителей временного дискриминатора. На опорные входы восьмого и девятого перемножителей подаются отсчеты опорных квадратурных сигналов соответственно 0(1) и Ι(ΐ), формируемых синтезатором отсчетов опорных квадратурных сигналов. Сигналы с выходов восьмого и девятого перемножителей объединяются во втором сумматоре, умножаются на отсчеты инверсной кодовой последовательности, формируемой генератором кода, и далее поступают на третий интегратор, который осуществляет когерентное накопление отсчетов на интервале Тп, формируя сигнал ошибки. С помощью одиннадцатого перемножителя исключается влияние цифровой модуляции ШПС на формирование сигнала ошибки, пропорционального временному рассогласованию входного ШПС и опорных квадратурных сигналов Ι(ΐ) и 0(1). Второй петлевой фильтр сглаживает флуктуации сигнала ошибки, формируя управляющий сигнал для управляемого генератора тактовой частоты. Меандровый сигнал тактовой частоты ЕТ = 1/Т, вырабатываемый управляемым генератором тактовой частоты, поступает на вход генератора кода. Формируемая генератором кода кодовая последовательность поступает на вход синтезатора отсчетов опорных квадратурных сигналов, определяя знак приращения фазы р/2 на интервалах, равных длительности Т элемента кодовой последовательности.Block code synchronization operates as follows. The readings of the quadrature components of the complex envelope of the input BSS from the outputs of the first and second multipliers are received respectively at the signal inputs of the eighth and ninth multipliers of the temporary discriminator. The reference inputs of the eighth and ninth multipliers are fed samples of the reference quadrature signals, respectively 0 (1) and квадрат (ΐ), generated by the synthesizer samples of the reference quadrature signals. The signals from the outputs of the eighth and ninth multipliers are combined in the second adder, multiplied by the samples of the inverse code sequence generated by the code generator, and then fed to the third integrator, which performs coherent accumulation of samples on the interval T p , generating an error signal. Using the eleventh multiplier, the influence of digital BSS modulation on the formation of an error signal is proportional to the temporal mismatch of the input BSC and the reference quadrature signals Ι (ΐ) and 0 (1). The second loop filter smooths out fluctuations in the error signal, generating a control signal for the controlled clock. The meander clock signal E T = 1 / T produced by the controlled clock generator is fed to the input of the code generator. The code sequence generated by the code generator is fed to the input of the synthesizer of reference quadrature signal samples, determining the sign of the phase increment p / 2 at intervals equal to the duration T of the code sequence element.
С выходов синтезатора отсчетов опорные квадратурные сигналы поступают на четвертый, пятый, шестой и седьмой перемножители фазового дискриминатора блока фазовой синхронизации, а также на восьмой и девятый перемножители временного дискриминатора. Дешифратор, подключенный к дополнительным выходам генератора кода, формирует синхронизирующий сигнал (синхроимпульсы с частотой повторения Рп = 1/Тп) для первого, второго и третьего интеграторов соответственно фазового и временного дискриминаторов.From the outputs of the sample synthesizer, reference quadrature signals are sent to the fourth, fifth, sixth, and seventh phase discriminator multipliers of the phase synchronization unit, as well as to the eighth and ninth time discriminator multipliers. A decoder connected to the additional outputs of the code generator generates a synchronization signal (clock pulses with a repetition rate R p = 1 / T p ) for the first, second and third integrators, respectively, of phase and time discriminators.
Недостатком выявленного прототипа является длительное время установления фазовой синхронизации при приеме шумоподобных сигналов с минимальной частотной манипуляцией на фоне флуктуационной помехи при отношении сигнал/шум, равном минус 40 дБ.The disadvantage of the identified prototype is the long time it takes to establish phase synchronization when receiving noise-like signals with minimal frequency manipulation against the background of fluctuation interference with a signal-to-noise ratio of minus 40 dB.
Задачей предлагаемого технического решения является сокращение времени установления фазовой синхронизации приемников шумоподобных сигналов с минимальной частотной манипуляцией.The objective of the proposed technical solution is to reduce the time to establish phase synchronization of receivers of noise-like signals with minimal frequency manipulation.
Поставленная задача решается тем, что в устройстве ускоренной синхронизации приемника шумоподобных сигналов с минимальной частотной манипуляцией, включающем аналого-цифровой преобразователь, вход которого является входом устройства, блок фазовой синхронизации с фазовым дискриминатором, содержащим первый и второй перемножители, сигнальные входы которых объединены и подключены к выходу аналого-цифрового преобразователя, а опорные входы соответственно соединены с квадратурными выходами синтезатора отсчетов несущей частоты, третий, четвертый, пятый, шестой и седьмой перемножители, вычитатель и первый сумматор, первый и второй интеграторы, решающий блок, выход которого является выходом демодулятора, а также первый петлевой фильтр, вход которого подключен к выходу третьего перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а опорный вход третьего перемножителя подключен к выходу решающего блока, вход которого соединен с выходом первого интегратора, при этом сигнальные входы четвертого и шестого, пятого и седьмого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, выходы четвертого и седьмого, пятого и шестого перемножителей объединены соответственно через вычитатель и первый сумматор, к выходам которых подключены первый и второй интеграторы, блок кодовой синхронизации, содержащий временной дискриминатора, включающий восьмой и девятый перемножители, сигнальные входы которых соединены соответственно с выходами первого и второго перемножителей, а опорные входы восьмого и девятого перемножителей соединены сThe problem is solved in that in the device for accelerated synchronization of the receiver of noise-like signals with minimal frequency manipulation, including an analog-to-digital converter, the input of which is the input of the device, a phase synchronization unit with a phase discriminator containing the first and second multipliers, the signal inputs of which are combined and connected to the output of the analog-to-digital Converter, and the reference inputs are respectively connected to the quadrature outputs of the synthesizer of the samples of the carrier frequency, the third, the fourth, fifth, sixth and seventh multipliers, the subtractor and the first adder, the first and second integrators, the deciding unit, the output of which is the output of the demodulator, as well as the first loop filter, the input of which is connected to the output of the third multiplier, the signal input of which is connected to the output of the second integrator and the reference input of the third multiplier is connected to the output of the deciding unit, the input of which is connected to the output of the first integrator, while the signal inputs of the fourth and sixth, fifth and seventh multipliers are pairwise o are connected and connected to the outputs of the first and second multipliers, respectively, the outputs of the fourth and seventh, fifth and sixth multipliers are combined respectively through a subtractor and a first adder, to the outputs of which are connected the first and second integrators, a code synchronization block containing a time discriminator, including the eighth and ninth multipliers whose signal inputs are connected respectively to the outputs of the first and second multipliers, and the reference inputs of the eighth and ninth multipliers are connected to
- 2 018679 попарно объединенными опорными входами шестого и седьмого, четвертого и пятого перемножителей соответственно и подключены к квадратурным выходам синтезатора отсчетов опорных квадратурных сигналов, второй сумматор, десятый и одиннадцатый перемножители, третий интегратор, а также последовательно соединенные второй петлевой фильтр, управляемый генератор тактовой частоты и генератор кода, к дополнительным выходам которого подключен дешифратор, при этом выходы восьмого и девятого перемножителей объединены через второй сумматор, к выходу которого подключен сигнальный вход десятого перемножителя, опорный вход которого подключен к инверсному выходу генератора кода, а выход перемножителя соединен со входом третьего интегратора, один вход одиннадцатого перемножителя подключен к выходу третьего интегратора, другой вход подключен к выходу решающего блока, а выход одиннадцатого перемножителя соединен со входом второго петлевого фильтра, прямой выход генератора кода соединен со входом синтезатора отсчетов опорных квадратурных сигналов, а выход дешифратора соединен с синхронизирующими входами первого, второго и третьего интеграторов, согласно изобретению в блок фазовой синхронизации дополнительно введен блок управления шумовой полосой устройства, вход которого соединен с выходом первого петлевого фильтра, а выход - со входом синтезатора отсчетов несущей частоты, блок управления шумовой полосой устройства содержит третий петлевой фильтр, первый вход которого является входом блока управления шумовой полосой устройства, второй вход подключен к выходу мультиплексора, а выход третьего петлевого фильтра является выходом блока управления шумовой полосой устройства, адресный вход мультиплексора соединен с выходом компаратора, разрешающий вход которого соединен с выходом инвертора, а вход инвертора подключен к выходу компаратора, при этом первый и второй сигнальные входы мультиплексора объединены соответственно с первым и вторым сигнальными входами компаратора и подключены к выходам первого и второго программируемых постоянных запоминающих устройств соответственно, причем разрешающие входы первого и второго программируемых постоянных запоминающих устройств объединены и подключены к выходу источника ЭДС, суммирующий асинхронный счетчик, выходы которого соединены с адресными входами первого программируемого постоянного запоминающего устройства, а разрешающий вход суммирующего асинхронного счетчика подключен к выходу источника ЭДС, и преобразователь кода, выходы которого соединены с адресными входами второго программируемого постоянного запоминающего устройства, а вход преобразователя кода подключен к выходу источника ЭДС.- 2 018679 in pairs by combined reference inputs of the sixth and seventh, fourth and fifth multipliers, respectively, and connected to the quadrature outputs of the synthesizer of reference quadrature signal samples, a second adder, tenth and eleventh multipliers, a third integrator, and a second loop filter, a controllable clock generator, connected in series and a code generator, to the additional outputs of which a decoder is connected, while the outputs of the eighth and ninth multipliers are combined through a second adder, the output of which is connected to the signal input of the tenth multiplier, the reference input of which is connected to the inverse output of the code generator, and the output of the multiplier is connected to the input of the third integrator, one input of the eleventh multiplier is connected to the output of the third integrator, the other input is connected to the output of the deciding unit, and the output of the eleventh multiplier is connected with the input of the second loop filter, the direct output of the code generator is connected to the input of the synthesizer of reference quadrature signal samples, and the decoder output is connected with the synchronizing inputs of the first, second and third integrators, according to the invention, a noise band control unit of the device is additionally introduced into the phase synchronization unit, the input of which is connected to the output of the first loop filter, and the output is connected to the input of the synthesizer of the carrier frequency samples, the device noise control unit a loop filter, the first input of which is the input of the noise control unit of the device, the second input is connected to the output of the multiplexer, and the output of the third loop phi тра is the output of the control unit of the noise band of the device, the address input of the multiplexer is connected to the output of the comparator, whose enable input is connected to the output of the inverter, and the input of the inverter is connected to the output of the comparator, while the first and second signal inputs of the multiplexer are combined with the first and second signal inputs of the comparator and connected to the outputs of the first and second programmable read-only memory devices, respectively, with the enabling inputs of the first and second programmable of thawed storage devices are combined and connected to the output of the EMF source, the summing asynchronous counter, the outputs of which are connected to the address inputs of the first programmable read-only memory, and the allowing input of the summing asynchronous counter is connected to the output of the EMF source, and a code converter, the outputs of which are connected to the address inputs of the second programmable read-only memory, and the input of the code converter is connected to the output of the EMF source.
Изобретение поясняется прилагаемыми чертежами, на которых представлено следующее:The invention is illustrated by the accompanying drawings, which represent the following:
Фиг. 1 - функциональная схема устройства ускоренной синхронизации приемника шумоподобных сигналов с минимальной частотной манипуляцией; фиг. 2 - зависимость величины коэффициента с1 от времени 1;FIG. 1 is a functional diagram of a device for accelerated synchronization of a receiver of noise-like signals with minimal frequency manipulation; FIG. 2 - dependence of the value of the coefficient c 1 from time 1;
Устройство ускоренной синхронизации приемника шумоподобных сигналов с минимальной частотной манипуляцией (фиг. 1) содержит аналого-цифровой преобразователь 1, вход которого является входом устройства, блок 2 фазовой синхронизации и блок 3 кодовой синхронизации. Блок 2 фазовой синхронизации содержит фазовый дискриминатор 4, включающий первый 51, второй 52, третий 53, четвертый 54, пятый 55, шестой 56 и седьмой 57 перемножители, вычитатель 7 и первый сумматор 81, первый и второй интеграторы 91 и 92, решающий блок 10, выход которого является выходом демодулятора, а также первый петлевой фильтр 11, выход которого соединен со входом блока 18 управления шумовой полосой устройства, а выход блока 18 управления шумовой полосой устройства соединен со входом синтезатора 6 отсчетов несущей частоты. Остальные связи между перечисленными элементами в блоке 2 фазовой синхронизации аналогичны описанным связям в блоке фазовой синхронизации по прототипу. Блок 3 кодовой синхронизации содержит временной дискриминатор 12, включающий восьмой 58, девятый 59, десятый 510 и одиннадцатый 511 перемножители, второй сумматор 82, третий интегратор 93, а также последовательно соединенные второй петлевой фильтр 14, управляемый генератор 15 тактовой частоты и генератор 16 кода, к дополнительным выходам которого подключен дешифратор 17, а прямой выход генератора 16 кода соединен со входом синтезатора 13 отсчетов опорных квадратурных сигналов. Остальные связи между перечисленными элементами в блоке 3 кодовой синхронизации аналогичны описанным связям в блоке кодовой синхронизации по прототипу. Связи между блоком 2 фазовой синхронизации и блоком 3 кодовой синхронизации аналогичны описанным связям между данными блоками по прототипу. Блок 18 управления шумовой полосой устройства содержит третий петлевой фильтр 19, мультиплексор 20, компаратор 25, инвертор 26, первое 22! и второе 222 программируемые постоянные запоминающие устройства (НИЗУ), источник ЭДС 23, суммирующий асинхронный счетчик 21 и преобразователь кода 24. Первый вход третьего петлевого фильтра 19, который является входом блока 18 управления шумовой полосой устройства, соединен с выходом первого петлевого фильтра 11. Выход третьего петлевого фильтра 19, который является выходом блока 18 управления шумовой полосой устройства, соединен с входом синтезатора 6 отсчетов несущей частоты. Второй вход третьего петлевого фильтра 19 подключен к выходу мультиплексора 20, адресный (А0) вход которого соединен с выходом компаратора 25. Разрешающий (А=В) вход компаратора 25 соединен с выходом инвертора 26, а вход инвертора 26 подключен к выходу компаратора 25. Нри этом первый (Ό0) и второй (Ό1) сигнальные входы мультиплексора 20 объединены соответственно с первым (А) и вторым (В) сигнальными входами компаратора 25 и подключены к выходам (Ό) первого 22! и второго 222 НИЗУ соответственно. Нричем разреThe device for accelerated synchronization of the receiver of noise-like signals with minimal frequency manipulation (Fig. 1) contains an analog-to-digital converter 1, the input of which is the input of the device, phase synchronization unit 2 and code synchronization unit 3. Block 2 phase synchronization contains a phase discriminator 4, including the first 5 1 , second 5 2 , third 5 3 , fourth 5 4 , fifth 5 5 , sixth 5 6 and seventh 5 7 multipliers, subtractor 7 and first adder 8 1 , first and second integrators 9 1 and 9 2 , the deciding unit 10, the output of which is the output of the demodulator, as well as the first loop filter 11, the output of which is connected to the input of the device noise control unit 18, and the output of the device noise control unit 18 is connected to the input of the synthesizer 6 samples carrier frequency. The remaining links between the listed elements in block 2 phase synchronization are similar to the described relationships in the phase synchronization block of the prototype. Block 3 code synchronization contains a time discriminator 12, including the eighth 5 8 , ninth 5 9 , tenth 5 10 and eleventh 5 11 multipliers, a second adder 8 2 , a third integrator 9 3 , as well as a second loop filter 14 connected in series, a 15 clock controlled oscillator frequency and code generator 16, to the additional outputs of which the decoder 17 is connected, and the direct output of the code generator 16 is connected to the input of the synthesizer 13 samples of reference quadrature signals. The remaining links between the listed elements in block 3 of the code synchronization are similar to those described in the block of code synchronization according to the prototype. The relationship between the phase synchronization unit 2 and the code synchronization unit 3 is similar to the described relationships between these blocks according to the prototype. The noise-band control unit 18 of the device comprises a third loop filter 19, a multiplexer 20, a comparator 25, an inverter 26, the first 22! and the second 22 2 programmable read-only memory devices (NCD), an EMF source 23, a summing asynchronous counter 21 and a code converter 24. The first input of the third loop filter 19, which is the input of the noise band control unit 18 of the device, is connected to the output of the first loop filter 11. The output of the third loop filter 19, which is the output of the unit 18 for controlling the noise band of the device, is connected to the input of the synthesizer 6 samples of the carrier frequency. The second input of the third loop filter 19 is connected to the output of the multiplexer 20, the address (A0) input of which is connected to the output of the comparator 25. The enable (A = B) input of the comparator 25 is connected to the output of the inverter 26, and the input of the inverter 26 is connected to the output of the comparator 25. Nri the first (Ό0) and second (Ό1) signal inputs of the multiplexer 20 are combined with the first (A) and second (B) signal inputs of the comparator 25 and connected to the outputs (Ό) of the first 22! and second 22 2 LOW, respectively. Shout the cut
- 3 018679 шающие (С8) входы первого 221 и второго 222 ППЗУ объединены и подключены к выходу источника ЭДС 23. Выходы суммирующего асинхронного счетчика 21 соединены с адресными (Α0...ΑΝ) входами первого 221 НПЗУ, а разрешающий (В) вход суммирующего асинхронного счетчика 21 подключен к выходу источника ЭДС 23. Выходы преобразователя кода 24 соединены с адресными (Α0...ΑΝ) входами второго 222 НПЗУ, а вход преобразователя кода 24 подключен к выходу источника ЭДС 23.- 3 018679 securing (C8) inputs of the first 22 1 and second 22 2 EPROMs are combined and connected to the output of the EMF 23 source. The outputs of the summing asynchronous counter 21 are connected to the address (Α 0 ... Α Ν ) inputs of the first 22 1 inverter, and the enable (B) the input of the summing asynchronous counter 21 is connected to the output of the EMF source 23. The outputs of the code converter 24 are connected to the address (Α 0 ... Α Ν ) inputs of the second 22 2 refueling unit, and the input of the code converter 24 is connected to the output of the EMF 23 source.
В зависимости от специфики решаемой задачи передаточная функция блока фазовой синхронизации (БФС) должна обеспечивать нужный порядок астатизма устройства синхронизации для минимизации ошибки синхронизации[Первачев С.В., Валуев А.А., Чиликин В.М. и др. Статистическая динамика радиотехнических следящих систем - М.: Сов. радио,1973. - 487 с]. Для решения задачи ускоренной синхронизации приемника шумоподобных сигналов с минимальной частотной манипуляцией при пороговом отношении сигнал/шум, равном минус 40 дБ, целесообразно использовать БФС, включающий фазовый дискриминатор (ФД) 4, петлевой фильтр 11 и блок управления шумовой полосой 18 (БУШП), содержащий петлевой фильтр 19 с описанными связями. Передаточная функция БФС имеет вид:Depending on the specifics of the problem being solved, the transfer function of the phase synchronization unit (BFS) should provide the desired astatism order of the synchronization device to minimize synchronization errors [Pervachev SV, Valuev AA, Chilikin VM et al. Statistical Dynamics of Radio Engineering Tracking Systems - M .: Sov. radio, 1973. - 487 s]. To solve the problem of accelerated synchronization of a receiver of noise-like signals with minimal frequency manipulation at a threshold signal-to-noise ratio of minus 40 dB, it is advisable to use a BFS including a phase discriminator (PD) 4, a loop filter 11, and a noise band control unit 18 (BUSH) containing loop filter 19 with the described bonds. The transfer function of the BFS has the form:
где Кд4 - крутизна дискриминационной характеристики фазового дискриминатора;where Cd 4 - the steepness of the discriminatory characteristics of the phase discriminator;
передаточная функция петлевого фильтра 11;the transfer function of the loop filter 11;
передаточная функция петлевого фильтра 19 БУШП; р - оператор Лапласа;transfer function of the loop filter 19 BUSHP; p is the Laplace operator;
ΐ - время;ΐ - time;
Т - постоянная времени петлевого фильтра 19 БУШП;T is the time constant of the loop filter 19 BUSHP;
текущее значение коэффициента передачи петлевого фильтра 19 БУШП;the current value of the transfer coefficient of the loop filter 19 BUSH;
шумовая полоса БФС;noise band BFS;
Κ(|ω)- комплексный коэффициент передачи БФС.Κ (| ω) is the complex transfer coefficient of the BFS.
Тогда текущее значение шумовой полосы БФС рассчитывают по формуле:Then the current value of the noise band of the BFS is calculated by the formula:
Передаточная функция петлевого фильтра 19 БУШП КПФ19 (ρ,ΐ) регулируется путем задания текущего значения коэффициента передачи е1(1) петлевого фильтра 19 БУШП, что позволяет изменять текущее значение шумовой полосы БФС Бш(1) пропорционально текущим значениям коэффициента передачи е1(1) петлевого фильтра 19 БУШП.The transfer function of the loop filter 19 BUSH K PF19 (ρ, ΐ) is adjusted by setting the current value of the transmission coefficient e 1 (1) of the loop filter 19 BUSHP, which allows you to change the current value of the noise band BFS B w (1) in proportion to the current values of the coefficient of transmission e 1 (1) BUSH loop filter 19.
На временном интервале 1е [0; ΐΝ] (см. фиг. 2) текущее значение коэффициента передачи петлевого фильтра 19 БУШП ступенчато уменьшается от максимального значения с до минимального εΝ, а на временном интервале 1е [ΐΝ; ΐΜ] значение коэффициента передачи петлевого фильтра БУШП, равное οΝ, остается постоянным. При такой зависимости изменения коэффициента передачи с1 петлевого фильтра 19 БУШП от времени ΐ, на временном интервале ΐε[0;ΐΝ] значение шумовой полосы БФС Бш ступенчато уменьшается от максимального значения к минимальному, а на временном интервале ΐε [ΐΝ;ΐΜ] значение шумовой полосы БФС Бш, равное минимальному, остается постоянным. Таким образом, сокращение времени установления фазовой синхронизации происходит вследствие уменьшения во времени значения шумовой полосы БФС.In the time interval 1e [0; ΐ Ν ] (see Fig. 2) the current value of the transmission coefficient of the loop filter 19 BUSH decreases stepwise from the maximum value from to the minimum ε Ν , and in the time interval 1e [ΐ Ν ; ΐ Μ ] the transmission coefficient of the BUSHP loop filter equal to ο Ν remains constant. With this dependence of the change in the transmission coefficient from 1 loop filter 19 BUSHP on time ΐ, in the time interval ΐε [0; ΐ Ν ], the value of the noise band of the BFS B w stepwise decreases from the maximum to the minimum, and in the time interval ΐε [ΐ Ν ; ΐ Μ ] the value of the noise band of the BFS B w equal to the minimum remains constant. Thus, the reduction of the phase synchronization establishment time occurs due to the decrease in time of the BFS noise band value.
Устройство ускоренной синхронизации приемника шумоподобных сигналов с минимальной частотной манипуляцией работает следующим образом.The device accelerated synchronization of the receiver of noise-like signals with minimal frequency manipulation works as follows.
Блок 3 кодовой синхронизации работает аналогично работе блока кодовой синхронизации по про тотипу.Block 3 code synchronization works similarly to the work of the block code synchronization according to the prototype.
В фазовом дискриминаторе 4 блока 2 фазовой синхронизации сигнал ошибки, пропорциональный фазовому рассогласованию принимаемого ШПС и опорных сигналов частоты ω0, формируют аналогичным образом формирования данного сигнала по прототипу. Выходной сигнал петлевого фильтра 11 поступает на вход петлевого фильтра 19 блока 18 управления шумовой полосой устройства.In the phase discriminator 4 of the phase synchronization unit 2, an error signal proportional to the phase mismatch of the received SHPS and the reference signals of frequency ω 0 is formed in a similar manner to the formation of this signal according to the prototype. The output signal of the loop filter 11 is fed to the input of the loop filter 19 of the unit 18 for controlling the noise band of the device.
Блок 18 управления шумовой полосой устройства работает следующим образом.Unit 18 control the noise band of the device operates as follows.
После момента подачи питания сигнал с уровнем логической единицы '1', поступающий с выхода источника ЭДС 23 на разрешающие (С8) входы первого 221 и второго 222 ППЗУ, разрешает режим чтения с первого 221 и второго 222 ППЗУ. Одновременно сигнал с уровнем логической единицы '1', поступающий с выхода источника ЭДС 23 на разрешающий (В) вход суммирующего асинхронного счетчикаAfter the moment of power supply, a signal with a logic unit level of '1', coming from the output of the EMF source 23 to the enable (C8) inputs of the first 22 1 and second 22 2 EPROMs, allows the reading mode from the first 221 and second 22 2 EPROMs. At the same time, a signal with a logic unit level of '1' coming from the output of the EMF 23 source to the enable (B) input of the summing asynchronous counter
- 4 018679- 4 018679
21, запускает работу счетчика 21 с периодом счета, равным 2 с, и модулем счета, равным 11. В преобразователе кода 24 сигнал с уровнем логической единицы '1', приходящий от источника ЭДС, преобразуется в двоичный код, равный 0001.21, starts the operation of counter 21 with a counting period of 2 s and a counting module of 11. In code converter 24, a signal with a logic level of '1' coming from the EMF source is converted to binary code equal to 0001.
В ячейки памяти первого 22! ИНЗУ с адресами Ао, Α1...ΑΝ последовательно записаны значения коэффициента передачи петлевого фильтра БУШИ сь с2,..., с,, а в ячейку памяти второго 222 НИЗУ с адресом Α!=(0001) записано значение коэффициента с,In the memory cells of the first 22! INZU with addresses Ao, Α 1 ... Α Ν are written sequentially the transmission coefficient values of the BUSHI loop filter with b 2 , ..., s ,, and in the memory cell of the second 22 2 LOW with address ом! = (0001) the value is written coefficient c
На временном интервале 1е [0; ΐΝ] (см. фиг. 2) через каждые 2 с суммирующий асинхронный счетчик 21 последовательно обращается к ячейкам памяти первого 22! НИЗУ с адресами от А0=0000 до Αν=1011, в которых записаны значения коэффициента петлевого фильтра БУШИ от с1 до с,.In the time interval 1e [0; ΐ Ν ] (see Fig. 2) every 2 s the summing asynchronous counter 21 sequentially accesses the memory cells of the first 22! LOW with addresses from A 0 = 0000 to Α ν = 1011, in which the values of the coefficient of the BUSHI loop filter from 1 to s are recorded.
Так как на всем временном интервале 1е[0; 1М] сигнал с уровнем логической единицы '1' на входе преобразователя кода 24 остается постоянным, то на данном временном интервале преобразователь кода 24 постоянно обращается к ячейке памяти второго 222 НИЗУ с адресом Α1=(0001), в которой записано значение коэффициента с,.Since over the entire time interval 1e [0; 1 M ] a signal with a logic level of '1' at the input of the code converter 24 remains constant, then at this time interval the code converter 24 constantly accesses the memory cell of the second 22 2 LOW with address Α 1 = (0001), in which the coefficient value is written from,.
На всем временном интервале 1е [0; 1М] с выхода (Ό) первого 221 НИЗУ значение коэффициента сп записанное в ячейку памяти первого 221 ННЗУ с адресом А1, который формирует счетчик 21, одновременно поступает на первый (Ό0) сигнальный вход мультиплексора 20 и первый (А) сигнальный вход компаратора 25. Также на всем временном интервале 1е[0; 1М] с выхода (Ό) второго 222 ННЗУ значение коэффициента сн, записанное в ячейку памяти второго 222 ННЗУ с адресом Α1=(0001), постоянно поступает на второй (Ό1) сигнальный вход мультиплексора 20, а также на второй (В) сигнальный вход компаратора 25. Компаратор 25 осуществляет сравнение значения коэффициента с1 на первом (А) сигнальном входе со значением коэффициента с·,· на втором (В) сигнальном входе. Нри неравенстве значений коэффициентов с1 и с, на первом (А) и втором (В) сигнальных входах компаратора 25 результатом сравнения является сигнал с уровнем логического нуля '0', а при равенстве -сигнал с логической единицы '1'. Ностоянно в течение времени 1е[0;1,] на выходе компаратора формируется сигнал с уровнем логического нуля '0', который поступает на адресный (А0) вход мультиплексора 20. Нри этом на выход мультиплексора 20 поступает текущее значение коэффициента св Одновременно сигнал с уровнем логического нуля '0' через инвертор 26 поступает на разрешающий (А=В) вход компаратора 25, разрешая компаратору 25 дальнейшее сравнение значений коэффициентов на его сигнальных входах.Throughout the time interval 1e [0; 1 M ] from the output (Ό) of the first 22 1 LOW value of the coefficient c n recorded in the memory cell of the first 22 1 NNZU with address A 1 , which forms the counter 21, simultaneously enters the first (Ό0) signal input of the multiplexer 20 and the first (A) the signal input of the comparator 25. Also, over the entire time interval 1e [0; 1 M ] from the output (Ό) of the second 22 2 NNZU, the coefficient coefficient sn recorded in the memory cell of the second 22 2 NNZU with the address Α 1 = (0001) is constantly fed to the second (Ό1) signal input of the multiplexer 20, as well as to the second ( C) the signal input of the comparator 25. The comparator 25 compares the coefficient value with 1 at the first (A) signal input with the coefficient value c ·, · at the second (B) signal input. In the case of inequality of the values of the coefficients with 1 and c, at the first (A) and second (B) signal inputs of the comparator 25, the comparison result is a signal with a logic zero level of '0', and if it is equal, a signal with a logic unit of '1'. Constantly during the time 1e [0; 1,], a signal with a logic level of '0' is generated at the output of the comparator, which is fed to the address (A0) input of multiplexer 20. At the same time, the current value of coefficient c is received at the output of multiplexer 20. At the same time, signal s the logic zero level '0' through the inverter 26 is fed to the resolving (A = B) input of the comparator 25, allowing the comparator 25 to further compare the values of the coefficients at its signal inputs.
В момент времени 1, на выходе компаратора 25 формируется сигнал с уровнем логической единицы '1', который поступает на адресный (А0) вход мультиплексора 20. Одновременно сигнал с уровнем логической единицы '1' через инвертор 26 поступает на разрешающий (А=В) вход компаратора 25, запрещая компаратору 25 дальнейшее сравнение значений коэффициентов на его сигнальных входах. С момента времени установления фиксированного значения коэффициента передачи петлевого фильтра 19 (1,) до окончания работы устройства (1м) на выход мультиплексора 20 поступает значение коэффициента с,.At time 1, at the output of comparator 25, a signal is generated with a logic unit level '1', which is fed to the address (A0) input of multiplexer 20. At the same time, a signal with a logic unit level '1' is fed through an inverter 26 to enable (A = B) the input of the comparator 25, inhibiting the comparator 25 from further comparison of the coefficients at its signal inputs. From the moment of establishing a fixed value of the transmission coefficient of the loop filter 19 (1,) until the end of the operation of the device (1 m ), the value of the coefficient c is received at the output of the multiplexer 20.
Выходной сигнал мультиплексора 20, представленный на фиг. 2, определяет передаточную функцию КНФ|9(р. 1) третьего петлевого фильтра 19 таким образом, чтобы текущее значение шумовой полосы Рш(1) блока фазовой синхронизации 18 изменялось пропорционально текущему значению коэффициента с1 ОТ максимального до минимального, что обеспечивает быстрый захват сигнала по частоте и фазе. Затем текущее значение шумовой полосы Рш(1) блока фазовой синхронизации 18 поддерживается постоянным, что приводит к высокой точности слежения в установившемся режиме. Выходной сигнал блока управления шумовой полосой устройства 18 используется для управления частотой и фазой опорных сигналов, формируемых синтезатором 6 отсчетов несущей частоты.The output of multiplexer 20 shown in FIG. 2, determines the transfer function K NF | 9 (p. 1) of the third loop filter 19 so that the current value of the noise band R w (1) of the phase synchronization unit 18 changes proportionally to the current value of the coefficient from 1 FROM maximum to minimum, which ensures fast signal capture in frequency and phase. Then, the current value of the noise band R w (1) of the phase synchronization unit 18 is kept constant, which leads to high tracking accuracy in the steady state. The output signal of the noise band control unit of the device 18 is used to control the frequency and phase of the reference signals generated by the synthesizer 6 samples of the carrier frequency.
Нример реализации синтезатора отсчетов квадратурных сигналов с использованием накапливающего сумматора (аккумулятора фазы) и постоянного запоминающего устройства для хранения отсчетов квадратурных сигналов приведен в монографии [Цифровые системы фазовой синхронизации / М.И. Жодзишский, С.Ю. Сила-Новицкий, В.А. Нрасолов и др. Нод ред. М.И. Жодзишского. - М.: Сов.радио, 1980. с. 55-57].An example of the implementation of a synthesizer of samples of quadrature signals using an accumulating adder (phase accumulator) and read-only memory for storing samples of quadrature signals is given in the monograph [Digital phase synchronization systems / M.I. Zhodzishsky, S.Yu. Strength-Novitsky, V.A. Nrasolov et al. Nod. M.I. Zhodzishsky. - M .: Sov.radio, 1980.p. 55-57].
На фоне флуктуационной помехи при отношении сигнал/шум, равном минус 40 дБ, заявляемое устройство обеспечивает сокращение времени установления фазовой синхронизации приемников шумоподобных сигналов с минимальной частотной манипуляцией не менее чем в 10 раз по сравнению с прототипом.Against the background of fluctuation interference with a signal-to-noise ratio equal to minus 40 dB, the claimed device provides a reduction in the time required to establish the phase synchronization of receivers of noise-like signals with a minimum frequency manipulation of at least 10 times in comparison with the prototype.
Claims (1)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011100562/08A RU2446560C1 (en) | 2011-01-11 | 2011-01-11 | Accelerated synchronisation device of noise-like signal receiver with minimum frequency manipulation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| EA201101405A1 EA201101405A1 (en) | 2012-08-30 |
| EA018679B1 true EA018679B1 (en) | 2013-09-30 |
Family
ID=46031028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| EA201101405A EA018679B1 (en) | 2011-01-11 | 2011-10-27 | Device of receiver accelerated synchronization of noise-like signals with minimum frequency manipulation |
Country Status (2)
| Country | Link |
|---|---|
| EA (1) | EA018679B1 (en) |
| RU (1) | RU2446560C1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2761521C1 (en) * | 2021-05-21 | 2021-12-09 | федеральное государственное бюджетное образовательное учреждение высшего образования "Национальный исследовательский университет "МЭИ" (ФГБОУ ВО "НИУ "МЭИ") | Digital incoherent signal demodulator with amplitude quaternary phase-shift keying |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4942590A (en) * | 1987-10-30 | 1990-07-17 | Kabushiki Kaisha Kenwood | Optimum clock generator in data communication |
| US5881107A (en) * | 1996-03-11 | 1999-03-09 | Deutsche Itt Industries, Gmbh | Transmission system for digital signals, and transmitter and receiver therefor |
| RU2307474C1 (en) * | 2006-01-31 | 2007-09-27 | Государственное образовательное учреждение высшего профессионального образования Красноярский государственный технический университет (КГТУ) | Method for receipt of noise-like signals with minimal frequency manipulation |
| RU2374776C2 (en) * | 2008-01-28 | 2009-11-27 | Федеральное государственное образовательное учреждение высшего профессионального образования "Сибирский федеральный университет" (СФУ) | Correlation receiver of noise-like signals with minimum frequency manipulation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2183197A (en) * | 1996-12-24 | 1998-07-17 | Samsung Electronics Co., Ltd. | Device for synchronising a digital receiver |
| FR2773933B1 (en) * | 1998-01-21 | 2000-03-03 | Sgs Thomson Microelectronics | DEVICE FOR DEMODULATING A BINARY SIGNAL MODULATED IN PHASE BY CODE PULSES |
| US6704380B1 (en) * | 1999-10-08 | 2004-03-09 | Interdigital Technology Corporation | Synchronizing PCM and pseudorandom clocks |
| RU2357359C2 (en) * | 2007-07-24 | 2009-05-27 | Федеральное государственное образовательное учреждение высшего профессионального образования "Сибирский федеральный университет" (СФУ) | Device for synchronising receiver of noise-like signals with minimal frequency-shift keying |
-
2011
- 2011-01-11 RU RU2011100562/08A patent/RU2446560C1/en not_active IP Right Cessation
- 2011-10-27 EA EA201101405A patent/EA018679B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4942590A (en) * | 1987-10-30 | 1990-07-17 | Kabushiki Kaisha Kenwood | Optimum clock generator in data communication |
| US5881107A (en) * | 1996-03-11 | 1999-03-09 | Deutsche Itt Industries, Gmbh | Transmission system for digital signals, and transmitter and receiver therefor |
| RU2307474C1 (en) * | 2006-01-31 | 2007-09-27 | Государственное образовательное учреждение высшего профессионального образования Красноярский государственный технический университет (КГТУ) | Method for receipt of noise-like signals with minimal frequency manipulation |
| RU2374776C2 (en) * | 2008-01-28 | 2009-11-27 | Федеральное государственное образовательное учреждение высшего профессионального образования "Сибирский федеральный университет" (СФУ) | Correlation receiver of noise-like signals with minimum frequency manipulation |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2446560C1 (en) | 2012-03-27 |
| EA201101405A1 (en) | 2012-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102309359B1 (en) | Time-to-digital converter with increased range and sensitivity | |
| US5084669A (en) | Direct phase digitization | |
| US7859344B2 (en) | PLL circuit with improved phase difference detection | |
| US8207770B1 (en) | Digital phase lock loop | |
| US5999060A (en) | Digital frequency synthesizer system and method | |
| CN101599763B (en) | Timing error detection device and method thereof | |
| US9497055B2 (en) | Method and apparatus for polar receiver with digital demodulation | |
| JP5347534B2 (en) | Phase comparator, PLL circuit, and phase comparator control method | |
| US8111785B2 (en) | Auto frequency acquisition maintenance in a clock and data recovery device | |
| EP2622741B1 (en) | Reference clock sampling digital pll / fll | |
| JP2010166392A (en) | Digital phase locked-loop circuit | |
| RU2393641C1 (en) | Demodulator of phase-manipulated signals | |
| RU2431919C1 (en) | Correlation receiver of noise-like signals | |
| US4914677A (en) | Digital lock-in amplifier | |
| RU2374776C2 (en) | Correlation receiver of noise-like signals with minimum frequency manipulation | |
| RU2446560C1 (en) | Accelerated synchronisation device of noise-like signal receiver with minimum frequency manipulation | |
| KR20120061734A (en) | Data processing unit and signal receiver including the data processing unit | |
| EP2751583B1 (en) | Device for measuring a duration of a level of an electrical signal | |
| RU2357359C2 (en) | Device for synchronising receiver of noise-like signals with minimal frequency-shift keying | |
| EP0434527B1 (en) | Microwave synthesizer with a fractional divider | |
| RU2325041C1 (en) | Noise signal frequency tracker | |
| JP2010273185A (en) | Digital phase locked loop circuit | |
| CN113608243B (en) | Method, device, computer storage medium and terminal for realizing carrier tracking | |
| RU2313184C1 (en) | Device for tracking delay of noise-like frequency-manipulated signals | |
| US5652769A (en) | Costas loop and data identification apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Lapse of a eurasian patent due to non-payment of renewal fees within the time limit in the following designated state(s) |
Designated state(s): AM AZ BY KZ KG MD TJ TM RU |