DE69931919T2

DE69931919T2 - Systeme und verfahren zur on-chip-speicherung von virtuellen verbindungsdeskriptoren

Info

Publication number: DE69931919T2
Application number: DE69931919T
Authority: DE
Inventors: Simon Fremont CHONG; Tony Anguo Mountain View HUANG; Dieu Man TRINH; A. David Pleasanton STELLIGA; Ryszard Cupertino BLESZYNSKI
Original assignee: Level One Communications Inc
Current assignee: Level One Communications Inc
Priority date: 1998-06-27
Filing date: 1999-06-25
Publication date: 2007-01-11
Anticipated expiration: 2019-06-26
Also published as: WO2000000877A3; EP1095325B1; EP1095325A2; US6311212B1; AU4713799A; DE69931919D1; WO2000000877A2; EP1095325A4; ATE330273T1

Description

STAND DER TECHNIK
Die vorliegende Erfindung betrifft allgemein die Verarbeitung von virtuellen Verbindungsdeskriptoren (englisch: Virtual Connection Descriptors) in Netzwerksystemen, und im Besonderen betrifft sie die auf dem Chip integrierte Speicherung virtueller Verbindungsdeskriptoren auf einem Ein-Chip-Netzwerkverarbeitungsbaustein zur Verbesserung der Systemleistung.
Die Nachfrage nach schnelleren Übertragungsgeschwindigkeiten zwischen Computern und anderen Systemen macht immer schnellere und effizientere Netzwerke bzw. Netze erforderlich. Heute verwenden Netzwerke für gewöhnlich eine Mischung aus verschiedener Software und Hardware, um eine Vielzahl von Netzwerkfunktionen und -standards zu implementieren. Netzwerkvorrichtungen, wie etwa Client-Computersysteme, Server, Hubs, Router, Switches, Netzwerk-Backbones, etc. sind komplexe Vorrichtungen, die eine digitale Verarbeitung in Hardware und Software voraussetzen, um die Netzwerkkommunikation zu ermöglichen bzw. zu erleichtern. Zu einigen der in einer Netzwerkvorrichtung ausgeführten Aufgaben zählen die Umsetzung bzw. Übersetzung zwischen verschiedenen Netzwerkstandards wie etwa Ethernet und Asynchronous Transfer Mode (ATM oder Asynchroner Transfermodus), das neue Formatieren von Daten, das Verkehrsrechenzeitvergabe bzw. Traffic Scheduling, das Routing von Datenzellen, Paketnachrichten, etc. Abhängig von dem jeweils implementierten Protokoll können einige Aufgaben an verschiedenen Punkten in dem Netzwerk implementiert werden.
In herkömmlichen Netzwerksystemen, die den asynchronen Transfermodus (ATM) implementieren, wird der Datenverkehr von einem virtuellen Kanal oder einer virtuellen Verbindung (VC als englische Abkürzung von Virtual Connection) behandelt. In jedem System gibt es für gewöhnlich zahlreiche VCs, und jede VC weist ihre eigenen Eigenschaften auf, wie etwa in Bezug auf Pakettyp, Paketgröße und Protokolle. Somit erfordert jede VC ihren eigenen Deskriptor, der die jeweilige VC identifiziert sowie deren Eigenschaften und Anforderungen. In einem kennzeichnenden System werden die VC-Deskriptoren in dem Systemspeicher gespeichert. Zur Verarbeitung der Daten für eine VC (ob zum Empfang oder Übertragen von Daten für eine bestimmte VC) liest das System den zugeordneten VC-Deskriptor aus dem Systemspeicher aus und verarbeitet und aktualisiert den VC-Deskriptor in der Folge. Systemspeicher weisen jedoch für gewöhnlich eine begrenzte Bandbreite sowie langsame Speicherzugriffszeiten auf, so dass die Datenübertragungsleistung und die Netzwerkeffizienz zurückgehen können, wenn auf die in dem Systemspeicher gespeicherten VC-Deskriptoren zugegriffen wird und diese verarbeitet werden. Dies gilt speziell für die Verarbeitung von Daten für bestimmte VCs, wie etwa für VCs für Echtzeit-Videodaten oder Echtzeit-Sprachdaten, die eine hohe Bandbreite und schnelle Speicherzugriffszeiten für eine optimale Leistung voraussetzen. Benötigt werden auf dem Gebiet somit Techniken zur Verbesserung der Fähigkeit einer Netzwerkvorrichtung VC-Deskriptoren schneller zu verarbeiten, um einen verbesserten Durchsatz und eine höhere Netzwerkeffizienz bereitzustellen.
Raskovic et al („A simulation analysis of hash-based algorithms for searching the ATM routing tables", MICROELELCTRONICS, 1995. PROCEEDINGS 1995 20th INTERNATIONAL CONFERENCE ON NIS, SERBIA 12.–12. SEPT. 1995, NEW YORK, NY, USA, IEEE, US, 12. September 1995 (1995-09-12), Seiten 851–854), XP010161793 ISBN: 0-7803-2786-1) offenbaren eine Simulationsanalyse Hash-basierter Algorithmen zum Suchen in ATM-Routing-Tabellen. An Stelle des Speicherns der ATM-Routing-Tabellen in einem CAM (Assoziativspeicher), erörtern Raskovic et al das Potenzial des Einsatzes eines kostengünstigeren Standard-RAM sowie des Einsatzes Hashbasierter Algorithmen zur Identifikation der Position eines Eintrags in einer ATM-Routing-Tabelle. Gemäß einem System wird ein Teil der ATM-Routing-Tabelle Cache-gespeichert, um die Leistung zu verbessern, wobei vorgeschlagen wird, den Cache in einem CAM zu implementieren, um die Anzahl der erforderlichen Speicherzyklen zum Verifizieren der Gegenwart eines Eintrags in dem Cache zu reduzieren.
Yuhua et al („Dynamic Queue Assignment in a VC Queue Manager for Gigabit ATM Networks", ATM WORKSHOP PROCEEDINGS, 1998 IEEE FAIRFAX, VA, USA, 26.–29. Mai 1998, NEW YORK CITY, NY, USA, IEEE US, 26. Mai 1998 (1998-05-26), Seiten 3–10, XP010280524, ISBN 0-7803-4874-5) beschreiben einen ATM-Warteschlagen-Managementchip, der eine Pufferskalierung aufweist und zudem die dynamische VC-Warteschlangenverarbeitung unterstützt. Der Warteschlangen-Managementchip verwendet eine Warteschlangen-Verweistabelle, die unter Verwendung eines teilassoziativen Speichers implementiert wird, der zur Identifikation von Warteschlangen verwendet wird, an welche eingehende ATM-PDU-Zellen angehängt werden sollen.
EP-A-0 817 083 offenbart eine Vorrichtung/ein Verfahren zur Übersetzung einer virtuellen Adresse in eine physikalische Adresse unter Verwendung eines CAM und eines RAM. Der CAM empfängt eine virtuelle Adresse von einer SAR-Einheit (SAR als englische Abkürzung von Segmentation and Reassembly) und verifiziert danach, ob die virtuelle Adresse zurzeit verwendet wird. Wenn die virtuelle Adresse aktuell verwendet wird, wird ein Treffersignal erzeugt, was bewirkt, dass eine Eintragsnummer zu dem RAM geleitet wird, wobei die Eintragsnummer dem CAM-Eintrag entspricht, der die virtuelle Adresse aufweist. Die Eintragsnummer wird danach durch den RAM eingesetzt, um eine physikalische Adresse zurückzugeben, welche der virtuellen Adresse entspricht.
EP-A-0 742 677 offenbart ein Header-Umsetzungsverfahren. Gemäß diesem Verfahren analysiert jede eine Mehrzahl von die Umsetzung steuernden Einheiten einen Header einer ATM-Zelle, die über eine entsprechende Eingangsleitung empfangen wird, und sie greift auf eine gemeinsame Umsetzungstabelle zu, welche den Routing-Informationen entspricht, die in dem Header enthalten sind. Die gemeinsame Umsetzungstabelle sortiert die Routing-Informationen der Zellen, die über die Eingangsleitungen empfangen werden, und wobei die sortierten Daten gespeichert werden. Jede der die Umsetzung steuernden Einheiten extrahiert Ausgabe-Routing-Informationen von der gemeinsamen Umsetzungstabelle, welche den Routing-Informationen einer Zelle entsprechen, die über die relevante Eingangsleitung empfangen werden, sie fügt die Ausgabe-Routing-Informationen dem Header der Zelle hinzu und sendet die resultierende Zelle zu dem ATM-Switch.
ZUSAMMENFASSUNG DER ERFINDUNG
Vorgesehen ist gemäß einem ersten Aspekt der vorliegenden Erfindung eine Netzwerkvorrichtung gemäß dem gegenständlichen Anspruch 1.
Vorgesehen ist gemäß einem zweiten Aspekt der vorliegenden Erfindung ein Verfahren gemäß dem gegenständlichen Anspruch 8.
Vorgesehen ist gemäß einem dritten Aspekt der vorliegenden Erfindung ein Computerprogrammprodukt gemäß dem gegenständlichen Anspruch 17.
In Bezug auf die weiteren Abschnitte der vorliegenden Patentschrift, einschließlich der Zeichnungen und der Ansprüche, werden weitere Merkmale und Vorteile der vorliegenden Erfindung deutlich. Weitere Merkmale und Vorteile der vorliegenden Erfindung sowie der Aufbau und die Funktionsweise der verschiedenen Ausführungsbeispiele der vorliegenden Erfindung sind nachstehend in Bezug auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen bezeichnen die gleichen Bezugszeichen bzw. Bezugsziffern identische oder funktional ähnliche Elemente.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Es zeigen:
1 ein Blockdiagramm der Architektur einer Processing Engine für ein Netzwerk gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
2 ein vereinfachtes Blockdiagramm einer Ein-Chip-Netzwerkverarbeitungsvorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
3 ein exemplarisches Ausführungsbeispiel eines assoziativen Speichers (CAM) gemäß der vorliegenden Erfindung.
BESCHREIBUNG DER SPEZIELLEN AUSFÜHRUNGSBEISPIELE
Die Abbildung aus 1 zeigt ein Blockdiagramm der Architektur einer Processing Engine 10 für ein Netzwerk gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Gemäß bevorzugten Aspekten ist die Netzwerk Processing Engine gemäß der vorliegenden Erfindung nützlich für eine Vielzahl von Netzwerkkommunikationsanwendungen, darunter die Implementierung in Mehrprotokoll-Netzwerkkarten (NICs), in Server-NICs, in Arbeitsgruppen-, IP- und ATM-Switches, in Mehrprotokoll- und IP-Routern, in ATM-Backbone-Switch-Anwendungen, in Mehrprotokoll/ATM-Adaptern und der gleichen. Gemäß bevorzugten Aspekten befinden sich alle Komponenten der Processing Engine 10 auf einem einzigen Chip (z.B. einem einzigen Siliziumchip), wobei alle Komponenten aber auch auf zahlreiche Chips verteilt sein können, so dass die Processing Engine 10 unter Verwendung einer Vielzahl von Chips implementiert wird. Die Processing Engine 10 weist einen lokalen Speicher-Schnittstellenblock 15, eine UTOPIA-Schnittstelle 20, einen Direct Memory Access Controller (DMAC) 25, eine PCI-Schnittstelle 30, einen ersten internen Bus 40, einen zweiten internen Bus 45, einen dritten internen Bus 50 und einen Zellenbus 55 auf. Die Processing Engine 10 weist ferner einen internen Speicher 80 und einen Empfängerblock 60 sowie einen Senderblock 70 zur entsprechenden Verarbeitung eingehender und abgehender Datenübertragungen über eine Kommunikationsschnittstelle auf, wie etwa über die UTOPIA-Schnittstelle 20. Der lokale Speicher-Schnittstellenblock 15 stellt eine Verbindung zu einem lokalen (außerhalb des Chips angeordneten) Systemspeicher bereit, wie etwa einem DRAM, SRAM, SDRAM, SSRAM oder jeder Kombination dieser Speicher. Der DMAC 25 sorgt für die Steuerung der Datenübertragungen zwischen externen Speichern (PCI), dem internen Speicher 80 und dem lokalen Speicher. Der interne Speicher 80 wird in einem Ausführungsbeispiel dazu verwendet, VC-Deskriptoren auf dem Chip zu speichern, wie dies nachstehend im Text näher beschrieben wird.
Die PCI-Schnittstelle 30 stellt eine Verbindung mit einer externen Intelligenz bereit, wie etwa einem Host-Computersystem und externen Paketspeichern. Bei den ersten und zweiten internen Bussen 40 und 45 in einem Ausführungsbeispiel um nicht multiplexierte 32-Bit-Adress- und 64-Bit-Datenbusse. Abhängig von der gewünschten Leitungsrate ist die PCI-Schnittstelle 30 so konfiguriert, dass sie mit Frequenzen von bis zu 33 MHz über einen 32-Bit-PCI-Bus oder auf Frequenzen von bis zu 66 MHz über einen 64-Bit-PCI-Bus arbeitet. Um zum Beispiel eine Leitungsgeschwindigkeit von 622 Mbps zu erreichen, wird eine 64-Bit-Schnittstelle verwendet, mit Frequenzen von bis zu 66 MHz. Die UTOPIA-Schnittstelle 20 unterstützt Verbindungen mit einem umfassenden Bereich von physikalischen Schnittstellen der physikalischen Schicht (Layer 1), zu denen unter anderem die Schnittstellen OC-1, OC-3, OC-12, OC-48 und DS-3 zählen. Zur Unterstützung einer Leitungsgeschwindigkeit von 622 Mbps handelt es sich bei dem UTOPIA-Datenbus um einen Bus mit 16 Bit, während der UTOPIA-Bus für eine Leitungsgeschwindigkeit von 155 Mbps 8 Bit aufweist. Der dritte interne Datenbus 50 stellt eine UTOPIAkompatible 8- oder 16-Bit-Schnittstelle dar. Der Zellenbus 55 stellt einen 64-Bit-Datenpfad dar und wird zur Übertragung von Zellen oder Frames zwischen internen Zellen-/Frame-Puffern des Empfängerblocks 60 und des Senderblocks 70 und den PCI-Speicherraum über den DMAC 25 verwendet. Der Zellenbus 55 ermöglicht das parallele Auftreten mehrerer Transaktionen. Zum Beispiel können Datennutzinformations-Übertragungen und eine Deskriptoren-Datenbewegung gleichzeitig auftreten. Bei einer Leitungsgeschwindigkeit von 622 Mbps ist der Zellenbus 55 darüber hinaus in der Lage, bis zu 160 MBps an Bandbreite aus dem lokalen Speicher abzugeben.
Die Abbildung aus 2 zeigt ein vereinfachtes Blockdiagramm einer Ein-Chip-Netzwerkverarbeitungsvorrichtung 100 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Ein-Chip-Verarbeitungsvorrichtung 10 weist einen empfangenden VC-Deskriptor-RAM-Cache 165 (nachstehend „Rx Cache 165") auf, der mit der empfangenen Processor Engine 160 gekoppelt ist, und einen sendenden VG-Deskriptor-RAM-Cache 175 (nachstehend „Tx Cache 175"), der mit der sendenden Processor Engine 170 gekoppelt ist. Der Rx Cache 165 und er Tx Cache 175 umfassen jeweils einen Speicher mit schnellem Zugriff, und sie sind jeweils entsprechend der Empfänger-Engine 160 oder der Sender-Engine 170 zugeordnet. Die Empfänger-Engine 160 und die Sender-Engine 170 sind beide mit dem lokalen Speicher 115 gekoppelt, der sich außerhalb der Ein-Chip-Vorrichtung 100 befindet, und wobei die Kopplung über die lokale Speicherschnittstelle 15 aus 1 erfolgt (in der Abbildung aus 2 nicht abgebildet). In einem alternativen Ausführungsbeispiel umfassen der Tx Cache 175 und der Rx Cache 165 einen integralen Speicher, wie etwa einen Abschnitt des internen Speichers 80 aus 1. Gemäß dem vorliegenden Ausführungsbeispiel weist der interne Speicher 80 zum Beispiel eine ausreichende Größe zum Speichern von bis zu 128 VC-Deskriptoren auf. Für Anwendungen, die mehr als 128 VCs erfordern, muss der lokale Speicher 115 zusätzliche VC-Deskriptoren speichern. Zur Unterstützung von 1024 VCs sind zum Beispiel 64 Kbyte an lokalem Speicher erforderlich, um die zugeordneten VC-Deskriptoren zu speichern. Für Anwendungen, die eine geringere Anzahl an VCs erfordern, ist der Einsatz von lokalem Speicher zum Speichern von VC-Deskriptoren nicht erforderlich und kann bei Bedarf weggelassen werden. In bevorzugten Aspekten werden für Anwendungen, die mehr als 128 VCs erfordern, VC-Deskriptoren für verzögerungsempfindliche VCs und/oder VCs mit hoher Bandbreite in dem internen Speicher 80 gespeichert, während VC-Deskriptoren für VCs mit geringer Bandbreite in dem lokalen Speicher 115 gespeichert werden.
In der Empfangsrichtung setzt die Empfänger-Engine 160 eingehende Zellen oder Frames wieder zu Paketen zusammen. In einem Ausführungsbeispiel arbeitet die Empfänger-Engine 160 in einem ATM-Abschlussmodus, während die Zellen wieder in Paketen zusammengesetzt werden. In einem Ausführungsbeispiel arbeitet die Empfänger-Engine 160 in einem Router-Schnittstellenmodus, in dem Frames in Paketen wieder zusammengesetzt werden. Zum Beispiel nach der Ankunft einer Zelle in einem ATM-Abschlussbetriebsmodus extrahiert und verarbeitet die Empfänger-Engine 160 gleichzeitig den Zellen-Header und leitet die Zellennutzinformationen entweder an den internen Zellenpuffer, den internen Speicher 80 oder den lokalen Speicher 115.
Nachdem der Empfang einer Zelle für einen VC verzeichnet worden ist, bestimmt die Empfänger-Engine 160 die VCD-Adresse unter Verwendung eines Informationsfelds von dem Zellen-Header, wie etwa das VCI/VPI-Feld. Im Besonderen liest die Empfänger-Eninge 160 die erforderlichen Informationen in dem Informationsfeld (z.B. dem VCI/VPI-Feld) aus dem Zellen-Header und leitet diese Informationen zu dem Verweismodul 185. Das Verweismodul 185 führt die erforderliche Übersetzung aus, um den VC-Bezeichner (VC-ID) zu bestimmen, und es gibt die VC-ID an die Empfänger-Engine 160 zurück.
Nachdem die VC-ID bestimmt worden ist, wird der VCD durch die Empfänger-Engine 160 erfasst bzw. abgerufen. In einem Ausführungsbeispiel werden die VCDs in dem Rx Cache 165 gespeichert. Das vorliegende Ausführungsbeispiel ist nützlich für verzögerungsempfindliche Anwendungen und Anwendungen mit hoher Bandbreite, da die Zugriffszeit für den Rx Cache 165 für gewöhnlich kürzer ist als für den lokalen Speicher 115. In dem vorliegenden Ausführungsbeispiel werden zum Beispiel alle VCDs anfänglich in dem Rx Cache 165 gespeichert, bis die Kapazitätsgrenze erreicht wird. Danach wird ein Prioritätssystem wie etwa FIFO oder ein auf den Bandbreitenanforderungen basierendes System verwendet, um zu bestimmen, welche VCDs ersetzt werden, wenn neuere VCDs, die Anwendungen mit hoher Bandbreite zugeordnet sind, erzeugt werden. In dem vorliegenden Ausführungsbeispiel wird ein assoziativer Speicher (CAM) 190 zum Speichern der Adressen der VCDs bereitgestellt, die in dem Rx Cache 165 zugeordnet zu den VC-IDs gespeichert sind. Für jeden in dem Rx Cache 165 gespeicherten VCD existiert ein Eintrag in dem CAM 190, welcher die VC-ID mit der Adresse in dem Rx Cache 165 verknüpft, an der der zugeordnete VCD gespeichert wird.
Wenn die Empfänger-Engine 160 im Betrieb einen VCD erfassen möchte, übermittelt die Empfänger-Engine 160 die VC-ID, die dem jeweiligen VCD zugeordnet ist, an den CAM 190. Wenn der jeweilige VCD in dem Rx Cache 165 gespeichert ist, antwortet der CAM 190 auf die Empfänger-Engine 160 mit einem Treffersignal. In bevorzugten Aspekten weist das Treffersignal die Adresse in dem Rx Cache 165 auf, an der der jeweilige VCD gespeichert ist. Die Empfänger-Engine 160 verwendet diese Adresse für den Zugriff auf den VCD in dem Rx Cache 165, ohne dass auf den VCD in dem lokalen Speicher 115 zugegriffen werden muss. Wenn der VCD nicht in dem Rx Cache 165 gespeichert ist, gibt der CAM 190 ein Fehlersignal an die Empfänger-Engine 160 zurück, und die Empfänger-Engine 160 ruft den VCD aus dem lokalen Speicher 115 ab. Auf diese Weise werden die in dem Rx Cache 165 gespeicherten VCDs deutlich schneller abgerufen und verarbeitet als die VCDs, die in dem lokalen Speicher 115 gespeichert sind.
Die Abbildung aus 3 veranschaulicht ein exemplarisches Ausführungsbeispiel des CAM 190 gemäß der vorliegenden Erfindung. Gemäß der Abbildung weist der CAM 190 eine liste von VC-IDs auf, die den VCDs zugeordnet sind, die in dem Rx Cache 165 gespeichert sind. Jeder VC-ID ist die Adresse in dem Rx Cache 165 zugeordnet, an welcher der VCD gespeichert ist. Wenn der CAM 190 eine VC-ID empfängt, wird die VC-ID-Liste geprüft. Wenn keine Übereinstimmung gegeben ist, gibt der CAM 190 ein Fehlersignal zurück. Wenn eine Übereinstimmung gegeben ist, gibt der CAM 190 ein Treffersignal mit der zugeordneten Adresse zurück. Wenn zum Beispiel die VC-ID VC-2 empfangen wird, wird ein Treffersignal zurückgegeben, das die Adresse A-2 aufweist.
Wenn in die Senderichtung eine Übertragung für eine bestimmte VC erfolgen soll, erfasst die Sender-Engine 170 den zugeordneten VCD und erzeugt eine Datenstruktur, die für eine DMA-Übertragung einer Warteschlangenverarbeitung unterzogen wird. Die Sender-Engine 170 segmentiert Pakete in Zellen oder Frames und verarbeitet VCDs, um die entsprechende Formatierung und die Eigenschaften zu bestimmen, die für die zugeordnete VC erforderlich sind. Für jede VC werden Pakete in der Datenstruktur für die DMA-Übertragung in der Warteschlange verarbeitet. In bevorzugten Aspekten handelt es sich bei der Datenstruktur um eine zweidimensionale Verknüpfungsliste.
Für jede VC entfernt die Sender-Engine 170 die Datenstruktur aus der Warteschlange und übermittelt die Nutzinformationen an den gewünschten Bestimmungsort. Die Sender-Engine 170 ist in der Lage, Datenpakete anzunehmen und Daten zu übertragen, und zwar zum Beispiel unter Verwendung einer PPP oder Frame Relay Einkapselung in die SONET-Schnittstelle.
Wie dies in der Abbildung aus 2 dargestellt ist, weist die Vorrichtung 100 einen Scheduler 200 auf, der mit der Sender-Engine 170 gekoppelt ist. Wenn eine Übertragung für eine bestimmte VC vorgesehen ist, sendet der Scheduler 200 die VC-ID an die Sener-Engine 170. In einem Ausführungsbeispiel werden bestimmte VCDs in dem Tx Cache 175 gespeichert. Das vorliegende Ausführungsbeispiel eignet sich für verzögerungsempfindliche Anwendungen und Anwendungen mit hoher Bandbreite, da die Zugriffszeit für den Tx Cache 175 für gewöhnlich deutlich kürzer ist als für den lokalen Speicher 115. In dem vorliegenden Ausführungsbeispiel werden zum Beispiel alle VCDs anfangs in dem Tx Cache 175 gespeichert, bis die Kapazitätsgrenze erreicht ist. Danach wird ein Prioritätssystem wie etwa FIFO oder ein System auf der Basis der Bandbreitenanforderung verwendet, um zu bestimmen, welche VCDs ersetzt werden, wenn neuere VCDs, die Anwendungen mit hoher Bandbreite zugeordnet sind, eingeführt werden.
Nachdem die VC-ID empfangen worden ist, wird der VCD durch die Sender-Engine 170 erfasst. In einem Ausführungsbeispiel wird der VCD in dem Tx Cache 175 gespeichert. In dem vorliegenden Ausführungsbeispiel ist ein assoziativer Speicher (CAM) 195 vorgesehen, um die Adressen der VCDs zu speichern, die in dem Tx Cache 175 in Zuordnung zu der VC-ID gespeichert sind. Für jeden in dem Tx Cache 175 gespeicherten VCD gibt es einen Eintrag in dem CAM 195, der die VC-ID mit der Adresse in dem Tx Cache 175 verknüpft, an der der zugeordnete VCD gespeichert ist. Der CAM 195 ist ähnlich die der CAM 190 gestaltet und arbeitet ähnlich wie dieser, wie dies in der Abbildung aus 3 näher dargestellt ist.
Wenn die Sender-Engine 170 im Betrieb einen VCD erfassen möchte, so sendet die Sender-Engine 170 die dem jeweiligen VCD zugeordnete VCD-ID an den CAM 195. Wenn der jeweilige VCD in dem Tx Cache 175 gespeichert wird, antwortet der CAM 195 auf die Sender-Engine 170 mit einem Treffersignal. In bevorzugten Aspekten weist das Treffersignal die Adresse in dem Tx Cache 175 auf, an welcher der jeweilige VCD gespeichert ist. Die Sender-Engine 170 verwendet diese Adresse für den Zugriff auf den VCD in dem Tx Cache 175, ohne dass auf den VCD in dem lokalen Speicher 115 zugegriffen werden muss. Wenn der VCD nicht in dem Tx Cache 175 gespeichert ist, gibt der CAM 195 ein Fehlersignal an die Sender-Engine 170 zurück, und die Sender-Engine ruft den VCD aus dem lokalen Speicher 115 ab. Auf diese Weise werden die in dem Tx Cache 175 gespeicherten VCDs deutlich schneller abgerufen und verarbeitet als die nur in dem lokalen Speicher 115 gespeicherten VCDs.
Die vorliegende Erfindung wurde beispielhaft und in Form von besonderen Ausführungsbeispielen beschrieben, wobei hiermit festgestellt wird, dass die Erfindung nicht auf die offenbarten Ausführungsbeispiele beschränkt ist. Vielmehr umfasst sie verschiedene Modifikationen und ähnliche Anordnungen, die für den Fachmann auf dem Gebiet ersichtlich sind. Zum Beispiel speichern hierin zwar zwei separate Cache-Speicher (der Tx Cache 175 und der Rx Cache 165) VCDs, wobei aber auch eine einzige auf dem Chip integrierte Speichereinheit, die sowohl mit der Empfänger-Engine 160 als auch mit der Sender-Engine 170 gekoppelt ist, verwendet werden kann. In ähnlicher Weise kann ein einziger CAM, der sowohl mit der Empfänger-Engine 160 als auch mit der Sender-Engine 170 gekoppelt ist, in Verbindung mit der einzelnen Speichereinheit verwendet werden, um die Adressen für die VCDs zu bestimmen, die in der Speichereinheit gespeichert sind. Somit gilt für den Umfang der anhängigen Ansprüche die weiteste Auslegung, so dass alle derartigen Modifikationen und ähnliche Anordnungen eingeschlossen sind.

Claims

Netzwerkvorrichtung (100), die mit einem lokalen Speicher (115) gekoppelt werden kann, der so angeordnet ist, dass er eine erste Mehrzahl von virtuellen Verbindungsdeskriptoren (VCDs) speichert, wobei die Vorrichtung gekennzeichnet ist durch: a) einen Cache-Speicher (165, 175) zum Speichern einer zweiten Mehrzahl von VCDs; b) eine Processing Engine (160, 170), die mit dem lokalen Speicher (115) und dem Cache-Speicher (165, 175) gekoppelt werden kann, wobei sie zur Verarbeitung von VCDs angeordnet ist; und c) einen assoziativen Speicher (CAM) (190, 195), der mit der Processing Engine gekoppelt ist, wobei der CAM die Cache-Adressen der zweiten Mehrzahl von VCDs speichert, die in dem Cache-Speicher (165, 175) gespeichert sind; wobei die Processing Engine so angeordnet ist, dass sie einen ersten VCD-Bezeichner an den CAM sendet, wobei der Bezeichner einem ersten VCD zugeordnet ist, wobei der CAM so angeordnet ist, dass er den ersten VCD-Bezeichner liest und auf die Processing Engine mit einem Treffersignal anspricht, das anzeigt, dass der erste VCD in dem Cache-Speicher gespeichert ist, und mit einem Fehlersignal, das anzeigt, wenn der erste VCD nicht in dem Cache-Speicher gespeichert ist.
Vorrichtung nach Anspruch 1, wobei die Processing Engine (160, 170) so angeordnet ist, dass sie auf den ersten VCD in dem Cache-Speicher (165, 175) zugreift, wenn das Treffersignal empfangen wird, und wobei die Processing Engine so angeordnet ist, dass sie auf den ersten VCD in dem lokalen Speicher (115) zugreift, wenn das Fehlersignal empfangen wird.
Vorrichtung nach Anspruch 1, wobei die Netzwerkvorrichtung (100) auf einem einzigen Chip implementiert ist.
Vorrichtung nach Anspruch 1, wobei die Processing Engine eine sendende Processing Engine (170) darstellt, wobei die Netzwerkvorrichtung (100) einen Scheduler (200) aufweist, und wobei der Scheduler so angeordnet ist, dass er den ersten VCD-Bezeichner an die sendende Processing Engine (170) sendet, wenn eine Übertragung für eine erste virtuelle Verbindung (VC), welche dem ersten VCD zugeordnet ist, zugeteilt ist.
Vorrichtung nach Anspruch 1, wobei die Processing Engine eine empfangende Processing Engine (160) darstellt, die eingehende ATM-Zellen verarbeitet, wobei jede ATM-Zelle ein Header-Feld aufweist, wobei der Netzwerkprozessor ein Verweismodul (185) aufweist, das ATM-Header-Informationsfelder in VCD-Bezeichner abbildet, wobei wenn eine erste ATM-Zelle für eine erste virtuelle Verbindung (VC) empfangen wird, der Prozessor das erste ATM-Header-Informationsfeld an das Verweismodul (185) weiterleitet, und wobei das Verweismodul den ersten VCD-Bezeichner an die empfangende Processing Engine (160) zurückgibt.
Vorrichtung nach Anspruch 1, wobei wenn der erste VCD in dem Cache-Speicher gespeichert ist, der CAM so angeordnet ist, dass er auf die Processing Engine (160, 170) mit der Adresse für den ersten VCD in dem Cache-Speicher (165, 175) anspricht.
Vorrichtung nach Anspruch 1, wobei das Treffersignal die Cache-Adresse des ersten VCD aufweist.
Verfahren zum Lokalisieren virtueller Verbindungsdeskriptoren (VCDs) in einer Netzwerkvorrichtung, wobei die Netzwerkvorrichtung einen Prozessor (100) aufweist, der mit einem ersten Speicher (115) gekoppelt werden kann, um eine erste Mehrzahl von VCDs zu speichern, und wobei der Prozessor eine Processing Engine (160, 170) aufweist, einen zweiten Speicher (165, 175) zum Speichern einer zweiten Mehrzahl von VCDs, und einen assoziativen Speicher (CAM) (190, 195), der Adressen der zweiten Mehrzahl von VCDs speichert, die in dem zweiten Speicher gespeichert sind, wobei das Verfahren folgendes umfasst: das Senden eines ersten Bezeichners von der Processing Engine zu dem CAM, wobei der erste Bezeichner einem ersten VCD zugeordnet ist; das Bestimmen in dem CAM, ob der erste VCD in dem zweiten Speicher gespeichert ist; und das Ansprechen auf die Processing Enginge mit einem Treffersignal, wenn der erste VCD in dem zweiten Speicher gespeichert ist, und mit einem Fehlersignal, wenn der erste VCD nicht in dem zweiten Speicher gespeichert ist.
Verfahren nach Anspruch 8, wobei der Prozessor (100) auf einem einzigen Chip implementiert ist.
Verfahren nach Anspruch 8, wobei das Treffersignal die Adresse des ersten VCD in dem zweiten Speicher (165, 175) aufweist, wobei das Verfahren ferner das Zugreifen auf den ersten VCD in dem zweiten Speicher umfasst, wenn der Prozessor das Treffersignal empfängt.
Verfahren nach Anspruch 8, wobei dieses ferner folgendes umfasst: das Zugreifen auf den ersten VCD in dem ersten Speicher (115), wenn der Prozessor das Fehlersignal empfängt.
Verfahren nach Anspruch 8, wobei die Processing Engine eine empfangende Processing Engine (160) darstellt, die so angeordnet ist, dass sie eingehende ATM-Zellen verarbeitet, wobei das Verfahren ferner folgendes umfasst: das Empfangen einer ersten ATM-Zelle, die einer ersten virtuellen Verbindung (VC) zugeordnet ist, wobei die erste ATM-Zelle ein Header-Feld aufweist; und das Verarbeiten eines ATM-Header-Felds, so dass der erste Bezeichner erhalten wird.
Verfahren nach Anspruch 12, wobei der Prozessor ein Verweismodul (185) aufweist, das ATM-Header-Informationsfelder in VCD-Bezeichner abbildet, wobei ein erstes ATM-Header-Informationsfeld dem ersten VCD-Bezeichner zugeordnet ist, wobei die genannte Verarbeitung des Header-Felds folgendes aufweist: das Erhalten des ersten ATM-Header-Informationsfelds von dem ersten ATM-Header-Feld; das Weiterleiten des ersten ATM-Header-Informationsfelds an das Verweismodul (185); das Bestimmen, ob das ATM-Header-Informationsfeld einem der VCD-Bezeichner zugeordnet ist; und das Zurückgeben des ersten VCD-Bezeichners an die Processing Engine.
Verfahren nach Anspruch 8, wobei die Processing Engine eine sendende Processing Engine (170) darstellt, wobei der Prozessor einen Scheduler (200) aufweist, der mit der Processing Engine gekoppelt ist, wobei das Verfahren ferner folgendes umfasst: das Senden des ersten Bezeichners von dem Scheduler an die Processing Engine, wenn eine Übertragung für eine erste virtuelle Verbindung (VC), welche dem ersten VCD zugeordnet ist, zugeteilt ist.
Verfahren nach Anspruch 8, wobei es sich bei dem zweiten Speicher um einen Cache handelt.
System, das folgendes umfasst: einen lokalen Speicher, der so angeordnet ist, dass er eine erste Gruppe von virtuellen Verbindungsdeskriptoren (VCDs) speichert; eine Netzwerkvorrichtung nach einem der Ansprüche 1 bis 7.
Computerprogrammprodukt, das eine Programmcodeeinrichtung umfasst, die so angeordnet ist, dass sie die Schritte eines der Ansprüche 8 bis 15 ausführt, wenn die Programmcodeeinrichtung auf einem Computer ausgeführt wird.
Computerprogrammprodukt nach Anspruch 17, ausgeführt auf einem computerlesbaren Medium.