DE69900492T2

DE69900492T2 - Grosse kombinierte Breitband und Schmalband Vermittlungsstelle

Info

Publication number: DE69900492T2
Application number: DE69900492T
Authority: DE
Inventors: Christopher James Chrin; Kevin Eugene Dombkowski; Meyer Joseph Zola
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1999-03-25
Filing date: 1999-09-07
Publication date: 2002-07-11
Anticipated expiration: 2019-09-08
Also published as: JP2000295289A; US6600741B1; EP1041780B1; EP1041780A1; DE69900492D1; CA2296921A1; JP3492949B2

Description

Technisches Gebiet:

Die vorliegende Erfindung betrifft digitale Telekommunikationsvermittlungssysteme und insbesondere digitale Schmalband- und Breitband-Telekommunikationsvermittlungssysteme.

Aufgabe:

Es ist wohlbekannt, daß sich die Anforderungen an Telekommunikationsdienste schnell verändern. Viele dieser Anforderungen sind für Dienste wie beispielsweise Video, die ein viel breiteres Band als das herkömmliche Audioband erfordern. Durch die Kombination von Kabelfernsehverteilsystemen mit Telefon- und anderen Teilnehmerendstellen-Telekommunikationsanlagen wird zunehmend ein Teilnehmerleitungsnetz zur Verfügung gestellt, das in der Lage ist, einzelnen Kunden Breitbandsignale zu übermitteln. Zur gleichen Zeit hat die Entwicklung von Vermittlungssystemen, die sowohl Breitband- als auch Schmalbandsignale auf wirkungsvolle und integrierte Weise behandeln, mit dieser Anforderung nicht Schritt gehalten. Dementsprechend besteht ein Problem im Stand der Technik darin, daß es kein zufriedenstellendes großes Vermittlungssystem zur wirkungsvollen und integrierten Verarbeitung von sowohl Schmalband- als auch Breitbandverkehr gibt.
In EP-A-0676878 ist ein Koppelnetz mit einer Mehrzahl von Modulen zur Annahme von Eingangssignalen mit verschiedenen Protokollen und zur Erzeugung von in einem bestimmten Protokoll verkapselten Ausgangssignalen offenbart. In dieser Schrift ist auch eine Zentralstufen-Vermittlung zum Vermitteln von Signalen in dem bestimmten Protokoll zwischen Eingangs- und Ausgangsanschlüssen offenbart. Die Ausgangsanschlüsse umfassen Module zum Umwandeln von Signalen in dem bestimmten Protokoll in ein beliebiges der Mehrzahl von Protokollen der Eingangssignale.

Lösung:

Die obige Aufgabe wird mit einem Koppelnetz nach Anspruch 1 gelöst und entsprechend der vorliegenden Erfindung wird gegenüber dem Stand der Technik ein Fortschritt erzielt, wobei ein Zentralnetz im Kernbereich Eingaben in einem Standardformat für eine Mehrzahl von anschließenden Modulen erhält und diese Signale zwischen den Modulen vermittelt. Um eine große Menge an Breitbandverkehr wirkungsvoll zu bearbeiten, führen diese Signale jeweils eine wesentliche Anzahl von Basisbandkanälen, die in ein einziges Signal kombiniert sind. Gemäß der bevorzugten Ausführungsform der Anmelderin ist das Standardsignal ein Signal, das eine Nutzlast von 2,048 Mbit/s führt, entsprechend 32 DSO- Sprachkanälen. Jedes derartige Signal wird ohne Änderung der Informationen in der Nutzlast durch die zentrale Kernbereichsinstanz durchgeschaltet.
Wenn nach einem Merkmal der Erfindung der Anmelderin ein Schmalbandsignal, d. h. ein einzelner Sprachkanal durch den Kernbereich durchzuschalten ist, belegt dieses Schmalbandsignal nur eine einzige DSO-Nutzlast, wobei der Rest des Signals durch "Füll-"Bit belegt ist. Vorteilhafterweise können dadurch einzelne Sprachkanäle von jedem angeschlossenen Modul zu jedem anderen angeschlossenen Modul durch den zentralen Kernbereich durchgeschaltet werden.
Nach der bevorzugten Ausführungsform der Anmelderin werden diese Signale durch die an Anschlußleitungs- und Verbindungsleitungssignale angeschlossenen Module in Signale mit Standardformat umgewandelt. Diese Module enthalten eine mikroprozessorbasierende Vermittlung, wobei der Mikroprozessor von standardmäßigen Anschlußleitungs- und Verbindungsleitungsschnittstellenkarten erzeugte pulscodemodulierte Eingangssignale empfängt und diese in standardmäßige Zwischenstufensignale umwandelt und Signale von bestimmten Anschlußleitungen und Verbindungsleitungen zu einem Standardsignal vermittelt, das für das entsprechende Modul am anderen Ende bestimmt ist. Zusätzlich sind Ausgabeschnittstelleneinheiten zum Zwischenschalten zwischen Einrichtungen wie beispielsweise SONET/SDH- (Synchronous Optical Network/Synchronous Digital Hierarchy-) Einrichtungen und den mit der Kernvermittlung verbundenen Kernbereichen, wobei die Kommunikation die Standardsignale sind. Diese Ausgabeschnittstelleneinheiten wandeln zwischen dem Standardsignal und einem ATM- bzw. IP-Signal zur Übertragung über virtuelle Kanäle der SONET- Einrichtungen um.
Die Standardsignale sind in dieser Ausführungsform VT2- Signale und führen 32 64-Kbit-Kanäle und sind weiterhin in der Besprechung der Fig. 17-20 gekennzeichnet.
Vorteilhafterweise läßt sich unter Verwendung der Technologie von 1999 ein Kernbereichsnetz zur Unterstützung von 12288 (768 · 16) VT2-Signalen auf einem einzigen kundenspezifischen Siliziumchip unterbringen. Im Vergleich zur Verteilung dieser Schaltungen über viele Chips stellt dies einen großen Vorteil dar, da Verbindungen innerhalb des Chips keine Schnittstellenschaltungen erfordern und die auf einem Siliziumchip zulässigen sehr schmalen Schaltungsleiterbahnen benutzen können. Dadurch, daß ein Schmalbandsignal den Bereich eines vollen VT2-Signals belegen kann, ist volle Verschaltbarkeit unter den an das Kernbereichsnetz angeschlossenen Modulen möglich, ohne daß das Kernbereichsnetz irgendetwas anderes als VT2-Signale vermitteln muß.
Entsprechend einem weiteren Merkmal der Erfindung der Anmelderin werden Verbindungen mit Modulen des Standes der Technik ermöglicht. Module des Standes der Technik, wie beispielsweise das Kommunikationsmodul einer von Lucent Technologies Inc. hergestellten Vermittlung 5ESS®, kommunizieren über herstellereigene Streckensignale, die am Eingang des Kernbereichsnetzes in VT2- Signale eingekapselt werden. Diese NCT-Strecken können sowohl Schmalband- als auch Breitbandsignale führen. Das Kommunikationsmodul kann mit einem Vermittlungsmodul einer Vermittlung SESS® verbunden sein.
Nach einem weiteren Aspekt der Erfindung der Anmelderin sind eine Gruppe von Modulen durch eine Mehrzahl von Zentralstufenmodulen wie in einem Clos-Netz zusammengeschaltet, einer wohlbekannten Anordnung, um die Abwesenheit von Blockierung an jedem Eingang zu jedem Ausgang zu garantieren. Vorteilhafterweise wird durch diese Anordnung ein großes nichtblockierendes Netzwerk ermöglicht.

Kurze Beschreibung der Zeichnung(en):

Fig. 1 ist ein Blockschaltbild eines mikroprozessorbasierenden Zeitlagentauschmoduls;
Fig. 2 ist ein Blockschaltbild der internen Mikroprozessorarchitektur des Zeitlagentauschmoduls;
Fig. 3 ist ein Blockschaltbild von Speicher- und Pufferanordnungen für das Zeitlagentauschmodul;
Fig. 4 ist ein Flußdiagramm des Programms zur Steuerung des Zeitlagentauschmoduls;
Fig. 5 zeigt Abänderungen des Programms der Fig. 4 für den Fall, bei dem zwischen jedem Rahmensynchronisierimpuls mehrere Unterrahmen angetroffen werden.
Fig. 6 zeigt das Programm zur Steuerung des Mikroprozessors, der als Zeitmultiplexvermittlung wirkt;
Fig. 7 zeigt das Programm für einen Zeitlagentauscher, wobei Gruppen von Zeitlagen gebündelt und als Bündel vermittelt werden;
Fig. 8 zeigt einen Zellenkopf für einen Zellenkopf im asynchronen Übertragungsverfahren (ATM - asynchronous transfer method);
Fig. 9 zeigt die grundlegende Funktionsweise der Verarbeitung einer ATM-Zelle;
Fig. 10 ist ein Programmierermodul, das die Speicheranordnung für einen als ATM-Vermittlung wirkenden Mikroprozessor zeigt;
Fig. 11 ist ein Flußdiagramm, das die Funktionsweise der Eingangsverarbeitung einer Mikroprozessor-ATM- Vermittlung darstellt;
Fig. 12 zeigt die Verarbeitung der Ausgangswarteschlange des Mikroprozessorprogramms für eine ATM- Vermittlung;
Fig. 13 zeigt den Vorgang der Verarbeitung von ATM- Zellen zu Ausgabestrecken einer Mikroprozessor-ATM- Vermittlung;
Fig. 14 ist ein Blockschaltbild, das die Anordnung der Erweiterung der Größe einer mikroprozessorgesteuerten Vermittlung durch Verdopplung von Mikroprozessorkomplexen darstellt;
Fig. 15 zeigt ein CLOS-Netz von Vermittlungsmikroprozessoren;
Fig. 16 ist ein konzeptuelles Schaltbild, das ein 3stufiges Netz zur Verwendung als kombinierte Leitungs- und Paketvermittlung darstellt;
Fig. 17 ist ein ausführliches Blockschaltbild eines derartigen 3stufigen Netzes;
Fig. 18 zeigt Einzelheiten der Verbindungen mit der zentralen Netzwerkstruktur der Fig. 17;
Fig. 19 zeigt Anordnungen zum Zusammenschalten einer Mehrzahl der Zentralstufen der Fig. 17; und
Fig. 20 ist ein ausführlicheres Blockschaltbild der Kernbereichs-Netzwerkstruktur der Fig. 17.

Allgemeine Beschreibung:

Die Beschreibungen der Fig. 1-14 betreffen einstufige Netze zur Durchführung der TSI-(Time-Slot Interchange - Zeitlagentausch-)Funktion, TMS-(Time Multiplexed Switch - Zeitmultiplexvermittlungs-) Funktion und auch zur Durchführung von Funktionen der Paketvermittlung zur Vermittlung von ATM-Signalen und Signalen im Internet Protocol (IP) innerhalb desselben Moduls. Fig. 14 zeigt, wie eine Gruppe kleinerer Module zur Durchführung der Funktion eines größeren Moduls parallel geschaltet werden kann. Fig. 15 zeigt ein aus den vorher beschriebenen Modulen hergestelltes Clos-Netz. Fig. 16 ist ein konzeptuelles Diagramm, das ein 3stufiges Netz zur Verwendung als kombinierte Leitungs- und Paketvermittlung darstellt. Für den Gegenstand der Fig. 17-20, im Hauptteil des beanspruchten Gegenstands der vorliegenden Anmeldung, werden die im früheren Teil der Anmeldung beschriebenen Module benutzt, aber diese Module mit einer neuartigen Zentralstufe zusammengeschaltet, um eine sehr große Vermittlung herzustellen.

Ausführliche Beschreibung:

Die vorliegende Schrift beschreibt eine Anordnung und ein Verfahren zur Realisierung mehrfacher Hardwarefunktionalität durch entsprechende Software auf einem RISC- (Reduced Instruction Set Computer) Mikroprozessor. Obwohl dies am Beispiel eines RISC- Mikroprozessors beschrieben ist, können auch andere Arten von Mikroprozessorrealisierungen (z. B. CISC- Complex Instruction Set Computer) benutzt werden. Mehrere Funktionen können gleichzeitig auf demselbem Mikroprozessor residieren, oder es kann auch nur eine einzige Funktion bereitgestellt werden. Die Art der Bearbeitung der jeweiligen Eingabe und/oder Ausgabe (z. B. Zeitlagentausch (TSI-Time-Slot Interchange), Zeitmultiplexvermittlung (TMS-Time Multiplexed Switch), Crossconnect (XCON), ATM-(Asynchronous Transfer Mode-Asynchroner Übertragungsmodus) Vermittlung, IP- Internet Protocol) Router, dynamischer Übertragungsmodus (DTM-Dynamic Synchronous Transfer Mode), Frame-Relay-(FR-) Vermittlung usw.) wird durch Softwaresteuerung bestimmt und kann durch diese umkonfiguriert werden. Auch kann Umwandlung zwischen Eingangs- und Ausgangsformaten bereitgestellt werden, z. B. ein leitungsvermitteltes PCM-Format kann in/aus ATM-Format umgewandelt werden. Es wird ein Verfahren zur Verwendung mehrerer Mikroprozessoren zum Aufbauen sehr großer Konfigurationen für Anwendungen, die nicht auf einen einzelnen Mikroprozessor passen, identifiziert.
Weitere Vorteile umfassen folgendes:
1. Wenig oder keine VLSI erforderlich - schnellere Vermarktungszeit (erübrigt Entwicklung).
2. Mikroprozessor-Selbstprüfung - (verringert Investitionen in Chip- und Platinen-Prüfwerkzeuge).
3. Folgt direkt der Technologiekurve des Mooreschen Gesetzes (gleitende Entwicklung).
4. Kernbereichsarchitektur kann durch mehrere Anwendungen benutzt werden.
5. Hat einen geringeren Entwicklungsaufwand zur Folge (durch alle obigen Beiträge).
Zu den benutzten Grundverfahren gehören folgende:
1. Eingangsbitströme werden in Schieberegister mit serieller Eingabe/Parallelausgabe eingetaktet und dann unter Steuerung des Mikroprozessoradreßbusses parallel auf den Mikroprozessordatenbus ausgelesen.
2. Diese Daten werden dann im internen Mikroprozessor-Cache-Speicher gespeichert, der durch einen Cache-Speicher der Ebene 2 auf oder außerhalb des Mikroprozessorchips und/oder einen Hilfsspeicher außerhalb des Mikroprozessorchips erweitert werden kann, und werden unter Speicherprogrammsteuerung so bearbeitet, daß sie die gewünschte Vermittlungsfunktion bereitstellen.
3. Die öfter benutzten Teile des gespeicherten Programms sind vorteilhafterweise in Cache- Speichern gespeichert.
4. Die sich ergebenden Ausgaben werden parallel in Schieberegistern mit Paralleleingabe/serieller Ausgabe eingelesen und dann auf serielle Bitströme ausgetaktet.
Fig. 1 ist ein Blockschaltbild der grundlegenden Systemarchitektur. Das Herz des Systems ist ein Mikroprozessor mit integrierten Programm- und Daten- Cache-Speichern und externer Eingabe/Ausgabe, die aus Seriell-Parallel-Schieberegistern als Eingangspufferspeicher und Parallel-Seriell- Schieberegistern als Ausgangspufferspeicher besteht. Ein Eingangs-/Ausgangsdecodierer unter Steuerung des Mikroprozessors wählt den Eingangspufferspeicher aus, der seine Daten auf den Datenbus oder in den Ausgangepufferspeicher setzt, der die Daten vom Datenbus abliest. Das Steuerregister wird zum Empfangen und Übertragen von Steuernachrichten von/zu der Außenwelt benutzt. Der externe Speicher wird zum Speichern von Reserve- und Wartungscode und auch Datenstrukturen, die zu groß sind, um in den Cache- Speicher zu passen, benutzt. Zur Bereitstellung von Vermittlungsfunktionalität, die herkömmlicherweise durch Hardwarerealisierungen bereitgestellt wurde, wird Mikroprozessorsoftware benutzt. So können gleichzeitig mehrere verschiedene Funktionen durch eine einzige Mikroprozessorarchitektur bereitgestellt werden. Durch Ändern der residenten Software lassen sich verschiedene Sätze von Funktionen bereitstellen.
Fig. 1 zeigt die Eingangs- und Ausgangsdatenströme einer Zeitlagentauscheinheit 100 gemäß der Erfindung der Anmelderin. In einer bevorzugten Ausführungsform der Erfindung der Anmelderin kann ein von der Motorola Corporation hergestellter 300-MHz-Mikroprozessor PowerPC® EC 603e 192 serielle Eingangs- und Ausgangsströme vermitteln, die jeweils aus 32 Zeitlagen mit einer Bitrate von 2,048 Mbit/s bestehen. Die Eingabe umfaßt n serielle Eingangsströme, wobei der Strom Null an den Eingangspufferspeicher 101, ..., und der serielle Eingangsstrom n - 1 an den Eingangspufferspeicher 102 angeschlossen ist. Der erste Eingangsstrom wird in einem Schieberegister des Eingangspufferspeichers 101 angesammelt und dann parallel sequenziell zu einem vierstufigen Pufferspeicher mit vierundsechzig Bit pro Stufe übertragen. Die letzte Stufe dieses Pufferspeichers ist an eine Reihe von vierundsechzig Tristate-Bustreiber zum Treiben des Parallelbusses 105 angeschlossen. An dem Parallelbus 105 sind auch n Ausgangspufferspeicher 111, ..., 112 angeschlossen. Diese Ausgangspufferspeicher umfassen ebenfalls vierstufige Vierundsechzig-Bit-Register, deren Eingangsstufe an die mit dem Bus 105 verbundenen vierundsechzig Busempfänger angeschlossen ist, und deren Ausgangsstufe an ein Schieberegister zum Erzeugen eines seriellen Ausgangsstroms angeschlossen ist. An dem Bus 105 ist auch der Mikroprozessor 120 angeschlossen, der Eingaben in Gruppen von 256 Bit auf vier zusammengehörige 64- Bit-Datenbusauslesungen von jedem der n Eingangspufferspeicher 101, ..., 102, unter Steuerung des im Mikroprozessor gespeicherten Programms annimmt. Ähnlicherweise gibt der Mikroprozessor Gruppen von 256 Bit als vier zusammengehörige 64-Bit-Datenbus- Schreiboperationen zu jedem der n Ausgangspufferspeicher ab, nachdem er die Ausgangsgruppe durch Lesen der Eingaben unter Steuerung einer Steuerungsabbildung und des Programms des Mikroprozessors erzeugt hat.
Eine E/A-Decodiereinheit 130 unter Steuerung des Mikroprozessors wird zum Austasten der Tristate- Ausgaben der Eingangspufferspeicher auf den Bus und zum Eintasten der Ausgabe des Busses in die n Ausgangspufferspeicher 111, ..., 112 benutzt. Der E/A- Decodierer empfängt Eingaben vom Mikroprozessor-Adreßbus.
Mit dem Bus 105 ist auch ein Speicher 122 zum Speichern von selten benutzten Daten und Programmtext, wie beispielsweise zur Durchführung von Prüfungen oder Diagnosen erforderlichen Daten, nicht im Cache-Speicher gespeichertem TSI-Code und als Reserve für im Mikroprozessor-Cache-Speicher gespeicherte Daten wie beispielsweise dem Mikroprozessor-Programmtext und dem Pfadspeicher, verbunden. Mit dem Bus 105 ist auch das Steuerregister 124 verbunden, das an eine Verbindungsbearbeitungssteuerung oder andere Vermittlungen des Telekommunikationsnetzes angeschlossen ist und Steuernachrichten empfängt und vermittelt.
Fig. 2 ist ein Blockschaltbild von denjenigen Schlüsselteilen des Mikroprozessors, die für das Verständnis der Erfindung der Anmelderin relevant sind. Der Mikroprozessor enthält einen Programm-Cache- Speicher 201 zum Speichern des Steuerprogramms, das die Operationen der Zeitlagentauscheinheit steuert. Die Ausgabe des Programm-Cache-Speichers geht zu einer Befehlswarteschlange 203 zum Speichern einer Mehrzahl von Befehlen, um die schnelle Ausführung einfacher Schleifen zuzulassen, die durch die Verwendung von Pipeline-Verfahren ermöglicht wird. Die Befehlswarteschlange steht mit einem Befehls-Steuerblock 205 in Wechselwirkung, um die entsprechenden Befehle ari die Arithmetik-Logik-Einheit (ALU) 207 abzugeben. Die ALU führt ihre empfangenen Befehle aus und führt die durch den Befehl erforderlichen Schritte durch Ansteuern der Ladespeichereinheit 213 aus, die wiederum auf einen Daten-Cache-Speicher 211 zugreift. Die ALU 207 steuert auch eine Gruppe von internen Registern 215 zur Zwischenspeicherung und zur Steuerung des Mikroprozessors. Eine Busschnittstelle 217 kommuniziert zwischen Bus 105 (Fig. 1) und innerhalb des Mikroprozessors mit dem Daten-Cache-Speicher 211 und kommuniziert auch zwecks Änderungen oder Datensicherung in der Software mit dem Programm-Cache-Speicher 201.
Fig. 3 zeigt im Daten-Cache-Speicher 211 des Mikroprozessors 120 und in Hardware-Registern gespeicherte relevante Speicherdaten. Der Inhalt des Daten-Cache-Speichers enthält unter anderem die von Eingangspufferspeichern 101, ..., 102 empfangenen Daten und die an Ausgangspufferspeicher 111, ..., 112 abzugebenden Daten. Von den Eingangspufferspeichern 101, ..., 102 empfangene Daten werden im TSI-Pufferspeicher 301 oder 303 gespeichert. Die Daten von den verschiedenen Eingangspuffern werden in der bevorzugten Ausführungsform der Anmelderin sequenziell in einem dieser Pufferspeicher gespeichert. Um n · 64 kbit/s Verbindungen bearbeiten zu können, enthält der TSI- Pufferspeicher den Pufferspeicher 301 und einen zweiten Pufferspeicher 303 zum Speichern eines weiteren Rahmens dieser seriellen Eingangsdaten. Die Pufferspeicher 301 und 303 werden wechselweise benutzt. Die Steuerungsabbildung 311 wird zur Steuerung des Auslesens des Inhalts der TSI-Pufferspeicher 301 oder 303 benutzt, um eine Ausgabe zur Speicherung im TSI-Ausgangspufferspeicher 321 zur Übertragung zu einem der Ausgangspufferspeicher 111, ..., 112 zu erzeugen. Der TSI- Schreibzeiger 315 wird dazu benutzt, zu verfolgen, wo die nächste Eingabe aus einem der Eingangspufferspeicher 101, ..., 102, im TSI-Pufferspeicher 301 oder 303 zu speichern ist. Der Steuerungszeiger 313 wird dazu benutzt, auf die entsprechenden Teile der Steuerungsabbildung 313 zu zeigen, um das Zugreifen auf den TSI-Pufferspeicher zu steuern, um die zum Auffüllen des TSI-Ausgangspufferspeichers 321 erforderlichen Zeitlagen zu erhalten. Die Eingangspufferzählung 331 wird zum Steuern des Durchlaufs zur Annahme von Eingaben von dem entsprechenden der n Eingangspufferspeicher 101, ..., 102 benutzt, die durch das Eingangspufferadreßregister 332 ausgewählt werden, und die Ausgangspufferzählung 333 wird zur Steuerung der Verteilung einer im TSI-Ausgangspufferspeicher 321 angesammelten Ausgabe zu einem der n Ausgangspufferspeicher 111, ..., 112, benutzt, die durch das Ausgangspufferadreßregister 334 ausgewählt werden. Der Link-Status-Speicher 341 wird zur Identifizierung eines beliebigen der n Eingangsleitungen oder eines beliebigen der n Ausgangsleitungen benutzt, die außer Dienst sind. Dieser Zustand kann vor Annahme einer Eingabe von einem der n Eingangspufferspeicher 101, ..., 102 oder vor Aussenden einer Ausgabe an einem der Ausgangspufferspeicher 111, ..., 112 überprüft werden.
Die Steuerungsabbildung wird unter Steuerung des Programms des Mikroprozessors geändert, wenn der Mikroprozessor eine Steuernachricht vom Verbindungsanforderungsregister 351 im Steuerungsregister 124 der Fig. 1 empfängt, wobei die Steuerungsnachricht eine Anforderung zur Herstellung oder zum Abbauen einer Verbindung in der Zeitlagentauscheinheit darstellt. Der Vorgang zur Steuerung der Steuerungsabbildung ist im Stand der Technik wohlbekannt.
Die Fig. 4 ist ein Flußdiagramm, das die Funktionsweise des Programms zur Realisierung eines Zeitlagentauschs (TSI-Time-Slot Interchange) gemäß der Erfindung der Anmelderin beschreibt. Der Vorgang beginnt damit, daß der Mikroprozessor auf einen Rahmensynchronisierungsimpuls wartet (Block 401). Wenn der Rahmensynchronisierungsimpuls ankommt, signalisiert er den Beginn der synchronisierten Beladung der Eingangspufferspeicher 101, ..., 102 aus den seriellen Eingangsströmen und löst mehrere Initialisierungsschritte aus. Es wird die Speicher-Schreibadresse (TSI- Schreibzeiger 315) initialisiert (Handlungsblock 402), so daß der richtige Platz im TSI-Pufferspeicher 301 und 303 zum Einschreiben der Informationen aus den Eingangspufferspeichern 101, ..., 102 festgelegt wird. Der doppelte Pufferungsversatz wird umgeschaltet (Handlungsblock 403), um entweder den Rahmenspeicher 301 oder Rahmenspeicher 303 im TSI-Pufferspeicher zum Speichern der Eingangsdaten mit abwechselnden Rahmen auszuwählen. Danach wartet der Mikroprozessor auf ein Signaleingangspufferspeicherbeladen (Handlungsblock 404), mit dem festgestellt wird, daß die Pufferspeicher 101, ..., 102 voll sind, und dann wird die Eingangspufferadresse initialisiert (Handlungsblock 405), um auf den ersten Eingangspufferspeicher 101 zu zeigen. Um zu garantieren, daß im Handlungsblock 406 neue Daten aus dem Eingangspufferspeicher und nicht alte im Cache- Speicher gespeicherte Daten von einem vorhergehenden Zyklus ausgelesen werden, werden die mit der Eingangspufferadresse verbundenen Cache-Speicherdaten vor Einleiten der Leseoperation im Handlungsblock 405 ungültig gemacht. Dann wird der Eingangspufferspeicher, auf den durch die Eingangspufferadresse gezeigt wird, in einer Gruppe als vier zusammenhängende 64-Bit- Datenbusoperationen ausgelesen (Handlungsblock 406) und in Abhängigkeit von dem doppelten Pufferungsversatz entweder im TSI-Pufferspeicher 301 oder TSI-Pufferspeicher 303 im Mikroprozessor-Cache-Speicher gespeichert. In der Prüfung 407 wird bestimmt, ob alle Eingaben für diesen Rahmen geschrieben worden sind. Wenn nicht, dann wird die Pufferadresse erhöht (Handlungsblock 409) und der nächste Pufferspeicher in den TSI-Pufferspeicher eingelesen (Handlungsblock 406 wie oben beschrieben). Diese Schleife wird fortgesetzt, bis die Ergebnisse der Prüfung 407 anzeigen, daß alle Eingaben für diesen Rahmen geschrieben worden sind.
An dieser Stelle beginnt der TSI-Lesezyklus. Die Ausgangspufferadresse 334 wird initialisiert (Handlungsblock 421), die TSI-Ausgangspufferadresse wird initialisiert (Handlungsblock 423) und der Steuerungsäbbildungszeiger 313 wird initialisiert, um auf das obere Ende der Steuerungsabbildung zu zeigen (Handlungsblock 425). Der Inhalt der Steuerungsabbildung wird in ein Indexregister eingelesen (Handlungsblock 427) und das Indexregister wird zum Auslesen der Acht-Bit-Zeitlage aus dem TSI- Pufferspeicher benutzt (Handlungsblock 429); (je nach dem im Handlungsblock 403 festgelegten doppelten Pufferungsversatz wird auf Rahmen 301 oder 303 zugegriffen). Danach wird das Lesebyte in den TSI- Ausgangspufferspeicher im Cache-Speicher mit dem entsprechenden Versatz (TSI-Ausgangspufferspeicher 321) eingeschrieben (Handlungsblock 431), der dadurch bestimmt wird, welches der 32 Byte geschrieben wird. Die Prüfung 433 wird zur Bestimmung, ob 32 Byte geschrieben worden sind, benutzt; wenn nicht, wird wieder in den Handlungsblock 427 eingetreten, und die Schleife wiederholt die Handlungsblöcke 427, 429, 431. Wenn, wie durch ein positives Ergebnis der Prüfung 433 angedeutet, 32 Byte geschrieben worden sind, dann werden durch eine Cache-Speicher-Datenblockausräumoperation in einer Gruppe von vier zusammenhängenden 64-Bit-Datenbus-Schreiboperationen 32 Byte aus dem Cache-Speicher in die durch die Ausgangspufferadresse 334 angegebenen Ausgangspufferspeicher 111, ..., 112 eingeschrieben (Handlungsblock 441). Durch die Prüfung 443 wird bestimmt, ob alle Ausgaben geschrieben worden sind. Wenn nicht, dann wird die TSI-Ausgangspufferleseadresse neu initialisiert (Handlungsblock 445). Danach wird die Ausgangspufferadresse (Ausgangspufferadresse 334) erhöht (Handlungsblock 447), und es wird wieder in die Schleife zum Einschreiben in den Ausgangspufferspeicher im Handlungsblock 427 eingetreten. Wenn die Prüfung 443 anzeigt, daß alle Ausgaben geschrieben worden sind, dann ist die Arbeit für diesen Rahmen beendet, und der Prozessor geht zum Block 401 zurück, um auf den nächsten Rahmensynchronisierungsimpuls zu warten.
Das obige Flußdiagramm bietet für alle Zeitlagen Doppelpufferung, ob sie n · 64-kbit/s-Signale wie beispielsweise 256-Kilobit-Daten oder eine einzelne 64-kbit/s-Sprach- oder Daten-Zeitlage darstellen. Wenn die durch die Doppelpufferung eingeführte zusätzliche Rahmenverzögerung für die einzelne 64-kbit/s-Sprach- oder Daten-Zeitlage nicht gewünscht wird, dann kann das Flußdiagramm so abgeändert werden, daß es selektive Doppelpufferung bereitstellt, d. h. die einzelne Sprach- oder Daten-Zeitlage wird nicht doppelt gepuffert. Derartige einfachgepufferten Zeitlagen werden in der Steuerungsabbildung 311 markiert, wodurch die Zeitlage durch Negieren der Wirkung des doppelten Pufferungsversatzes aus dem anderen der beiden TSI-Pufferspeicherrahmen 301 und 303 ausgelesen wird. So können einfachgepufferte Zeitlagen aus dem entgegengesetzten Rahmen von den doppeltgepüfferten Zeitlagen ausgelesen werden.

Verallgemeinerter TSI-Fluß

Das in Fig. 4 dargestellte Flußdiagramm wird nur einmal pro Rahmen durchlaufen, da angenommen wurde, daß jeder der seriellen Eingangsströme aus 32 Zeitlagen bestand, die in der vorliegenden Ausführungsform in einer einzelnen 32-Byte-Gruppe wie bei der Besprechung des Handlungsblocks 406 beschrieben in den Mikroprozessor-Cache-Speicher eingeschrieben werden. Eine relativ einfache Abänderung der Fig. 4 ist erforderlich und in Fig. 5 dargestellt, um serielle Leitungen mit größerer Bandbreite aufzunehmen:
(1) Nach der Ausgabe "Ja" des Entscheidungszustandes 443 in der Fig. 4 ist ein weiterer Entscheidungszustand 451 erforderlich. Dadurch wird bestimmt, ob der gesamte Rahmen von Zeitlagen verarbeitet worden ist. Wenn "Ja", wird zum Wartezustand des Blocks 401 zurückgekehrt. Wenn "Nein", wird zum Block 404 Warten auf beladenen Eingangspufferspeicher für die nächste Gruppe von 32 Zeitlagen zurückgekehrt.
(2) Handlungsblock 425 Initialisieren Lesen von Steuerungsabbildungszeiger wird aus der TSI- Leseschleife zum Anfang des TSI-Schreibzyklus verlagert (nach der initialisierten Speicherschreibadresse, Handlungsblock 402), da der gesamte Rahmen noch nicht geschrieben worden ist.
Die RISC-Mikroprozessorhardware der Fig. 1, das Blockschaltbild der Fig. 2 und das Programmierer- Datenmodell der Fig. 3 können auch zur Realisierung einer Zeitmultiplexverbindung (TMS-Time Multiplexed Switch) benutzt werden. Der grundlegende Unterschied besteht darin, daß eine TSI-Anwendung das Speichern und Unterhalten im Speicher von entweder einem oder zwei Rahmen von Zeitlagen (einfach- oder doppeltgepufferte Anwendungen) erfordert, während eine TMS-Anwendung das baldmoglichste Vermitteln der Zeitlagen nach ihrem Erscheinen am Eingang zur TMS erfordert. Das bedeutet, daß nachdem die an 101, ..., 102, erscheinenden seriellen Eingangsströme (die in den TSI-Pufferspeicher der Fig. 3 eingeschrieben worden sind) auf die seriellen Ausgangsströme 111, ..., 112 ausgelesen sind, ihre Speicherung im TSI-Pufferspeicher nicht mehr notwendig ist. Nachfolgende in diesem Pufferspeicher während der Rahmenzeit eingeschriebene Gruppen können daher die alten Daten überschreiben. Das bedeutet, daß für die TMS-Anwendung weniger Speicherraum als für die ISI-Anwendung erforderlich ist, da statt einem oder zwei Rahmen Speicherraum nur 32 Byte (die Größe der Schreibgruppe) pro serieller Eingabe erforderlich sind. Auch ist für n · 64 kbit/s keine Doppelpufferung erforderlich, da die Zeitlagen sofort ausgelesen werden und daher keine Möglichkeit besteht, daß die Zeitlagen außer Reihenfolge geraten.
Die Fig. 6 ist ein Flußdiagramm zur Realisierung einer TMS. Es gleicht dem grundlegenden ISI-Flußdiagramm (Fig. 4) und enthält die oben für einen verallgemeinerten TSI-Fluß beschriebenen Änderungen und auch die oben für eine INS beschriebenen Unterschiede. Zur Unterstützung des Lesers wird derselben Handlung dieselbe Nummer wie in Fig. 4 erteilt. Für eine TMS sind Einrichtungen mit größerer Bandbreite erforderlich, viel größer als die für die grundlegende TSI-Flußdiagramm angenommenen 2,048 Mbit/s. Dies erfordert die Zufügung der Prüfung 449 in der Fig. 6 zur Bearbeitung des gesamten Rahmens und die Verlagerung von Lesesteuerungszeigerinitialisieren (Handlungsblock 425) vom TSI-Lesezyklus zum Rahmeninitialisierungsteil in der Nähe des Anfangs des TMS-Schreibzyklus der Fig. 6. Diese zwei Schritte sind dieselben wie die für einen verallgemeinerten TSI- Fluß beschriebenen.
Zur Realisierung einer TMS-Funktionalität umfassen die einzigen zwei Änderungen am Flußdiagramm folgendes:
(1) Verlagerung des Handlungsblocks 402 vom Rahmeninitialisierungsteil der TSI-Schreiboperation zu der inneren Schleife Pufferspeicher beladen, so daß er die vorhergehende Gruppe überschreiben kann, da diese Daten wie im vorhergehenden Absatz beschrieben bereits ausgegeben worden sind; und
(2) Eliminieren des Handlungsblocks 403, der zur Realisierung der Doppelpufferung benutzt wird. Im TMS-Flußdiagramm der Fig. 6 wird die Zeitmultiplexvermittlungsfunktion realisiert.
Eine Variation des sequenziellen Einschreibens der Eingangspufferspeicher 101, ..., 102 in den Cache- Speicher besteht darin, daß, anstatt eine 32-Byte- Gruppe aus einem einzelnen Eingangspufferspeicher zu nehmen, 8 Byte aus jedem von vier Eingangspufferspeichern geschrieben werden. Dies hat den Vorteil, die Anzahl von durch Eingangspufferspeicher 101, ..., 102 erforderten Byte zur Pufferspeicherung von 32 Byte auf 8 Byte pro Pufferspeicher zu reduzieren. Auch ist es möglich, aus jedem von zwei Pufferspeichern 16 Byte zu entnehmen.
Fig. 7 ist ein Flußdiagramm, das die Funktionsweise des Systems darstellt, wenn es zum Vermitteln von Gruppen von Zeitlagen zu einer Zeit benutzt wird. Diese Verwendung würde zum Ersetzen eines digitalen Cross- Connects (XCON) wie beispielsweise der von Lucent Technologies hergestellten DACS-Digital Access and Cross-Connect System) Systeme stattfinden.
Die Blöcke 461, 463, 465 und 467 ersetzen die durch Blöcke 429, 431 und 433 in der Fig. 6 ausgeführten Funktionen. In der in Fig. 7 beschriebenen Ausführung werden nur die Blöcke 461 und 463 8mal wiederholt. Bei der abschließenden Wiederholung sind 465 und 467 dargestellt, aber anstatt die Schleife zu benutzen, wird das Programm mitlaufend geschrieben. Der Handlungsblock 461 ist im wesentlichen dem Handlungsblock 429 der Fig. 6 gleichwertig und der Handlungsblock 463 ist im wesentlichen dem Handlungsblock 431 der Fig. 6 gleichwertig; anstatt jedoch eine Prüfung von 433 durchzuführen, wird der Code einfach vor Eintreten in den Handlungsblock 441 8mal wiederholt.
Das obige Flußdiagramm beschrieb eine Acht-Bit- Zeitlage, wobei eine Byte-Menge in Handlungsblöcken 429 und 431 gelesen und geschrieben wird. Durch einfaches Ersetzen von Halbwort- oder Vollwort-Mikroprozessorbefehlen für die entsprechenden Byte-Lade- und Speicherungsbefehle können leicht Sechzehn- und 32-Bit- Zeitlagen bearbeitet werden. Die Zeitlagenbreite kann weiterhin verallgemeinert werden, um Bündelvermittlung einzuschließen, wobei zusammenhängende Zeitlagen unter Verwendung von Zeichenkettenlade-/Speicherbefehlen in Handlungsblöcken 429 und 431 als ein Bündel vermittelt werden, um eine Folge von Zeitlagen zu übertragen. Die Gesamtzahl von Byte vermittelter Informationen pro Zeiteinheit steigt mit steigender Zeitlagenbreite oder Bündelgröße, da das Schleifenoverhead der Handlungsblöcke 427 bis 433 verhältnismäßig zu der einer bytebreiten Zeitlage verringert wird. Dies ist sehr wirkungsvoll zum Vermitteln einer PCM-(E1-) Einrichtung mit 32 Zeitlagen zur Realisierung eines Cross-Connects. Einige Bündelgrößen wie die einer T1- Einrichtung mit 24-Bytebreiten Bündeln könnten am wirkungsvollsten durch Anfüllen der 24 Zeitlagen zu einem 32-Byte-Bündel vermittelt werden. Bündel können zusammenhängend verkettet werden, um Bitraten höherer Bandbreite wie beispielsweise DS3 am Ausgang der Ausgangspufferspeicher zu bilden; dies ist besonders nützlich zur Durchführung der Funktion eines digitalen Zugriffs- und Cross-Connect-Systems.
Das Blockschaltbild der Fig. 1 läßt sich auch zur Realisierung einer ATM-Vermittlung benutzen. Die Fig. 8 zeigt die Struktur eines ATM-Zellenkopfes. Die ATM- Zelle könnte am wirkungsvollsten durch Auffüllen der 53 Zeitlagen zu einem 64-Byte-Bündel vermittelt werden. Das erfordert etwas Steuerungslogik in den Eingangspufferspeichern und Ausgangspufferspeichern. Die generischen Flußsteuerungsbit 5-8 des Oktetts 1 werden für die Gesamtsteuerung benutzt, um zu verhindern, daß ein ATM-System überlastet wird. Die Kennung des virtuellen Pfades ist über die ersten vier Bit des ersten Oktetts und die letzten vier Bit des zweiten Oktetts verteilf. Die Kennung des virtuellen Pfades kennzeichnet einen Benutzer. Alle virtuellen Kanäle des selben Benutzers nutzen die gleiche Kennung des virtuellen Pfades. Die Kennung des virtuellen Pfades ist die primäre Kennung, die zum Vermitteln von ATM-Zellen in einer Vermittlung und zur Identifizierung von ankommenden ATM-Zellen benutzt wird, so daß sie zu dem zutreffenden Ziel vermittelt werden können. Die Kennung des virtuellen Kanals (die ersten vier Bit des Oktetts 2, alle des Oktetts 3 und die letzten vier Bit des Oktetts 4) wird vom Benutzer zur Identifizierung einer bestimmten Kommunikation unter einer Mehrzahl von Kommunikationen zwischen den Endbenutzern benutzt; die bestimmte Kommunikation ist auf einem bestimmten Kanal resident. Die ersten vier Bit des Oktetts 4 sind die Nutzlastart (2 Bit), ein für zukünftige Verwendung reserviertes Bit und ein Zellenverlustprioritätsbit. Das Zellenverlustprioritätsbit wird dazu benutzt, die Bestimmung zu unterstützen, ob eine bestimmte Zelle im Fall einer Überlastung verworfen werden kann.
Abschließend ist das Kopffehlersicherungsoktett eine zyklische Redundanzprüfung (CRC - cyclic redundancy check) über den Kopfteil.
Fig. 9 ist eine Funktionsübersicht der Software- Steuerungskomponenten der ATM-Vermittlung. Sie besteht aus einer CRC-Prüfung, Eingangsstreckensteuerung, VPI/VCI-Verarbeitung, Ratenausgleich, QOS-(Quality of Service) Verarbeitung, Ausgangsstreckensteuerung und CRC-Erzeugen. Die zyklische Redundanzprüfung (Handlungsblock 901) wird am Kopfteil jeder ATM-Zelle bei ihrem Eintritt in das System durchgeführt. Die Eingangsstreckensteuerung (Handlungsblock 903) bringt ankommende Daten in den Speicher des Mikroprozessors. VPI/VCI-Verarbeitung (Handlungsblock 905) findet einen VPI/VCI-Datenblock, der eine Eingangs-VPI/VCI-Anzeige, eine Ausgangs-VPI/VCI-Anzeige und einen QOS- (Quality of Service) Zeiger enthält. Die Prüfung 907 wird zur Bestimmung, ob eine Ratenausgleichsprüfung notwendig ist, benutzt. Ratenausgleichsprüfungen werden nicht an jeder Zelle, sondern typischerweise an jeder zehnten Zelle durchgeführt. Wenn dies eine Zelle ist, die die Durchführung der Geschwindigkeitausgleichsfunktion erfordert, wird diese Ratenausgleichsfunktion ausgeführt (Handlungsblock 909). Die Ratenausgleichsfunktion bestimmt, ob die zulässige Spitzen- oder Durchschnittsdatenrate überschritten wird. Wenn ja, dann führt die Ratenausgleichsfunktion eine Drosselung der Informationsübertragung ein, die durch Einreihen von Paketen in eine Ratenausgleichswarteschlange mit begrenzter Größe reguliert wird, so daß, wenn die Spitzenrate zu lange überschritten wird oder die Durchschnittsrate überschritten wird, kein Platz mehr in der Ratenausgleichswarteschlange sein würde und die Eingabe gedrosselt oder Pakete fallengelassen werden würden.
Als nächstes wird die QOS-Verarbeitung (Handlungsblock 911) ausgeführt. Jede Ausgangsstrecke weist eine Mehrzahl von Warteschlangen auf, um Zellen für diese Ausgangsstrecke bereitzustellen. Die Warteschlangen enthalten Informationen mit unterschiedlicher Priorität, so daß gewisse Warteschlangen im Vergleich zu anderen Warteschlangen bevorzugt bedient werden. Abschließend überträgt die Ausgangsstreckensteuerung (Handlungsblock 913) Zellen auf einer der QOS-Warteschlangen zu einer Ausgangsstrecke, und es wird eine neue CRC erstellt. Vor Einfügung der Zelle in eine der QOS-Strecken wird die Ausgangs-VPI/VCI in den Zellenkopf eingefügt. Bei manchen Ausführungsformen können die CRC-Funktionen hardwaremäßig ausgeführt werden, um die Vermittlungskapazität der ATM-Vermittlung zu steigern.
Fig. 10 zeigt das Datenmodell des Programmierers einschließlich Registerzuweisungen und der in der Ausführungsform benutzten Datenstrukturen. Das durch die VP-(Virtual Path) und VC-(Virtual Channel) Kennungen definierte ATM-Zellen-Routing wird durch Nachschlagen in einer Tabelle in einem statischen Direktzugriffsspeicher (SRAM-Static Random Access Memory) außerhalb des Chips oder in einem Cache- Speicher der Ebene 2 unter Verwendung eines Hash- Algorithmus realisiert. Einreihen von Zellen in Warteschlangen wird mittels eines geteilten Pufferspeicherbereichs im Cache-Speicher und mit jedem der Ausgangsanschlüsse verbundenen verketteten Listen realisiert. Auch gibt es eine mit den unbenutzten Speicherplätzen verbundene verkettete Liste, die als Pool zur Zufügung von Mitgliedern/Plätzen zu einer der verketteten Listen benutzt wird. Jede Ausgangsstrecke weist mehrere Ausgangswarteschlangen auf, die jeweils mit einer bestimmten Dienstgüte (QOS-Quality of Service) verbunden sind. Jede Ausgangsstrecke benutzt eine Nachschlagtabelle der Priorität, um die Identität der nächsten auszugebenden QOS-Warteschlange mitzuteilen. Dadurch kann auf die QOS-Warteschlangen in jeder gewünschten Prioritätsfolge zugegriffen werden.
Während in dieser bevorzugten Ausführungsform sich alles im Cache-Speicher befindet, können bei anderen Ausführungen, besonders denjenigen mit hohem Durchsatz, der Großteil der Daten und einige der spezialisierteren Programme in einem externen Speicher resident sein.
Die Funktionsweise der verschiedenen Blöcke der Fig. 10 ist wie folgt:
Block 1001 stellt die Eingangspufferspeicher zur Vermittlung dar.
Das Eingangspufferadreßregister 1003 bestimmt, welche Pufferspeicher das System verarbeitet.
Das Zellenkopfadreßregister 1005 und Zellenkopfregister 1007 werden zur Verarbeitung des Kopfteils einer bestimmten Zelle benutzt.
Block 1009 wird zum Überprüfen und Erzeugen der Kopf-CRC benutzt (in einigen alternativen Konfigurationen kann die CRC automatisch durch Schaltungen überprüft und erstellt werden).
Die Blöcke 1011, das Hash-Funktionsregister, und 1013, das Hash-Produktregister, werden zur Lokalisierung der im Kopfteil einer Eingangszelle angegebenen VPI/VCI benutzt.
Block 1015 ist die VPI/VCI-Tabelle, die typischerweise nur zu 50 Prozent belegt ist, um wirkungsvollen hash-codierten Zugriff zu erlauben.
Einige der Blöcke, auf die die Tabelle 1015 zeigt, sind Block 1017, der der VPI/VCI-Block für VPI/VCI 1 ist, Blöcke 1019, die leere Blöcke sind, und Block 1023, der Block für die letzte VPT/VCI.
Der Block 1017 enthält die Identität der Eingangs-VPI/VCI, die Identität der Ausgangs- VPI/VCI, zu der die Zelle zu vermitteln ist, und einen Zeiger auf die QOS- (Quality of Service) Warteschlange, die zum Ansammeln von zur Ausgangsstrecke zu übertragenden Zellen benutzt wird.
Die dritte Spalte der Fig. 10 zeigt eine Mehrzahl von QOS-Warteschlangen, die ein geteiltes Speicherspektrum benutzen, eine Menge 1031, ..., 1033 für die Strecke 1 und eine weitere Menge 1035, ..., 1037 für die letzte Strecke, Strecke "n". Der Block 1031 enthält eine Identifizierung der Strecke, für die Zellen in die Warteschlange eingereiht werden, und ein Paar Zeiger für die Einträge in der Warteschlange. Die Einträge in der Warteschlange sind miteinander verkettet und der Kopfzellenzeiger wird dazu benutzt, die Zelle in der Warteschlange zu finden, die zur Ausgangsstrecke zu übertragen ist, und der Endzellenzeiger findet den Eintrag in der Warteschlange, an dem die nächste Zelle eingetragen werden kann. Abschließend werden die Blöcke 1041 und 1043 zur Auswahl der bestimmten Zelle in einer der QOS-Warteschlangen benutzt, die zu einem Ausgangspufferspeicher zu übertragen ist. Für jeden Ausgangspufferspeicher gibt es eine Streckensteuerung wie beispielsweise Streckensteuerung 1043. Die Streckensteuerung 1043 enthält Kopfzellenzeiger zu den QOS- Warteschlangen. Für QOS-Warteschlangen mit hoher Priorität würden mehrere Einträge in der Tabelle von 1043 getätigt werden, die sechzehn Einträge aufweist, wobei die sechzehn Einträge mehr als die typischen 4 QOS-Warteschlangen pro Ausgangspufferspeicher sind. Das Ausgangsstreckenregister wird zur Auswahl der Strecke, die verarbeitet wird, benutzt, und das Prioritätszählerregister wird zur Auswahl des Kopfzellenzeigers für diesen Ausgangspufferspeicher benutzt. Wenn der Kopfzellenzeiger von Block 1043 gelesen wird, zeigt der auf einen Kopfzellenzeiger von einer der QOS-Warteschlangen, und dieser Kopfzellenzeiger zeigt wiederum auf die älteste Zelle in dieser Warteschlange, d. h. die Zelle, die in den Ausgangspufferspeicher zu setzen ist. Abschließend zeigt der Block 1051 die "n" Ausgangspufferspeicher, Ausgangspufferspeicher 1, 1053, ..., Ausgangspufferspeicher "n", 1055. Das Ausgangsadreßregister 1057 wird zur Auswahl des Ausgangspufferspeichers, der verarbeitet wird, benutzt.
Fig. 11 ist ein Flußdiagramm mit Zelleneingabe und VPI/VCI-Fluß. Der Zelleneingabeteil zeigt das Einschreiben einer Gruppe von 32 Byte in den Cache- Speicher aus dem durch die Eingangspufferadresse ausgewählten Eingangspufferspeicher. Der Kopfteil und die VPI/VCI-Verarbeitung sind im übrigen Teil der Figur dargestellt. Die CRC-Prüfung kann in Software ausgeführt werden, wenn gewünscht, und wird durch byteweise Verwendung des Kopfteils zur Indexierung in eine 256-Byte-Tabelle implementiert. Wenn ein Fehler erkannt wird, wird eine Routine gestartet, die entweder den Fehler korrigiert oder bewirkt, daß die Zelle fallengelassen wird. Nach der CRC-Prüfung wird eine Leerzellencodeprüfung durchgeführt. Leere Zellen werden nicht beachtet, aber das Unterprogramm geht zum "einfachgefädelten" Ausgangsprogramm (Eingang "E" der Fig. 13). Als nächstes wird eine 32-Bit-Hash-Funktion im Zusammenhang mit der VPI/VCI zum Erzeugen einer Hash-Adresse zum Indexieren in SRAM oder Cache-Speicher der Ebene 2 und Lesen einer 32-Byte-Datengruppe für diese VPI/VCI benutzt. Wenn sich die richtige VPI/VCI nicht an dieser Adresse befindet, werden iterativ alternative Hash-Adressen versucht, bis entweder die richtige VPI/VCI gefunden wird oder das Ausnahmebearbeitungsprogramm gestartet wird. Hash-Algorithmen sind in der Literatur ausführlich beschrieben. Für eine VPI/VCI-Tabelle, die nur zu 50% belegt ist, beträgt die Durchschnittsanzahl von durch den implementierten Algorithmus benötigten Suchoperationen 1,5 und bietet damit angemessene Zugriffszeiten auf Kosten des Speichers. Nach erfolgreichem Abschluß der Suche wird gegebenenfalls Ratenausgleich durchgeführt und die "Ausgabe-VPI/VCI", d. h. das Ziel für die Zelle, wird aus der Tabelle abgeleitet und in den Zellenkopf eingefügt.
Fig. 12 ist das Ausgangswarteschlangen-Flußdiagramm. Es besteht aus Einfügen der Zelle in die zutreffende Ausgangswarteschlange auf Grundlage der Ausgangsstrecke und der in den mit der im vorhergehenden Absatz beschriebenen VPI/VCI-Suche verbundenen Daten angegebenen QOS. Mit jeder Ausgangsstrecke sind "m" QOS-Warteschlangen verbunden und jede Warteschlange wird durch eine verkettete Liste definiert (siehe die "m" Tabellen der QOS-Warteschlangen pro Ausgangsstrecke in Fig. 10). Verkettete Listen sind im Stand der Technik wohlbekannt. Auch gibt es eine Liste aller unbenutzten Speicherplätze, die durch eine verkettete Liste unbenutzter Plätze mit der Bezeichnung "Warteschlange unbenutzter Platz" (ULQ - Unused Location Queue) definiert wird. In Fig. 12 sind der Zeiger und die Datenhandhabung zur Implementierung der Warteschlangen verketteter Listen aufgeführt.
Fig. 13 ist das Flußdiagramm des Schreibens zu Ausgangsstrecken. Die für die Ausgangswarteschlangen benutzte Prioritätsfolge benutzt eine statische Tabelle der Priorität pro Ausgangsstrecke (siehe Fig. 10) zur Aufstellung der Warteschlangenauslesefolge auf streckenweiser Grundlage. Die in der Fig. 10 gezeigten Tabellen der Priorität pro Ausgangsstrecke zeigen (als Beispiel) 16 Einträge, die jeweils eine beliebige der "m" (z. B. m = 4), für diese Strecke aufgestellten Warteschlangen angeben könnten. Wenn die ausgewählte Warteschlange einer Strecke leer ist, wird jede der anderen Warteschlangen abgefragt, bis eine Warteschlange mit Daten gefunden wird, oder es wird bestimmt, daß alle mit der Strecke verbundenen Warteschlangen leer sind. Wenn in irgendeiner der Warteschlangen eine Zelle vorliegt, dann wird die CRC erstellt und in den Kopfteil eingefügt, und die Zelle wird zum Ausgangspufferspeicher übertragen. Wenn in keiner der Warteschlangen eine Zelle vorliegt, dann wird die CRC für Leerlaufcode (Idle Code) erzeugt, und es wird eine Leerlaufcode-Zelle zum Ausgangspufferspeicher übertragen. Dann ist mit der Verwaltung der verketteten Liste einige Zeigerhandhabung verbunden. Weitere Verwaltung ist mit Prioritäts- und Pufferspeicheradressenhandhabung verbunden. Auch gibt es einige Entscheidungspunkte bezüglich Alle Strecken Beschrieben, Ratenausgleich und Alle Zellen Gelesen, die entsprechende Rückschleifen zu Eingangspunkten in der Fig. 11 oder Übertragung zur Ratenausgleichsroutine bewirken.
Ratenausgleich (Handlungsblock 909) tritt in mehreren periodischen Zellen-Zeitabständen ein, um sicherzustellen, daß die über VPI/VCI vertraglich festgelegten Spitzen- und Durchschnittsbandbreiten nicht überschritten werden. Zellen können entweder fallengelassen, verzögert oder durchgeschaltet werden. Ratenausgleich wird auf einer VPI/VCI-weisen Grundlage unter Verwendung von Hilfswarteschlangen verketteter Listen durchgeführt. Die Einzelheiten zur Durchführung von Ratenausgleich sind im Stand der Technik wohlbekannt. Zusätzliche Informationen sind in der VPI/VCI-Tabelle der Fig. 9 gespeichert. Für die in Betracht gezogene Ratenausgleichszeitdauer (z. B. alle 10 Zellen für Spitzenrate und alle 100 Zellen für Dauerrate) werden folgende Informationen in der VPI/VCI-Tabelle bereitgestellt: vertraglich gesicherte Spitzenzellenrate (PCR - Peak Cell Rate), Zeitstempel für PCR, vertraglich gesicherte Dauerzellenrate (SCR - Sustained Cell Rate), Zeitstempel für SCR, und maximale Größe der Ratenausgleichswarteschlange.
Nunmehr werden die einzelnen Blöcke der Fig. 11-13 beschrieben. Fig. 11 beginnt im Block 1101, wo das System auf einen Rahmensynchronisierungsimpuls wartet. Wenn der Rahmensynchronisierungsimpuls ankommt, signalisiert er den Beginn der synchronisierten Beladung der Eingangspufferspeicher 101, ..., 102 (Fig. 1) in seriellen Eingangsströmen. Handlungsblock 1103 zeigt ein Warten auf das Signal, daß Eingangspufferspeicher beladen ist, an. Wenn der Eingangspufferspeicher beladen ist, wird die Speicher- Schreibadresse zum Entladen dieses Pufferspeichers in den Mikroprozessorspeicher initialisiert. Danach wird die Zelle aus dem Eingangspufferspeicher ausgelesen (Handlungsblock 1107) und die Eingangspufferadresse erhöht (Handlungsblock 1109). An dieser Stelle ist die Zelle in den Speicher des Mikroprozessors geladen worden und der Mikroprozessor ist zum Verarbeiten der Zelle bereit. Der Kopfteil der Zelle wird in ein Register geladen (Handlungsblock 1121) und es wird eine CRC-Prüfung durchgeführt (Handlungsblock 1123). Eine CRC-Prüfung wird nur am Inhalt des Kopfteils durchgeführt. Eine CRC-Prüfung kann mit besonderen Schaltkreisen durchgeführt werden, oder sie kann relativ schnell durch Verwendung einer Tabelle mit 256 Byte durchgeführt werden, wobei jedes Byte einem der 256 möglichen CRC-Byte entspricht. Als nächstes wird eine Prüfung durchgeführt, ob die Zelle leer ist (Prüfung 1125). Eine Leerzelle weist eine durch Industriestandard vorbestimmte VPI/VCI-Kennung auf. Die Prüfung 1127 bestimmt, ob die Zelle in der Tat leer ist, und wenn dies der Fall ist, wird Weiterverarbeitung abgeschlossen und in das Ausgangsverarbeitungsprogramm der Fig. 13 eingesprungen. Wenn die Zelle nicht leer ist, dann muß der VPI/VCI-Tabelleneintrag für diese Zelle gefunden werden. Dieser Vorgang wird durch Handlungsblöcke und Prüfungen 1129, 1131, 1133, 1135, 11137, 1139, 1141, 1143 und 1145 beschrieben. Es wird die VPI/VCI-Tabelle (Tabelle 1015) der Fig. 10 gefunden (Handlungsblock 1129). Dann wird eine Hash-Funktion, eine bekannte Konstante, in ein Register des Mikroprozessors geladen (Handlungsblock 1131). Dieses Register wird dann mit dem Inhalt eines die VPI/VCI enthaltenden Registers multipliziert (Handlungsblock 1133). In einem Beispiel der vorliegenden Ausführungsform gibt es bis zu zirka 2000 VPI/VCI-Einträge wie beispielsweise Block 1017 der Fig. 10. In der Tabelle werden dann 12 Bit des im Handlungsblock 1133 erzeugten Produkts, die geringstwertigen 12 Bit in diesem Fall, zum Lesen eines Eintrags in der VPI/VCI-Tabelle benutzt. Die Tabelle hat eine Länge von 4 096 Einträgen und entspricht der 12-Bit-Zugriffswarteschlange. Im Handlungsblock 1137 wird die eigentliche VPI/VCI mit der vergliechen, die in der VPI/VCI-Tabelle gefunden wurde, auf die zugegriffen wurde (Handlungsblock 1137), wenn die Prüfung 1139 dazu benutzt wird, zu bestimmen, ob die beiden gleich sind. Gleichheit bedeutet, daß der entsprechende VPI/VCI-Tabelleneintrag gefunden worden ist. Wenn nicht, dann wird die Prüfung 1141 dazu benutzt, zu bestimmen, ob dies bereits der "n-te Versuch" ist, und wenn ja, dann wird in die Ausnahmebehandlungsroutine 1143 eingesprungen. Diese Routine durchsucht eine Liste von (nicht in einer Hilfstabelle gezeigten) VPI/VCI-Tabelleneinträgen, die zur Bedienung von Fällen benutzt werden, bei denen "n" Versuche keine VPI/VCI lokalisieren. In denjenigen Fällen, wo ein Versuch zum Beladen der Tabelle auf "n" Fehlversuche stößt, werden Einträge in der Tabelle erstellt. Wenn dies nicht der "n-te Versuch" ist, dann werden unterschiedliche 12 Bit eines im Handlungsblock 1133 erzeugten 32-Bit-Produkts benutzt (Handlungsblock 1145), um auf einen anderen Eintrag der VPI/VCI-Tabelle zuzugreifen (Handlungsblock 1135).
Die Hash-Anordnung wird deshalb benutzt, da die Gesamtzahl möglicher VPI/VCI-Kombinationen mehr als eine Million beträgt (die VPT-Anzeige ist 8 Bit lang, und die VCI-Anzeige ist 12 Bit lang), so daß 2²&sup0; (mehr als eine Million) mögliche Werte von VPI/VCI bestehen, obwohl zu jedem beliebigen Zeitpunkt nur 2 000 benutzt werden.
Sobald der zutreffende VPI/VCI-Tabelleneintrag gefunden worden ist (mit Ausgabe der Prüfung 1139), wird die Prüfung 1151 dazu benutzt, zu bestimmen, ob in diesem Fall Ratenausgleich erforderlich ist. In der vorliegenden Ausführungsform werden Ratenausgleichhandlungen nur an jeder "n-ten" Zelle durchgeführt, wobei "n" beispielsweise einen Wert von 10 aufweisen kann. Ratenausgleich wird zur Überwachung der Eingangsrate einer bestimmten VPI benatzt, um sicherzustellen, daß die VPI nicht mehr Zellen als für ihre Spitzenrate zulässig sendet. Die Spitzenrate ist als die Anzahl von Zellen definiert, die für einen bestimmten Zeitabstand gesendet werden können. Wenn mehr als diese Anzahl von Zellen gesendet wird, dann werden die Extrazellen entweder einfach verworfen oder zeitweilig weitergegeben, aber eine Nachricht langsamer zum Ursprung der Zellen gesendet. Nach Durchführung der Ratenausgleichsfunktion (Handlungsblock 1153) oder wenn Ratenausgleich für diese Zelle nicht erforderlich ist, wird die Ausgangs-VPI/VCI-Kennung dann aus der VPI/VCI-Tabelle in die Zelle geladen und ersetzt die Eingangs-VPI/VCI. Danach wird in die Ausgangswarteschlangenroutine der Fig. 12 eingesprungen.
Das System liest den im VPI/VCI-Block gespeicherten QOS-Zeiger. Dieser Zeiger zeigt auf einen Endzellenzeiger in der QOS-Warteschlange zum Bedienen dieser VPI/VCI. Die QOS-Warteschlange (beispielsweise Block 1037 der Fig. 10) wird zum Einreihen von Zellen in einer Warteschlange zur Übertragung zu einer Ausgangsstrecke benutzt. Wie schon erwähnt bedienen mehrere QOS-Warteschlangen eine bestimmte Ausgangsstrecke und die Zellen werden je nach der einer bestimmten VPI/VCI zugelieferten Dienstgüte in einer unterschiedlichen Warteschlange gespeichert, und unterschiedliche QOS-Warteschlangen werden bevorzugt zur Abgabe ihres Inhalts zu einer Ausgangsstrecke bedient. Der Inhalt innerhalb jeder QOS-Warteschlange wird verkettet gespeichert und auf den letzten Eintrag wird durch einen Endzellenzeiger gezeigt. Dieser Zeiger ist es, auf den vom QOS-Zeiger im VPI/VCI-Block gezeigt wird. Der "m"-Zeiger der QOS-Warteschlange wird gelesen (Handlungsblock 1203) und eine "n"-Strecke von diesem ruhenden Warteschlangenplatz zum nächsten ruhenden Warteschlangenplatz wird zeitweilig in einem Register des Mikroprozessors gespeichert (Handlungsblock 1205). Die Zelle und die Adresse der nächsten Leerzelle wird dann an dem ursprünglich durch den "n"-Zellenzeiger angegebenen Platz in der Warteschlange gespeichert (Handlungsblock 1207).
Zum wirkungsvollen und dynamischen Teilen des verfügbaren Speicherraums werden für jede der Ausgangswarteschlangen verkettete Listen benutzt. Zusätzlich gibt es eine verkettete Liste "unbenutzter Platz", die eine globale Ressource mit den zum Speichern von Informationen in Warteschlangen leeren (unbenutzten) Plätzen ist. Wenn eine Warteschlange Informationen hinzufügen muß, erhält sie die verfügbaren Plätz von der verketteten Liste "unbenutzter Platz". Infolgedessen sind sowohl die verkettete Liste "unbenutzter Platz" und die verkettete Liste der einen verfügbaren Platz anfordernden Warteschlange betroffen. Es gibt einen getrennten Kopfzellenzeiger und Endzellenzeiger, der mit jeder Warteschlange verbunden ist, einschließlich der Warteschlange Unbenutzter Platz (ULQ - Unused Location Queue).
Die Kopfzelle der ULQ ist der nächste verfügbare Plätz zum Speichern einer in einer Warteschlange eingereihten Zelle und die Endzelle der ULQ ist die letzte Zelle, die zum ULQ-Pool zurückgesendet worden ist. Die Kopfzelle einer Warteschlange ist die letzte Zelle, die in dieser Warteschlange gespeichert worden ist, und die Endzelle einer Warteschlange ist die nächste Zelle, die aus dieser Warteschlange auszugeben ist. Die Kopfzelle der ULQ wird zur Endzelle der Warteschlange, die einen Speicherplatz anfordert, und die verketteten Listen von beiden werden zur Unterstützung dieser Übertragung von Speicherplatzfunktion abgeändert. Insbesondere erweitert der Handlungsblock 1204 die Warteschlange, um die durch den Handlungsblock 1207 gespeicherte Zelle einzuschließen, und im Handlungsblock 1211 wird der Zeiger aktualisiert, um diese Erweiterung der verketteten Liste widerzuspiegeln. Im Handlungsblock 1213 wird der Kopfzellenzeiger der ULQ geändert, um die Entfernung eines verfügbaren Zellplatzes widerzuspiegeln.
Nach Ausführung des Handlungsblocks 1213 wird die Ausgangsverarbeitung der Fig. 13 durchgeführt. Der Block 1043 der Fig. 10 ist eine Reihe von 16 Zeigern zu den "m" QOS-Warteschlangen einer bestimmten Ausgangsstrecke, wobei "m" im vorliegenden Beispiel viel weniger als 16, typisch 4 beträgt, so daß die 16 Einträge dazu benutzt werden können, unterschiedliche QOS-Warteschlangen mehr oder weniger oft zu bedienen. Mit einer Ausgangswarteschlange ist ein Prioritätszähler 1045 verbunden, der dazu benutzt wird, den zutreffenden Eintrag aus der Prioritätstabelle auszuwählen. Im Handlungsblock 1301 wird der Prioritätszähler dazu benutzt, die bediente Ausgangsstrecke in die Prioritätstabelle zu indexieren (unterschiedliche Ausgangsstrecken werden nach einem Turnus bedient). Danach wird der Prioritätszähler erhöht, um die nächste Bedienung der Strecke vorzubereiten (Handlungsblock 1303). Die Warteschlange, auf die die Prioritätstabelle zeigt, wird dann überprüft, ob sie leer ist (Handlungsblock 1305). Die Prüfung 1307 wird dazu benutzt zu bestimmen, ob die Warteschlange leer ist, und wenn ja, ob dies die letzte (4te) Warteschlange ist (Handlungsblock 1309). Wenn sie es nicht ist, dann wird der Warteschlangenzähler erniedrigt (Handlungsblock 1311), und die entsprechende Warteschlange wird überprüft, ob sie leer ist (Handlungsblock 1305). Wenn das Ergebnis der Prüfung 1307, entweder anfänglich oder nach Durchlaufen der Schleife unter Verwendung von 1309, 1311 und 1305, anzeigt, daß die Warteschlange nicht leer ist, dann wird für den Zellenkopf eine CRC erzeugt (Handlungsblock 1313) und der Zellenkopf im Ausgangspufferspeicher gespeichert (Handlungsblock 1315). Die Ausgangspufferadresse wird als Vorbereitung auf die nachfolgende Verarbeitung erhöht (Handlungsblock 1317) und die Warteschlange, aus der diese Zelle zum Ausgangspufferspeicher übertragen wurde, wird aktualisiert, um die Speicherung der zum Pufferspeicher übertragenen Zelle zur Liste leerer Plätze in der Warteschlange hinzuzufügen und die Kopfzelle für die Warteschlange zu aktualisieren.
Handlungsblöcke 1321 bis 1325 stellen Bearbeitung des Zeigers der verketteten Listen zum Auslesen aus einer Warteschlange auf die Ausgangsstrecke dar und sind gleich der oben beschriebenen Schreibfolge für Handlungsblöcke 1204, 1211 und 1213. In diesem Fall wird jedoch ein Zellenplatz zum ULQ-Pool hinzugefügt, und ein Zellenplatz wird aus der Warteschlange, die eine Zelle ausgegeben hat, entfernt.
Danach wird die Prüfung 1335 benutzt zu bestimmen, ob Ausgaben zu allen Strecken gesendet worden sind. Wenn nicht, wird die Ausgangsstrecken-Prioritätstabelle erhöht (Handlungsblock 1337), so daß mit dem nächsten Durchlauf die nächste Strecke bedient wird. Zum Entladen der Ratenausgleichswarteschlange werden Handlungsblöcke 1339 und 1341 benutzt. Sollten Ausgaben zu allen Strecken erzeugt worden sein (positives Ergebnis der Prüfung 1335), dann wird der Ausgangsstreckenprioritätszähler erhöht, 1351, die Eingangspufferadresse initialisiert (Handlungsblock 1353), so daß der erste Eingangspufferspeicher dann bedient wird, die Ausgangspufferadresse wird initialisiert (Handlungsblock 1355), so daß mit dem nächsten Durchlauf der anfängliche Ausgangspufferspeicher bedient wird, und das Ausgangsstreckenadreßregister wird initialisiert (Handlungsblock 1357). Mit der Prüfung 1359 wird dann bestimmt, ob alle Zellen aus den Eingangspufferspeichern ausgelesen worden sind, und wenn nicht, dann wird wieder in den Handlungsblock 1103 der Fig. 11 eingetreten. Wenn alle Zellen ausgelesen worden sind, dann wird in den Handlungsblock 1101 der Fig. 11 eingetreten.
Fig. 11 bis 13 zeigen die Flußdiagramme zur Realisierung einer ATM-Vermittlung ausschließlich des Ratenausgleichs (der nur in mehreren Zellenabständen eintritt, um sicherzustellen, daß die über VPI/VCI vertraglich gesicherten Spitzen- und Durchschnittsbandbreiten nicht überschritten werden). Im Flußdiagramm wird absichtlich eine "einfachgefädelte" Ausführung gezeigt, d. h. es wird zu einer Zeit eine Zelle vom Eingang bis zum Ausgang überführt, ehe die nächste Zelle eingegeben wird, um die Logik der Auslegung aufzuzeigen. Rationalisierungen bei der Prozessoranwendung können durch überlappende Funktionen wie beispielsweise E/A-Schreib-/Leseoperationen und Schreib-/Leseoperationen des chip-externen Speichers und der Cache-Speicher der Ebene 2 durch Durchführung von "mehrfachgefädelter" ATM-Zellenverarbeitung erreicht werden.
Bei der obigen Realisierung der ATM-Vermittlung wurde angenommen, daß die in die Vermittlung kommenden ATM- Zellen im Format von 53 zusammenhängenden Zeitlagen vorlagen, wodurch ein bedeutender Teil der Anwendungen gekennzeichnet wird. Es gibt andere Anwendungen, wo eine ATM-Zelle über Übertragungswege mit niedrigerer Bandbreite ankommt, z. B. Fractional T1/E1 mit 128 kbit/s, 384 kbit/s usw. Für diese Fälle muß die ATM-Zelle durch Untersuchung einer Anzahl von Rahmen summiert werden, bis die gesamte 53-Byte-Zelle zur Verfügung steht. Es gibt mehrere Wege, dies zu realisieren. Ein Pfad besteht darin, diese Funktion als Teil der Peripherie zu betrachten und einen getrennten RISC-Mikroprozessor zur Bereitstellung der Funktion bereitzustellen. Ein zweiter Pfad besteht darin, die Summierungsfunktion in die oben besprochene ATM- Vermittlungsstruktur einzubauen. Für unterschiedliche Anwendungen wird es unterschiedliche Kompromisse geben, z. B. das Verhältnis von Fractional-ATM zu Vollzellen- ATM, sowie die Größe der in Betracht gezogenen Vermittlungsarbeit und der verfügbare Betrag an Echtzeit.
Das Blockschaltbild der Fig. 1 kann zur Realisierung einer IP-(Internet Protocol) Vermittlung sowie auch einer ATM-Vermittlung benutzt werden, deren Funktionalität in Fig. 9-13 beschrieben wird. Ungleich dem ATM-Fall hat ein IP-Paket eine veränderliche Länge und besitzt ein Zieladreßfeld, das eine Übereinstimmung des längsten Präfixes für die Vermittlung erfordert. Die veränderliche Länge bedeutet flexiblere Pufferzuordnungsanordnungen und erfordert möglicherweise Paketaufspaltung und Wiederpaketierung in Abhängigkeit von den maximalen Übertragungseinheitsgrößen in den verschiedenen Netzen, zwischen denen die IP-Vermittlung vermitteln würde. Die Folge von Verarbeitungsschritten kann dem ATM-Fall gleichen und würde als Kopfteil-Prüfsummenüberprüfung, Eingangsstreckensteuerung, Zielverarbeitung, Dienstgüte-Verarbeitung, Ausgangsstreckensteuerung und Kopfteilprüfsummenüberprüfung bestehen. In manchen Ausführungen könnte die Kopfteil-Prüfsummenverarbeitung hardwaremäßig stattfinden, um die Kapazität der IP-Vermittlung zu verbessern.
Nach IP-Kopfteil-Prüfsummenüberprüfung wird durch das IP-Paket-Routing das Zieladressenfeld des IP-Kopfteils untersucht und ein hash-basierender Nachschlagealgorithmus durchgeführt, der nach einer Übereinstimmung des längsten Präfixes suchen kann, wie in der Literatur ausführlich beschrieben ist. Die Suche würde Informationen über die zutreffende Ausgangsstrecke ergeben. Weitere Auswertung des Paketkopfes könnte Behandlungsinformationen zur Implementierung verschiedener Dienstgüteklassen ergeben und würde eine bestimmte, mit der Ausgangsstrecke und der zugewiesenen Behandlungsgüte verbundene Ausgangswarteschlange lokalisieren. Wenn die Paketlänge größer als die maximale Übertragungseinheitsgröße der Ausgangsstrecke ist, dann würde das Paket fragmentiert und als eine Folge von Paketen an die entsprechende Ausgangswarteschlange angekettet werden. Mit Ausgangsstreckenverarbeitung würde ein Paket aus der Warteschlange mit der momentan höchsten Priorität ausgewählt und Endeinstellungen an dem ausgewählten IP-Kopfteil durchgeführt werden, wie beispielsweise Einstellung des Lebensdauerfeldes und der Kopfteil-Prüfsumme des modifizierten IP-Kopfteils, ehe das Paket auf die eigentliche physikalische Ausgangsstrecke abgegeben wird. Ein Lebensdauerfeld wird dazu benutzt, ein Internet-Paket zu verwerfen, wenn es nicht innerhalb der in dem Feld angegebenen Zeit oder Anzahl von durchlaufenen Koppelpunkten abgegeben wird.
IP-(Internet Protocol) Vermittlung kann in einer Universal-Vermittlungsstruktur über Softwareemulation von Funktionalität durchgeführt werden, die in weniger flexiblen Ausführungen in Hardware-, oft in FPGA- (Field Programmable Gate Array) basierenden Zustandsautomaten ausgeführt werden würden. In allen Ausführungen werden am Ende gut gebildete Pakete der Vermittlungs- und Routing-Software übergeben. Die Kopfteile dieser Pakete würden zwecks Klassifizierung im Bezug auf Flußarten über Hash-Codierung untersucht werden, um Ausgangswarteschlangen zu bestimmen. Die Flußklassifizierung könnte zusätzlich zu dem IP-Ziel verschiedene Protokoll- und Anschlußdaten aus dem zu vermittelnden Paket bei der Ausbildung von Schlüsseln zu dem Hash-Prozeß verwenden. Die Hash-Suche ergibt am Ende Ausgangsstrecken- und Warteschlangeninformationen, die QOS- (Quality of Service) Behandlung ermöglichen. Bei der Verkettung des Pakets mit der Ausgangswarteschlange würden verschiedene IP-Felder wie beispielsweise Lebensdauer (TTL - Time to Live) aktualisiert werden. Die in der flußbasierenden Hash- Suche-Tabelle verkörperten Routing-Informationen würden durch Gateway-Protokollverarbeitung unterhalten werden. Ausgabebearbeitung würde auf streckenweiser Basis stets die nächstbeste Ausgangswarteschlange bestimmen, von der ein Paket für die eigentliche Paketübertragung zu entketten ist. Wie im obigen Paketierungsfall beschrieben, könnte der Fall der Paketausgabe auch in mehreren unterschiedlichen Ausführungsformen verkörpert sein. Bei der IP-Vermittlung werden viele der ausführlicher im ATM-Teil beschriebenen Mechanismen benutzt. In Abhängigkeit von Leistungskompromissen können verschiedene Ausführungsformen dieser Konzepte die Funktionalität der Paketierung von seriellen Strömen hinweg verlagern; statt eines einzigen Prozessors können verschiedene getrennte, sequenziell zusammenarbeitende Prozessoren zur Paketbildung aus TSI-Zeitlagenplätzen heraus benutzt werden, die als Paketstromdaten enthaltend markiert sind.
Frame-Relay-Vermittlung kann ebenfalls in einer softwarebasierenden universellen Vermittlungsstruktur implementiert werden. Im Fall von Frame-Relay würde HDLC-basierende Verarbeitung am besten durch Eingangsanpassungshardware durchgeführt werden, da die bitorientierte Verarbeitung in universeller Vermittlungssoftware oft nicht rentabel sein würde. Angenommen, daß der Rahmenvermittlungssoftware gut ausgebildete Rahmen übergeben werden, würde Hash-Suche über DLCI-Feldinformationen Ausgangsstrecken- und Warteschlangeninformationen ergeben. Durch getrennte Betriebsführungs-(OA&M - Operations, Administration & Maintenance) Software würden die in der Rahmen-Hash- Routingtabelle enthaltenen Rahmen-Routinginformationen unterhalten werden. Durch nachfolgende Ausgangsverarbeitung würde der Rahmen zur Übertragung in einem HDLC- Format durch Ausgangsanpassungshardware von seiner Ausgangswarteschlange entkettet werden.
Soweit sind in dieser Schrift Beispiele von Einzelfunktions-Vermittlungsstrukturausführungen beschrieben worden, die auf einer gemeinsamen RISC-Mikroprozessorarchitektur resident sein und durch diese implementiert werden können. Diese Einzelfunktions-Vermittlungsstrukturen können gleichzeitig auf demselbem Mikroprozessor resident sein und durch diesen implementiert werden.
In ihrer einfachsten Form kann die unterschiedliche Art von Netzwerkstrukturfunktionalität den in Fig. 1 gezeigten Schieberegistern auf einer Schnittstelle pro serieller Strecke zugeordnet werden. Dies könnte unter Steuerung von Software geschehen, die bedarfsweise heruntergeladen werden kann. Für jede Art von Strecke wird das Programm zur Verarbeitung des Protokolls dieser Strecke bei der Verarbeitung dieser Strecke ausgeführt. Wenn beispielsweise ATM-Zeitlagen und für TSI-Funktionalität bestimmte leitungsvermittelte Zeitlagen getrennte serielle Streckenschnittstellen belegten, würden die Streckenzeitlagen wie bei den Einzelfunktionsimplementierungen beschrieben in den Cache-Speicher gruppiert werden. Die Bandbreite dieser seriellen Strecken, z. B. Anzahl von Zeitlagen, könnte sich je nach Anwendung und der bestimmten seriellen Strecke verändern. Da TSI-Zeitlagen eine oder zwei Rahmenzeiten lang bewahrt werden müssen (je nachdem, ob die Zeitlagen einfach gepuffert oder doppelt gepuffert sind), könnte das Einlesen nachfolgender ATM-Zellen, die dieses Rahmenerhaltungserfordernis nicht aufweisen, die Verfälschung der TSI-Daten Vfxh Cache-Speicher bewirken. Wenn Cache-Speicherleitungen nach jeder Eingangsgruppe gesperrt sind, bis die Daten nicht mehr benötigt werden, dann wird dieses mögliche Problem vermieden.
Dies läßt sich auf mehr als zwei gleichzeitige Netzwerkstrukturarten einschließlich lagerabhängiger Vermittlung (z. B. TSI, TMS und XCON) und Paketvermittlung (z. B. ATM, IP-Routing und Frame-Relay) erweitern. Zuordnung zu einzelnen seriellen Strecken kann sich als unnötig einschränkend erweisen, da viele Anwendungen und unterschiedliche Verkehrsarten auf derselben seriellen Strecke resident sein können, wobei für jede Protokollart zum Vermitteln von in verschiedenen Protokollen übertragenen Daten bestimmte Stücke von Bandbreite zugeordnet werden. Dies könnte auch durch Herunterladen der entsprechenden Daten oder Software durchgeführt werden. Dies könnte unter Verwendung eines Mechanismus "neuliche Änderung" getan werden, so wie Kunden ihre Dienstart auswählen oder ändern.
In den Beschreibungen für TSI-Schnittstellen wurde angedeutet, daß die 24 Byte in den Eingangs-/Ausgangs- Schieberegistern auf 32 Byte aufgefüllt werden könnten. Ähnlicherweise wurde für ATM-Schnittstellen vorgeschlagen, daß die 53-Byte-Zelle in den Eingangs/Ausgangs-Schieberegistern auf 64 Byte aufgefüllt werden könnte. Obwohl dies dann sinnvoll ist, wenn nur eine einzige Funktionsart einem Schieberegister zugeordnet wird, kann es zuviel Komplexität hinzufügen, wenn einem bestimmten Schieberegister mehrere Funktionsarten zugeordnet sind. Es kann daher zu bevorzugen sein, die Strecken zu/vom Cache-Speicher so zu lesen (Gruppen-Eingabe) oder zu schreiben (Gruppen-Ausgabe), wie sie sind, d. h. als zusammenhängender Strom von Zeitlagen, und die Stopfbearbeitung in Software im Mikroprozessor durchzuführen.
Für unterschiedliche Verkehrsarten in einer gegebenen seriellen Strecke zugeordnete Bandbreite könnte von dem beispielhaften Mikroprozessor flexibel gehandhabt werden, wobei eine verkettete Liste von Datenstrukturen zur Beschreibung von sequenziellen Speicherbyte von jeder seriellen Schnittstelle benutzt wird. Getrennte Eingangs- und Ausgangslisten für jede Schnittstelle könnten vom Mikroprozessor ausgelegt werden, wobei Beschreibungscode die Verkehrsart anzeigen, mit Längeninformationen und anwendungsspezifischen Punkten und Anzeigern, die beispielsweise anzeigen könnten, wo leitungsvermittelte Daten innerhalb eines TSI hingehören oder wo Paketdaten zur Wiederpaketierung gepuffert werden würden. Die Vermittlung bewahrt Steuerdaten für einen Rahmen.
Beispielsweise könnte der Mikroprozessor die verketteten Datenstrukturen für eine gegebene Schnittstelle so auslegen, daß die nächsten M Datenbyte als leitungsvermittelte Daten zu behandeln sind, die zu den nächsten M aufeinanderfolgenden Stellen eines TSI zu senden sind. Die nächste verkettete Datenstruktur könnte dann einen Code und eine Länge enthalten, die anzeigen, daß die nächsten N Byte einen Teil eines IP- Pakets enthalten, das in dem Wiederpaketierungsbereich paketiert wird, auf den die Datenstruktur zeigt. Abschließend könnte beispielsweise die letzte verkettete Datenstruktur anzeigen, daß die nächsten P aufeinanderfolgenden Byte ATM-Zellen enthalten.
Mit einer solchen verketteten Liste von Eingangs- und Ausgangsdeskriptor-Datenstrukturen könnte eine beliebige Vielzahl von Verkehrsarten in Eingangs- und Ausgangsschnittstellen flexibel beschrieben werden. Auch könnten die Deskriptoren anzeigen, wie Daten in verschiedenen virtuellen Zubringern derselben physikalischen Schnittstelle auszulegen sind. Zum Unterhalten des Inhalts der Deskriptor-Datenstrukturen würde OA&M-Software benutzt werden.
Vorteilhafterweise können diese Konzepte beispielsweise in einer universellen Vermittlungsanwendung mit einem einzigen Mikroprozessor in einem kleinen Geschäft benutzt werden, wo im Stand der Technik das kleine Geschäft getrennte Fractional-T1-Einrichtungen mieten würde, mit einer T1-Einrichtung für leitungsvermittelten PCM-Sprachverkehr, einer weiteren für Frame-Relaybasierenden IP-Internetverkehr und noch einer dritten T1-Einrichtung für ATM-basierende Videokonferenzen. Die Mietkosten dieser getrennten Einrichtungen würden häufig bedeutend mehr als die Kosten einer einzigen Einrichtung kosten, selbst wenn mehr Bandbreite zur Verfügung stehen würde, wenn ein Universal- Koppelelement benutzt werden könnte. Das Universal- Koppelelement kann auch vorteilhafterweise die dynamische Bandbreiteneinstellung zwischen verschiedenen Verkehrsarten innerhalb der konsolidierten gemieteten T1-Einrichtung bieten.
Mehrere gleichzeitig laufende Vermittlungsstrukturen in einem einzigen Mikroprozessor einzusetzen, hat wegen der oben beschriebenen Echtzeit-Auswirkungen nur eine geringe Auswirkung auf die Kapazität der Vermittlungen. Es wird geschätzt, daß ein 300-MHz-PowerPC EC 603e rund 480 Mbit/s (7 500 Zeitlagen) von TSI-Vermittlung einzelner Zeitlagen oder rund 1,5 Gbit/s von ATM-Zellvermittlung (3 Millionen Zellen pro Sekunde) unterstützen kann. Wenn Funktionalität auf einem einzigen Mikroprozessor geteilt wird, wird die Kapazität von jeder der Anwendungen um den verhältnismäßigen Betrag ihrer Echtzeitnutzung verringert. Ein einziger Mikroprozessor könnte beispielsweise gleichzeitig rund 240 Mbit/s (3 750 Zeitlagen) TSI und 750 Mbit/s ATM- Zellenvermittlung (750 000 Zellen pro Sekunde) unterstützen. Die Verhältnisse für eine bestimmte Anwendung würden von dem Verkehrsgemisch abhängig sein und könnten verhältnismäßige Beträge von Frame-Relay- und IP-Router-Vermittlung einschließen.
In den obigen Abschnitten ist der gleichzeitige Betrieb von Leitungsvermittlungs- und Paketvermittlungsstrukturen aufgezeigt worden. Der RISC kann auch die SAC- Funktion bereitstellen, die erforderlich ist, um zwischen den Leitungs- und Paketwelten wie AAL1, AAL2 und AALS und auch der Schichtenbildung von IP über ATM und IP über Frame-Relay zu wechseln. So gibt es nicht nur Konnektivität innerhalb der jeweiligen Vermittlungsbereiche, sondern auch integrierte Netzverschaltung zwischen diesen Vermittlungsbereichen.
Fig. 14 zeigt eine Anordnung zum Vergrößern des TSI der Fig. 1. Fig. 14 zeigt eine Ausführung, die auf eine beliebige Anzahl n von Eingangssignalen, eine beliebige Anzahl k von Mikroprozessorkomplexen und eine beliebige Anzahl n/k, die durch die Geschwindigkeit und Speicherkapazität dieser Komplexe bewältigt werden kann, angewandt werden kann. In der besonderen Ausführungsform der Fig. 14 beträgt n 32, k ist 8 und n/k ist 4. Jeder der an den Pufferverstärkern 521-1, ..., 521-32 abgeschlossenen Eingangsströme ist an einen Schieberegister-Eingangspufferspeicher gleich dem Eingangspufferspeicher 101 angeschlossen. Für den Mikroprozessorkomplex 501-1 sind die Schieberegister 511-1, ..., 511-32 an den lokalen Bus 541-1 angeschlossen, von dem der Mikroprozessorkomplex 501-1 Eingaben annimmt. Dieselbe Anordnung steht für jeden der 7 anderen Mikroprozessorkomplexe 501-2, ..., 501-8 zur Verfügung. Jeder Mikroprozessorkomplex speist nur vier der insgesamt 32 Ausgangspufferspeicher. Beispielsweise speist der Mikroprozessorkomplex 501 Ausgangspufferspeicher 531-1, ..., 531-4. Die Kapazität jedes Mikroprozessorkomplexes muß dazu ausreichen, Eingaben aus dem vollen Bereich von Eingangsschieberegistern aufzunehmen, muß aber nur 1/k der Ausgangsströme treiben. Glücklicherweise findet die Aufnahme der Eingaben parallel statt, da Eingangssignale in sequenzielle Stellen im TSI-Pufferspeicher 301, 303 jedes Mikroprozessors geladen werden. So können pro Zeiteinheit sehr große Mengen an Eingangsdaten in den Mikroprozessor-Cache-Speichern aufgenommen werden. Nur die Ausgangsdaten erfordern sequenzielle zeitlagenweise bzw. gruppenweise Verarbeitung durch den Mikroprozessor.
Die Anordnung lokaler Schieberegister pro Mikroprozessorkomplex weist den Vorteil auf, Verbindungen mit großer Bandbreite zu der nahegelegenen Örtlichkeit jedes Mikroprozessors zu begrenzen, mit dem entsprechenden Nachteil, daß für jeden Mikroprozessor die doppelten Schieberegister erforderlich sind. In einer anderen Anordnung, die manchmal vorteilhaft sein könnte, könnte eine einzige globale Menge Schieberegister benutzt werden, wobei alle Mikroprozessoren im Gleichschritt laufen und dieselben Eingangsdaten zur selben Zeit aufnehmen. In diesem Fall würde die Komplexität von globalen Verbindungen mit großer Bandbreite und von globaler Mikroprozessorsynchronisierung gegen die Ersparnisse eines Satzes Schieberegister für alle Mikroprozessoren außer einem ausgetauscht werden.
Es ist theoretisch möglich, Eingangsdaten zu nehmen und sie seriell zu verarbeiten, um im voraus geordnete Ausgangsdaten zu erzeugen. Die Anordnung der Fig. 14 funktioniert für diese Art von Anordnung (serielle Verarbeitung von Eingaben zur Erzeugung von parallelen Ausgaben) nicht zufriedenstellend, da für jedes parallel empfangene Eingangswort unterschiedliche Mikroprozessoren unterschiedliche Verarbeitungsmengen durchführen müssen, da jeder Prozessor eine unterschiedliche Anzahl von Byte verarbeiten könnte, um Ausgangsströme für seine Ausgaben zu erzeugen.
Fig. 15 zeigt ein 3stufiges Clos-Netz von Vermittlungs-Mikroprozessoren. Das Merkmal dieser Art Netz ist, daß es die Mindestanzahl von Zeitlagen ("Koppelpunkten" in früheren Technologien) erfordert, um ein nichtblockierendes Netzwerk bereitzustellen. Zur Nichtblockierung sind für "n" Eingänge zu den Eingangsmikroprozessoren in der Fig. 14 2n-1 Ausgänge erforderlich. Für eine große Zeitlagenzahl ist 2n eine sehr nahe Annäherung und ist konservativ bemessen. Man betrachte Fig. 15 für eine große TSI-Ausführung. Die Eingangs- und Ausgangsmikroprozessoren weisen symmetrische Fähigkeiten auf. Die Gesamtkapazität dieses TSI ist "k"-mal die eines einzigen Mikroprozessors. Es gibt einen Steuer-RISC-Mikroprozessor, der Steuernachrichten von einer Außenquelle empfängt, die die erforderlichen Endpunkt-Zeitlagenverbindungen definiert hat. Der Steuermikroprozessor arbeitet die zutreffenden Pfade durch das Clos-Netz aus und verteilt entsprechende Steuernachrichten an jeden der diese Informationen benötigenden Mikroprozessoren. Dies geschieht nur einmal für jede Verbindung. Jeder der Eingangsmikroprozessoren muß verkettete Zeitlagen zum Übersenden zum zutreffenden Ausgangsmikroprozessor ansammeln. Der Ausgangsmikroprozessor empfängt die Daten von der Zentralstufe und stellt die entsprechende Ausgangsverbindung her, um den Pfad zu vervollständigen. Die "j" Zentralstufen stellen einen Raumvielfachweg zwischen Eingangs- und Ausgangsmikroprozessoren bereit und vermitteln eine angesammelte Gruppe von Zeitlagen zu ihrem richtigen Ziel. Die Zentralstufen stellen somit "Gruppenvermittlung" nach obiger Definition in dieser Schrift bereit, und in dieser Schrift ist auch gezeigt worden, daß es im Vergleich zu einer Vermittlung einzelner Zeitlagen eine mehr als 5fache Steigerung der Anzahl von vermittelten Zeitlagen für einen "gruppenvermittelnden" Mikroprozessor gibt. So besitzen die Zentralstufen "1" bis "j" jeweils die 5fache Kapazität von einem der "k" E/A-Prozessoren. Die Zentralstufe muß pro Prozessoren zweimal so viel Zeitlagen ("2n") wie die E/A-Stufen bearbeiten, besitzt aber, wie oben dargestellt, die 5fache Kapazität. Die Anzahl benötigter Zentralstufen ist j = 2(n/s)k, wobei n/s = 1/5 das Verhältnis der Verarbeitungskapazität eines "k"-stufigen TSI zu einer "j"-stufigen Gruppenvermittlung ist und "k" die Anzahl von Eingangs- bzw. Ausgangsstufen aufgerundet zur nächsten ganzen zahl ist. Beispielsweise ist für "k" = 5 j = 2 (1/5) 5 = 2. So werden für einen TSI, der 5mal größer als ein Einprozessor-TSI ist, insgesamt 5 Eingangs-, 5 Ausgangs- und 2 Zentralstufen-Prozessoren für insgesamt 12 Mikroprozessoren für die 5fache Kapazität bzw. 25 000 Zeitlagen unter Verwendung des beispielhaften 200-MHz-PowerPC benötigt.
Die Fig. 15 kann auch für Paketvermittlung, z. B. ATM, benutzt werden. Im Fall von ATM wird ein Großteil der Echtzeit auf VPI/VCI-Tabellennachschlagen und QOS- Warteschlangenbildung und -prioritäten aufgewandt. Diese Funktionen können funktionsmäßig verteilt zwischen Eingangs- und Ausgangsmikroprozessoren der Fig. 15 geteilt werden. So kann durch Verwendung von sowohl Eingangs- als auch Ausgangsmikroprozessoren für unterschiedliche Funktionen ungefähr die doppelte ATM- Vermittlungskapazität bereitgestellt werden. Die reine Konnektivitätsbandbreite der Zentralstufe stimmt jedoch ziemlich genau mit den Bandbreitenerfordernissen der E/A überein. So werden für 5 Eingangsstufen und 5 Ausgangsstufen 5 Zentralstufen benötigt. Die Kapazität dieses Netzes ist jedoch rund das 10fache der eines einzigen ATM-Mikroprozessors aufgrund der funktionsmäßigen Verteilung. So stellen 15 Mikroprozessoren die 10fache Kapazität bzw. eine 10-Gbit/s-ATM-Vermittlung für den beispielhaften 200-MHz-PowerPC bereit. Mit PowerPC mit höherer Leistungsfähigkeit können verhältnismäßig größere Bandbreiten erreicht werden.
Die Fig. 16 zeigt ein dreistufiges Netzwerk mit einer ASIC oder FPGA zur Implementierung der Zentralstufe als (leitungsvermittelte) Koppelvermittlung. Für größere Konfigurationen kann sich dies als kostengünstiger erweisen, auf Kosten der zum Erhalten der ASIC oder FPGA notwendigen Entwicklungszeit.
Fig. 15 und 16 zeigen ein dreistufiges Netzwerk, um vom Eingang zum Ausgang zu gelangen. Es gibt eine Architektur, wo das in diesen Figuren gezeigte Netzwerk eine einzelne Instanz einer größeren verschalteten Konfiguration darstellt, mit einer Mehrzahl von an eine globale Zentralstufe angeschlossenen Instanzen zum Verschalten der Instanzen. Für eine solche Konfiguration kann die Zentralstufe der Fig. 15 oder Fig. 16 direkt mit der globalen Zentralstufe verbunden werden. So können mehrere Verwirklichungen der Fig. 15 oder Fig. 16 über diese globale Zentralstufe verschaltet werden. Diese Zentralstufen stellen in Verbindung mit der globalen Zentralstufe eine dreistufige Konfiguration für die neue Zentralstufe dar. Die Eingangs- und Ausgangsmikroprozessoren implementieren dieselbe Funktionalität wie in Fig. 15 und Fig. 16.
Wie bei einem einzelnen Mikroprozessor können Mehrfach- oder Einzelfunktions-Vermittlungsstrukturen auf demselben Mikroprozessor resident sein und gleichzeitig implementiert werden.
Obwohl sich die Besprechung bislang auf "Vermittlungsstrukturen" konzentriert hat, kann der RISC-Mikroprozessor zur Realisierung anderer Funktionalität benutzt werden.
Ein RISC-Mikroprozessor kann auch zum Abschließen von seriellen Telekommunikationsstrecken benutzt werden. Als Beispiel kann eine proprietäre PCT-(Peripheral Control and Timing) Strecke betrachtet werden. Diese serielle faseroptische Strecke weist 1024 Zeitlagen auf, von denen 768 für den Datentransport und der Rest für Steuerung, Synchronisierung und andere Funktionen benutzt werden. Rahmensynchronisierung wird durch einen in mehreren zusammenhängenden Zeitlagen festgelegten festen Code hergestellt. Genau wie bei der Vermittlungsstruktur wird der serielle Bitstrom in ein externes Register eingeschoben und dann als Informationsbyte in den Cache-Speicher gruppenweise eingegeben. Der RISC untersucht dann die zusammenhängende Bytefolge, ob sie dem Synchronisierungscode entspricht. Wenn nicht, dann wird ein Einzelbit- Schiebebefehl implementiert und die sich ergebenden geänderten zusammenhängenden Byte werden untersucht. Dieses Verfahren der Untersuchung des Eingangsbitstroms auf den richtigen Code, sowie nachfolgende Byte über die E/A eingegeben werden, läuft weiter, bis der Synchronisierungscode gefunden ist. Damit wird der Rahmensynchronisierungspunkt festgelegt und die serielle Strecke zum Gleichlauf gebracht. Durch ein zusätzliches Byte in der Folge wird die Überrahmengrenze festgelegt, die gesucht wird, bis Überrahmensynchronisierung ebenfalls erreicht ist. Andere benötigte Funktionen können ähnlicherweise durch entsprechende Operationen am Bitstrom implementiert werden. Es können mehrere Strecken auf einem einzelnen Mikroprozessor unterstützt werden. Andere serielle Telekommunikationsstrecken können ebenfalls implementiert werden, einschließlich des wohlbekannten Standards DS1, DS3, DSn, E1, E3 und andere 32-Kanalbasierende Einrichtungen, SONET, SDH und auch proprietäre serielle Strecken wie beispielsweise PCT, NCT (Network Control and Timing), PIDB (Peripheral Interface Data Bus) usw., die von der Vermittlung 5ESS® benutzt werden.
Ein Protokoll kann zur Übertragung Von Daten in einem anderen Protokoll benutzt werden. Beispielsweise kann das Frame-Relay-Protokoll oder das ATM-Protokoll zur Übertragung von Daten im IP-Protokoll benutzt werden. Das Vermittlungssystem kann dann Daten in dem Trägerprotokoll vermitteln und die getragenen Protokolldaten können dann aus den vermittelten Daten abgeleitet werden.
Ein bestimmter Mikroprozessor kann dazu benutzt werden, entweder eine Art der seriellen Strecken oder mehrere Arten dieser seriellen Strecken gleichzeitig abzuschließen. Auch können die in Fig. 14 und 15 gezeigten mehrfachen Mikroprozessorkonfigurationen benutzt werden.
Im Obigen sind eine Universal-Vermittlungsstruktur und ein Universal-Abschluß für serielle Strecken als getrennte Instanzen beschrieben worden, aber sie können in einem einzigen Mikroprozessor kombiniert werden. Beispielsweise kann ein einziger Mikroprozessor eine beliebige der oben beschriebenen seriellen Strecken abschließen und dann die ATM-Vermittlung gleichzeitig im selben Mikroprozessor bereitstellen. Wenn gewünscht, kann der Universal-Abschluß für serielle Strecken (irgendwelche/alle der in der vorliegenden Schrift beschriebenen obigen Strecken) an die Universal- Vermittlungsstruktur (irgendeine/alle der in der vorliegenden Schrift besprochenen obigen Netzwerkstrukturen) angekoppelt werden und gleichzeitig im selben Mikroprozessor fungieren. Die in Fig. 14 und Fig. 15 gezeigten mehrfachen Mikroprozessorkonfigurationen gelten ebenfalls. Von besonderem Interesse ist die Verkoppelung von Peripherie und Vermittlungsstruktur auf demselbem Mikroprozessor und die nachfolgende Verlängerung einer Strecke zur Zentralstufe der Fig. 15, um eine verteilte Netzwerkstruktur mit integrierter Peripherie bereitzustellen.
Der obige Ansatz kann zur Bereitstellung von höherer kombinierter Vermittlungsfunktionalität benutzt werden.
Ein Beispiel ist die Implementierung der Funktionalität einer Instanz wie beispielsweise eines Vermittlungsmoduls 5ESS® für Verbindungsleitungen allein auf einem einzigen Mikroprozessor. Dazu würden die TSI, die Verbindungsleitungsabschlüsse, die NCT-Schnittstelle zur TMS, Dienstleitungen wie beispielsweise die in einer Chip-Gleit-Dezimaleinheit des Mikroprozessors implementierte Tonerzeugung oder Vektorhandhabungseinheit als Hardwarebasis gehören. Auf demselbem Mikroprozessor kann der Vermittlungsmodulprozessor (SMP) gleichzeitig implementiert sein (entweder im eigenen oder im Emulationsmodus), für Verbindungsverarbeitungs- und Wartungssoftware als die Softwarebasis. Für ein Vermittlungsmodul (SM - Switching Module), das auch Teilnehmeranschlüsse enthält, können alle obigen zur Unterstützung von auf herkömmliche Weise implementierten Teilnehmeranschlüssen und auch die eingebetteten Verbindungsleitungssätze benutzt werden.
Der Mikroprozessor kann auch zur rentablen Implementierung verallgemeinerter Logikfunktionen benutzt werden, besonders wenn sie eine starke Komponente sequenzieller Logik aufweisen. So kann dieser Ansatz sehr nützlich bei der Bereitstellung der gegenwärtig durch ein kundenprogrammierbares Verknüpfungsfeld (FPGA - Field Programmable Gate Array) implementierten Funktionalität sein und rentabler sein und schnellere Einsatzmöglichkeit bieten. Auch kann dieser Ansatz zum Ersetzen von anwendungsspezifischen ICs (ASIC - Application Specific Integrated Circuits) benutzt werden und sie je nach Anwendung entweder durch einen einzelnen oder mehrere Mikroprozessoren ersetzen.
Während die bevorzugte Ausführungsform sequenzielle Speicherung von Eingangszeitlagen und auf dem Steuerungsspeicher basierendes Auslesen zeigt, ist es auch möglich, auf Steuerungsspeicherinhalt basierende Speicherung in Verbindung mit sequenziellem Auslesen zu benutzen, obwohl Verteilverbindungen weniger wirkungsvoll durch eine derartige Anordnung bewältigt werden. Die Anordnung der Fig. 14 funktioniert nicht zufriedenstellend für Rundsenden in der nicht bevorzugten Anordnung (Steuerungsspeicher-basierende Speicherung und sequenzielles Auslesen), da für jedes empfangene Eingangswort u. U. ein anderer Mikroprozessor unterschiedliche Verarbeitungsmengen durchführen muß.
Der hier besprochene Ansatz weist die naturgegebene Flexibilität von speicherprogrammierbarer Steuerung auf. Er kann daher zur Implementierung neuer und unterschiedlicher Protokolle wie beispielsweise dem vor kurzem von der europäischen Normierungsbehörde vorgeschlagenen dynamischen Übertragungsmodus DTM (Dynamic Synchronous Transfer Mode) benutzt werden.
Die RISC-Mikroprozessortechnologie schreitet sehr schnell vorwärts. Am Horizont tauchen schon mit höheren Frequenzen arbeitende Mikroprozessoren auf, wodurch höhere Kapazitäten auf einem einzigen Chip ermöglicht werden. Diese Fähigkeiten werden in der Zukunft durch das Mooresche Gesetz noch mehr erweitert werden.
In den Fig. 17-20 ist eine große Vermittlung dargestellt, deren Kernelement eine Vermittlung 1700 zum Durchschalten eines beliebigen VT2-Eingangssignals zu einem beliebigen VT2-Ausgangssignal ist. Die Vermittlung wird durch eine Mehrzahl von Zugangsschnittstelleneinheiten (AIU - Access Interface Units) mit Leitungsanschlußkarten zur Bearbeitung von ADSL- (Asymmetric Digital Subscriber Line) Anschlüssen, Leitungsanschlußkarten zum Bearbeiten von Anschlüssen des herkömmlichen Telefondienstes (POTS - Plain Old Telephone Service) und Fernleitungsanschlußkarten zur Bearbeitung von digitalen oder analogen Eingangsfernleitungen gespeist. Die Ausgaben dieser Karten werden als Eingangsströme zusammengruppiert, die wiederum einem mikroprozessorbasierenden Telekommunikations-koppelnetzwerkstrukturelement 100 wie dem in Fig. 1 gezeigten zugeführt werden. Module 1711 und 1725 sind Schmalbandmodule, die Schmalband-(DSO-) Signale abgeben und annehmen; Module 1710 und 1720 sind Breitbandmodule, die Breitband- (VT2-) Signale abgeben und annehmen. Das Modul 1711 ist nur mit POTS- Anschlussen und/oder ISDN-Anschlüssen verbunden, die alle mit DSO-Raten oder weniger kommunizieren. Das Modul 1710 kann auch an ADSL- (Asymmetric Digital Subscriber Line) Anschlüsse angeschlossen werden.
Jedes VT2-Signal weist eine Nutzlast von 256 Bit auf und wird mit einer Wiederholrate von 8 kHz/s erzeugt. Zusätzlich zu den 256 Nutzbit gibt es zwei Zeichengabebit und ein Bit zur Unterscheidung zwischen einem Schmalbandsignal (einem mit einer Nutzlast von 8 Bit) und einem Breitbandsignal (einem mit einer Nutzlast eines beliebigen, mehrfachen, bis zu 32 8-Bit-Byte). Ein ISDN-Signal würde als drei Schmalbandsignale gesendet werden, da die beiden B-Kanäle zu verschiedenen Zielen gehen können und der D-Kanal wird an eine Paketvermittlungseinheit angeschaltet. In dieser bevorzugten Ausführungsform werden alle Schmalbandsignale in der oben beschriebenen Form gesendet; es gibt keine Bündelung von Schmalbandsignalen in ein VT2-Signal. Der Grund dafür besteht darin, daß die Schnittstellenanschlüsse der Kernnetzwerkstruktur 1700 nur Zeichengabeinformationen für eine einzige logische Verbindung pro physikalischen VT2-Kanal verarbeiten können.
Die Kernnetzwerkstruktur ist auch mit der Breitband- Ausgangsschnittstelleneinheit (OIU - output interface unit) 1720 und der Schmalband-OIU 1725, die an Breitbandübertragungseinrichtungen wie beispielsweise SONET/SDH angeschlossen ist, verbunden. Die SONET/SDH- Einrichtung kann wiederum virtuelle Verbindungsleitungen mit paketvermittelten Signalen wie beispielsweise ATM-Signalen und IP-Signalen oder leitungsvermittelten Signalen wie beispielsweise PCM- Signalen führen. Sollte eine Kommunikation diese Vermittlung verlassen, wird die Verbindung zwischen der mit einer AIU wie beispielsweise 1710 oder 1711 verbundenen VT2 und einer mit einer OIU verbundenen VT2 oder zwischen einer OIU angeschalteten VT2s hergestellt.
Um zu einer vorhandenen Anlage wie beispielsweise der von Lucent Technologies Inc. hergestellten Vermittlung 5ESS® kompatibel zu sein, kann die Kernnetzwerkstruktur auch mit Strecken wie beispielsweise den NCT-(Network Control and Timing Strecken der 5ESS®, die mit einem Kommunikationsmodul 1730 einer Vermittlung 5ESS® verbunden sind, verkehren. Wenn Schmalband-NCT 1731 an der Kernnetzwerkstruktur abgeschlossen sind, werden ihre Signale in VT2-Signale umgesetzt. Breitband-NCT 1732 führen bereits VT2-Signale. Die Kernnetzwerkstruktur wird durch eine Vermittlungsmodulprozessorsteuerung 1790 gesteuert, die über Kanäle der Netzwerkstruktur kommuniziert, um Leitungen innerhalb der Netzwerkstruktur und Leitungen in der AIU und OIU zu steuern.
Zur Erleichterung des Verständnisses ist die Fig. 17 so gezeichnet, als wenn die Leitungsanschlußmodule 1710 und 1711 Eingangsmodule und die Verbindungsleitungsanschlußmodule 1720 und 1725 Ausgangsmodule wären. In Wirklichkeit kann die zentrale Zellenstruktur 1700 Signale von einem beliebigen Anschluß zu jedem anderen Anschluß durchschalten und damit Anschlußleitungs- AnsChlußleitungs-Verkehr und Verbindungsleitungs- Verbindungsleitungs-Verkehr als auch Anschlußleitungs- Verbindungsleitungs-Verkehr bedienen. Auch sind die Signale für eine beliebige Anschlußleitung oder Verbindungsleitung Zweiwegsignale. So sind die Module 1710, 1711, 1720 und 1725 alle "Eingangs-"Module für die Zellenstruktur 1700 und die Zellenstruktur stellt haarnadelförmige Verbindungen zwischen Signalen von jedem angeschlossenen Anschluß zu jedem anderen angeschlossenen Anschluß her. Die Zellenstruktur ist eine dreistufige Netzwerkstruktur: zuerst das Modul, das ein Signal zur Zellenstruktur führt; als zweites die Zellenstruktur 1700 und als drittes das ein Signal von der Zellenstruktur wegführende Modul.
In Fig. 18 sind die Verbindungen zwischen AIU- Einheiten (1710 und 1711) und OIU-Einheiten 1720 und 1725 und der Kernnetzwerkstruktur 1700 dargestellt. Jede Verbindung mit der zentralen Netzwerkstruktur ist an einem Anschluß wie beispielsweise dem Schmalbandanschluß 1809 und Breitbandanschluß 1839 abgeschlossen. Im Fall eines Schmalbandanschlusses muß der Anschluß Takt aus dem Eingangssignal wiedergewinnen, die Eingabe puffern, Flußbit für die unbelegten 248 Bit der Nutzlast erzeugen, Rahmenbildung durchführen und Informationen zum Steuern von Steuerregistern des Anschlusses aufnehmen. Im Fall des Breitbandanschlusses 1839 ist es erforderlich, die Eingaben zu puffern, den Takt wiederzugewinnen, Rahmenbildung durchzuführen und Eingangsinformationen für Steuerregister zu empfangen. Die Schmalbandperipherien, d. h. diejenigen Peripherien, die Schmalbandsignale erzeugen, wie beispielsweise Peripherie 1830, zu der Peripherien 1711 und 1725 gehören, sind über ein Paar sogenannte "Zugangskarten" (paddlecards) mit der Zentralnetzwerkstruktur 1700 verbunden. Die Grundfunktion der Zugangskarte besteht darin, Übertragung entweder im optischen oder im elektrischen Bereich (und mögliche Umwandlungen zwischen den beiden) über Draht- oder Glasfaserstrecken stattzufinden, die Schnittstellenschaltungen erfordern, um Synchronisierung und Rahmenbildung wiederzugewinnen. Die Zugangskarte kann auch eine 1:N-Teilung des VT2- Stroms bereitstellen, so daß N Sätze von Peripheriestruktur an einem Breitbandanschluß angeschlossen werden können. Dieser erhält die Bezeichnung 1855 in der Fig. 18.
1830 enthält hartcodierte PCM-Leitungsstromverarbeitungsgeräte und keine Fähigkeit, irgendwelche Art von Protokollverarbeitung oder Vermittlung durchzuführen. Dies steht in direktem Gegensatz zu 1860, wo der Bitstrom wirklich interpretiert wird, und jede Stromart ihr eigenes Protokoll sein kann, und jeder Strom paket- oder leitungsvermittelt sein kann.
Für Breitband- und Schmalbandperipherien, die beispielsweise in der AIE oder OIU untergebracht sind, speist das Peripheriegerät 1870 eine in einer AIU wie 1710 oder OIU wie 1720 enthaltene Netzwerkstruktur, die eine Breitband-Zugangskarte 1850 speist, zur Übertragung zu einer Breitband-Zugangskarte 1840, die an die zentrale Netzwerkstruktur 1700 angeschlossen ist. Die Breitband-Zugangskarte speist einen Anschluß 1839.
Die 768 VT2 sind in 6 Ströme von je 128 VT2 aufgespaltet. Der Hauptgrund dafür ist, daß 128 VT2 250+ Mbit/s Lesen und Schreiben aus dem Strom und 250+ Mbit/s Lesen und Schreiben zu den Peripheriegeräten für eine Gesamtsumme von 1 Gbit/s Lesen und Schreiben und Protokollverarbeitung darstellen. Dies ist eine große Verarbeitungsmenge für heterogene Mehrprotokoll-Verarbeitung des Jahres 1999. Von einem praktischen Standpunkt aus ist dies eine gute Größe für die Verarbeitungsmöglichkeit aller verschiedener Protokolle für einen Einzelprozessorkomplex. Auch ist dies die rentabelste modulare Einheit aus dem Gesichtspunkt der Skalierbarkeit. Die "N" Anschlüsse der zentralen Netzwerkstruktur treiben so in Wirklichkeit "6*N" periphere Netzwerkstrukturen.

Zentrale Netzwerkstruktur:

Die zentrale Netzwerkstruktur 1700 vermittelt Elemente von VT2-Größe. VT2 (Virtual Tributary 2) ist ein Signal des SONET/SDH-Standards mit einer Nutzlast mit zweiunddreißig Zeitlagen pro 8-kHz-Rahmen bzw. 256 Bit pro Rahmen, 2 048 000 Bit pro Sekunde. Jedes VT2-Signal ist zweiseitig gerichtet mit 2,048 Mbit/s in jeder Richtung.
Die zentrale Netzwerkstruktur hat keine Kenntnis darüber, welche Art von Dienst oder Bitstrom sich in den VT2-Zellen befindet. Es wird keine Auswertung des Bitstroms durchgeführt. Von jedem Anschluß an jeder VT2-Zeitlage wird der Inhalt der VT2-Zelle zum entsprechenden abgehenden Anschluß und der richtigen Zeitlage (TSI-Funktion) kopiert.
Die zentrale Netzwerkstruktur weist folgende Arten von Anschlüssen auf:
- N_in = Schmalband-Eingangsanschluß
- N_out = Schmalband-Ausgangsanschluß
- B_in = Breitband-Eingangsanschluß
- B_out = Breitband-Ausgangsanschluß
UND die dazugehörigen Datenwege:
- N_in_N_out = Schmalband-zu-Schmalband.-Pfad
- N_in_B_out = Schmalband-zu-Breitband-Pfad
- B_in_N_out = Breitband-zu-Schmalband-Pfad
- B_in_B_out = Breitband-zu-Breitband-Pfad
Unter diesen Definitionen führt die zentrale Netzwerkstruktur eine einfache Kopierfunktion nach der folgenden Regel durch:
Immer 32 Byte (256 Bit) Datenmenge + Zeichengabebit von Eingangsanschluß zu Ausgangsanschluß kopieren, egal wie die Anschlüsse in dem Steuer-RAM definiert sind oder welcher der obigen Wege definiert wird. In der TSI selbst besteht kein Konzept von Anschlußarten.
Das wesentliche der Unterstützung von beiden Arten von Anschlüssen liegt in dem Protokoll der Schnittstelle zum Daten-RAM. Der Anschluß N in wird immer die Zeichengabebit und die Daten in den Zeichengabebitspeicher und die ersten 8 Bit des 256-Bit-Daten-RAM einkopieren. Die übrigen 248 Bit werden mit einem "Füll-"Muster aus internen Ressourcen beladen. Der Anschluß B_in wird immer die Zeichengabebit und die Daten in den Zeichengabebitspeicher und alle 256 Bit Daten einkopieren. Der Anschluß N_out wird immer nur die Zeichengabebit und die ersten 8 Bit RAM der Zeitlage auf die Strecke auslesen.
Der Anschluß B_out ist ein Sonderfall. Hier wird ein besonderes 259tes Bit (ein zusätzliches Zeichengabebit) geschrieben, das auf dem Steuerungs-RAM-Speicher basiert. Dieses Bit zeigt an, ob die bestimmte Zeitlage ein Schmalband- oder Breitbanddienst ist. In beiden Fällen werden alle Zeichengabebit und 256 Bit auf die Strecke ausgelesen. Die die abgehenden Daten mit den Peripheriegeräten verbindende Zugangskarte kann das 259te Bit benutzen. Wenn es ein Breitband- Peripheriegerät ist, dann wird das Bit außer Acht gelassen und alle Bit werden auf die optische Strecke geschrieben und die Frage des Schmalband- oder Breitbanddienstes wird zum Peripherienetzwerk umgeleitet. Wenn dies eine Breitbandnetzschnittstelle ist, weist sie eigentlich Breitband- und Schmalband-SM- Verbindungen auf derselben Zugangskarte auf. Jeder logische Anschluß weist eine Schmalband-Zeitlage und eine Breitband-Zeitlage auf. Die Schmalband-Zeitlage wird geschrieben, wenn das 259te Bit anzeigt, daß dies ein Schmalbanddienst ist.
Wie in Fig. 19 gezeigt wird dann der Schmalbanddienst zu einem Kommunikationsmodul wie beispielsweise dem CM3 der von Lucent Technologies Inc. hergestellten Vermittlung 5ESS® auf einer Nur-Schmalband-Vermittlung geleitet, genau wie heute. Die Breitband-Zeitlage zu der Zentralstufen-Breitbandnetzwerkstruktur der Vermittlung wird mit "Füll-"Informationen geschrieben. Wenn das 259te Bit anzeigt, daß dies ein Breitbanddienst ist, dann wird die Breitband-Zeitlage mit dem Breitbanddienst geschrieben. Diese Strecke ist mit der Zentralstufen-Breitbandnetzwerkstruktur der Vermittlung verbunden. Die Schmalband-Zeitlage zum CM3 wird mit dem entsprechenden "Füll-"Code beschrieben. Das 259te Bit wird durch den Verbindungsauftrag der Breitbandnetzwerkstruktur zu einem "Breitband-Dienstcode" geschrieben. Wenn das Register zur Zeit des Verbindungsauftrags nicht geschrieben ist, wird durch die Hardwarevorgabe "Schmalband-Dienstcode" für das 259te Bit geladen.
Breitbandausgaben der zentralen Netzwerkstruktur 1700 für Verkehr zwischen zentralen Netzwerkstrukturen werden über die Zugangskarten 1930 und 1940 mit einem parallelen VT2-TSI-Verbindungsnetzwerk 1910 verbunden. Durch das parallele VT2-TSI (1910) wird die Mehrzahl von auf der Zentralstufe (1700) abgehenden Anschlüsse zum Vorteil genutzt. Auf der Zentralstufe (1700) stehen "N" Anschlüsse zur Verfügung und eine symmetrische Zentralstufe weist typischerweise K = N/2 Anschlüsse zu Peripheriegeräten und K Anschlüsse zur zentralen Netzwerkstruktur (1910) der 2ten Stufe auf. Der grundlegende Vorgang des Aufbauens einer parallelen zweiten TSI-Stufe besteht in der Zuweisung von einigen der K Anschlüsse zu jedem von "S" TSI in der zweiten Stufe. Mehrere Stufen der ersten Ebene werden durch Zuweisen von einigen Anschlüssen zu jeder Stufe der ersten Ebene in jeder Stufe der zweiten Ebene zusammengeschaltet. Die größtmögliche wirtschaftliche Skalierung besteht in der Kreuzverbindung von 2 · K = N Stufen der ersten Ebene. In dieser Konfiguration hat jede Stufe der ersten Ebene alle K Netzanschlüsse mit K Netzwerken der zweiten Ebene verbunden, mit einem Anschluß pro Netzwerk der zweiten Ebene. Da die Anzahl von Anschlüssen eigentlich N pro Zentralstufe beträgt, können N verschiedene Stufen der ersten Ebene zusammengeschaltet werden. Der Gesamtbetrag an Peripherieanschlüssen (auch K = N/2), die durch eine Mehrzahl von mit K Stufen der zweiten Ebene verbundenen Stufen der ersten Ebene mit N Anschlüssen zusammengeschaltet werden können, wobei die Stufen der ersten und zweiten Ebene gleiche Teile benutzen (der rentable Teil), beträgt K · N = N · N/2. In praktischen Ausführungsformen der Technologie des Jahres 1999 ergibt dies eine gesamte Verknüpfungsfähigkeit von Terabit pro Sekunde.

Periphere Netzwerkstruktur:

Die periphere Netzwerkstruktur besteht zur Unterstützung von Breitbanddiensten, unterstützt aber auch Schmalbanddienste. Die Einheiten (besonders diejenigen, die ADSL unterstützen) unterstützen gleichzeitig Schmalband- und Breitbanddienste.
Die periphere Netzwerkstruktur kann jeden Dienst in der VT2-Zellennutzlast bearbeiten. Schmalbanddienste werden so behandelt, als ob nur das erste Byte der 32 Datenbyte von VT2 benötigt sind. Breitbanddienste benutzen von 2 bis 32 Byte des VT2. Dies ist auf diensteorientierter Basis definiert.
Die periphere Netzwerkstruktur unterstützt die folgenden Hauptarten von Breitband-Bandbreitenklassen:
- VT2 fest zugeordnet
- N · VT2 fest zugeordnet
- VT2 geteilt (Paketübertragungsweg)
- N · VT2 geteilt (größerer Paketübertragungsweg)
Die periphere Netzwerkstruktur wird aus Prozessoren und Speicherraum erstellt, wobei die eigentliche Software bestimmt, wie die Netzwerkstruktur auszulegen ist und wie die Nutzlasten in der Netzwerkstruktur ausgelegt werden. Die Netzwerkstruktur wird "universell", da jedes Softwareprogramm jedes Protokoll auf stromorientierter Basis fahren kann. Diese heterogene Verarbeitungsfähigkeit wird in beiden Leitungsgütearten, sowohl der der besten Bemühung als auch der mit keinem Jitter, unterstützt.
Die periphere Netzwerkstruktur ist an einer Seite mit der zentralen VT2-TSI-Netzwerkstruktur 1700 und auf der anderen Seite mit sowohl Schmalband- als auch Breitband-Peripheriegeräten verbunden. Die periphere Netzwerkstruktur führt die entsprechenden zweiseitig gerichteten Protokolle auf stromorientierter Basis durch, so daß jeder Kundenfluß im richtigen Format vorliegt und zur richtigen Stelle geht.
Die Fig. 20 ist eine Erweiterung der VT2-Zellennetzwerkstruktur (1700). Die gesamte Netzwerkstruktur besteht aus "P" Anschlüssen. Jeder der P Anschlüsse kann als Schmalband- oder Breitbandanschluß eingestellt werden. Jeder Anschluß unterstützt einen Eingangs- und einen Ausgangsfluß (zweiseitig gerichtet). Jede Nutzlast kann von jedem Eingangsanschluß "A" zu jedem Ausgangsanschluß "B" geleitet werden. Dazu gehört der Sonderfall der Schleifenbildung, wobei A gleich B ist.
Der Eingangsanschluß A (2001) enthält die Eingangsanschlußsignal- und Taktregenerierungseinheit (2003). Diese ist aus Informationen im Steuerungszustandsspeicher (2000) dahingehend programmiert, ob der Anschluß Schmalband- oder Breitbandoperationen durchführt.
Wenn der Anschluß Schmalbandoperationen durchführt, leitet die Eingangsanschlußsignal- und Taktregenerierungseinheit Schmalbandnutzlasten aus dem ankommenden Signal ab. Für jede Schmalbandnutzlast tritt folgendes ein: die Nutzlast wird in die TSI-Eingangsspeicherstelle (2013) eingruppiert. Insbesondere werden die zwei Bit Signalnutzlast in den Signalbitspeicher (2010) über den Pfad (2005) einkopiert und die 8 Bit Schmalbandnutzlast werden in den Speicher (2011) über den Pfad (2006) einkopiert. Zusätzlich gibt es keine Informationen, die auf dem Pfad (2007) zum Wähler (2004) laufen, da er schmalbandig ist. Stattdessen nimmt der Wähler (2004) "Füllbit" von der Eingangsfüllbiteinheit (2002) über den Pfad (2008) und setzt sie auf den Pfad (2009) zur Übermittlung zum Speicher (2012). Zusammen stellen 2010, 2011 und 2012 2013 dar.
Wenn der Anschluß Breitbandoperationen durchführt, leitet die Eingangsanschlußsignal- und Taktregenerierungseinheit Breitbandnutzlasten aus dem ankommenden Signal ab. Für jede Breitbandnutzlast tritt folgendes ein: die Nutzlast wird in die zutreffende TSI- Eingangsspeicherstelle (2013) einkopiert. Insbesondere werden die zwei Bit Signalnutzlast in den Signalbitspeicher (2010) über den Pfad (2005) einkopiert, und die ersten 8 Bit Breitbandnutzlast werden in den Speicher (2011) über den Pfad (2006) einkopiert. Die übrigen 248 Bit Breitbandnutzlast laufen auf dem Pfad (2007) zum Wähler (2040) und dann weiter zum Speicher (2012) über den Pfad (2009). Das ankommende "259te Bit" wird in der Eingangsanschlußsignal- und Taktregenerierungseinheit (2003) aufgenommen.
Die Daten und Zeichengabebit werden vom Eingangsspeicher (2013) zum Ausgangsspeicher (2019) über interne Busse (2014) übertragen. Der TSI-Ausgangsspeicher (2019) besteht aus Bit 259 (2015), Zeichengabebitspeicherung (2016) und Datenspeicherung (2017 und 2018). Die Informationen in (2010) werden über den Pfad (2020) zu (2016) gesendet. Die Informationen in (2011) werden über den Weg (2021) zu (2017) gesendet. Die Informationen in (2011) werden über den Pfad (2022) zu (2018) gesendet. Zusätzlich wird das Bit 259 (2015) aus Steuerungsstufenspeicherinformationen (2000) geladen. Das Bit 259 enthält den "Breitband- oder Schmalband- Dienstanzeiger".
Der letzte Schritt zur Erzeugung des Ausgangsanschlußsignals besteht darin, die spezifischen Informationen aus dem entsprechenden TSI-Ausgangsspeicher (2019) an den Ausgangsanschluß B (2023) und insbesondere den Ausgangsanschlußgenerator (2024) anzulegen.
Wenn der Ausgangsanschluß B (2023) als Schmalbandanschluß programmiert ist, benutzt der Ausgangsanschlußgenerator (2024) die Informationen aus dem Zeichenspeicher (2016) und Datenspeicher (2017) über Wege (2026) bzw. (2027). Das Signal wird dann auf dem Pfad (2029) ausgesendet.
Wenn der Ausgangsanschluß B (2023) als Breitbandanschluß programmiert ist, sendet der Ausgangsanschlußgenerator (2024) alle Informationen auf dem Pfad (2029), die vom 259ten Bit (2015), dem Zeichenspeicher (2016) und Datenspeicher (2017 und 2018) empfangen worden sind, mittels der Wege (2025, 2026, 2027 bzw. 2028) aus.
Die Fig. 20 zeigt nur eine einzige Eingangszeitlage und eine einzige Ausgangszeitlage eines Zeichenspeichers für einen Anschluß. Die übrigen Zeitlagen sind nicht dargestellt. In einer bevorzugten Ausführungsform ist der Speicher für die mehreren Zeitlagen in einem einzigen integrierten Schaltungschip untergebracht. Die Ausgabe der ausgewählten Zeitlage des Speichers wird über das Bussystem 2014 zu einer Zeitlage des Speichers eines ausgewählten Ausgangsanschlusses geleitet. Die sequenziellen Zeitlagen des Speichers werden sequenziell geladen und selektiv zu einer ausgewählten Zeitlage eines ausgewählten Ausgangsanschlusses übertragen oder selektiv geladen und sequenziell zu einem ausgewählten Zeitlagenspeicher des ausgewählten Ausgangsanschlusses übertragen. Der Auswahlvorgang für jeden Anschluß ist unabhängig von dem Auswahlvorgang anderer Anschlüsse und wird durch einen getrennten Speicher in dem Steuerungsstufenspeicher gesteuert.
Wenn nur eine einzige Eingangszeitlage und Ausgangszeitlage für jeden Anschluß benutzt wird, dann wird der Block 1700 zu einer Zeitmultiplexvermittlung.

Die Kernnetzwerkstruktur der Zeitmultiplexvermittlung (TMS):

In einer Variation der Architektur der Fig. 17 wird die Zeitlagentausch-(TSI - Time-Slot Interchange) Netzwerkstruktur, die Zellennetzwerkstruktur (1700) durch eine n · 64-kbit/s-Zeitmultiplexvermittlung (TMS - Time Multiplexed Switch) ersetzt. Die TMS kann Gruppen von 64 kbit/s Zeitlagen (z. B. 128 kbit/s, 384 kbit/s, 1,5 Mbit/s, 2,0 Mbit/s usw.) auf jeder bestimmten Strecke zuweisen. Diese Ausführung stellt mehr Körnigkeit bereit als der VT2-TSI (1700), d. h. es wird weniger Bandbreite für Verbindungen benutzt, die weniger als 2,0 Mbit/s umfassen. Da die TMS ein Raumvielfach ist, muß die TSI-Funktionalität woanders bereitgestellt werden. Für die B-AIU (1710) und BB-OIU (1720) wird die Software der peripheren Netzwerkstruktur (100) zum Mikroprozessor hinzugefügt, um die TSI-Funktion bereitzustellen. Die periphere Netzwerkstruktur weist die Echtzeitkapazität auf, einen TSI mit 6 000 Zeitlagen für einen 300-MHz-PowerPC zu sein. Das Erfordernis für TSI-Sprachverbindungen der peripheren Netzwerkstruktur 100 wie in Fig. 17 dargestellt beträgt 128 Sprachverbindungen (maximal 128) aus der Fähigkeit von Tausenden von Zeitlagen der peripheren Netzwerkstruktur (100). So steht mindestens 97% der peripheren Netzwerkstruktur in Echtzeit noch für ATM, IP und andere Vermittlungsverfahren und Echtzeitaktivitäten zur Verfügung.
Die AIU (1711) und OIU (1725) enthalten jedoch keine periphere Netzwerkstruktur und die TSI-Funktionalität muß daher woanders untergebracht werden. Der mikroprozessorbasierende TSI für die Schmalband-AIU und -OIU kann sich an der gleichen Stelle wie die TMS befinden und die 128x DSO von mehreren AIU und OIU vermitteln. Es können mehrere TSI benutzt werden, bis zur Kapazität der TMS. Diese Architektur ermöglicht die Benutzung einer lagerabhängigen Vermittlung geringerer Bandbreite als periphere Netzwerkstruktur 100 und würde beispielsweise für anfängliche Marktdurchdringung sinnvoll und rentabel sein, wo der Prozentsatz an Kunden, die die vollen 2 Mbit/s benutzen oder benötigen, gering oder bescheiden sein würde. Dieselbe Baugruppe könnte für die periphere Netzwerkstruktur (100) und die für den Schmalband-TSI benutzten TSI benutzt werden, wobei sich nur die Software unterscheidet.

Netzverbindungen:

Die folgenden Halbverbindungsszenarios veranschaulichen Verbindungen im Netz.

Halbverbindungsszenario 1: Schmalbanddienst am Schmalbandanschluß

Dies ist der einfachste Fall. Er bietet Unterstützung für die aktuelle bisherige Schmalbandverbindung zwischen Schmalbandperipheriegeräten und Schmalband- Netzwerkstruktur. Man beachte, daß die Breitband- Netzwerkstruktur nicht unterscheiden kann, daß der Dienst schmalbandig ist und automatisch 32 Byte pro Rahmen kopiert. Wie schon beschrieben bieten die Anschlüsse N in und N_out 1809 besondere Fähigkeiten zum Hinzufügen von "Füllbit" und Abziehen von "Füllbit". Das Endergebnis ist, daß Schmalband-zu- Schmalband-Verbindungen möglich sind.
Es gibt zwei Flüsse in einem Schmalbanddienst.
Der erste Fluß ist in der Richtung von Peripherie zu zentraler Netzwerkstruktur. Der zweite Fluß ist in der Richtung von zentraler Netzwerkstruktur zu Peripherie. Der erste Fluß läuft von der Peripherie 1830 zur Schmalband-Zugangskarte 1820 zur Übertragung zur zentralen Netzwerkstruktur 1700. Der Leser wird bemerken, daß normalerweise eine oder mehrere Konzentrationsstufen bereitgestellt werden, um die Anzahl benötigter Schmalbandanschlüsse zu verringern, vor der Zugangskartenübertragung. Die Schmalbandstrecke überträgt eine Anzahl von DSO-Zeitlagen, wobei jeder Zeitlage auch intern-spezifische Zeichengabebit für Zuverlässigkeit und andere Zwecke angehängt sind. Die Schmalbandstrecke ist auf einer anderen Schmalband- Zugangskarte 1810 an der zentralen Netzwerkstruktur abgeschlossen. Der nächste Schritt besteht darin, den Bitstrom zu einem beliebigen Anschluß N in 1809 der zentralen Netzwerkstruktur zu senden. An dieser Stelle kann die "Halbverbindung" wie schon beschrieben in der zentralen Netzwerkstruktur vermittelt werden.
Der zweite Fluß ist in der Richtung von der zentralen Netzwerkstruktur zu Schmalbandperipherien. Der Bitstrom wird in der zentralen Netzwerkstruktur zu den Pufferspeichern des Anschlusses N_out 1809 kopiert worden sein, wie schon in dem Abschnitt Zentrale Netzwerkstruktur beschrieben. Von hier wird der Bitstrom zur Übertragung zur Stelle der Peripherien zur Schmalband-Zugangskarte gesendet. Der Strom wird durch eine andere Schmalband-Zugangskarte 1820 abgeschlossen. Man beachte, daß eine oder mehrere Verzweigungsstufen (im Gegensatz zu Konzentration) dann gewöhnlich plaziert sind, um einen dichtbelegten Zeitlagenstrom in mehrere dünnbelegte Ströme zu erweitern, die jeweils zu einer bestimmten Mehrzahl von Peripherien auf einer bestimmten Untereinheit schließen. Der Fluß läuft dann weiter zu den eigentlichen Peripherien 1830 selbst.

Halbverbindungsszenario 2: Schmalbanddienst am Breitbandanschluß

Es gibt zwei Flüsse:
Der erste Fluß läuft von der Schmalbandperipherie 1870 zum Breitbandanschluß (B_in). Der Schmalbandstrom fließt zur peripheren Netzwerkstruktur, die nunmehr die klassische Konzentrationsfunktion ohne Hardwarestufen durchführen kann. Die periphere Netzwerkstruktur 1860 setzt die Schmalbandflüsse in ihre entsprechenden VT2 ein. In diesem Fall enthält nur 1 der 32 Datenbyte echte Informationen, die übrigen 31 Byte enthalten "Füllbit" für jeden Strom. Die periphere Netzwerkstruktur gibt den Fluß zu der Breitband-Zugangskarte 1850. ab, die den Fluß zur Stelle der zentralen Netzwerkstruktur überträgt, wo er auf einer weiteren Breitband-Zugangskarte 1840 abgeschlossen ist. Diese Zugangskarte überträgt dann den Fluß zu einem Breitband-Eingangsanschluß (B_in) 1839. Wie schon im Abschnitt Zentrale Netzwerkstruktur besprochen wird das gesamte VT2 (1 echtes und 31 Füllbyte) in dem VT2-TSI vermittelt. Es macht jedoch nichts aus, ob die andere Peripherie breitbandig oder schmalbandig ist. In beiden Fällen kommt am Ende das richtige Byte an der richtigen Stelle des VT2 an oder belegt ein gesamtes DSO.
Der zweite Fluß läuft vom Breitbandanschluß (B_out) 1839 zur Schmalbandperipherie. Dies ist die interessantere Richtung. Man erinnere sich, daß der Anschluß B_out die besondere Eigenschaft aufweist, daß die Zugangskarten dem 259ten Bit jedes VT2-Rahmens Aufmerksamkeit schenken oder nicht. In diesem Fall wird das 259te Bit auf Schmalband gesetzt worden sein, im Fall, daß dies ein USM-USM- (bzw. SM) Anschluß war. In diesem Fall würde der Verkehr zum Schmalband-CM3 geleitet worden sein. In diesem Fall wird das Bit jedoch unbeachtet gelassen, da die Entscheidung, wie jede Zeitlage zu behandeln ist, zur peripheren Netzwerkstruktur 1860 verschoben wird. So läuft der Fluß zur Breitband-Zugangskarte 1840 weiter, läuft über die optische Strecke zur Stelle der Peripherie und ist an der Zugangskarte 1840 der peripheren Netzwerkstruktur abgeschlossen. Diese Zugangskarte sendet den Fluß zur peripheren Netzwerkstruktur 1860, die dann das erste Byte des VT2 und die entsprechenden Zeichengabebit zu den Schmalbandperipherien 1870 weiterleitet. Man erinnere sich, daß die periphere Netzwerkstruktur auch eine Verteilfunktion durchführen kann.

Halbverbindungsszenario 3: Breitbanddienst am Breitbandanschluß

Es gibt zwei Flüsse:
Der erste Fluß läuft von der Breitbandperipherie 1870 zum Breitbandanschluß (B_in) 1839 der zentralen Netzwerkstruktur. Jeder Breitbandstrom wird zur peripheren Netzwerkstruktur 1860 übertragen. Die periphere Netzwerkstruktur versteht aus abgestelltem oder dynamischem Verbindungsauftrag, welche Art von Protokoll sich im Strom befindet. Die periphere Netzwerkstruktur führt die entsprechende Segmentierungsfunktion durch und setzt den Breitbandstrom in VT2-Zellen zur Übertragung durch die Netzwerkstruktur.
Der Fluß läuft weiter durch die Zugangskarten 1850 und 1840 bis durch zum Anschluß B_in 1839. Wie schon beschrieben wird der Breitbandfluß in der zentralen Netzwerkstruktur vermittelt.
Der zweite Fluß läuft von dem Breitbandanschluß (B_out) 1839 der zentralen Netzwerkstruktur zur Breitbandperipherie 1870. Der B_out-Strom ist interessanter. Man erinnere sich, daß das 259te Bit hier für diesen Strom auf "Breitband" gesetzt sein wird. Da dies eine periphere Zugangskarte ist, wird das 259te Bit unbeachtet gelassen, aber wie auch schon beschrieben würde es entsprechend geleitet, wenn dies ein Netzanschluß wäre. Der Fluß geht über Zugangskarten 1840 und 1850 zur peripheren Netzwerkstruktur 1860 hinaus und wird bei seiner Ankunft durch die periphere Netzwerkstruktur verarbeitet. Die periphere Netzwerkstruktur führt die entsprechende Wiedervereinigigungsfunktion von VT2- Zellen in ein Ausgangsstromprotokollformat durch. Der Strom wird dann zur richtigen Breitbandperipherie 1870 übertragen.

Halbverbindungsszenario 4: Schmalbanddienst (netzseitig) am Breitbandanschluß

Dieses Verbindungsszenario betrifft interne (Netz-)Verbindungen. Diese Verbindungen bestehen, um das Zusammenschalten von einer Mehrzahl von zentralen Netzwerkstrukturen zu ermöglichen. So stellt dies eine "interne Halbverbindung" dar, die vom Kunden nicht gesehen wird, aber tatsächlich besteht, um die Zusammenschaltung von zwei Kunden in Fällen auszuführen, wo ein Kunde auf einer zentralen Netzwerkstruktur besteht und der andere Kunde auf einer anderen zentralen Netzwerkstruktur besteht. In diesen Fällen schaltet eine zweite Ebene der zentralen Netzwerkstruktur die erste Ebene von zentralen Netzwerkstrukturen zusammen.
Es gibt zwei Flüsse.
Der erste Fluß ist 1731 von der Schmalband-Verbinungs- Netzwerkstruktur 1730 (der zweiten Ebene) zum Eingangsanschluß (B_in) der zentralen Netzwerkstruktur der ersten Ebene. Der erste Fluß tritt in die Zugangskarte 1930 am Anschluß (N2_in), einem Schmalbandanschluß, ein. Die Zugangskarte besitzt zwei Wahlmöglichkeiten pro Zeitlage. Sie kann sich entscheiden, die Informationen von entweder N2_in oder B2_in zu benutzen. Im vorliegenden Fall benutzt sie N2_in und kopiert die Zeichengabebit-+--8 Dätenbit- Informationen auf den zu B_in laufenden Strom. Die Zugangskarte 1930 muß auch die übrigen 31 Byte "Füllbit" an die Zeitlage anhängen und das 259te Bit beispielsweise in den Schmalbanddienst einfügen (3tes Zeichengabebit). Sobald dies geschehen ist, läuft der Strom weiter zum B_in-Anschluß, wo er dann wie schon beschrieben zu jedem anderen Anschluß kopiert werden kann.
In der obigen Erläuterung bleibt noch eine Frage offen. Wie wußte die Zugangskarte, daß sie die Zeitlage von N2_in anstelle der Zeitlage B2_in benutzen mußte? Die Antwort ist, daß der zu N2_out abgehende Strom ein auf "Schmalband" gesetztes Zeitlagen-Zeichengabebit (das 259te) enthielt. Mit diesem Bit wurde ein Speicherregister in dem Zugangskarten-ASIC aufgefrischt, das von dem "IN"-Strom-Zustandsautomaten als Entscheidungsfunktion benutzt wird. So enthält die Information des abgehenden Stroms auch die Information für den entsprechenden Eingangsstrom. Damit kann der TSI die Zugangskarten auf einer zeitlagenorientierten Basis handhaben. Als Erinnerungshilfe erlaubt dies wiederum die Zusammenarbeit mit den herkömmlichen Aspekten des Systems. Der Schmalbandverkehr weiß nichts über das Vorhandensein von Breitbanddiensten. Dies ist ein großer Vorteil, da kein Umarbeiten an bestehenden Anwendungen notwendig ist und Universal- Netzwerkstruktur-SM mit Vor-Universal-Netzwerkstruktur- SM arbeiten können, indem sie Daten direkt durch die Netzwerkstruktur der zweiten Ebene umsetzen, ohne daß die Anwendungen wissen, daß irgendetwas geschieht.
Der zweite Fluß läuft von dem Ausgangsanschluß (B_out) der zentralen Netzwerkstruktur 1702 der ersten Ebene zu der Schmalband-Verbindungs-Netzwerkstruktur 1730 (zweite Ebene). Der Fluß verläßt den Anschluß B_out mit dem 259ten Bit auf Schmalband gesetzt. Bei Ankunft an der Zugangskarte 1930 weist das Bit die ASIC an, es zum Anschluß N2_out zu leiten. Das erste Byte Daten und die Zeichengabebit werden in den N2_out-Strom gesetzt. Die übrigen 31 Byte werden aus dem Gesichtspunkt von N2_out außer Acht gelassen. Gleichzeitig wird der Anschluß B2_out mit 32 Byte Fülldaten beladen, da keine gültigen Informationen vorliegen.

Halbverbindungsszenario 5: Breitbanddienst (netzseitig) am Breitbandanschluß

Dieses Verbindungsszenario betrifft interne (Netz-)Verbindungen. Diese Verbindungen bestehen, um das Zusammenschalten von einer Mehrzahl von zentralen Netzwerkstrukturen zu ermöglichen. So stellt dies eine "interne Halbverbindung" dar, die vom Kunden nicht gesehen wird, aber tatsächlich besteht, um die Zusammenschaltung von zwei Kunden in Fällen auszuführen, wo ein Kunde auf einer zentralen Netzwerkstruktur besteht und der andere Kunde auf einer anderen zentralen Netzwerkstruktur besteht. In diesen Fällen schaltet eine zweite Ebene der zentralen Netzwerkstruktur die erste Ebene von zentralen Netzwerkstrukturen zusammen.
Es gibt zwei Flüsse.
Der erste Fluß 1732 läuft von der Breitband- Verbindungs-Netzwerkstruktur 1910 (zweite Ebene) zum Eingangsanschluß (B_in) der zentralen Netzwerkstruktur 1702 der ersten Ebene. Der erste Fluß tritt in die Zugangskarte 1930 am Anschluß (B2_in), einem Breitbandanschluß, ein. Die Zugangskarte hat zwei Wahlmöglichkeiten pro Zeitlage. Sie kann sich entscheiden, die Informationen von entweder N2_in oder von B2_in zu benutzen. Im vorliegenden Fall benutzt sie B2_in und kopiert die Zeichengabebit + 256 Datenbit auf den Strom, der zu B_in läuft. Die Zugangskarte muß auch das 259te Bit beispielsweise in den Breitbanddienst einfügen (3tes Zeichengabebit). Sobald dies geschehen ist, läuft der Strom weiter zum Anschluß B_in, wo er dann wie schon beschrieben zu jedem anderen Anschluß kopiert werden kann.
In der obigen Erläuterung bleibt noch eine Frage offen. Wie wußte die Zugangskarte 1930, daß sie die Zeitlage B2_in anstelle der Zeitlage N2_in benutzen mußte? Die Antwort ist, daß der nach B2_out abgehende Strom ein auf "Breitband" eingestelltes Zeichengabebit (259tes) pro Zeitlage enthielt. Mit diesem Bit wurde ein Speicherregister in dem Zugangskarten-ASIC aufgefrischt, das von dem "IN"-Strom-Zustandsautomaten als Entscheidungsfunktion benutzt wird. So enthält die Information des abgehenden Stroms auch die Information für den entsprechenden Eingangsstrom. Damit kann der TSI die Zugangskarten auf einer zeitlagenorientierten Basis handhaben. Als Erinnerungshilfe erlaubt dies die Zusammenarbeit mit den herkömmlichen Aspekten des Systems. Der Schmalbandverkehr weiß nichts über das Vorhandensein von Breitbanddiensten. Dies ist ein großer Vorteil, da kein Umarbeiten an bestehenden Anwendungen notwendig ist und Universal-Netzwerkstruktur-SM mit Vor-Universal-Netzwerkstruktur-SM arbeiten können, indem sie Daten direkt durch die Netzwerkstruktur der zweiten Ebene umsetzen, ohne daß die Anwendungen wissen, daß irgendetwas geschieht.
Der zweite Fluß läuft von dem Ausgangsanschluß (B_out) der zentralen Netzwerkstruktur 1702 der ersten Ebene zu der Breitband-Verbindungs-Netzwerkstruktur 1910 (zweite Ebene). Der Fluß verläßt den Anschluß B_out mit dem 259ten Bit auf Breitband gesetzt. Bei Ankunft an der Zugangskarte weist das Bit die ASIC an, es zum Anschluß B2_out zu leiten. Alle 32 Datenbyte und die Zeichengabebit werden in den B2_out-Strom gesetzt. Gleichzeitig wird der Anschluß N2_out mit 1 Byte von Fülldaten beladen, da keine gültigen Informationen vorliegen.

Halbverbindungsszenario 6: Schmalbanddienst (netzseitig) am Schmalbandanschluß

Dieses Verbindungsszenario betrifft interne (Netz-)Verbindungen. Diese Verbindungen bestehen, um das Zusammenschalten von einer Mehrzahl von zentralen Netzwerkstrukturen zu ermöglichen. So stellt dies eine "interne Halbverbindung" dar, die vom Kunden nicht gesehen wird, aber tatsächlich besteht, um die Zusammenschaltung von zwei Kunden in Fällen auszuführen, wo ein Kunde auf einer zentralen Netzwerkstruktur besteht und der andere Kunde auf einer anderen zentralen Netzwerkstruktur besteht. In diesen Fällen schaltet eine zweite Ebene der zentralen Netzwerkstruktur die erste Ebene von zentralen Netzwerkstrukturen zusammen.
Es gibt zwei Flüsse.
Der erste Fluß 1731 läuft von der Schmalband- Verbindungs-Netzwerkstruktur (CM3) 1730 (zweite Ebene) zum Eingangsanschluß (N in) der zentralen Netzwerkstruktur 1701 der ersten Ebene. Der erste Fluß erreicht die Netzwerkstruktur der ersten Ebene, indem er die Schmalband-Zugangskarte (NCT2/3-Abschluß) durchläuft. Der Anschluß N in führt wie schon beschrieben die Füllbitoperationen usw. durch, so daß die Schmalbandnutzlast und Zeichengabe in den VT2 und Zeichengabespeicher abgebildet werden. Sobald dies geschehen ist, kann der Strom dann wie schon beschrieben zu einem beliebigen anderen Anschluß kopiert werden.
Der zweite Fluß 1731 läuft von dem Ausgangsanschluß (N_out) der zentralen Netzwerkstruktur 1701 der ersten Ebene zu der Schmalband-Verbindungs-Netzwerkstruktur (zweite Ebene). Der Anschluß N_out führt die entsprechende Ableitung der DSO-Nutzlast und Zeichengabebit aus dem internen VT2- + Zeichengabeformat des TSI durch. Der Fluß verläßt dann den Anschluß N_out der Netzwerkstruktur und läuft weiter zur zentralen Netzwerkstruktur der zweiten Ebene über die Schmalband- Zugangskarte (NCT2/3).
Die Zugangskarte kann auch eine Spaltung 1:N des VT2- Stroms bereitstellen, so daß N Sätze von peripherer Netzwerkstruktur mit einem Breitbandanschluß verbunden werden können. Dies wird in der Fig. 18 mit 1855 bezeichnet.
1830 enthält hartcodierte PCM-Leitungsstromverarbeitungseinrichtungen und keine Fähigkeit, irgendwelche Art von Protokollverarbeitung oder Vermittlung durchzuführen. Dies steht im direkten Gegensatz zu 1860, das den Bitstrom tatsächlich auswertet, und jede Art von Strom kann ihr eigenes Protokoll und je Strompaket- oder leitungsvermittelt sein.
Die 768 VT2 werden in 6 Ströme von je 128 VT2 aufgespaltet. Der Hauptgrund dafür ist, daß 128 VT2 250+ Mbit/s Lesen und Schreiben aus dem Strom und 250+ Mbit/s Lesen und Schreiben zu den Peripheriegeräten für eine Gesamtsumme von 1 Gbit/s Lesen und Schreiben und Protokollverarbeitung darstellen. Dies ist eine große Verarbeitungsmenge für heterogene Mehrprotokoll-Verarbeitung des Jahres 1999. Von einem praktischen Standpunkt aus ist dies eine gute Große für die Verarbeitungsmöglichkeit aller verschiedener Protokolle für einen Einzelprozessorkomplex. Auch ist dies die rentabelste modulare Einheit aus dem Gesichtspunkt der Skalierbarkeit, Die "N" Anschlüsse der zentralen Netzwerkstruktur treiben so in Wirklichkeit "6 · N" periphere Netzwerkstrukturen.

Schlußfolgerung:

Die obige Beschreibung ist eine von bevorzugten Ausführungsformen der Erfindung der Anmelderin. Dem gewöhnlichen Fachmann werden viele andere Ausführungsformen offenbar sein, ohne von dem Schutzbereich der Erfindung der Anmelderin abzuweichen. Der Schutzbereich der Erfindung ist nur durch die beiliegenden Ansprüche begrenzt.

Claims

1. Telekommunikations-Koppelnetz mit folgenden:

einer Mehrzahl von Modulen (1710, 1711, 1720, 1725) zur Annahme von Eingangssignalen mit verschiedenen Protokollen und zur Erzeugung von in einem angegebenen Protokoll verkapselten Ausgangssignalen;

einer Zentralstufen-Vermittlung (1700) zum Vermitteln von Signalen im besagten angegebenen Protokoll von Eingangsanschlüssen der besagten Zentralstufen-Vermittlung zu Ausgangsanschlüssen der besagten Zentralstufen-Vermittlung; und

wobei die besagte Mehrzahl von Modulen weiterhin zur Umwandlung von Signalen der besagten Ausgangsanschlüsse im besagten angegebenen Protokoll in ein beliebiges der besagten Mehrzahl von Protokollen der besagten Eingangssignale dienen;

dadurch gekennzeichnet, daß die besagte Zentralstufen-Vermittlung eine Vorrichtung zum Vermitteln von nur Breitbandsignalen umfaßt und eine Vorrichtung zum Umwandeln von zur besagten Zentralstufen- Vermittlung übertragenen Schmalbandsignalen in Breitbandsignale umfaßt, ein Breitbandsignal für jedes Schmalbandsignal.

2. Vorrichtung nach Anspruch 1, weiterhin mit einer Vorrichtung zum Hinzufügen eines zusätzlichen Bits zu allen Signalen der besagten Zentralstufen- Vermittlung zum Unterscheiden zwischen Breitbandsignalen und Schmalbandsignalen.

3. Vorrichtung nach Anspruch 1, wobei die besagte Zentralstufen-Vermittlung (2002, 2004) eine Vorrichtung zum Hinzufügen von Füllbit (2012) zu empfangenen Schmalbandsignalen umfaßt.

4. Vorrichtung nach Anspruch 1, wobei die besagte Zentralstufen-Vermittlung eine Zeitlagentauschvermittlung ist.

5. Vorrichtung nach Anspruch 1, wobei die besagte Zentralstufen-Vermittlung eine Zeitmultiplex- Vermittlung ist.

6. Vorrichtung nach Anspruch 1, weiterhin mit folgenden:

mindestens einem zusätzlichen der besagten Telekommunikations-Koppelnetze;

wobei die Zentralstufen-Vermittlung jedes besagten Telekommunikations-Koppelnetzes mit mindestens einem getrennten Kommunikationsmodul zur Zusammenschaltung mit anderen Zentralstufen- Vermittlungen verbunden ist.

7. Vorrichtung nach Anspruch 6, wobei eines der besagten getrennten Kommunikationsmodulen eine Zeitmultiplexvermittlung ist.

8. Vorrichtung nach Anspruch 6, wobei eines der besagten getrennten Kommunikationsmodulen eine Zeitlagentauschvermittlung ist.

9. Vorrichtung nach Anspruch 6, wobei die besagten Eingangssignale Schmalband- und Breitbandsignale umfassen und wobei eines der besagten getrennten Kommunikationsmodulen zum Vermitteln von Breitbandsignalen dient.

10. Vorrichtung nach Anspruch 1, wobei die besagten Eingangssignale gemultiplexte Signale von herkömmlichen analogen Fernsprechanschlüssen umfassen.

11. Vorrichtung nach Anspruch 1, wobei die besagten Eingangssignale ATM-(Asynchronous Transfer Mode)Signale umfassen.

12. Vorrichtung nach Anspruch 1, wobei die besagten Eingangssignale IP-(Internet Protocol)Signale umfassen.

13. Vorrichtung nach Anspruch 1, wobei die besagten Eingangssignale Frame-Relay-Signale umfassen.

14. Vorrichtung nach Anspruch 1, wobei die besagten Eingangssignale PCM-(Pulsecodemodulations-)Signale umfassen.