DE69909649T2

DE69909649T2 - Effiziente implimentierung von vorgeschlagenem turbokodeverschachteler für die dritte generation von kodemultiplexvielfachzugriff (cdma)

Info

Publication number: DE69909649T2
Application number: DE69909649T
Authority: DE
Inventors: Jian Cui; Bin Li; Wen Tong; R. Rui WANG
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1998-12-10
Filing date: 1999-12-06
Publication date: 2004-03-04
Anticipated expiration: 2019-12-07
Also published as: CN1381095B; BR9916067A; HK1038653A1; CA2357613A1; CA2357613C; EP1138121B1; MXPA01005902A; BR9916067B1; CN1381095A; DE69909649D1; US6625234B1; JP2002532939A; WO2000035101A1; JP4383672B2; EP1138121A1

Description

Gebiet der Erfindung
Diese Erfindung bezieht sich auf das Gebiet von elektronischen Kommunikationssystemen und insbesondere auf Verschachtelungsvorrichtungen zum Permutieren von Daten für Kommunikationen in diesen Systemen.
Hintergrund
Es wurde festgestellt, dass Techniken zur Codierung von Kommunikationskanälen, die als codierte Modulation bekannt sind, die Bitfehlerrate (BER) von elektronischen Kommunikationssystemen, wie zum Beispiel Modems und Funkkommunikationssystemen verbessern. Die turbocodierte Modulation hat sich als ein praktisches, leistungseffizientes und bandbreiteneffizientes Modulationsverfahren für einen "zufälligen Fehler" aufweisende Kanäle erwiesen, die durch ein additives weißes Gauss'sches Rauschen (AWGN) oder Schwund gekennzeichnet sind. Diese einen zufälligen Fehler aufweisenden Kanäle finden sich beispielsweise in der Codemultiplex-Vielfachzugriffs- (CDMA-) Umgebung.
Eine Neuerung bei Turbocodes ist der Verschachteler, der den ursprünglich empfangenen oder ausgesandten Datenrahmen permutiert. Die übliche Permutierung von Turbocodes wird mit Hilfe eines Prozessors ausgeführt, der einen Zufallsgenerator-Algorithmus ausführt, dessen Konstruktion gut bekannt ist.
Das Verschachteln einer Folge von Daten kann dadurch verwirklicht werden, dass lineare Matrix-Daten von unterschiedlichen Speicherplätzen gelesen werden. Die „Adressierungsregel" definiert die Permutation, die die Verschachtelungs/Entschachtelungs-Regel ist. Ein derartiges speicherbasiertes Verschachtelungs /Entschachtelungs-Schema wird als eine indirekte Verschachtelung bezeichnet, weil die Konstruktion eines zugehörigen Entschachtelers nicht erforderlich ist.
1 zeigt einen üblichen Verschachteler, der ein M-Folgen-Register als Zufallsadressengenerator verwendet. Ein Rahmen von Daten wird in sequenzielle Speicherplätze in einem Speicher (5) eingeschrieben. Ein M-Folgen-Generator (1) erzeugt die Adresse für einen Block von Daten, der zumindest so groß ist, wie der Rahmen, und in einer Folge, die von einer linearen Folge abweicht. Diese Adressen werden dann dazu verwendet, Rahmenelemente aus dem Speicher (5) auszulesen, mit Ausnahme von Adressen außerhalb der Rahmengröße, die von der Punktierungseinheit (4) ignoriert werden. Rahmenelemente werden somit aus dem Speicher (5) in einer permutierten Reihenfolge ausgelesen und in einem FIFO (2) gepuffert. Ein Takt (3) taktet den M-Folgen-Generator und taktet weiterhin den FIFO 2. Obwohl Rahmenelemente aus dem Speicher (5) aufgrund der Punktierung mit einer ungleichförmigen („burstartigen") Rate austreten können, weist der Ausgang des FIFO 2 eine gleichförmige Rate auf.
Ein Problem bei dieser Art von ungleichförmiger Verschachtelung besteht in der Schwierigkeit der Erzielung einer ausreichenden „Ungleichförmigkeit", weil die Verschachtelungs-Algorithmen lediglich auf pseudo-unregelmäßigen Mustern beruhen können. Weiterhin erfordern die üblichen Verschachteler eine erhebliche Menge an Speicher in den Codierern. Übliche Verschachtelungs-Matrizen erfordern weiterhin Verzögerungskompensationen, die ihre Verwendung für Anwendungen mit Echtzeit-Anforderungen beschränken. Der Turbocode liegt in 3G CDMA sowohl in den Vereinigten Staaten als auch in Europa vor. Daher ist das Betriebsverhalten von Turbocode-Verschachtelern ein wichtiger Gesichtspunkt von 3G CDMA. Eine weitere wichtige Frage ist, wie ein Verschachteler in einer Anwendung effektiv realisiert werden kann.
Entsprechend besteht ein Bedarf an Systemen und Verfahren zum Verschachteln von Codes, die die Ungleichförmigkeit verbessern.
Es besteht weiterhin ein Bedarf an Systemen und Verfahren zum Verschachteln von Codes für 3G CDMA.
Die WO-A-9624098 beschreibt eine Permutationseinheit und ein Verfahren zur Verarbeitung einer Gruppe von Posten. Die Permutationseinheit schließt einen Generator ein, der vorherbestimmte Klassen von Permutationen berechnet. Durch Speichern einer Gruppe von Posten in einem Speichermedium in einer ersten Reihenfolge und durch Rückgewinnen der Posten aus dem Speichermedium in einer zweiten Reihenfolge, wobei die ersten und zweiten Reihenfolgen so ausgebildet werden, dass sie unterschiedlichen Permutationen der Klasse entsprechen, ist es möglich, die Gruppe pseudozufällig zu permutieren und mit dem Speichern der Gruppe von Posten in dem Speichermedium zu beginnen, bevor irgendeine vorhergehende Gruppe vollständig hieraus zurückgewonnen wurde.
Es ist somit ein Ziel der vorliegenden Erfindung, Systeme und Verfahren zur Verschachtelung von Codes zu schaffen, die die Ungleichförmigkeit verbessern.
Es ist weiterhin ein Ziel der vorliegenden Erfindung, Systeme und Verfahren zur Verschachtelung von Codes für 3G CDMA zu Schaffen.
Zusammenfassung der Erfindung
Gemäß der vorliegenden Erfindung wird eine Vorrichtung zum Verschachteln von Elementen von Rahmen von Daten geschaffen, wie sie in dem beigefügten Anspruch 1 angegeben ist. Eine Ausführungsform der Erfindung schließt eine Vorrichtung ein, die Rahmen von Daten empfängt und diese vorübergehend in einem Speicher speichert. Ein Zähler ist mit einer Tabelle verbunden. Die Tabelle schließt Adressen ein, die von dem Zähler ausgewählt werden können. Ein Takt ist mit dem Zähler und einem Ausgangspuffer verbunden und so konfiguriert, dass er diese synchronisiert. Die Adressen in der Tabelle können die Adressen von Elementen einschließen, die sich außerhalb der Rahmengröße befinden und daher kann eine Punktierungseinrichtung mit der Tabelle verbunden werden. Die Punktierungseinrichtung kann so konfiguriert werden, dass sie irgendwelche Elemente verwirft, die sich außerhalb der Rahmengröße befinden. Diese Ausführungsform schließt ebenfalls einen Speicher ein. Der Speicher kann mit der Punktierungseinheit und dem Puffer verbunden sein. Daten werden aus dem Speicher von Adressen ausgelesen, die nicht von der Punktierungseinrichtung verworfen werden, und sie werden über den Puffer ausgegeben.
Eine weitere Ausführungsform ist ein Verfahren zur Verschachtelung von 3G CDMA-Daten. Diese Ausführungsform schließt den Empfang und die vorübergehende Speicherung von Daten ein. Die Verwendung eines Taktes zur Synchronisation der Daten mit einem Zähler stellt sicher, dass die Zeitsteuerung durch das gesamte System in korrekter Weise abgetastet wird. Diese Ausführungsform schließt weiterhin das Speichern einer Anzahl von Adressen in zumindest einer Tabelle ein, die elektrisch mit dem Zähler verbunden ist. Der Zähler wird zur Auswahl der Adressen verwendet. Er kann zur Auswahl einiger oder aller der Adressen konfiguriert werden. Diese Ausführungsform schließt weiterhin das Verwerfen ausgewählter Adressen ein, wenn diese größer als eine Rahmengröße sind, wobei eine Punktierungseinrichtung verwendet wird, die elektrisch mit der Tabelle verbunden ist. Diese Ausführungsform schließt weiterhin das Speichern von Daten in Adressenplätzen in einem Speicher ein, der elektrisch mit der Punktierungseinheit verbunden ist, wobei die Adressenplätze den ausgewählten Adressen entsprechen, die nicht verworfen werden.
Eine weitere Ausführungsform ist eine Vorrichtung zum Verschachteln von 3G CDMA-Daten. Diese Ausführungsform schließt einen Speicher zum Empfang und zur vorübergehenden Speicherung der Daten ein. Sie schließt weiterhin ein Zählermodul zum Zählen, ein Ausgangspuffermodul und ein Taktmodul ein, das mit dem Puffermodul und dem Zählermodul verbunden ist, um das Puffermodul und das Zählermodul zu synchronisieren.
Diese Ausführungsform schließt weiterhin ein Tabellenspeichermodul zum Speichern von Adressen ein. Ein Punktierungsmodul, das elektrisch mit dem Tabellenmodul verbunden ist, ist zum Verwerfen ausgewählter Adressen vorgesehen, wenn sie sich außerhalb der Rahmengröße befinden.
In einem zweiten Gesichtspunkt ergibt die Erfindung ein Verfahren zur Verschachtelung von Elementen von Rahmen von Daten, wie dies in dem beigefügten Anspruch 3 angegeben ist.
1 ist ein üblicher Verschachteler, der einen M-Folgen-Generator als die Grundlage für den Zufallsadressengenerator verwendet;
2 ist eine schematische Darstellung eines Verschachtelers vom Galois-Feld-Typ gemäß der vorliegenden Erfindung;
2A ist eine Variante des in 2 gezeigten Verschachtelers.
3 ist eine schematische Darstellung einer weiteren Ausführungsform des Verschachtelers vom Galois-Feld-Typ nach 2;
4 und 4A zeigen Varianten von Verschachtelem;
4B ist eine schematische Darstellung eines Verschachtelers vom algebraischen Typ gemäß der vorliegenden Erfindung.;
5 ist eine schematische Darstellung eines direkten algebraischen Entschachtelers zur Entschachtelung des Ausganges des algebraischen Verschachtelers nach 4; und
6 ist eine schematische Darstellung eines Verschachtelers vom indirekten algebraischen Typ gemäß der vorliegenden Erfindung.
Ausführliche Beschreibung der Erfindung Die vorliegende Erfindung ergibt effiziente Realisierungen von Turbocode-Verschachtelern, die für die dritte Generation von Codemultiplex-Vielfachzugriffs-Normen (3G CDMA) bestimmt sind.
Zufalls-Galois-Feld-Verschachteler
2 zeigt eine Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform ist eine effiziente Realisierung für den Galois-Feld-Verschachteler. Daten werden durch pseudozufälliges Verwandeln der Indizes des Arbeitsspeichers 210 permutiert. Die Daten werden an einen FIFO-Puffer 280 abgegeben, nach dem sie in permutierter Weise aus dem Arbeitsspeicher 210 ausgelesen wurden.
Die Indizes des Arbeitsspeichers 210 können aus zwei Teilen zusammengesetzt sein: Spalten und Reihen. Die Spalten und Reihen können dadurch erzeugt werden, dass Pseudo-Zufallszahlen mit geordneten Zahlen kombiniert werden. Bei einer Ausführungsform sind die Spalten geordnete Zahlen, und die Reihen sind die Pseudo-Zufallszahlen. Der Fachmann wird jedoch erkennen, dass dies lediglich eine Konstruktionsauswahl ist und umgekehrt werden kann. Zusätzlich können Reihen und Spalten als höchstbewertetes Bit (LSB) oder niedrigstbewertetes Bit (LSB) bezeichnet werden.
Ein Takt 215 triggert einen zweistufigen Zähler 270, 260. Der Zähler leitet die Erzeugung der Reihen- und Spaltenkomponenten ein, die zur Adressierung des Arbeitsspeichers 210 verwendet werden. Beispielsweise können wir für eine Rahmengröße von 384 N1 = 24 und N2 = 16 definieren, worin N1 und N2 die Anzahl von Reihen beziehungsweise Spalten darstellen. Somit ist 384 = 24 × 16. Die Parameter N1 und N2 geben die Werte an, bis zu denen die Zähler zählen dürfen, und sie können in Software oder Hardware geändert werden. Die erste Stufe des Zählers 270 (das heißt N2) zählt bis N2 und sendet dann ein Übertrags-Bit an die zweite Stufe des Zählers 260 (N1 oder Spaltenzähler). Während N2 zählt wird ein Reihenelement erzeugt. Das Reihenelement kann weiterhin durch Umkehren der Bits unter Verwendung einer Bit-Umkehreinrichtung 290 abgeleitet werden. Somit kann für eine bestimmte Reihenadresse eine entsprechende Bit-umgekehrte Adresse verwendet werden. Das folgende ist ein Beispiel der Bit-Umkehrung.

Eingangs Daten Ausgangs Daten

000 000

001 100

010 010

011 110

100 001

101 101

110 011

111 111
Der Reihenteil des Speicherindex kann weiterhin mit einem Offset-Wert mit Hilfe eines Multiplizierers 295 multipliziert werden. Eine bei dieser Ausführungsform erzeugte variable Größe kann für den Offset-Wert verwendet werden, oder es kann eine Konstante verwendet werden. Eine vorliegende Ausführungsform verwendet den Wert von N1 für ein Offset-Wert. Der Fachmann wird erkennen, dass die Bitumkehrungseinrichtung 290 durch eine indizierte Tabelle oder einen Echtzeit-Zahlengenerator auf der Grundlage einer zufälligen oder nicht zufälligen Zahlenfolge ersetzt werden kann und immer noch im Schutzumfang dieser Erfindung liegen kann. Umgekehrt kann die Bitumkehrungseinrichtung fortgelassen werden.
Der Reihenteil des Speicherindex wird zu dem Spaltenteil des Speicherindex addiert, um den Speicherindex abzuleiten. Wenn beispielsweise der Ausgang des Multiplizierers 295 gleich 1010 ist, und der Ausgang des Punktierungsmechanismus 220 gleich 0110 ist (wie dies weiter unten erläutert wird), so ist der Ausgang des Addierers 200 gleich 1010 in dem LSB-Teil der Adresse und 0110 in dem MSB-Teil der Adresse. Der Speicherindex ist die Kombination des LSB und des MSB. Dies kann dadurch erreicht werden, dass das LSB und MSB mit OOOOffffN (das heißt LSB-Maske) beziehungsweise ffffOOOOH (das heißt MSB-Maske) maskiert und die Ergebnisse kombiniert werden. Beispielsweise gilt: 10102&(OOOOffffH) + 01102&(ffffOOOOH) = 011010102
Ein Spaltenindex kann durch Kombinieren der Inhalte einer Nachschlagetabelle 240 mit einer Pseudo Zufallsfolgenschaltung 250 (das heißt M-Folgenschaltung, Gold-, Hadamard-, Walsh-Folgenschaltung oder dergleichen) erzeugt werden. Sowohl der Folgengenerator 250 als auch die erste Nachschlagetabelle 240 werden durch den zweistufigen Zähler 270, 260 gesteuert. Die Pseudozufallszahl von dem Pseudozufalls-Folgengenerator 250 wird in Kombinierem 225 mit einem Wert von der Nachschlagetabelle 240 kombiniert. Diese Kombination wird als ein Index für die Tabelle 230 verwendet, die ihrerseits als Ausgangssignal einen pennutierten Spaltenindex liefert. Wenn beispielsweise der Spaltenindex durch:
definiert ist, worin j der Spaltenindex und i₀ sich Reihe für Reihe wie in dem folgendem Beispiel ändert.

j i₀

0 0

1 2

2 5

3 5

j kann wie folgt anders ausgedrückt werden:
worin x aus der log-Tabelle 230 gefunden werden kann, die durch die Galois-Feld-Gleichung definiert ist.
Wenn der Spaltenindex außerhalb des Bereiches für eine bestimmte Blockgröße liegt, so wird der Ausgang der Nachschlagetabelle 230 durch eine Punktierungseinheit 220 verworfen (das heißt punktiert). Wenn beispielsweise N = 8 ist, worin N die Rahmengröße ist, und die Zufallsfolge, die von der Tabelle 220 erzeugt wird, [5 2 9 4 6 1 7 1 0 3 8] ist, so wird nach dem Punktieren die Folge zu [5 2 4 6 1 7 3 8], indem die Zahlen größer als 8 aus der ursprünglichen Folge entfernt werden.
Wenn der Spaltenindex innerhalb des Bereiches liegt, so wird er zu dem Reihenindex addiert und ein permutierter Speicherindex wird erzeugt. Dieser Speicherindex wird zu einerseits zur Adressierung des Speichers 210 zur Rückgewinnung von Daten verwendet. Der Fachmann wird erkennen, dass die Tabellen 230, 240 durch Echtzeit-Einheiten ersetzt werden können, die die Galois-Feld-Pseudo Zufallszahlen berechnen.
Der FIFO-Puffer 280 glättet die Rate der aus dem Speicher 210 zurückgewonnenen Daten in Übereinstimmung mit der Taktrate. Beispielsweise erzeugt bei jenem Taktzyklus der Zufallsverschachtelungs Generator die Adressen wie zum Beispiel [5 2 9 4 6 1 7 10 3 8], (das heißt vor dem Punktieren ). Wenn jedoch die Rahmengröße gleich 8 sein würde, so würden die Zahlen 9 und 10 punktiert. Die M-Folge wird zurückgesetzt, wenn ein schnelles Übertrags-Vorzeichen von dem Zähler geändert wird. Damit wird nach einem Taktzyklus der M-Folgen-Generator auf 1 gesetzt, und die Folge beginnt erneut. Der Fachmann wird erkennen, dass die gesamte Einheit ohne einen Arbeitsspeicher ausgeführt sein kann, weil die Tabellen und die Pseudo-Zufallszahlen in Echtzeit-Zahlengeneratoren bewirkt werden können. Somit können die empfangenen Daten permutiert und über den FIFO-Puffer 280 in Echtzeit abgegeben werden, während sie in das System eintreten. Das Gleiche gilt für die folgenden Ausführungsformen.
2A zeigt die Punktierungseinheit 220 an einer Position nach dem Addierer 200 statt vor diesem, wie in 2. Dies ermöglicht es, dass die Punktierung durch N2 und N1 gemeinsam als willkürlich L < (N1 * N2) anstatt als L < N1 bestimmt wird. Weiterhin liefert in 2A der N2-Zähler 270 ein Eingangssignal an die Nachschlagetabelle 240 zusammen mit dem Eingang von dem N1-Zähler 260, was es ermöglicht, dass die Spaltenpermutation reihenunabhängig ist.
4 ist gegenüber 2A hinsichtlich der Darstellung der Folgenerzeugung vereinfacht, die in dem Folgengenerator 255 zusammengefasst ist, der ein Folgengenerator vom algebraischen Typ sein kann. Wie in 2A ergibt der Zähler 270 einen Teil der Steuerung der Nachschlagetabelle 240.
4A zeigt den Block 220, der in der Lage ist, als Bit-Umkehrungseinrichtung oder alternativ als ein Zufallsfolgen-Generator zu funktionieren. Weiterhin ist eine Verbindung vom Block 290 zum Block 240 gezeigt, die einen zusätzlichen Eingang an die Nachschlage Tabelle 240 ergibt.
3 zeigt eine weitere Ausführungsform des Galois-Feld-Verschachtelers. Diese Ausführungsform ist durch die Entfernung der Nachschlage Tabelle 230 vereinfacht. Diese Ausführungsform kann daher mit einem geringeren Speicherbedarf arbeiten.
Algebraischer Verschachteler
4B zeigt eine weitere Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform ist eine wirkungsvolle Realisierung des algebraischen Verschachtelers. Der algebraische Verschachteler kann Tabellen einschließen, die durch Echtzeit-Pseudozufalls-Generatoren ersetzt werden können. Zusätzlich können diese Ausführungsformen weiterhin eine Punktierungseinheit (die hier als Decodieren bezeichnet ist) 470, einen Multiplizieren 400 und einen Addieren 420 einschließen. Diese Einheiten führen die gleichen Funktionen aus, wie die, die weiter oben beschrieben wurden. Weil ein derartiger algebraischer Verschachteler parametrisiert ist, kann er mit einer willkürlichen Größe unter Verwendung einiger weniger Parameter rekonstruiert werden. Dies ergibt einen wesentlichen Vorteil durch Verringern des Speicherbedarfs.
Der Verschachteler enthält zwei Nachschlagetabellen 460, 430 und einen zweistufigen Zähler 450, 440. Die Ausgänge der zwei Nachschlagetabellen werden kombiniert, wobei die Tabellen durch einen zweistufigen Zähler 440, 450 indiziert werden. Die Nachschlagetabelle 460 (das heißt N2) kann von dem N2-Zähler indiziert werden, während die Nachschlagetabelle 430 durch jede Zählung indiziert werden kann, die von dem N1-Zähler erzeugt wird. Die Tiefe des FIFO-Puffers 480 ist zu einem Minimum gemacht, und der Decodieren 470 punktiert die letzten M Schlussbits, wodurch eine Adresse für einen Arbeitsspeicher innerhalb einer Rahmengröße erzeugt wird. Zusätzlich kann der gleiche Zähler 440, 450 für das Adressieren des Einschreibens der linearen Anordnung erneut verwendet werden.
Weil der algebraische Verschachteler ein Reihe-für-Reihe- und Spalte-für-Spaltepermutierter Verschachteler ist, kann ein direkter Entschachteler zur Verwendung mit dem algebraischen Verschachteler konstruiert werden. 5 zeigt eine direkten algebraischen Entschachteler zum Entschachteln des Ausganges des algebraischen Verschachtelers nach 4. Die entsprechenden inversen Tabellen von N1 und N2 sind mit /N1 beziehungsweise /N2 bezeichnet. Der direkte Entschachteler kann weiterhin die Entschachteler-Adresse On-line ( das heißt in Echtzeit) ohne die Notwendigkeit eines Arbeitsspeichers erzeugen.
Algebraischer indirekter Verschachteler
Eine weitere Ausführungsform der Erfindung ist der indirekte algebraische Verschachteler, der in 6 gezeigt ist. Der indirekte algebraische Verschachteler verwendet eine lineare Blockadressiereinheit 620 zur Kombination der Indexkomponenten (das heißt Reihe und Spalte oder MSB und LSB), die erforderlich sind, um aus dem Arbeitsspeicher 610 pseudozufällig auszulesen und die Daten in den Pufferspeicher (FIFO) 660 zu überführen. Der Zeiger auf jedem Block ist der Ausgang von der Nachschlagetabelle N1 630 und einem zweistufigen Zähler 640, 650. Somit wird die Blockadressiereinheit 620 als ein Adressengenerator dadurch verwendet, dass entweder eine Tabelle, die sich in der Blockadressierungseinheit 620 befindet ( nicht gezeigt) indiziert wird, oder dass der Ausgang des Zählers 640 mit dem Ausgang der Nachschlagetabelle 630 kombiniert wird. Somit wählt der N2-Zähler 640 direkt die Offset-Adresse aus, während die Nachschlagetabelle (N1) 630 von dem N1-Zähler 650 gesteuert wird. Die Tiefe des FIFO-Puffers 660 wird zu einem Minimum gemacht, und der Decodieren 660 punktiert jede Adresse, die größer als die Rahmengröße ist. Ein Unterschied zwischen dieser Ausführungsform und dem (in 4 gezeigten) algebraischen Verschachteler besteht darin, dass lediglich eine Nachschlagetabelle verwendet wird, um Pseudozufallsadressen zu erzeugen.
Der Fachmann wird erkennen, dass anstelle der Wahl einer Pseudozufallszahl zur Indizierung eines Arbeitsspeichers (zur Übertragung von gespeicherten Daten in einen FIFO-Puffer) die Pseudozufallszahl zur Indizierung des FIFO-Puffers verwendet werden kann. Die gewählten Eingangsdaten von dem FIFO-Puffer können dann sequenziell in den Arbeitsspeicher geschrieben werden. Somit können die Daten sequenziell in dem Arbeitsspeicher (im Gegensatz zu pseudozufällig) gespeichert werden, während der FIFO pseudozufällig adressiert wird. Um die Daten in dem Arbeitsspeicher zu verwenden, kann ein sequenzieller Zähler oder ein anderes lineares Adressierungsmodul verwendet werden, um den Arbeitsspeicher zu indizieren.
Nachdem die Erfindung beschrieben wurde, ist das, was als neu und durch das Patent gesichert , wie folgt:

Claims

Vorrichtung zum Verschachteln von Elementen von Rahmen von Daten, wobei ein Rahmen aus N Elementen besteht, wobei N eine positive ganze Zahl größer als Eins ist, wobei die Verschachtelungsvorrichtung folgendes umfasst: Speichereinrichtungen (210; 310; 410; 510; 610) zum Speichern von Elementen in adressierbaren Speicherplätzen und zur Rückgewinnung der Elemente aus den adressierbaren Speicherplätzen; Takteinrichtungen (215; 315; 490; 590; 670) zur Erzeugung eines Taktsignals, dadurch gekennzeichnet, dass die Elemente in Speicherplätzen in den Speichereinrichtungen entsprechend einer ersten Folge von Adressen gespeichert werden, die eine fortlaufende Folge ist, und die Elemente entsprechend einer zweiten Folge von Adressen zurückgewonnen werden; erste Zählereinrichtungen (270; 370; 440; 550; 650), die durch das Taktsignal weitergeschaltet werden, um bis zu einem Wert von N2 aufwärts zu zählen, worin N2 eine positive ganze Zahl ist; zweite Zählereinrichtungen (260; 360; 450; 550; 650), die durch Überträge von den ersten Zählereinrichtungen weitergeschaltet werden, um bis zu einem Wert N1 aufwärts zu zählen, wobei das Produkt von N1 und N2 eine positive ganze Zahl zumindest in gleich N ist; Adressengeneratoreinrichtungen (225, 250, 255; 350; 430, 460; 530, 560; 620) zur Erzeugung der zweiten Folge von Adressen als eine pseudo-zufällige Folge in Abhängigkeit von den ersten und zweiten Zählereinrichtungen; Punktierungseinrichtungen (220; 320; 470; 570) zur Unterdrückung der Rückgewinnung von Daten aus den Speicherplätzen der Speichereinrichtungen, die Werten eines Produktes des ersten Zählers und des zweiten Zählers entsprechen, die größer als N sind; und Puffereinrichtungen (280; 380; 480; 580; 660) zur: Rückgewinnung von N Elementen, die aus den Speichereinrichtungen gemäß der zweiten Folge von Adressen rückgewonnen werden; und Weiterleitung der N Elemente mit einer Rate, die durch das Taktsignal bestimmt ist.
Vorrichtung nach Anspruch 1, bei der die Adressengeneratoreinrichtung folgendes einschließt: Bitumkehreinrichtungen zur Erzeugung eines umgekehrten N2-Feldes, das die Umkehrung eines Bitmusters in den ersten Zählereinrichtungen darstellt; Pseudo-Zufallszahl-Generatoreinrichtungen zur Erzeugung einer Pseudo-Zufallszahl entsprechend einem Bitmuster in dem zweiten Zähler; Multiplikationseinrichtungen zum Multiplizieren des umgekehrten N2-Feldes mit einem Offset-Wert zur Bildung eines multiplizierten Ausganges; und Addiereinrichtungen zum Addieren des multiplizierten Ausganges und der Pseudo-Zufallszahl zur Erzeugung eines Elementes der zweiten Folge von Adressen.
Verfahren zum Verschachteln von Elementen von Rahmen von Daten, bei dem ein Rahmen aus N Elementen besteht, worin N eine positive ganze Zahl größer als Eins ist, wobei das Verfahren folgendes umfasst: Speichern von Elementen in adressierbaren Speicherplätzen und zur Rückgewinnung der Elemente aus den adressierbaren Speicherplätzen; und Erzeugen eines Taktsignals, dadurch gekennzeichnet, dass die Elemente in Speicherplätzen in den Speichereinrichtungen gemäß einer ersten Folge von Adressen gespeichert werden, die eine fortlaufende Folge ist, und die Elemente entsprechend einer zweiten Folge von Adressen zurückgewonnen werden; Zählen des Auftretens des Taktsignals in einer ersten Zählung bis zu einem Wert N2, worin N2 eine positive ganze Zahl ist; Zählen von Überträgen von der ersten Zählung in einer zweiten Zählung bis zu einem Wert N1, wobei das Produkt von N1 und N1 eine positive ganze Zahl zumindest gleich N ist; Erzeugen der zweiten Folge von Adressen als eine Pseudo-Zufallsfolge entsprechend den ersten und zweiten Zählungen; Unterdrücken der Rückgewinnung von Elementen, die Werten eines Produktes des ersten Zählers und des zweiten Zählers entsprechen, die größer als N sind; Puffern von N Elementen, die entsprechend der zweiten Folge von Adressen zurückgewonnen werden; und Weiterleiten der N Elemente mit einer Rate, die durch das Taktsignal bestimmt ist.
Verfahren nach Anspruch 18, bei dem der Schritt der Erzeugung der zweiten Folge von Adressen folgendes einschließt: Erzeugen eines umgekehrten N2-Feldes, das die Umkehrung eines Bitmusters in der ersten Zählung ist; Erzeugen einer Pseudo-Zufallszahl entsprechend einem Bitmuster in der zweiten Zählung; Multiplizieren des umgekehrten N2-Feldes mit einem Offset-Wert zur Bildung eines Produktes; und Addieren des Produktes und der Pseudo-Zufallszahl zur Erzeugung eines Elementes der zweiten Folge von Adressen.
Vorrichtung zum Verschachteln von Elementen von Rahmen von Daten, wobei ein Rahmen aus N Elementen besteht, wobei N eine positive ganze Zahl größer als Eins ist, wobei die Verschachtelungsvorrichtung folgendes umfaßt: Speichereinrichtungen (210; 310; 410; 510; 610) zum Speichern von Elementen in adressierbaren Speicherplätzen und zur Rückgewinnung der Elemente aus den adressierbaren Speicherplätzen; Takteinrichtungen (215; 315; 490; 590; 670) zur Erzeugung eines Taktsignals, dadurch gekennzeichnet, daß die Elemente in Speicherplätzen in den Speichereinrichtungen entsprechend einer ersten Folge von Adressen gespeichert werden, die eine fortlaufende Folge ist, und die Elemente entsprechend einer zweiten Folge von Adressen zurückgewonnen werden; erste Zählereinrichtungen (270; 370; 440; 550; 650), die durch das Taktsignal weitergeschaltet werden, um bis zu einem Wert von N2 aufwärts zu zählen, worin N2 eine positive ganze Zahl ist; zweite Zählereinrichtungen (260; 360; 450; 550; 650), die durch Überträge von den ersten Zählereinrichtungen weitergeschaltet werden, um bis zu einem Wert N1 aufwärts zu zählen, wobei das Produkt von N1 und N2 eine positive ganze Zahl zumindest in gleich N ist; Adressengeneratoreinrichtungen (225, 250, 255; 350; 430, 460; 530, 560; 620) zur Erzeugung der zweiten Folge von Adressen als eine pseudo-zufällige Folge in Abhängigkeit von den ersten und zweiten Zählereinrichtungen; Punktierungseinrichtungen (220; 320; 470; 570) zur Unterdrückung der Rückgewinnung von Daten aus den Speicherplätzen der Speichereinrichtungen, die Werten eines Produktes des ersten Zählers und des zweiten Zählers entsprechen, die größer als N sind; und Puffereinrichtungen (280; 380; 480; 580; 660) zur: Rückgewinnung von N Elementen, die aus den Speichereinrichtungen gemäß der zweiten Folge von Adressen rückgewonnen werden; und Weiterleitung der N Elemente mit einer Rate, die durch das Taktsignal bestimmt ist.
Vorrichtung nach Anspruch 1, bei der die Adressengeneratoreinrichtung folgendes einschließt: Bitumkehreinrichtungen zur Erzeugung eines umgekehrten N2-Feldes, das die Umkehrung eines Bitmusters in den ersten Zählereinrichtungen darstellt; Pseudo-Zufallszahl-Generatoreinrichtungen zur Erzeugung einer Pseudo-Zufallszahl entsprechend einem Bitmuster in dem zweiten Zähler; Multiplikationseinrichtungen zum Multiplizieren des umgekehrten N2-Feldes mit einem Offset-Wert zur Bildung eines multiplizierten Ausganges; und Addiereinrichtungen zum Addieren des multiplizierten Ausganges und der Pseudo-Zufallszahl zur Erzeugung eines Elementes der zweiten Folge von Adressen.
Verfahren zum Verschachteln von Elementen von Rahmen von Daten, bei dem ein Rahmen aus N Elementen besteht, worin N eine positive ganze Zahl größer als Eins ist, wobei das Verfahren folgendes umfaßt: Speichern von Elementen in adressierbaren Speicherplätzen und zur Rückgewinnung der Elemente aus den adressierbaren Speicherplätzen; und Erzeugen eines Taktsignals, dadurch gekennzeichnet, daß die Elemente in Speicherplätzen in den Speichereinrichtungen gemäß einer ersten Folge von Adressen gespeichert werden, die eine fortlaufende Folge ist, und die Elemente entsprechend einer zweiten Folge von Adressen zurückgewonnen werden; Zählen des Auftretens des Taktsignals in einer ersten Zählung bis zu einem Wert N2, worin N2 eine positive ganze Zahl ist; Zählen von Überträgen von der ersten Zählung in einer zweiten Zählung bis zu einem Wert N1, wobei das Produkt von N1 und N1 eine positive ganze Zahl zumindest gleich N ist; Erzeugen der zweiten Folge von Adressen als eine Pseudo-Zufallsfolge entsprechend den ersten und zweiten Zählungen; Unterdrücken der Rückgewinnung von Elementen, die Werten eines Produktes des ersten Zählers und des zweiten Zählers entsprechen, die größer als N sind; Puffern von N Elementen, die entsprechend der zweiten Folge von Adressen zurückgewonnen werden; und Weiterleiten der N Elemente mit einer Rate, die durch das Taktsignal bestimmt ist.
Verfahren nach Anspruch 18, bei dem der Schritt der Erzeugung der zweiten Folge von Adressen folgendes einschließt: Erzeugen eines umgekehrten N2-Feldes, das die Umkehrung eines Bitmusters in der ersten Zählung ist; Erzeugen einer Pseudo-Zufallszahl entsprechend einem Bitmuster in der zweiten Zählung; Multiplizieren des umgekehrten N2-Feldes mit einem Offset-Wert zur Bildung eines Produktes; und Addieren des Produktes und der Pseudo-Zufallszahl zur Erzeugung eines Elementes der zweiten Folge von Adressen.