DE69836343T2 - Strukturierungsverfahren von leiterbahnen in integrierten schaltungen - Google Patents

Strukturierungsverfahren von leiterbahnen in integrierten schaltungen Download PDF

Info

Publication number
DE69836343T2
DE69836343T2 DE69836343T DE69836343T DE69836343T2 DE 69836343 T2 DE69836343 T2 DE 69836343T2 DE 69836343 T DE69836343 T DE 69836343T DE 69836343 T DE69836343 T DE 69836343T DE 69836343 T2 DE69836343 T2 DE 69836343T2
Authority
DE
Germany
Prior art keywords
chamber
sccm
layer
silicon tetrachloride
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69836343T
Other languages
English (en)
Other versions
DE69836343D1 (de
Inventor
S. Virinder GREWAL
Bruno Spuler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Application granted granted Critical
Publication of DE69836343D1 publication Critical patent/DE69836343D1/de
Publication of DE69836343T2 publication Critical patent/DE69836343T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft allgemein Halbleiter und insbesondere Verfahren zum Strukturieren von in solchen Halbleitern verwendeten elektrischen Leitern.
  • Bekannterweise beinhaltet die Strukturierung einer Metallisierungsschicht in elektrischen Leitern in der Regel das Ätzen von Abschnitten der Metallisierungsschicht, exponiert durch eine auf der Oberfläche der Metallisierungsschicht angeordnete strukturierte Fotolackschicht. Ein Ätzprozeß verwendet reaktives Ionenätzen. Eine Technik wird im US-Patent Nr. 5,024,722 mit dem Titel "Process for fabricating Conductors for Integrated Circuit Connection and the Like", am 18. Juni 1991 erteilt, beschrieben. Das Patent beschreibt in Spalte 2, beginnend mit Zeile 2, daß beim Bemühen zum Reduzieren unerwünschten seitlichen Ätzens und Unterschneiden von Leiterseitenwänden während des Plasmaätzens zum Ausbilden von Aluminiumleitern den Plasmareaktionsmitteln Siliziumtetrachlorid, SiCl4, zugesetzt worden ist, um dadurch ein siliziumhaltiges dielektrisches Material zu produzieren und auf den Seitenwänden der Aluminiumleiter abzuscheiden, die während des anisotropen Plasmaätzprozesses ausgebildet werden. Wie in dem Patent beschrieben erzeugt diese Aluminiumseitenwandschutzschicht wiederum eine Verzögerung des unerwünschten horizontalen oder seitlichen Ätzens und reduziert dadurch das Unterschneiden der so ausgebildeten Aluminiuminseln oder -leiter. Das Patent stellt dann in Spalte 2, beginnend mit Zeile 57 fest: "Der Einsatz dieses letzteren Prozesses unter Verwendung von Siliziumtetrachlorid zum Ausbilden einer organischen Seitenwandschicht für Aluminium hat sich jedoch insofern nicht als vollständig zufriedenstellend herausgestellt, als die Abscheidungsrate des auf den Aluminiumseiten wänden ausgebildeten dielektrischen Materials zu langsam ist. Zudem war der von diesem SiCl4-Prozeß erzeugte dünne organische Film nicht von signifikanter Dicke und Dichte, um tatsächlich das obige unerwünschte horizontale oder seitliche Ätzen der Aluminiumseitenwände während des Leiterausbildungsprozesses ganz zu verhindern."
  • Über die Verwendung von SiCl4 als Aluminiumätzung wurde auch in folgendem berichtet: ein Artikel mit dem Titel "Aluminum Sputter Etching Using SiCl4" von E.O. Degenkolb, veröffentlicht im Journal of the Electromechanical Society, Bd. 129, 1982, S. 1150; US-Patent Nr. 5,082,524 mit dem Titel "Addition of Silicon Tetrabromide to Halogenated Plasmas As a Technique for Minimizing Photoresist Deterioration During the Etching of Metal Layers", erteilt am 21. Januar 1992; US-Patent Nr. 5,302,241 mit dem Titel "Post Etching Treatment of Semiconductor Devices", erteilt am 12. April 1994; und US-Patent Nr. 5,236,854 mit dem Titel "Compound Semiconductor Device and Method for Fabrication Thereof", erteilt am 17. August 1993.
  • Kurze Darstellung der Erfindung
  • Gemäß der Erfindung wird ein Verfahren bereitgestellt zum Ausbilden integrierter Schaltungsleiter. Das Verfahren beinhaltet die folgenden Schritte:
    Plazieren eines Halbleiterkörpers bei dem auf einer Oberfläche folgendes angeordnet ist: eine Metallisierungsschicht, die eine Aluminiumschicht umfaßt, angeordnet zwischen einem Paar von Barrierenmetallschichten; und eine Fotolackschicht, die auf einem ausgewählten Abschnitt einer Oberfläche einer oberen des Paars von Barrierenschichten angeordnet ist, in einer Kammer für reaktives Ionenätzen. Hochfrequenzenergie wird induktiv in die Kammer gekoppelt, während Siliziumtetrachlorid mit einer Rate größer als 4 sccm und kleiner als 15 sccm in die Kammer eingeleitet wird und ein Ätzen von Abschnitten der von dem Fotolack exponierten Metallisierungsschicht bewirkt, wobei das geätzte Aluminium im wesentlichen frei von seitlichem Ätzen ist. Es wurde entdeckt, daß die Verwendung einer induktiv gekoppelten Kammer für das reaktive Ionenätzen zusammen mit einer entsprechenden Strömungsraten von Siliziumtetrachlorid zum Ätzen von elektrischen Aluminiumleitern mit im wesentlichen vertikalen Seitenwänden führt, wobei an der Grenzfläche mit den Barrierenmetallschichten im wesentlichen kein Unterschneiden auftritt.
  • Kurze Beschreibung der Zeichnung
  • Weitere Merkmale der Erfindung sowie die Erfindung selbst ergibt sich leichter aus der folgenden ausführlichen Beschreibung zusammen mit den beiliegenden Zeichnungen. Es zeigen:
  • 1A–1C schematische Querschnittsskizzen eines Halbleiterwafers in verschiedenen Stadien bei der Strukturierung einer Metallisierungsschicht darauf gemäß der Erfindung;
  • 2 ein Schemadiagramm eines Werkzeugs zum reaktiven Ionenätzen mit dem darin angeordneten Wafer von 1A, wobei dieses Werkzeug dazu verwendet wird, die Metallisierungsschicht gemäß der Erfindung zu strukturieren;
  • 4A und 4B Rasterelektronenmikroskop-(REM)-Aufnahmen in der Mitte bzw. am Rand des Wafers in 1A nach der Bearbeitung gemäß der Erfindung mit einer Siliziumtetrachloridströmungsrate in die Kammer des Werkzeugs von 2 von 5 Standardkubikzentimetern (sccm);
  • 5A und 5B Rasterelektronenmikroskop-(REM)-Aufnahmen in der Mitte bzw. am Rand des Wafers in 1A nach der Bearbeitung gemäß der Erfindung mit einer Siliziumtetrachloridströmungsrate in die Kammer des Werkzeugs von 2 von 8 Standardkubikzentimetern (sccm);
  • 6 eine Rasterelektronenmikroskop-(REM)-Aufnahme in der Mitte bzw. am Rand des Wafers in 1A nach der Bearbeitung mit einer Siliziumtetrachloridströmungsrate in die Kammer des Werkzeugs von 2 von 0 Standardkubikzentimetern (sccm);
  • 7A und 7B Rasterelektronenmikroskop-(REM)-Aufnahmen in der Mitte bzw. am Rand des Wafers in 1A nach der Bearbeitung mit einer Siliziumtetrachloridströmungsrate in die Kammer des Werkzeugs von 2 von 3 Standardkubikzentimetern (sccm); und
  • 8 ein Paar Kurven von Emissionsspektrometerintensitätsmessungen als Funktion der Zeit, wobei die mit der durchgehenden Linie gezeigte Kurve eine Wellenlänge von 703 nm (d.h. AlCl) und die Kurve mit der gepunkteten Linie eine Wellenlänge von 261 nm (Cl2) darstellt.
  • Beschreibung der bevorzugten Ausführungsformen
  • Die Erfindung betrifft die Herstellung von integrierten Schaltungen (ICs). Zu den ICs zählen beispielsweise Direktzugriffsspeicher (RAMs) wie etwa dynamische RAMs (DRAMs), synchrone DRAMs (SDRAMs) und Festwertspeicher (ROMs). Andere ICs wie etwa anwendungsspezifische ICs (ASICs), merged DRAM-Logikschaltungen (eingebettete DRAMs) oder andere Logikschaltungen eignen sich ebenfalls.
  • In der Regel werden auf dem Wafer parallel zahlreiche ICs ausgebildet. Nach der Beendigung der Bearbeitung wird der Wafer zersägt, um die ICs zu individuellen Chips zu trennen. Die Chips werden dann gekapselt, was zu einem Endprodukt führt, das beispielsweise in Verbraucherprodukten wie etwa Computersystemen, Mobiltelefonen, PDAs (Personal Digital Assistants) und anderen Elektronikprodukten verwendet wird.
  • Unter Bezugnahme auf 1 wird ein Querschnitt durch einen Abschnitt einer auf einem Substrat 14 ausgebildeten IC-Struktur gezeigt. Das Substrat ist beispielsweise ein Siliziumwafer. Ruch andere Substrate wie etwa Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), Germanium, Galliumarsenid und Verbindungen der Gruppe III-V sind geeignet. Die Hauptoberfläche des Substrats ist nicht kritisch, und jede geeignete Orientierung wie etwa (100), (110) oder (111) ist geeignet.
  • Die IC-Struktur ist zu Zwecken der vorliegenden Erörterung nicht im Detail gezeigt. Die Struktur kann beispielsweise verschiedene Einrichtungen enthalten, die verwendet werden, um den IC auszubilden. Die spezifischen Einzelheiten der Struktur sind nicht wichtig. Wie dargestellt ist der IC als Teil des Substrats 14 gezeigt. Die IC-Struktur kann zu diesem Punkt in der Bearbeitung auch keine Einrichtungen enthalten. Das Substrat 14 würde als solches einfach die Oberfläche sein.
  • Wie gezeigt ist eine Metallisierungsschicht 10 auf einer isolierenden Schicht 12 angeordnet, die auf dem Substrat 14 angeordnet ist. Hier ist die isolierende Schicht 12 Siliziumdioxid. Es eignen sich auch andere isolierende Materialien. Die Metallisierungsschicht 10 enthält eine Bodenschicht aus beispielsweise Titannitrid 16, hier etwa 200 Å dick, und eine Schicht aus Ti tan 18, hier etwa 100 Å dick. Über der Titanschicht sind eine etwa 10.000 Å dicke Schicht 20 aus Aluminium mit einem 5% Kupfergehalt darin und eine etwa 400 Å dicke Schicht 22 aus Titan vorgesehen. Eine Antireflexbeschichtung 24 (ARC), hier mit einer Dicke von etwa 900 Å, ist auf der oberen Titannitridschicht 22 angeordnet, wie gezeigt. Die ARC wird verwendet, um die lithographische Auflösung zu verbessern. Eine Schicht 26 aus Fotolack, hier etwa 7.000 Å dick, ist wie gezeigt über einen ausgewählten Abschnitt der Metallisierungs- bzw. ARC-Schicht 10, 24 unter Verwendung herkömmlicher Fotolithographie strukturiert. Hier beträgt der Abstand zwischen benachbarten Gebieten der Fotolackschicht beispielsweise etwa 0,25 μm.
  • Die in 1A gezeigte Struktur wird in einem in 2 gezeigten, induktiv gekoppelten Werkzeug 30 für reaktives Ionenätzen (RIE) plaziert. Das RIE-Werkzeug 30 ist hier ein LAM-9600TCP-Modell TCP 9608SE. Das Werkzeug 30 weist eine Kammer 32 auf, in der ein Waferträger 33 angeordnet ist, der von einer HF-Vorspannungsquelle 34 gespeist wird, hier eine Quelle mit etwa 13,56 MHz und etwa 1.250 Watt, und eine halbhohe geformte obere Elektrode 36 mit einer Lücke von etwa 8 cm zwischen dem zentralen Gebiet des Waferträgers 33 und einer Lücke von etwa 10 cm zwischen dem äußeren peripheren Gebiet des Waferträgers 33. Die Kammer 32 weist einen dielektrischen Dom und eine außerhalb des Doms angeordnete Spule auf, wie gezeigt. Die Spule ist an eine HF-Versorgung 36 gekoppelt, hier ist die Versorgung eine Versorgung mit 13,56 MHz und 1.250 W. Wenn von der Versorgung 36 betrieben, wird HF-Energie induktiv durch den dielektrischen Dom 34 in die Kammer 32 gekoppelt. Die Kammer 32 ist ausgelegt, daß Chlorgas Cl2, Siliziumtetrachlorid SiCl4 und CF4 mit zu beschreibenden Raten darin eingeleitet werden.
  • Die Kammer 32 wird unter den folgenden Arbeitsbedingungen betrieben: eine Kammertemperatur von etwa 70°C, eine Temperatur des Waferträgers 33 von etwa 40°C.
  • Nachdem die Kammer für eine Initialisierungszeit von 15 Sekunden unter den obigen Bedingungen gearbeitet hat, wird der Druck der Kammer während eines nachfolgenden ersten Schritts auf einen Bereich von etwa 6, 7 × 10-1 Pa (5 Millitorr) bis etwa 2,67 Pa (20 Millitorr) erhöht, hier wird in diesem Beispiel etwa 1,60 Pa (12 Millitorr) Chlor in die Kammer mit einer Rate von etwa 50 sccm bis 150 sccm eingeleitet, hier in diesem Beispiel einer Rate von etwa 100 sccm, und Siliziumtetrachlorid wird in die Kammer mit einer Rate im Bereich von über etwa 4 Standardkubikzentimetern (sccm) bis weniger als 15 sccm eingeleitet; hier mit einer Rate von etwa 4 bis 8 ccm, und in diesem Beispiel mit einer Rate von etwa 5 sccm. Nach 30 Sekunden ist, wenn der Druck in der Kammer 32 bei etwa 1,60 Pa (12 Millitorr) gehalten wird, die Lücke 8 cm beim zentralen Gebiet, wie gezeigt, die HF-Leistung zu der Spule von der Versorgung 36 wird auf einen Bereich zwischen etwa 100 Watt und 200 Watt angehoben, etwa 150 Watt in diesem Beispiel, und die HF-Leistung von der Versorgung 34 zu dem Träger wird auf den Bereich von etwa 100 Watt bis 300 Watt angehoben, 200 Watt in diesem Beispiel, während das Chlor weiterhin mit der Rate von etwa 100 sccm in die Kammer 32 strömt und das Siliziumtetrachlorid mit der Rate von etwa 4 bis 8 sccm weiter in die Kammer 32 strömt, in diesem Beispiel mit einer Rate von etwa 5 sccm, und die Heliumrückseitenkühlung des Waferträgers 33 und der von dem Träger 33 verwendeten elektrostatischen Halterung (ESC – Electrostatic Chuck) wird auf dem Druck von 1,07 Pa (8 Millitorr) gehalten.
  • Diese Bedingungen werden etwa 100 Sekunden fortgesetzt. Als nächstes wird die HF-Vorleistung von der Versorgung 34 auf etwa 0 reduziert, die Strömung des Siliziumtetrachlorids wird auf etwa 0 reduziert und CF4 wird mit einer Rate von etwa 50 30 Sekunden lang in die Kammer 32 eingeleitet, um Polymere zu entfernen, die sich während des RIE-Prozesses aufgebaut haben (d.h. sich abgeschieden haben), wodurch sich die in 1B gezeigte Struktur ergibt.
  • Als nächstes werden die Fotolackschicht 26 und die ARC 24 in einem DSQ-(DownStream Quartz)-Stripper von LAM abgelöst, wonach die resultierende Struktur in einer APM-Wässerung gewaschen wird. Die resultierende Struktur ist in 1C gezeigt.
  • 4A und 4B sind Rasterelektronenmikroskop-(REM)-Aufnahmen in der Mitte bzw. am Rand des Wafers in 1A nach der Bearbeitung gemäß der Erfindung mit einer Siliziumtetrachloridströmungsrate in die Kammer des Werkzeugs von 2 von 5 Standardkubikzentimetern (sccm). Keine Unterschneidung des Aluminiums unter den Titanschichten 18, 22 wird beobachtet.
  • 5A und 5B sind Rasterelektronenmikroskop-(REM)-Aufnahmen in der Mitte bzw. am Rand des Wafers in 1A nach der Bearbeitung gemäß der Erfindung mit einer Siliziumtetrachloridströmungsrate in die Kammer des Werkzeugs von 2 von 8 Standardkubikzentimetern (sccm). Keine Unterschneidung des Aluminiums unter den Titanschichten 18, 22 wird beobachtet.
  • 6 ist eine Rasterelektronenmikroskop-(REM)-Aufnahme. am Rand des Wafers in 1A nach der Bearbeitung mit einer Siliziumtetrachloridströmungsrate in die Kammer des Werkzeugs von 2 von 0 Standardku bikzentimetern (sccm). Eine wesentliche Unterschneidung des Aluminiums unter den Titanschichten 18, 22 wird beobachtet.
  • 7A und 7B sind Rasterelektronenmikroskop-(REM)-Aufnahmen in der Mitte bzw. am Rand des Wafers in 1A nach der Bearbeitung gemäß der Erfindung mit einer Siliziumtetrachloridströmungsrate in die Kammer des Werkzeugs von 2 von 3 Standardkubikzentimetern (sccm). Eine gewisse Unterschneidung des Aluminiums unter den Titanschichten 18, 22 wird beobachtet.
  • 8 ist ein Paar Kurven von Emissionsspektrometerintensitätsmessungen als Funktion der Zeit, wobei die mit der durchgehenden Linie 52 gezeigte Kurve eine Wellenlänge von 703 nm (d.h. AlCl) und die Kurve mit der gepunkteten Linie 50 eine Wellenlänge von 261 nm (Cl2) darstellt. Die Aluminiumschicht wird zwischen den Punkten A und B geätzt.
  • Wenngleich die Erfindung unter Bezugnahme auf verschiedene Ausführungsformen eingehend gezeigt und beschrieben worden ist, versteht der Fachmann, daß an der vorliegenden Erfindung Modifikationen und Änderungen vorgenommen werden können.

Claims (8)

  1. Verfahren zum Ausbilden integrierter Schaltungsleiter, mit den folgenden Schritten: Plazieren eines Halbleiterkörpers (9) bei dem auf einer Oberfläche (12) folgendes angeordnet ist: eine Metallisierungsschicht (10), die eine Aluminiumschicht (20) umfaßt, angeordnet zwischen einem Paar von Barrierenmetallschichten (18, 22); und eine Fotolackschicht (26), die auf einem ausgewählten Abschnitt der oberen Oberfläche der oberen Barrierenschicht (22) angeordnet ist, in einer Kammer (32) für reaktives Ionenätzen; induktives Koppeln von Hochfrequenzenergie in die Kammer (32), während Siliziumtetrachlorid enthaltende Ätzgase in die Kammer (32) eingeleitet werden, um von dem Fotolack (26) exponierte Abschnitte der Metallisierungsschicht (10) zu ätzen, ohne daß Abschnitte der Aluminiumschicht (20) zwischen Barrierenmetallschichten (28, 22) seitlich geätzt werden, dadurch gekennzeichnet, daß die Strömungsrate des Siliziumtetrachlorids größer als 4 sccm und kleiner als 15 sccm ist.
  2. Verfahren nach Anspruch 1, wobei die Siliziumtetrachloridströmungsrate so ausgewählt wird, daß Aluminium mit vertikalen Seitenwänden senkrecht zu der Oberfläche des Halbleiterkörpers mit einer Genauigkeit von weniger als etwa 3 Grad erzeugt wird.
  3. Verfahren nach Anspruch 1, wobei die Aluminiumschicht (20) einen Kupfergehalt von etwa 5% aufweist.
  4. Verfahren nach Anspruch 1, wobei die Kammer (32) unter einem Druck im Bereich von etwa 6·7 × 10-1 Pa (5 Millitorr) bis 2,67 Pa (20 Millitorr) während des Ätzens der Metallisierungsschicht (10) steht.
  5. Verfahren nach Anspruch 4, wobei die Kammer (32) mit einer HF-Leistung im Bereich von etwa 100 Watt bis 200 Watt arbeitet, während der Halbleiter (9) auf einer Plattform (33) in der Kammer mit einem HF-Vorleistungspegel im Bereich von etwa 100 Watt bis 300 Watt während des Ätzens angeordnet ist.
  6. Verfahren nach Anspruch 1, wobei Chlor in die Kammer (32) mit dem Siliziumtetrachlorid eingeleitet wird.
  7. Verfahren nach Anspruch 6, wobei die Strömungsrate des Siliziumtetrachlorids im Bereich von 4 bis 8 sccm liegt.
  8. Verfahren nach Anspruch 7, wobei die Strömungsrate des Chlors im Bereich von 50 sccm bis 150 sccm liegt.
DE69836343T 1997-09-30 1998-09-30 Strukturierungsverfahren von leiterbahnen in integrierten schaltungen Expired - Fee Related DE69836343T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US940892 1997-09-30
US08/940,892 US6071820A (en) 1997-09-30 1997-09-30 Method for patterning integrated circuit conductors
PCT/EP1998/006280 WO1999017350A1 (en) 1997-09-30 1998-09-30 Method for patterning integrated circuit conductors

Publications (2)

Publication Number Publication Date
DE69836343D1 DE69836343D1 (de) 2006-12-14
DE69836343T2 true DE69836343T2 (de) 2007-05-16

Family

ID=25475596

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69836343T Expired - Fee Related DE69836343T2 (de) 1997-09-30 1998-09-30 Strukturierungsverfahren von leiterbahnen in integrierten schaltungen

Country Status (7)

Country Link
US (1) US6071820A (de)
EP (1) EP1021826B1 (de)
JP (1) JP2003526194A (de)
KR (1) KR100578678B1 (de)
CN (1) CN1272958A (de)
DE (1) DE69836343T2 (de)
WO (1) WO1999017350A1 (de)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4373990A (en) * 1981-01-08 1983-02-15 Bell Telephone Laboratories, Incorporated Dry etching aluminum
US4678540A (en) * 1986-06-09 1987-07-07 Tegal Corporation Plasma etch process
US5387556A (en) * 1993-02-24 1995-02-07 Applied Materials, Inc. Etching aluminum and its alloys using HC1, C1-containing etchant and N.sub.2
US5779926A (en) * 1994-09-16 1998-07-14 Applied Materials, Inc. Plasma process for etching multicomponent alloys
US6156663A (en) * 1995-10-03 2000-12-05 Hitachi, Ltd. Method and apparatus for plasma processing

Also Published As

Publication number Publication date
US6071820A (en) 2000-06-06
JP2003526194A (ja) 2003-09-02
EP1021826A1 (de) 2000-07-26
CN1272958A (zh) 2000-11-08
WO1999017350A1 (en) 1999-04-08
EP1021826B1 (de) 2006-11-02
KR20010015678A (ko) 2001-02-26
KR100578678B1 (ko) 2006-05-12
DE69836343D1 (de) 2006-12-14

Similar Documents

Publication Publication Date Title
US4980018A (en) Plasma etching process for refractory metal vias
US5035768A (en) Novel etch back process for tungsten contact/via filling
US5747380A (en) Robust end-point detection for contact and via etching
US6583065B1 (en) Sidewall polymer forming gas additives for etching processes
DE69837981T2 (de) Herstellung eines Grabens mit einem flaschenähnlichen Querschnitt
US4528066A (en) Selective anisotropic reactive ion etching process for polysilicide composite structures
US5872052A (en) Planarization using plasma oxidized amorphous silicon
US7494934B2 (en) Method of etching carbon-containing layer and method of fabricating semiconductor device
DE69724192T2 (de) Verfahren zum Ätzen von Polyzidstrukturen
US6426298B1 (en) Method of patterning a dual damascene
DE10230088A1 (de) Herstellungsverfahren für eine Halbleitervorrichtung und zum Ausbilden einer dielektrischen Zwischenschicht unter Verwendung eines hoch-dichten Plasmas
US5792672A (en) Photoresist strip method
DE19860780A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
US6855638B2 (en) Process to pattern thick TiW metal layers using uniform and selective etching
US6479884B2 (en) Interim oxidation of silsesquioxane dielectric for dual damascene process
US5167760A (en) Etchback process for tungsten contact/via filling
US4937643A (en) Devices having tantalum silicide structures
DE10338292A1 (de) Verfahren zum Ätzen einer Metallschicht unter Verwendung einer Maske, Metallisierungsverfahren für eine Halbleitervorrichtung, Verfahren zum Ätzen einer Metallschicht und ein Ätzgas
DE69836343T2 (de) Strukturierungsverfahren von leiterbahnen in integrierten schaltungen
US6114182A (en) Measurement of electron shading damage
US6348736B1 (en) In situ formation of protective layer on silsesquioxane dielectric for dual damascene process
US6025268A (en) Method of etching conductive lines through an etch resistant photoresist mask
DE102021110022A1 (de) Interconnect-struktur für halbleitervorrichtungen
US6399497B2 (en) Semiconductor manufacturing process and semiconductor device
US6964929B1 (en) Method of forming a narrow gate, and product produced thereby

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee