DE69832755T2

DE69832755T2 - Schaltung und Verfahren zum beliebigen Verschieben von M-Sequenzen

Info

Publication number: DE69832755T2
Application number: DE1998632755
Authority: DE
Inventors: Masaki Minato-ku Ichihara
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-06
Filing date: 1998-05-05
Publication date: 2006-06-29
Anticipated expiration: 2018-05-06
Also published as: AU745212B2; EP0878932B1; DE69832755D1; EP0878932A3; JP2917962B2; JPH10308720A; EP0878932A2; AU6383898A; KR100327856B1; KR19980086767A; US6275558B1

Description

Die vorliegende Erfindung betrifft eine Schaltung zum Erzeugen eines M-Sequenz-Codes (Code maximaler Länge), der als Spreizcode z.B. in einer Frequenzspreizkommunikation (Spreizspektrumkommunikation) verwendet wird, und insbesondere eine Schaltung zum Verschieben eines M-Codes um eine beliebige Anzahl von Bits.
Eine M-Sequenz ist ein Typ von Pseudozufallsrauschen (PN) und kann durch ein Schieberegister, das D-Flipflops 1–6 aufweist, durch eine Rückkopplungsschaltung, in der eine Exklusiv-ODER- bzw. XOR-Schaltung 7 verwendet wird, leicht erzeugt werden, wie in 9 dargestellt ist. Daher wird der M-Sequenz-Code häufig als Spreizcode in einer Spreizspektrumkommunikation verwendet.
In einer Spreizspektrumkommunikation muss an der Empfangsseite ein inverser Spreizcode erzeugt werden, der mit dem Spreizcode synchronisiert ist und damit übereinstimmt, wobei die Synchronisation durch beliebiges Verschieben der für den Spreizvorgang verwendeten M-Sequenz realisiert werden muß.
Gemäß der JP-A-8-181679 (1996) ist eine herkömmliche Schaltung bekannt, durch die eines der herkömmlichen Verfahren zum beliebigen Verschieben einer M-Sequenz implementiert wird. Die herkömmliche Technik ist in 10 dargestellt.
In 10 sind die gesamten Daten einer M-Sequenz oder einer PN-Sequenz in einer Lookup-Tabelle in einem ROM-Speicher 54 gespeichert. Eine dem ROM-Speicher 54 hinzuge fügte Adresse weist einen Wert auf, auf dem basierend ein N-Bit-Binärzähler 53 ein Systemtaktsignal 56 zählt, und einen Wert, auf dem basierend ein Addierer 52 ein Offset-Signal 55 addiert, das gemäß einer externen Spezifizierung in einem Register 51 gehalten wird. Weil die Adresse bei jedem durch den Zähler 53 erzeugten, auf dem Taktsignal 56 basierenden einzelnen Zählwert jeweils um eins erhöht wird, gibt der ROM-Speicher 54 eine darin gespeicherte PN-Sequenz 57 nacheinander aus.
Außerdem wird das Offset-Signal 55 in das Register 51 geschrieben, um die Adresse gemäß dem Wert des Offset-Signals zu erhöhen und ein Verschiebungsausgangssignal als PN-Sequenz 57 auszugeben, wodurch die PN-Sequenz beliebig verschoben werden kann.
Im vorstehend beschriebenen herkömmlichen Beispiel muss die gesamte M-Sequenz oder PN-Sequenz im ROM-Speicher gespeichert werden, was problemlos ist, wenn die Schrittzahl der M-Sequenz klein ist.
Wenn die M-Sequenz 42 beispielsweise 42 Schritte aufweist, wie in 11 dargestellt ist, beträgt ein Zyklus jedoch 2⁴² – 1 Bit, was etwa 4000 Gbit entspricht. Gegenwärtig ist kein ROM-Speicher verfügbar, der in der Lage ist, eine derart große Datenmenge zu speichern, so dass diese Technik gegenwärtig unpraktisch ist.
11 zeigt ein Schaltungsdiagramm einer Schaltung zum Erzeugen eines langen Codes als Typ eines Spreizcodes, der in einem IS95-CDMA-(Codemultiplex-Vielfachzugriff) System in den USA verwendet wird. Die Schaltung verwendet eine M-Sequenz mit 42 Schritten und weist Register 601–642, Addierer 643–648, UND-Schaltungen 649–690 und einen Modulo-2-Addierer 691 auf, um einen langen Code 693 zu erhalten, von dem ein Bit gemäß einem Wert eines Markencodes 692, der den UND-Schaltungen 649–690 zugeführt wird, zufällig verschoben wird.
Der Maskencode 692 wird als Chiffrierungsschlüssel verwendet, wobei es erforderlich ist, dass die Maskencodes an der Sendeseite und an der Empfangsseite identisch sind.
Daher gab es bislang keinen Grund, eine M-Sequenz unter Verwendung des Maskencodes um eine beliebige Anzahl von Bits zu verschieben. Daher muss ein Maskencode gemäß einem ihm zugeordneten Verschiebungsmaß im voraus festgelegt und gespeichert werden, um die M-Sequenz zu verschieben. Deshalb ist es schwierig, die M-Sequenz unverzüglich um eine beliebige Anzahl von Bits zu verschieben.
Gemäß der US-A-5532695 wird ein PN-Sequenz-Generator bereitgestellt, wobei ein Maskenwert und ein Vergleichswert berechnet werden, um ein PN-Sequenz-Ausgangssignal mit einer Länge von 2^N um einen beliebigen gewünschten Wert zu verschieben, so dass die PN-Sequenz in Antwort auf ein einzelnes Taktsignal um einen vorgegebenen Wert verschoben werden kann.
Es ist Aufgabe der vorliegenden Erfindung, die Probleme des Stands der Technik zu lösen und eine Schaltung und ein Verfahren zum beliebigen Verschieben einer M-Sequenz bereitzustellen, wobei die Schaltung dazu geeignet ist, eine M-Sequenz zu erzeugen, die um eine beliebige Anzahl von Bits verschoben ist, und in einer kleinen Schaltungsgröße implementierbar ist.
Diese Aufgabe der vorliegenden Erfindung wird durch die Merkmale der Patentansprüche gelöst.
Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden ausführlichen Beschreibung und der Zeichnungen verdeutlicht; es zeigen:
1 ein Blockdiagramm zum Darstellen einer Ausführungsform einer erfindungsgemäßen Schaltung zum beliebigen Verschieben einer M-Sequenz;
2 ein Blockdiagramm zum Darstellen einer 2⁵-Bitverschiebungsschaltung 10, einer 2⁴-Bitverschiebungsschaltung 11, einer 2³-Bitverschiebungsschaltung 12, einer 2²-Bitverschiebungsschaltung 13, einer 2¹-Bitverschiebungsschaltung 14 und einer 2⁰-Bitverschiebungssschaltung 15;
3 ein Blockdiagramm zum Darstellen der 2⁰-Bitverschiebungsschaltung;
4 ein Blockdiagramm zum Darstellen der 2¹-Bitverschiebungsschaltung;
5 ein Blockdiagramm zum Darstellen der 2²-Bitverschiebungsschaltung;
6 ein Blockdiagramm zum Darstellen der 2³-Bitverschiebungsschaltung;
7 ein Blockdiagramm zum Darstellen der 2⁴-Bitverschiebungsschaltung;
8 ein Blockdiagramm zum Darstellen der 2⁵-Bitverschiebungsschaltung;
9 ein Blockdiagramm einer sechsstufigen PN-Sequenz-Erzeugungsschaltung;
10 ein Blockdiagramm zum Darstellen eines ersten herkömmlichen Beispiels; und
11 ein Blockdiagramm zum Darstellen eines zweiten herkömmlichen Beispiels.
Nachstehend wird eine Ausführungsform der vorliegenden Erfindung beschrieben.
Zunächst wird ein Prinzip einer Bitverschiebung einer M-Sequenz unter Bezug auf 1 beschrieben. Obwohl das in 1 dargestellte Register sechs Stufen aufweist, treffen die Prinzipien auch für Register mit mehr als sechs Stufen zu.
Es wird vorausgesetzt, dass jede Stufe des in 1 dargestellten Registers (das aus D-Flipflops 1–6 konstruiert ist) Werte d0–d5 aufweist, wie in der Figur dargestellt ist. Werte nach einem Bit können basierend auf den aktuellen Werten d0–d5 gemäß der folgenden Gleichung (1) erhalten werden.
wobei ein Produkt der Matrixoperation ein logisches Produkt, eine Summe der Matrixoperation eine logische Summe, ein Suffix "n" eines Vektors einen aktuellen Zustand und ein Suffix (n + k) eines Vektors einen Zustand nach einer Verschiebung um k Bits bezeichnen.
Wenn die vorstehende Matrix und der Vektor vereinfacht werden, können sie durch folgende Gleichung dargestellt werden:
Wenn der Zustand durch die vorstehende Gleichung darstellbar ist, können Werte nach einer Verschiebung um k Bits durch folgende Gleichung dargestellt werden: d n+k = Ak·d n (3)"k" kann durch eine Potenz von "2" folgendermaßen dargestellt werden:
Daher kann die Gleichung zusammengefaßt dargestellt werden durch:
Daher wird auf der Basis einer Matrix A, die Werte des Registers um ein Bit verschiebt, eine Matrix einer Zweierpotenz der Matrix A im voraus bestimmt, und es wird veranlaßt, dass die bestimmte Matrix mit dem Originalvektor verarbeitet wird, der einer Binärzahldarstellung bi eines Wertes k entspricht, um die Werte des Registers nach einer Verschiebung um k Bits zu erhalten.
Gemäß der vorstehenden Beschreibung kann erfindungsgemäß ein um k Bits verschobenes Ausgangssignal derart erhalten werden, dass ein Produkt aus Zweierpotenzen der Matrix A bestimmt und eine einer Verarbeitung des Produkts entsprechende Verschiebungsschaltung bereitgestellt wird, wobei die Verschiebungsschaltung die vorstehende Verarbeitung ausführt, wenn die Binärzahldarstellung bi von k "1" lautet, und die vorstehende Verarbeitung für d0–d5 umgeht, wenn die Binärzahldarstellung bi "0" lautet. Dies stellt das Grundprinzip der vorliegenden Erfindung dar.
Nachstehend wird die Berechnung von Produkten von Zweierpotenzen der Matrix A in einer M-Sequenz mit sechs Schritten beschrieben.
Im Fall einer großen Anzahl von Schritten ist die Berechnung die gleiche wie für sechs Schritte.
D.h., die Matrix
(Exponent 2⁰) ist eine Matrix, gemäß der veranlaßt wird, dass eine M-Sequenz mit sechs Schritten (sechs Bits) um ein Bit verschoben wird. Die Matrix
(Exponent 2¹) ist eine Matrix, gemäß der veranlaßt wird, dass eine M-Sequenz mit sechs Schritten (sechs Bits) um zwei Bits verschoben wird. Die Matrix
(Exponent 2²) ist eine Matrix, gemäß der veranlaßt wird, dass eine M-Sequenz mit sechs Schritten (sechs Bits) um vier Bits verschoben wird. Die Matrix
(Exponent 2³) ist eine Matrix, gemäß der veranlaßt wird, dass eine M-Sequenz mit sechs Schritten (sechs Bits) um acht Bits verschoben wird. Die Matrix
(Exponent 2⁴) ist eine Matrix, gemäß der veranlaßt wird, dass eine M-Sequenz mit sechs Schritten (sechs Bits) um sechzehn Bits verschoben wird. Die Matrix
(Exponent 2⁵) ist eine Matrix, gemäß der veranlaßt wird, dass eine M-Sequenz mit sechs Schritten (sechs Bits) um zweiunddreißig Bits verschoben wird.
Eine M-Sequenz kann durch eine Kombination dieser Matrizen (oder Determinanten) beliebig verschoben werden. Bei spielsweise wird angenommen, dass eine M-Sequenz mit sechs Schritten (sechs Bits) um fünf Bits verschoben werden soll.
Wenn die M-Sequenz um fünf Bits verschoben werden soll, ist es ausreichend, wenn sie zunächst um ein Bit und dann um vier Bits verschoben wird. Daher kann, wenn die Matrix
und die Matrix
nacheinander mit der M-Sequenz multipliziert werden, eine um fünf Bits verschobene M-Sequenz erhalten werden.
Nachstehend wird eine bevorzugte Ausführungsform einer erfindungsgemäßen Verschiebungsschaltung unter Bezug auf die beigefügten Zeichnungen ausführlich beschrieben.
1 zeigt ein Blockdiagramm zum Darstellen einer Konfiguration einer Ausführungsform einer erfindungsgemäßen Schaltung zum beliebigen Verschieben einer M-Sequenz.
Diese Ausführungsform einer Schaltung weist auf: mehrere D-Flipflops 1–6, die ein Schieberegister zum Erzeugen einer M-Sequenz bilden, ein XOR-Gatter 7, eine 2⁵-Bitverschiebungsschaltung 10, der mehrere Ausgangssignale d₀, d₁, d₂, d₃, d₄ und d₅ von den D-Flipflops 6, 5, 4, 3, 2 bzw. 1 zugeführt werden, eine 2⁴-Bitverschiebungsschaltung 11, der ein Ausgangssignal der 2⁵-Bitverschiebungsschaltung 10 zugeführt wird, eine 2³-Bitverschiebungsschaltung 12, der ein Ausgangssignal der 2⁴-Bitverschiebungsschaltung 11 zugeführt wird, eine 2²-Bitverschiebungsschaltung 13, der ein Ausgangssignal der 2³-Bitverschiebungsschaltung 12 zugeführt wird, eine 2¹-Bitverschiebungsschaltung 14, der ein Ausgangssignal der 2²-Bitverschiebungsschaltung 13 zugeführt wird, und eine 2⁰-Bitverschiebungsschaltung 15, der ein Ausgangssignal der 2¹-Bitverschiebungsschaltung 14 zugeführt wird. Die jeweiligen Bitverschiebungsschaltungen 10–15 führen eine vorgegebene Bitverschiebungsverarbeitung aus, wenn Steuersignale b₅–b₀ den Wert "1" aufweisen, und führen keine Bitverschiebungsverarbeitung aus, wenn die Signale den Wert "0" haben, wobei in diesem Fall die Eingangssignale unverändert ausgegeben werden. Dadurch kann eine Bitverschiebung folgendermaßen realisiert werden:
Nachstehend wird ein Steuersignal näher beschrieben.
Das Steuersignal wird von einer Steuerschaltung 100 ausgegeben. Wenn die Steuerschaltung 100 einen Befehl für eine Verschiebung um k Bits empfängt, wird k durch eine Binärzahldarstellung mit sechs Stellen beschrieben. Beispielsweise lautet die Binärzahldarstellung 000101, wenn k = 5 ist, und 100000, wenn k = 32 ist. Der Wert der ersten Stelle wird durch ein Steuersignal b₀ ausgegeben, der Wert der zweiten Stelle wird durch ein Steuersignal b₁ ausgegeben, der Wert der dritten Stelle wird durch ein Steuersignal b₂ ausgegeben, der Wert der vierten Stelle wird durch ein Steuersignal b₃ ausgegeben, der Wert der fünften Stelle wird durch ein Steuersignal b₄ ausgegeben, und der Wert der sechsten Stelle wird durch ein Steuersignal b₅ ausgegeben.
Wenn beispielsweise eine Verschiebung um fünf Bits erzeugt werden soll, lautet die Binärzahldarstellung der Zahl k = 5 000101. Daher hat das Steuersignal b₀ den Wert "1", das Steuersignal b₁ den Wert "0", das Steuersignal b₂ den Wert "1", das Steuersignal b₃ den Wert "0", das Steuersignal b₄ den Wert "0" und das Steuersignal b₅ den Wert "0".
Die Bitverschiebungsschaltungen 10–15 führen die vorstehend beschriebene Verarbeitung aus, wenn ihnen ein Steuersignal zugeführt wird.
In diesem Fall wird das Steuersignal b₅ = 0 der 2⁵-Bitverschiebungsschaltung 10, das Steuersignal b₄ = 0 der 2⁴-Bitverschiebungsschaltung 11, das Steuersignal b₃ = 0 der 2³- Bitverschiebungsschaltung 12, das Steuersignal b₂ = 1 der 2²-Bitverschiebungsschaltung 13, das Steuersignal b₁ = 0 der 2¹-Bitverschiebungsschaltung 14 und das Steuersignal b₀ = 1 der 2⁰-Bitverschiebungsschaltung 15 zugeführt.
Die 2⁵-Bitverschiebungsschaltung 10 führt keine Bitverschiebungsverarbeitung durch das Steuersignal aus, sondern gibt das Eingangssignal unverändert aus. Die 2⁴-Bitverschiebungsschaltung 11 führt durch das Steuersignal keine Bitverschiebung des Ausgangssignals der 2⁵-Bitverschiebungsschaltung 10 aus, sondern gibt das Eingangssignal unverändert aus. Die 2³-Bitverschiebungsschaltung 12 führt durch das Steuersignal keine Bitverschiebung des Ausgangssignals der 2⁴-Bitverschiebungsschaltung 11 aus, sondern gibt das Eingangssignal unverändert aus. Die 2²-Bitverschiebungsschaltung 13 führt durch das Steuersignal eine Bitverschiebung des Ausgangssignals der 2³-Bitverschiebungsschaltung 12 um 4 Bits aus. Die 2¹-Bitverschiebungsschaltung 14 führt durch das Steuersignal keine Bitverschiebung des Ausgangssignals der 2²-Bitverschiebungsschaltung 13 aus, sondern gibt das Eingangssignal unverändert aus. Die 2⁰-Bitverschiebungsschaltung 15 führt durch das Steuersignal eine Bitverschiebung des Ausgangssignals der 2¹-Bitverschiebungsschaltung 14 um ein Bit aus.
Daher entspricht ein von der 2⁰-Bitverschiebungsschaltung 15 ausgegebener Bit-String der vom Schieberegister ausgegebenen, um fünf Bits verschobenen M-Sequenz.
2 zeigt ein Diagramm zum Darstellen jeder der in 1 dargestellten 2⁵–2⁰-Bitverschiebungsschaltungen 10–15.
Jede der 2ⁿ-Bitverschiebungsschaltungen (n = 5, 4, ..., 0) 10–15 weist auf: Eingangsanschlüsse I₀, I₁, I₂, I₃, I₄, I₅ und CNT, eine 2ⁿ-Bitverschiebungseinrichtung 21 zum Ausführen einer vorgegebenen Bitverschiebung bezüglich mehreren Eingangssignalen A₀–A₅ der Eingangsanschlüsse I₀ bis I₅, um mehrere Ausgangssignale B₀–B₅ auszugeben, und eine Datenauswahleinrichtung 22 zum Ausgeben der Ausgangssignale B₀–B₅, wenn dem Eingangsanschluß CNT ein Steuersignal mit dem Wert "1" zugeführt wird, und zum alternativen Ausgeben der Eingangssignale A₀–A₅ der Eingangsanschlüsse I₀ bis I₅, wenn das Steuersignal b den Wert "0" hat, von Ausgangsanschlüssen O₀ bis O₅.
3, 4, 5, 6, 7 und 8 zeigen jeweils ein Blockdiagramm der 2⁰-Bitverschiebungsschaltung, der 2¹-Bitverschiebungsschaltung, der 2²-Bitverschiebungsschaltung, der 2³-Bitverschiebungsschaltung, der 2⁴-Bitverschiebungsschaltung und der 2⁵-Bitverschiebungsschaltung.
Die 2⁰-Bitverschiebungsschaltung weist eine XOR-Schaltung 31 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₀ der Eingangsanschlusses I₀ und des Eingangssignals A₃ des Eingangsanschlusses I₃ auf. Die 2⁰-Bitverschiebungsschaltung gibt die Eingangssignale A₁, A₂, A₃, A₄ und A₅ der Eingangsanschlüsse I₁, I₂, I₃, I₄ bzw. I₅ an die Ausgangsanschlüsse O₀, O₁, O₂, O₃ und O₄ aus, und gibt das Ausgangssignal der XOR-Schaltung 31 an den Ausgangsanschluß O₅ aus.
Die 2¹-Bitverschiebungsschaltung weist eine XOR-Schaltung 32 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₀ der Eingangsanschlusses I₀ und des Eingangssignals A₃ des Eingangsanschlusses I₃ und eine XOR-Schaltung 33 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₁ des Eingangsanschlusses I₁ und des Eingangssignals A₄ des Eingangsanschlusses I₄ auf. Die 2¹-Bitverschiebungsschaltung gibt die Eingangssignale A₂, A₃, A₄ und A₅ der Eingangsanschlüsse I₂, I₃, I₄ bzw. I₅ an die Ausgangsanschlüsse O₀, O₁, O₂, und O₃ aus und gibt die Ausgangs signale der XOR-Schaltungen 32 und 33 an die Ausgangsanschlüsse O₄ bzw. O₅ aus.
Die 2²-Bitverschiebungsschaltung weist eine XOR-Schaltung 34 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₀ des Eingangsanschlusses I₀ und des Eingangssignals A₃ des Eingangsanschlusses I₃, eine XOR-Schaltung 35 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₁ des Eingangsanschlusses I₁ und des Eingangssignals A₄ des Eingangsanschlusses I₄ und eine XOR-Schaltung 36 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₂ des Eingangsanschlusses I₂ und des Eingangssignals A₅ des Eingangsanschlusses I₅ auf. Die 2²-Bitverschiebungsschaltung gibt die Eingangssignale A₄, A₅ und A₀ der Eingangsanschlüsse I₄, I₅ bzw. I₀ an die Ausgangsanschlüsse O₀, O₁ und O₅ aus und gibt die Ausgangssignale der XOR-Schaltungen 34, 35 und 36 an die Ausgangsanschlüsse O₂, O₃ und O₄ aus.
Die 2³-Bitverschiebungsschaltung weist eine XOR-Schaltung 37 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₂ des Eingangsanschlusses I₂ und des Eingangssignals A₅ des Eingangsanschlusses I₅ auf. Die 2³-Bitverschiebungsschaltung gibt ein Ausgangssignal der XOR-Schaltung 37 und die Eingangssignale A₀, A₁, A₂, A₃ und A₄ der Eingangsanschlüsse I₀, I₁, I₂, I₃ und I₄ an die Ausgangsanschlüsse O₀, O₁, O₂, O₃, O₄ bzw. O₅ aus.
Die 2⁴-Bitverschiebungsschaltung weist eine XOR-Schaltung 38 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₁ des Eingangsanschlusses I₁ und des Eingangssignals A₄ des Eingangsanschlusses I₄ und eine XOR-Schaltung 39 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₂ des Eingangsanschlusses I₂ und des Eingangssignals A₅ des Eingangsanschlusses I₅ auf. Die 2⁴-Bitverschiebungsschaltung gibt die Ausgangssignale der XOR- Schaltungen 38 und 39 und die Eingangssignale A₀, A₁, A₂ und A₃ der Eingangsanschlüsse I₀, I₁, I₂ und I₃ an die Ausgangsanschlüsse O₀, O₁, O₂, O₃, O₄ bzw. O₅ aus.
Die 2⁵-Bitverschiebungsschaltung weist eine XOR-Schaltung 40 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₀ des Eingangsanschlusses I₀ und des Eingangssignals A₃ des Eingangsanschlusses I₃, eine XOR-Schaltung 41 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₁ des Eingangsanschlusses I₁ und des Eingangssignals A₄ des Eingangsanschlusses I₄ und eine XOR-Schaltung 42 zum Ausführen einer XOR-Operation bezüglich des Eingangssignals A₂ des Eingangsanschlusses I₂ und des Eingangssignals A₅ des Eingangsanschlusses I₅ auf. Die 2⁵-Bitverschiebungsschaltung gibt das Eingangssignal A₅, die jeweiligen Ausgangssignale der XOR-Schaltungen 40, 41 und 42 und das Eingangssignal A₁ des Eingangsanschlusses I₁ an die Ausgangsanschlüsse O₀, O₁, O₂, O₃, O₄ bzw. O₅ aus.
Die vorstehend beschriebene Konfiguration kann für jedem Wert der Potenz der Matrix A konstruiert werden, wie vorstehend beschrieben worden ist.
Obwohl vorstehend eine M-Sequenz mit sechs Schritten beschrieben worden ist, ist die vorliegende Erfindung auch auf eine beliebige andere M-Sequenz mit mehr als sechs Schritten anwendbar.
Wie vorstehend beschrieben wurde, kann, weil erfindungsgemäß eine kleine Schaltungsgröße der Schaltung zum Verschieben der M-Sequenz um beliebig viele Bits realisiert wird, die Einheit miniaturisiert werden, so dass der elektrische Leistungsverbrauch reduziert und die Kosten der Schaltung gesenkt werden.

Claims

Schaltung zum Erzeugen einer M-Sequenz (Sequenz maximaler Länge) und zum Verschieben der Sequenz um eine beliebige Anzahl von Bits, mit einem N-stufigen Schieberegister (1 bis 6) zum Erzeugen der M-Sequenz; gekennzeichnet durch mehrere 2ⁿ-Bitverschiebungsschaltungen (10 bis 15) (n = 0, 1, 2, ...), die in Reihe zwischen dem Ausgang jeder Stufe des Schieberegisters und einem letzten N-Bit-Ausgang geschaltet sind.
Schaltung nach Anspruch 1, wobei die 2ⁿ-Bitverschiebungsschaltungen (10 bis 15) eine 2ⁿ-Bitverschiebungseinrichtung (21) zum Verschieben eines N-Bit-Eingangssignals (I₀ bis I₅) um 2ⁿ Bits aufweist, um ein N-Bit-Ausgangssignal (O₀ bis O₅) zu erzeugen, und eine Datenauswahleinrichtung (22) zum Umschalten zwischen dem N-Bit-Eingangssignal und dem N-Bit-Ausgangssignal gemäß einem extern zugeführten Steuersignal, um ein N-Bit-Ausgangssignal auszugeben.
Schaltung nach Anspruch 1, wobei die 2ⁿ-Bitverschiebungsschaltung (10 bis 15) geeignet ist, einen Wert bereitzustellen, der 2ⁿ gleicht, wobei n eine ganze Zahl von 0 bis N – 1 ist.
Schaltung nach Anspruch 1, ferner mit einer Steuereinrichtung (100), die, wenn die M-Sequenz aus N-Bits um k Bits verschoben wird, eine Binärzahldarstellung von k als Steuersignal ausgibt, und wobei jede der 2ⁿ-Bitverschiebungsschaltungen (10 bis 15) geeignet ist, einen Wert bereitzustellen, der 2ⁿ gleicht wobei n eine ganze Zahl von 0 bis N – 1 ist, und wobei jeder der 2ⁿ-Bitverschiebungsschaltungen (10 bis 15) ein Eingangssignal zugeführt werden kann, das der Binärzahldarstellung des Steuersignals entspricht, und jede der 2ⁿ-Bitverschiebungsschaltungen (10 bis 15) die N-Bit-M-Sequenz um 2ⁿ verschiebt, wobei n eine ganze Zahl ist, wenn die Binärzahldarstellung des Steuersignals "1" lautet, und die N-Bit-M-Sequenz unverändert ausgibt, wenn die Binärzahldarstellung des Steuersignals "0" lautet.
Schaltung nach Anspruch 4, wobei die 2ⁿ-Bitverschiebungsschaltungen (10 bis 15) aufweisen: eine 2ⁿ-Bitverschiebungseinrichtung zum Verschieben der N-Bit-M-Sequenz um 2ⁿ Bits; und eine Datenauswahleinrichtung zum Umschalten zwischen der N-Bit-M-Sequenz und einem N-Bit-Ausgangssignal, das von der 2ⁿ-Bitverschiebungseinrichtung ausgegeben wird, gemäß dem Steuersignal.
Verfahren zum Erzeugen einer M-Sequenz (Sequenz maximaler Länge) unter Verwendung eines N-stufigen Schieberegisters und zum Verschieben der Sequenz um k Bits, wobei das Verfahren die Schritte aufweist: Umwandeln des Wertes k in eine Binärzahldarstellung gemäß Gewichten von 2⁰, 2¹, ... 2^N-1; Auswählen einer Kombination von Verschiebungseinrichtungen, die mit den Ausgängen der N Stufen in Serie geschaltet sind, wobei die Verschiebungseinrichtungen dazu geeignet sind, eine Bitverschiebung um 2⁰, 2¹, ..., bzw. 2^N-1 auszuführen, wobei die Auswahlverarbeitung gemäß den Bits der Binärzahldarstellung ausgeführt wird; sequentielles Verschieben der N Bits an den Ausgängen durch sequentielle Verwendung der ausgewählten Verschiebungseinrichtungen.