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Diese Patentanmeldung betrifft die
Information, die in der im gemeinsamen Besitz stehenden PCT-Patentanmeldung
Nummer US95/14909 (nachstehend "HAUPTAKTE") offenbart ist,
die mit dem im gemeinsamen Besitz stehenden US-Patent 5977707 und
seinem Gegenstück,
der PCT-Patentanmeldung Nummer W095/14314, in Zusammenhang steht,
die beide das im gemeinsamen Besitz stehende US-Patent 5 476 211
betreffen.
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Diese Patentanmeldung betrifft auch
die folgenden im gemeinsamen Besitz stehenden US-Patente Nrn:
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5772451; 5974662 (W096/15458); 5829128; 5601740,
die alle die vorstehend erwähnte HAUPTAKTE
betreffen.
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Die vorliegende Erfindung betrifft
im Allgemeinen das Prüfen
von Halbleiterbauelementen und insbesondere das Durchführen eines
Tests und einer Voralterung an Halbleiterbauelementen, um einen
als gut verifizierten Chip (KGD) zu identifizieren, und insbesondere
das Prüfen
von Halbleiterbauelementen auf Waferebene (bevor sie vom Wafer vereinzelt
oder "zertrennt" werden).
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Halbleiterbauelemente, von Mikroprozessoren
bis zu Speicherchips, werden durch Durchführen einer langen Reihe von
Prozessschritten wie z. B. Ätzen,
Maskieren, Abscheiden und dergleichen an einem Siliziumwafer gefertigt.
Ein typischer Siliziumwafer liegt in Form einer Scheibe mit einem
Durchmesser von sechs Inch oder größer vor. Viele Halbleiterbauelemente,
die typischerweise zueinander identisch sind, werden auf einem einzelnen
Siliziumwafer durch Anordnen derselben in einer regelmäßigen rechteckigen
Matrix hergestellt. Schnittlinien (Ritzgräben) werden zwischen benachbarten
Halbleiterbauelementen auf dem Wafer angeordnet. Schließlich werden
die Bauelemente durch Sägen entlang
der Ritzgräben
vom Wafer zertrennt.
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Aufgrund von Defekten im Wafer oder
von Fehlern in einem oder mehreren der Bearbeitungsschritte funktionieren
bestimmte der Halbleiterbauelemente nicht wie festgelegt, diese
Defekte können anfänglich zu
erkennen sein oder können
nicht ersichtlich sein, bis das Bauelement für einen ausgedehnten Zeitraum
im Betrieb war. Somit ist es wichtig, die Bauelemente für einen
ausgedehnten Zeitraum zu testen und elektrisch zu prüfen, um
festzustellen, welche Bauelemente gut sind und welche nicht gut sind.
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Typischerweise werden Halbleiterbauelemente
nur geprüft
(vorgealtert und getestet), nachdem sie vom Wafer zertrennt (abgetrennt)
wurden und eine weitere lange Reihe von "Ausgangs"-Prozessschritten durchlaufen haben,
in denen sie in ihre letztliche "gekapselte" Form zusammengesetzt
werden.
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Aus einer "globalen" Perspektive ist ein typischer "Ausgangs"-Prozessablauf des
Standes der Technik folgendermaßen
(wobei mit der Waferherstellung begonnen wird):
Wafersorte
#1;
Laserreparatur;
Wafersorte #2;
Wafersägen;
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Gehäusemontageschritte, wie z.
B. Chipbefestigung, Drahtbonden, Verkappung, Anschlussleitungszuschneiden
und -formen, Anschlussleitungsplattierung;
Elektrischer Test;
Voralterung;
Elektrischer
Test; und
Produkt markieren und versenden.
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Moderne Halbleiterbauelemente enthalten häufig Hunderte
von Anschlüssen
(d. h. "Kontaktstellen" wie z. B. Leistung,
Erdung, Eingang/Ausgang etc.) und moderne Halbleiterwafer enthalten
häufig Hunderte
von Halbleiterbauelementen, was dazu führt, dass jeder Wafer Zehntausende
von Kontaktstellen oder Testpunkte aufweist, auf die zugegriffen werden
muss, um Testen und/oder Voraltern auf Waferebene auszuführen (d.
h. Testen des gesamten Chips auf einmal), bevor der Chip vom Wafer
zertrennt wird. Eine genaue Ausrichtung ist auch ein nicht-triviales
Problem, wenn es um Abstände
(Rastermaß)
zwischen benachbarten Kontaktstellen von nicht weiter als 4 mils
geht. Trotzdem war das Durchführen
von Testen und/oder Voralterung an Halbleiterbauelementen, bevor
sie vom Wafer zertrennt werden, der Gegenstand von anhaltender Bemühung.
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USP 5 570 032 (Atkins, et al.; "Micron-Patent"; 10/96) offenbart
eine Voralterungsvorrichtung und einen Prozess im Wafermaßstab, wobei
ein Wafer (14), der vorgealtert wird, mit einer Leiterplatte (13)
in Eingriff gebracht wird, die die Kontaktstellen auf jedem Chip
auf dem Wafer unter Verwendung von kleinen leitenden Säulen (15)
auf der Leiterplatte elektrisch kontaktiert. Eine genaue Ausrichtung
des gesamten Wafers auf die Leiterplatte ist erforderlich, um das
parallele Testen des gesamten Chips auf dem Wafer zu ermöglichen,
was den Bedarf beseitigt, jeden Chip einzeln zu sondieren. Die Vorrichtung
ist mit Heizelementen und Kühlkanälen ausgestattet, um
die erforderlichen Wafertemperaturen für die Voralterung und das Testen
zu erzeugen. Das Verwendungsverfahren beseitigt die Bearbeitung
eines fehlerhaften Chips nach dem Voraltern und dem Test. 1 des Micron-Patents stellt
einen allgemeinen Überblick über die
Bearbeitungsschritte des Standes der Technik bereit, wenn ein Wafer
von der Fertigung zum Versand gebracht wird. 8 des
Micron-Patents stellt
einen vergleichbaren Überblick über die Bearbeitungsschritte
bereit, wenn ein Wafer von der Fertigung zum Versand gebracht wird,
wenn das offenbarte Verfahren der Voralterung und des Testens im
Wafermaßstab
verwendet wird. Im Micron-Patent wird vorgeschlagen, dass es auch
möglich
ist, eine Leiterplatte mit verringerten Verbindungen und einer Steuerlogik
(Mikroprozessoren, Multiplexer usw.) zu haben und eine vollständige, in
der Leiterplatte enthaltene Testelektronik zu haben (siehe Spalte 5,
Zeilen 53–60).
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USP 5 532 610 (Tsujide, et al.; "NEC-Patent"; 7/96) offenbart
eine Vorrichtung zum Testen eines Halbleiterwafers, in welcher sich
ein Testsubstrat, eine aktive Schaltung, die auf dem Testsubstrat
zum Aktivieren von Chips, die auf einem zu testenden Wafer angeordnet
sind, angeordnet ist, und eine Vielzahl von Kontaktstellen, die
auf einer Vorderfläche
des Testsubstrats angeordnet sind und so angeordnet sind, dass die
Kontaktstellen auf die Bondkontaktstellen der auf dem Wafer angeordneten
Chips ausgerichtet sind, wenn das Testsubstrat über den Wafer gelegt wird,
befinden. Das Testsubstrat (2) kann ein Wafer sein, der
aus demselben Material wie der zu testende Wafer (1) besteht.
Auf dem Testsubstrat (Wafer) 2 erstrecken sich Anschlussleitungen 7 von Kontaktstellen 4 und
sind mit einer Stromversorgung, einer Erdungsleitung 8,
einer E/A-Leitung 9 und
einer Chipansteuerleitung 10 verbunden. 4 des NEC-PATENTS stellt eine Testvorrichtung 16 dar,
die aus einem Siliziumwafer besteht, dessen Rückfläche geätzt wurde, so dass sie Öffnungen 21 mit
Viereckpyramidenform aufweist, welche als Ausrichtungsmarkierungen
dienen können,
um es dadurch leicht zu machen, das Testsubstrat (16) mit
dem zu testenden Wafer (17) zur Deckung zu bringen.
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USP 5 434 513 (Fujii, et al.; "Rohm-Patent"; 7/95) offenbart
eine Halbleiterwafer-Testvorrichtung, die einen Zwischenhalbleiterwafer
verwendet, wobei Höckerelektroden
auf der unteren Oberfläche
eines Zwischenhalbleiterwafers, der als Testsubstrat verwendet wird,
ausgebildet sind, und Aufnahmeelektroden und Steuerelektroden auf
der oberen (entgegengesetzten) Oberfläche des Testsubstrats ausgebildet sind.
Ein Schaltkreis ist in dem Zwischenhalbleiterwafer ausgebildet und
dient zum Verbinden von ausgewählten
der Höckerelektroden
mit den Aufnahmeelektroden gemäß Schaltsteuersignalen,
die von einem Prüfgerät über die
Steuerelektroden geliefert werden. Die Aufnahmeelektroden und die
Steuerelektroden sind über
Pogo-Stifte mit dem Prüfgerät verbunden.
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USP 5 497 079 (Yamada, et al.; "Matsushita-Patent"; 3/96) offenbart
eine Halbleitertestvorrichtung, einen Halbleiter-Testschaltungschip und eine Nadelkarte,
wobei eine Vielzahl von Halbleitertestchips (2) an einer
Seite einer Hauptplatine (4) montiert sind und eine gleiche
Vielzahl von einem Stück
von zu testenden integrierten Halbleiterschaltungschips (1)
auf einer entgegengesetzten Seite der Hauptplatine (4)
montiert sind. Ein Computer (3) ist zum Steuern der Halbleitertestchips
(2) vorgesehen. Da die Haupttestfunktionen in die Testschaltungschips
(2) integriert sind, kann der Computer (3) zum Sammeln
der Testergebnisse ein preisgünstiger Computer
sein. 5, 7 und 10 des
Matsushita-Patents stellen einen repräsentativen Halbleiter-Testschaltungschip
(2) mit einem Testmustererzeugungsmittel, einem Treiber
zum Anlegen des Testmusters an die getesteten Bauelemente, einem Datenspeichermittel,
einem Datenbeurteilungsmittel zum Beurteilen, ob gespeicherte Ausgangsdaten
einen Fehler anzeigen oder nicht, und einem Mittel zum Übertragen
eines Beurteilungsergebnisses zu einer Arbeitsstation dar. 12 des Matsushita-Patents stellt die Struktur
einer Halbleitertestvorrichtung dar, die in einem Wafertest verwendet
wird, wobei eine Vielzahl von Halbleitertestchips (2) an
einer Nadelkarte (103) montiert sind, wobei sich eine Vielzahl
von Sondennadeln (104) von der Nadelkarte (vermutlich von
der entgegengesetzten Oberfläche
der Nadelkarte) und einem getesteten Wafer (106) erstrecken.
wenn ein Steuersignal von der Arbeitsstation zu den Halbleiter-Testschaltungschips übertragen
wird, beginnen die Halbleitertestchips mit dem Testen der auf dem Halbleiterwafer
ausgebildeten integrierten Halbleiterschaltungen.
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Im Allgemeinen haben vorherige Versuche zur
Implementierung von Schemen für
das Waferebenentesten das Versehen eines einzelnen Testsubstrats
mit einer Vielzahl von Kontaktelementen zum Kontaktieren von entsprechenden
Kontaktstellen auf dem getesteten Wafer beinhaltet. Wie vorstehend
erwähnt,
kann dies viele Zehntausende solcher Kontaktelemente und äußerst komplexe
Verbindungssubstrate erfordern. Als Beispiel kann ein Wafer mit 8" 500 16 Mb DRAMs
jeweils mit 60 Bondkontaktstellen für insgesamt 30000 Verbindungen
enthalten. Es sind 30000 Verbindungen mit dem Wafer unter Test (WUT),
30000 zusätzliche
Verbindungen mit dem Zwischensubstrat, 30000 weitere Verbindungen
mit der Testelektronik und eine unbestimmte Anzahl von Verbindungen
mit der Steuerelektronik vorhanden. Überdies erfordern die Anforderungen
für ein
feines Rastermaß von
modernen Halbleiterbauelementen, dass äußerst hohe Toleranzen eingehalten
werden, wenn das Testsubstrat mit dem getesteten Wafer zusammengebracht
wird.
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In WO-A 91/12706 sind ein Verfahren
und eine Vorrichtung ähnlich
dem Oberbegriff der unabhängigen
Ansprüche
offenbart.
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Eine Aufgabe der vorliegenden Erfindung besteht
darin, ein verbessertes Verfahren zum Durchführen einer Voralterung und
eines Tests auf Waferebene bereitzustellen.
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Ein Aspekt dieser Aufgabe der vorliegenden Erfindung
besteht darin, die Kosten der Fertigung von Halbleitern zu verringern,
indem eine Reihe von Waferebenen-Bearbeitungsschritten
ermöglicht
wird, was zu einem fertiggestellten Bauelement führt, das überlegene physikalische Qualitäten und
höhere
Zuverlässigkeitsniveaus
aufweist als es der Stand der Technik ermöglicht.
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Gemäß der Erfindung werden Halbleiterbauelemente
auf Waferebene geprüft,
bevor sie vom Siliziumwafer, auf dem sie gefertigt werden, zertrennt werden.
Wie hierin verwendet, umfasst der Begriff "prüfen" das Durchführen von
Voralterung und Funktionstests an Halbleiterbauelementen, ist jedoch nicht
darauf begrenzt. Eine Vielzahl von Druckverbindungen werden zwischen
einer Vielzahl von nicht zertrennten Halbleiterbauelementen unter
Test (DUTs) auf einem Wafer unter Test (WUT) und einem Testsubstrat
unter Verwendung von Federkontaktelementen, um Druckverbindungen
zwischen diesen herzustellen, gemäß den Ansprüchen 1 und 28 hergestellt.
Die Federkontaktelemente werden vorzugsweise mit ihren Basen direkt
am WUT (d. h. an den DUTs auf dem WUT) montiert, so dass sie freie
Enden aufweisen, die sich zu einer gemeinsamen Ebene über der
Oberfläche
des WUT erstrecken. Das Testsubstrat weist vorzugsweise einen Wärmeausdehnungskoeffizienten
auf, der jenem des WUT gut entspricht. Alternativ werden die Federkontaktelemente
am Testsubstrat montiert.
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Gemäß der Erfindung werden die
Federkontaktelemente auf dem WUT so angeordnet, dass sie auffächern oder
dass sie an ihren Spitzen ein größeres Rastermaß aufweisen
als an ihren Basen. Die Federkontaktelemente sind geeigneterweise
zusammengesetzte Verbindungselemente.
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In einem Ausführungsbeispiel der Erfindung umfasst
das Testsubstrat ein relativ großes Verbindungssubstrat und
eine Vielzahl von relativ kleinen Substraten, die an dem Verbindungssubstrat
montiert und mit diesem verbunden sind, wobei jedes kleine Substrat
eine kleinere Größe (Fläche) aufweist
als die Größe (Fläche) von
einem der DUTs. Die kleinen Substrate sind auf der vorderen (dem
WUT zugewandten) Oberfläche
des Verbindungs- (Träger-) Substrats
angeordnet. Es ist auch möglich,
dass ein kleines Substrat größer ist
als ein einzelnes DUT und mit zwei oder mehreren DUTs "in Kontakt steht". Die kleinen Substrate
sind geeigneterweise aktive Halbleiterbauelemente wie z. B. anwendungsspezifische integrierte
Schaltungen (ASICs). Die Konstruktion der ASIC ist derart, dass
sie ermöglicht,
dass die Anzahl von Signalen, die von einer äußeren Quelle (z. B. einer Hauptsteuereinheit)
zum Testsubstrat geliefert werden, minimiert wird.
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Im Fall von Federkontaktelementen,
die an den DUTs montiert sind, sind die Spitzen der Federkontaktelemente
vorzugsweise aufgefächert,
so dass sie in einem größeren Abstand
liegen als ihre montierten Basen, und die ASICs sind mit Erfassungskontaktstellen
(Anschlüssen)
versehen, die übergroß sind,
um die Ausrichtungstoleranzen zu lockern. Die Spitzen der Federkontaktelemente
können
auffächern
und dennoch in einer Fläche
angeordnet sein, die dennoch kleiner ist als die Fläche des
DUT, an dem sie montiert sind, und in dieser liegt. Die ASIC zum
Prüfen
des DUT weist eine Größe auf,
die der Fläche
der Spitzen der Federkontaktelemente entspricht.
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In einem Ausführungsbeispiel der Erfindung sind
die ASICs auf ihrer vorderen Oberfläche mit Einbuchtungen versehen,
wobei jede Einbuchtung eine Spitze eines entsprechenden Federkontaktelements, das
an einem DUT montiert ist, aufnimmt. Diese Einbuchtungen können direkt
in der Oberfläche
der ASIC ausgebildet sein oder können
durch eine über der
Oberfläche
der ASIC angeordnete Schicht vorgesehen sein. Nach der Aufnahme
der Spitzen können die
ASICs seitlich bewegt oder gedreht (in der Ebene) werden, um die
Spitzen der Federkontaktelemente mit Seitenwänden der Einbuchtungsstrukturen
in Eingriff zu bringen.
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Gemäß einem Aspekt der Erfindung
werden Mittel zum Sicherstellen der präzisen Ausrichtung der Vielzahl
von ASICs auf das Verbindungs- (Träger-) Substrat, einschließlich Einbuchtungen
an den Rückflächen der
ASICs und entsprechenden Einbuchtungen an der Vorderfläche des
Verbindungssubstrats, und Kugeln, die zwischen den ASICs und dem
Verbindungssubstrat angeordnet sind, bereitgestellt.
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Gemäß einem Aspekt der Erfindung
wird das Testsubstrat auf einer Temperatur gehalten, die niedriger
ist als die Temperatur des WUT. Dies ermöglicht, dass die DUTs auf dem
WUT für
den Zweck der Beschleunigung ihrer Voralterung auf eine höhere Temperatur
angehoben werden, ohne sich nachteilig auf die Lebensdauererwartung
der am Verbindungssubstrat montierten ASICs auszuwirken. Wenn die wärmeausdehnungskoeffizienten
des Testsubstrats jenem des WUT eng entsprechen, führt dies
zu einem unbedeutend geringeren Ausmaß an Wärmeausdehnung des Testsubstrats
als des WUT. Eine signifikante Temperaturdifferenz zwischen dem
WUT und dem Testsubstrat wird durch Anordnen der gesamten Vorrichtung
(WUT und Testsubstrat) in einer Vakuumumgebung leicht bewahrt.
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Bei der Verwendung wird das Testsubstrat mit
dem WUT bei Raumtemperatur in Kontakt gebracht. Die Erfassungsstrukturen
(z. B. Einbuchtungen) auf der Vorderfläche der ASICs halten die Federkontaktelemente
an der Stelle. Die DUTs können dann
eingeschaltet werden. Die Vakuumumgebung verhindert, dass wärme von
den eingeschalteten DUTs die ASICs aufheizt, wodurch ermöglicht wird, dass
die ASICs bei einer viel niedrigeren Temperatur betrieben werden
als der Voralterungstemperatur der DUTs.
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Gemäß einem Aspekt der Erfindung
werden Signale zum Testen der DUTs durch eine äußere Quelle (Hauptsteuereinheit)
zur Vielzahl von ASICs in einem ersten Format wie z. B. einem seriellen
Datenstrom über
relativ wenige Leitungen geliefert und werden in ein zweites Format
wie z. B. einzelne Signale für
die einzelnen relativ vielen der Federkontaktelemente, die mit den
DUTs in Kontakt stehen, umgewandelt. Alternativ kann zumindest ein
Teil der Signale zum Testen der DUTs vielmehr innerhalb der ASICs
erzeugt werden als durch eine externe Hauptsteuereinheit geliefert
werden.
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Gemäß einem Aspekt der Erfindung
können die
ASICs Testergebnisse von den DUTs für die anschließende Übertragung
zur Hauptsteuereinheit sammeln (überwachen).
Diese Information (Testergebnisse) kann verwendet werden, um jedes
der DUTs auf einer individuellen Basis zu charakterisieren. Außerdem können die
ASICs auf der Basis der Testergebnisse von den DUTs ferner das Testen und/oder
die Voralterung an einem DUT, das einen kritischen Test nicht bestanden
hat, beenden.
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In einem weiteren Ausführungsbeispiel
der Erfindung werden die ASICs vielmehr direkt auf einem Siliziumwafer
hergestellt als an diesem montiert. Eine Redundanz wird vorgesehen,
so dass fehlerhafte ASICs oder Teile von diesen elektrisch gegeneinander
ausgetauscht werden können.
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Ein Vorteil der vorliegenden Erfindung
besteht darin, dass die ASICs kostengünstig hergestellt werden können, wobei
jede "Art" ASIC speziell dazu ausgelegt
ist, eine spezielle Art von DUT aufzunehmen (mit diesem in Kontakt
zu kommen).
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Herkömmliche Voralterungsverfahren
beinhalten das Anordnen von DUTs in einem Konvektionsofen, um ihre
Temperaturen zu erhöhen.
Im Zusammenhang mit der vorliegenden Erfindung wäre es im Allgemeinen unerwünscht, die
ASICs solchen wiederholten Heizzyklen auszusetzen. Gemäß der Erfindung
werden das (die) DUT (s) und die ASICs vielmehr miteinander in Kontakt
gebracht und die DUTs werden eingeschaltet, um die Voralterung durchzuführen. Dies
führt dazu,
dass von den DUTs Wärme
erzeugt wird, in den meisten Fällen
ausreichend Wärme,
um die Anforderungen der Erhöhung der
Temperatur der DUTs ohne irgendeine zusätzliche Wärmequelle zu erfüllen.
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Gemäß einem Aspekt der Erfindung
werden die Anordnung von DUTs und des Testsubstrats (Verbindungssubstrat
plus an diesem montierte ASICs) in einer Vakuumumgebung angeordnet
und die einzige Wärme,
der die ASICs ausgesetzt werden, sind kleine Mengen an Wärme, die
entlang der Federkontaktelemente zu den ASICs geleitet wird, was
sich auf die elektrischen Verbindungen zwischen den ASICs und den
DUTs auswirkt. Das DUT-Substrat und das Testsubstrat stehen mit
flüssigkeitsgekühlten Aufspannplatten
in Kontakt, deren Fluid zu verschiedenen Steuereinheiten läuft. Das
DUT-Substrat wird auf eine hohe Temperatur, typischerweise höher als
sie mit gekapselten Teilen aufgenommen werden kann, gebracht, und
das Testsubstrat wird bei oder unterhalb Raumtemperatur gehalten,
was einen erheblich verbesserten elektrischen Betrieb des Prüfgeräts ermöglicht.
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Ein Vorteil der Erfindung besteht
darin, dass die DUTs mit den ASICs in direktem Kontakt stehen und
das Verbindungssubstrat, das die ASICs trägt, ein Verdrahtungssubstrat
mit sehr geringer Dichte sein kann, das sehr wenig Signale von einer
Hauptsteuereinheit empfängt,
wobei die ASICs selbst die Masse der sehr vielen (z. B. 30000) Signale
erzeugen, die erforderlich sind, um eine Vielzahl von DUTs auf einem
WUT zu prüfen.
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Ein Vorteil der Erfindung besteht
darin, dass der DUT-Betrieb über einen
breiten Temperaturbereich ermittelt werden kann, von gut unterhalb
Raumtemperatur bis zur maximalen Temperatur, die von dem Halbleiterprozess
zugelassen wird, alles ohne die ASICs thermisch zu beanspruchen.
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Die vorliegende Erfindung stellt
die befähigende
Technologie für
einen vollständigen
Montageprozess auf Waferebene bereit.
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Weitere Aufgaben, Merkmale und Vorteile der
Erfindung werden angesichts der folgenden Beschreibung derselben
ersichtlich.
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Auf bevorzugte Ausführungsbeispiele
der Erfindung wird im einzelnen Bezug genommen, von welchen Beispiele
in den zugehörigen
Zeichnungen dargestellt sind. Obwohl die Erfindung im Zusammenhang
mit diesen bevorzugten Ausführungsbeispielen
beschrieben wird, sollte es selbstverständlich sein, dass dies den
Gedanken und Schutzbereich der Erfindung nicht auf diese speziellen
Ausführungsbeispiele
begrenzen soll.
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1A ist
eine Seitenquerschnittsansicht einer Vorrichtung zum Durchführen eines
Verfahrens einer Voralterung und eines Tests auf Waferebene gemäß der Erfindung
.
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1B ist
eine Draufsicht auf ein kleines Testsubstrat wie z. B. eine ASIC
(in gestrichelten Linien dargestellt), welches über einem DUT (in durchgezogenen
Linien dargestellt) liegt, gemäß der Erfindung.
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1C ist
eine schematische perspektivische Ansicht des DUT von 1B gemäß der Erfindung.
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1D ist
eine Draufsicht auf die Vorderfläche
der ASIC von 1B gemäß der Erfindung.
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1E ist
eine Draufsicht auf ein kleines Testsubstrat wie z. B. eine ASIC
(in gestrichelten Linien dargestellt), das über zwei DUTs (in durchgezogenen
Linien dargestellt) liegt, gemäß der Erfindung.
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2 ist
eine Seitenansicht eines alternativen Ausführungsbeispiels zum Herstellen
eines Kontakts zwischen einer ASIC und einem DUT gemäß der Erfindung.
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3A ist
eine Seitenquerschnittsansicht einer einzelnen einer Vielzahl von
ASICs mit Erfassungsstrukturen, die Bondkontaktstellen sind, wie
in 1D gezeigt, zum Erfassen
von (Kontakt mit) den Spitzen von an einem DUT montierten Federkontaktelementen
gemäß der Erfindung.
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3B ist
eine Seitenquerschnittsansicht eines alternativen Ausführungsbeispiels
einer einzelnen einer Vielzahl von ASICs mit Strukturen zum Erfassen
der Spitzen von an einem DUT montierten Federkontaktelementen gemäß der Erfindung.
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3C ist
eine Seitenquerschnittsansicht einer RSIC, die ein alternatives
Ausführungsbeispiel von
Strukturen zum Erfassen der Spitzen von an einem DUT montierten
Federkontaktelementen gemäß der Erfindung
zeigt.
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4 ist
eine Seitenquerschnittsansicht von einer von einer Vielzahl von
ASICs mit Strukturen auf ihrer Rückfläche zum
Sicherstellen einer genauen Ausrichtung auf ein Verbindungssubstrat
gemäß der Erfindung.
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5 ist
eine Seitenansicht eines Verfahrens zur Herstellung von elektrischen
Verbindungen zwischen ASICs und dem Verbindungssubstrat gemäß der Erfindung.
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5A, 5B und 5C sind Seitenquerschnittsansichten eines
Verfahrens zur Bereitstellung von elektrischen Wegen von der Vorderfläche eines
elektronischen Bauelements wie z. B. der ASIC der vorliegenden Erfindung
zur Rückfläche der
ASIC gemäß der Erf
indung .
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6A und 6B sind Seitenquerschnittsansichten
eines Verfahrens zum Montieren von Federkontaktelementen an einem
DUT gemäß der Erfindung.
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6C ist
eine perspektivische Ansicht des Federkontaktelements von 6B gemäß der Erfindung.
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7 ist
ein Diagramm des Systems der vorliegenden Erfindung (vergleiche 1A), welches die Anschlussmöglichkeit
und die gesamte Funktionalität
für eine
spezielle konkrete Darstellung der Erfindung gemäß der Erfindung darstellt.
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1A stellt
eine Vorrichtung 100 zum Durchführen eines Verfahrens einer
Voralterung und eines Tests auf Waferebene gemäß der Erfindung dar. Ein Wafer
unter Test (WUT) wird auf einem geeigneten Träger wie z. B. einer temperaturgeregelten Vakuumaufspannplatte 104 derart
angeordnet (aufgenommen), dass die Halbleiterbauelemente 102a, 102b, 102c, 102d,
die auf dem WUT ausgebildet sind (der WUT wird hierin im Allgemeinen
als Element 102 bezeichnet), nach oben gewandt sind (wie
gesehen).
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Eine Vielzahl (vier von vielen sind
gezeigt) von relativ kleinen aktiven elektronischen Bauelementen 106a, 106b, 106c und 106d wie
z. B. anwendungsspezifischen integrierten Schaltungen (ASICs; im
Allgemeinen als Element 106 bezeichnet) sind an einem relativ
großen
Verbindungssubstrat (Basisplatte) 108 montiert, das im
Allgemeinen dieselbe Größe (d. h.
Durchmesser) aufweist wie der WUT 102. Das Verbindungssubstrat 108 und
der WUT 102 weisen beispielsweise beide einen Durchmesser
von acht oder zwölf
Inch auf. Zusammen bilden die elektronischen Bauelemente (ASICs) 106 und
das Verbindungssubstrat 108 ein "TestsubstratÄ.
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Der WUT 102 umfasst eine
Vielzahl (vier von vielen sind gezeigt) von zu testenden Halbleiterbauelementen 102a, 102b, 102c, 102d oder
Bauelementen unter Test (DUTs).
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Eine Vielzahl (vier von vielen sind
gezeigt) von Federkontaktelementen 110 sind mit ihren Basen an
der vorderen (Oberseite, wie gesehen) Oberfläche jedes DUT montiert und
weisen Spitzen auf, die sich zu einer gemeinsamen Ebene über der
vorderen Oberfläche
des DUT erstrecken. Diese Federkontaktelemente sind geeigneterweise
die frei stehenden, länglichen,
zusammengesetzten Verbindungselemente der HAUPTAKTE, sind jedoch
nicht darauf begrenzt.
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Bei der Verwendung werden das Testsubstrat
(106, 108) und der WUT 102 in einer vorbestimmten
Ausrichtung zusammengebracht (zueinander hin), bis die Spitzen der
Federkontaktelemente 110 elektrische Druckkontakt-Verbindungen mit
entsprechenden Anschlüssen
(Erfassungskontaktstellen) 120 (siehe 1D) an den vorderen Oberflächen der ASICs 106 hergestellt
haben.
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Führungsstifte 112,
die um den Umfang des WUT und des Testsubstrats angeordnet sind,
stellen eine genaue Ausrichtung sicher. (Das Verbindungssubstrat
kann einen größeren Durchmesser
aufweisen als der WUT und die Führungsstifte
können durch
entsprechende Führungslöcher in
dem Verbindungssubstrat hindurchtreten.) Ein Druckanschlag (Anschlagring) 114,
der geeignet auf der Fläche
des WUT angeordnet ist, begrenzt das Ausmaß an Bewegung – d. h.
die Strecke, um die sich die Spitzen der Federkontaktelemente 110 biegen,
wenn sie gegen die Erfassungskontaktstellen 120 gedrückt werden.
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Wie in 1A dargestellt,
liefert ein Hauptrechner 116 über das Verbindungssubstrat 108 Signale
zu den ASICs 106. Diese Signale sind Testsignale zum Prüfen der
Vielzahl von DUTs. Da die DUTs auf dem WUT typischerweise zueinander
identisch sind, kann ein einzelner Satz von Testsignalen (Vektoren)
für die
Vielzahl von DUTs erzeugt werden. Alternativ werden die Testvektoren
durch die einzelnen ASICs unter der Gesamtsteuerung des Hauptrechners
erzeugt. Leistung (z. B. Vdd und Vss) wird auch geeigneterweise
von einer Stromversorgung 118 über die ASICs 106 zu
den DUTs geliefert (z. B. durch direktes Speisen durch die ASICs
hindurch).
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Das Verbindungssubstrat 108 ist
im Wesentlichen ein Verdrahtungs- (Verbindungs-) Substrat und ist
vorzugsweise ein Siliziumwafer mit demselben Wärmeausdehnungskoeffizienten
wie der WUT 102. Die ASICs 106 sind geeigneterweise
mit dem Verbindungssubstrat durch Bonddrähte verbunden, die sich zwischen
den vorderen (unteren, wie gesehen) Oberflächen der ASICs und der vorderen
(unteren, wie gesehen) Oberfläche
des Trägersubstrats
erstrecken.
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Ein Schlüsselmerkmal der Erfindung besteht darin,
dass eine direkte Verbindung (über
die Federkontaktelemente 110) zwischen den DUTs und den ASICs
besteht. Genau dort werden die riesige Mehrheit der Verbindungen
im Gesamtsystem hergestellt und, wie nachstehend genauer beschrieben,
müssen sehr
(äußerst) wenig
Verbindungen innerhalb des Verbindungssubstrats (108) selbst
hergestellt werden. Die direkte Verbindung zwischen den ASICs und den
DUTs wird durch Anordnen der ASICs auf der DUT-Seite (vordere Oberfläche) des
Verbindungssubstrats erleichtert. Wenn beispielsweise Zehntausende
(z. B. 30000) Verbindungen mit den DUTs über das Verbindungssubstrat
(d. h. vielmehr durch Federkontaktelemente einer gewissen Art, die
auf dem Verbindungssubstrat angeordnet sind, als über die
ASICs) hergestellt werden würden,
müssten
ungeachtet dessen, wo die ASICs angeordnet sind, diese Zehntausenden
von Verbindungen innerhalb des Verbindungssubstrats geführt werden.
Wie nachstehend genauer beschrieben wird, können diese Zehntausenden von
Signalen direkt durch die ASICs selbst für die DUTs erzeugt werden,
wobei äußerst wenig
(z. B. VIER) Signale von der Hauptsteuereinheit durch das Verbindungssubstrat
zu den ASICs geleitet werden.
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Der WUT 102 und das Testsubstrat 106/108 werden
geeigneterweise innerhalb eines luftdichten Gefäßes 130 in Verbindung
mit einer Vakuumquelle (nicht dargestellt) angeordnet, so dass die
Verfahren der vorliegenden Erfindung zumindest in einem Teilvakuum,
einschließlich
eines Hochvakuums, oder unter anderen gesteuerten Atmosphärenbedingungen
ausgeführt
werden können.
Wie vorstehend erwähnt,
isoliert ein Vakuum vorteilhafterweise die DUTs thermisch von den
ASICs.
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Gemäß einem Merkmal der Erfindung
wird das Testsubstrat 106/108 an einer temperaturgeregelten
Aufspannplatte 104a (vergleiche 104) montiert,
so dass es auf einer Temperatur gehalten werden kann, die von der
Temperatur des WUT 102 während der Voralterung vollständig unabhängig ist
(typischerweise signifikant niedriger als diese).
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AUFFÄCHERUNG
DER SPITZEN DER FEDERKONTAKTELEMENTE
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Wie vorstehend erwähnt, weisen
moderne Halbleiterbauelemente häufig
eine große
Vielzahl von Bondkontaktstellen auf, die in einem feinen Rastermaß von ungefähr 4 mils
angeordnet sind. Die Federkontaktelemente (110) sind mit
ihren Basen an den Bondkontaktstellen der DUTs montiert. Wenn die Federkontaktelemente
gleichmäßig (z.
B. parallel zueinander) von den DUTs hervorragen sollten, würden ihre
Spitzen auch in einem Rastermaß von 4 mils
liegen und die Ausrichtung von entsprechenden Erfassungskontaktstellen
auf den ASICs wäre
schwierig.
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Wie in 18 gezeigt,
weist jedes DUT, beispielsweise das DUT 102a, eine Vielzahl
(vierundzwanzig von vielen sind dargestellt) von Bondkontaktstellen 107 (als
Quadrate dargestellt) auf, die entlang einer Mittellinie des DUT
angeordnet sind. Ein frei stehendes Federkontaktelement (110)
ist an jeder Bondkontaktstelle montiert und ist im Allgemeinen in
neunzig Grad zur Mittellinie des DUT angeordnet. Wie in 1B gezeigt, können die
Federkontaktelemente so angeordnet werden, dass sie sich in entgegengesetzten
Richtungen voneinander erstrecken sowie eine abwechselnde Länge aufweisen.
Ein erstes Federkontaktelement 110a ist beispielsweise relativ
lang und erstreckt sich um einen ersten Abstand in einer ersten
Richtung von der Mittellinie des DUT 106; ein zweites Federkontaktelement 110b ist relativ
lang und erstreckt sich um den ersten Abstand in einer zweiten Richtung
entgegengesetzt zur ersten Richtung von der Mittellinie des DUT 106;
ein drittes Federkontaktelement 110c ist relativ kurz und
erstreckt sich um einen zweiten Abstand, der kleiner ist als der
erste Abstand, in der ersten Richtung von der Mittellinie des DUT 106;
und ein viertes Federkontaktelement 110d ist relativ kurz
und erstreckt sich um den zweiten Abstand in der zweiten Richtung
von der Mittellinie des DUT 106.
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Wie am besten in 1B zu sehen ist, sind die Spitzen (als
Kreise dargestellt) der Federkontaktelemente 110 alle in
einer Fläche
angeordnet, die kleiner ist als die Fläche (innerhalb des Umfangs)
des DUT 106a, wobei die kleinere Fläche die Fläche der entsprechenden ASIC 106a ist,
deren Umfang in der Zeichnung durch ein Rechteck in gestichelter
Linie dargestellt ist. In dieser Weise wird leicht bewirkt, dass
die freien Enden (Spitzen) der Federkontaktelemente (110)
in einem größeren Rastermaß (Abstand) liegen
als die Bondkontaktstellen (107) der DUTs, an denen sie
montiert sind.
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Es liegt innerhalb des Schutzbereichs
dieser Erfindung, dass die Spitzen der Federkontaktelemente in einen
viel kleineren Raum eingeschränkt sind
als durch das Rechteck in gestrichelter Linie in 1B gezeigt ist, beispielsweise um kleinere
DUTs unterzubringen.
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1C ist
eine schematische perspektivische Ansicht des DUT 102a von 1B, wobei die Basisspitzen
der Federkontaktelemente 110 entlang einer Mittellinie
des DUT angeordnet sind.
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Ein Vorteil dieser Erfindung, wie
in 1D dargestellt, besteht
darin, dass die "Erfassungs"- (Bond-) Kontaktstellen 120 auf
den ASICs 106 übergroß (größer als
die Größe der Bondkontaktstellen 107 auf
dem DUT) sein können,
wodurch Toleranzzwänge
für die
Positionierung der Spitzen der Federkontaktelemente (110)
gelockert werden.
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Die HAUPTAKTE beschreibt eine Anzahl
von Weisen, in denen elastische Verbindungselemente an Halbleiterbauelementen
montiert werden können, während eine
Rastermaßspreizung zwischen
den Basen der Verbindungselemente und ihren Spitzen bewirkt wird.
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Die Schnittstelle zwischen dem Testsubstrat und
dem WUT wurde als mit einer ASIC pro DUT dargestellt, wobei jede
der ASICs auf ein entsprechendes der DUTs ausgerichtet ist. Es liegt
innerhalb des Schutzbereichs dieser Erfindung, dass andere Beziehungen
hergestellt werden können.
Wie in 1E dargestellt,
kann beispielsweise eine RSIC 126 (deren Umfang durch ein
Rechteck in gestrichelter Linie dargestellt ist) zwei benachbarte
DUTs 102a und 102b "überspannen".
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Ein Schlüsselmerkmal der vorliegenden
Erfindung besteht darin, dass die ASICs (106), die in einer
so engen wie möglichen
Nähe zu
den DUTs (102), nämlich
auf der DUT-Seite des Verbindungssubstrats (108), angeordnet
sind, leicht mit einer eingebauten Funktionalität versehen werden. Dies liefert
viele günstige
Ergebnisse. Signifikant weniger Signale müssen vom Hauptrechner 116 zum
Verbindungssubstrat 108 geliefert werden und weniger Signale
müssen
vom Verbindungssubstrat geleitet werden. Diese Lockerung der Signalübertragungszwänge für das Verbindungssubstrat
ermöglicht
viel mehr Flexibilität
im Material, in der Konstruktion und in der Ausführung des Verbindungssubstrats
und eine daraus folgende Kostenverringerung. Die enge Nähe der ASICs
zu den DUTs und die dazwischen hergestellten entsprechenden direkten
Verbindungen vermeiden auch ungünstig
lange Signalwege und erleichtern ein Testen der DUTs mit Geschwindigkeit.
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Wie vorstehend erwähnt, können beliebige geeignete
Federkontaktelemente verwendet werden, um die Druckverbindungen
zwischen den ASICs und den DUTs zu bewirken.
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Es liegt auch innerhalb des Schutzbereichs dieser
Erfindung, dass die Federkontaktelemente vielmehr an den ASICs als
den DUTs montiert werden. Dies ist in 2 dargestellt,
in welcher eine Vielzahl (vier von vielen sind dargestellt) von
Federkontaktelementen 210 (vergleiche 110) mit
ihren Basen an den RSICs 206 (vergleiche 106)
montiert sind, wobei die Spitzen (distalen Enden) der Federkontaktelemente 210 so
angeordnet sind, dass sie Druckverbindungen mit entsprechenden Bondkontaktstellen (nicht
dargestellt) auf den DUTs 202 (vergleiche 102) herstellen.
Mit anderen Worten, ein beliebiges geeignetes Mittel zum Bewirken
von Verbindungen zwischen den ASICs und den DUTs kann verwendet werden,
um die Verfahren der vorliegenden Erfindung auszuführen. Es
liegt auch innerhalb des Schutzbereichs dieser Erfindung, dass andere
als Federkontaktelemente verwendet werden, um die Verbindungen zwischen
den ASICs und den DUTs zu bewirken, einschließlich, jedoch nicht begrenzt
auf, Mikrohöcker
und dergleichen.
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ERFASSUNG
DER SPITZEN DER FEDERKONTAKTELEMENTE
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Wie vorstehend erörtert, können die Spitzen der Federkontaktelemente,
die an den DUTs montiert sind, einfach durch Pressen gegen entsprechende Erfassungskontaktstellen
auf den ASICs "erfasst" werden und es wurde
gezeigt, dass die Toleranzzwänge
durch Bewirken einer Rastermaßspreizung mit
den Federkontaktelementen, und indem übergroße Erfassungskontaktstellen
auf den ASICs vorhanden sind, gelockert werden können. Ein weiteres Verfahren
zum Bewirken einer Verbindung zwischen den Spitzen der Federkontaktelemente
und den ASICs wird nun erörtert.
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3A stellt
ein grundlegendes Ausführungsbeispiel
der Erfassung der Spitzen der Federkontaktelemente 310 (vergleiche 110),
die an einem DUT 302 (vergleiche 102) montiert
sind, mit Erfassungskontaktstellen, die Bondkontaktstellen 308 (vergleiche 120)
sind, die auf der vorderen Oberfläche der ASIC 306 (vergleiche 106)
angeordnet sind, dar.
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Gemäß einem Aspekt der Erfindung
können topologische "Erfassungs"-Strukturen in oder
auf der vorderen Oberfläche
der ASIC ausgebildet werden, um während der Voralterung und des
Tests eine zuverlässige
Ausrichtung der Spitzen der Federkontaktelemente auf die ASICs sicherzustellen.
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3B stellt
eine 326 der Vielzahl von ASICs (vergleiche 106),
die am Verbindungssubstrat (nicht dargestellt, siehe 108)
montiert sind, eines der Vielzahl von DUTs 322 (vergleiche 102a)
und ein Verfahren zum Bewirken einer zuverlässigen Druckverbindung zwischen
den beiden dar. Wie in den vorherigen Beispielen sind eine Vielzahl
von Federkontaktelementen 330 (vergleiche 110)
mit ihren Basen an der Fläche
des DUT 322 montiert und erstrecken sich von dieser. In
diesem Beispiel sind die Federkontaktelemente so angeordnet, dass
ihre Spitzen (distalen Enden) in einem größeren (gröberen) Rastermaß liegen
als ihre Basen.
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Eine Vielzahl (zwei von vielen sind
dargestellt) von Einbuchtungen 328, geeigneterweise in Form
von Pyramiden mit mindestens drei Seiten, erstrecken sich in die
ASIC 322 von deren Fläche.
Diese Einbuchtungen 328 sowie andere Einbuchtungen, die
nachstehend beschrieben werden, werden unter Verwendung von herkömmlichen
Halbleiterfertigungsverfahren wie z. B. Mikrobearbeitung, leicht ausgebildet.
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Eine Metallisierung (nicht dargestellt)
wird auf die Seitenwände
dieser Einbuchtungen 328 aufgebracht und steht mit aktiven
Elementen (nicht dargestellt) der ASIC 326 in elektrischer
Verbindung.
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Bei der Verwendung treten, wenn die
RSIC 326 und das DUT 322 zusammengebracht werden, die
Spitzen der Federkontaktelemente 330 in die Einbuchtungen 328 ein,
wonach die ASIC seitlich (über die
Seite, wie gezeigt) bewegt oder leicht gedreht (um eine Achse, die
auf der Seite vertikal ist) werden kann, um sicherzustellen, dass
die Spitzen der Federkontaktelemente 330 mit den Seitenwänden der Einbuchtungen 328 mit
ausreichender Kraft in Eingriff kommen, um eine zuverlässige elektrische
Druckverbindung zwischen diesen sicherzustellen.
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Ein alternatives Verfahren zum Erfassen
(in Eingriff bringen) der Spitzen der Federkontaktelemente ist in 3C dargestellt. In diesem
Fall weist die ASIC 346 (vergleiche 326) eine
Vielzahl (zwei von vielen sind gezeigt) von Kontaktstellen (Anschlüssen) 344 auf,
die in einer herkömmlichen
Weise auf ihrer vorderen Oberfläche
ausgebildet sind. Eine Schicht 350 aus Isolationsmaterial
wie z. B. ein Siliziumchip, die so mikrobearbeitet wurde, dass sie
eine Vielzahl (zwei von vielen sind dargestellt) von Öffnungen 348 (vergleiche 328)
aufweist, die sich durch diese hindurch erstrecken und auf die Kontaktstellen 344 ausgerichtet
sind, ist über
der vorderen Oberfläche
der ASIC 346 angeordnet. Mit anderen Worten, anstelle der
direkten Ausbildung von Einbuchtungen (328) in der Oberfläche der
ASIC (346) stellt bei diesem alternativen Verfahren eine
andere darüberliegende
Struktur 350 vergleichbare Erfassungsstrukturen (348)
bereit. Wie im vorherigen Beispiel können die Seitenwände der
Erfassungsstrukturen 348 metallisiert werden und die ASIC
entweder seitlich oder in einer Drehung bezüglich des DUT (nicht dargestellt)
bewegt werden, um eine zuverlässige
elektrische Druckverbindung zwischen der ASIC 346 und den
Federkontaktelementen 340 (vergleiche 330) sicherzustellen.
Der Siliziumchip 350 kann mit Nitrid isoliert sein.
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Es sollte zu erkennen sein, dass
das Mittel auf der ASIC, um mit den Spitzen der Federkontaktelemente
in Kontakt gebracht zu werden, zerklüftet sein muss. Dazu können die
Erfassungskontaktstellen (120 oder 308 oder 344)
beispielsweise mit 0,5–1,0
mils eines verschleißbeständigen,
elektrisch leitenden Materials wie z. B. Nickel bedeckt (z. B, plattiert)
werden. In einer ähnlichen
Weise können die
Einbuchtungen (Erfassungsstrukturen) 328 mit einer vergleichbaren
Menge an Nickel bedeckt werden.
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AUSRICHTUNG
VON KLEINEN SUBSTRATEN AUF DAS VERBINDUNGSSUBSTRAT
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Wie vorstehend erörtert, ist es bevorzugt, dass
eine Vielzahl von elektronischen Bauelementen wie z. B. ASICs an
einem größeren Verbindungssubstrat
montiert werden. Unter anderem vermeidet dies eine Anforderung,
gute aktive Bauelemente über
der gesamten Oberfläche
des Verbindungssubstrats hervorzubringen (d. h. im Fall eines Siliziumwafer-Verbindungssubstrats
könnte
die Schaltung der ASICs direkt in den Siliziumwafer integriert werden.)
Offensichtlich muss ein geeigneter Mechanismus bereitgestellt werden,
um eine genaue Ausrichtung der Vielzahl von ASICs auf das Verbindungssubstrat
sicherzustellen.
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4 stellt
ein Verfahren 400 zum Sicherstellen einer genauen Ausrichtung
einer Vielzahl (eine von vielen ist gezeigt) von ASICs 406 (vergleiche 106, 206, 306, 326 und 346)
auf ein größeres Verbindungssubstrat 408 (vergleiche 108)
dar. In diesem Fall ist die hintere (obere, wie gesehen) Oberfläche jeder
ASIC 406 mit mindestens zwei (nur zwei sind gezeigt) Einbuchtungen 412 in
einer Weise ähnlich zu
den vorstehend beschriebenen Einbuchtungen 328 und 348 versehen,
die geeigneterweise in Form einer Pyramide vorliegen, die sich in
die hintere Oberfläche
der ASIC 106 erstreckt. Diese Einbuchtungen 412 können mit
engen Toleranzen unter Verwendung von herkömmlichen Halbleiterfertigungsverfahren
lithographisch festgelegt und ausgebildet werden.
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Vergleichbare Einbuchtungen 414 sind
in der vorderen (unteren, wie gesehen) Oberfläche des Verbindungssubstrats 408 ausgebildet,
welches, wie vorstehend erwähnt,
geeigneterweise ein Halbleiterwafer ist. Diese Einbuchtungen 414 können ebenso unter
Verwendung von herkömmlichen
Halbleiterfertigungsverfahren ausgebildet werden, so dass sie enge
Toleranzen aufweisen (vergleiche 306).
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Die Einbuchtungen 412 und 414 weisen
jeweils eine Abmessung ("Breite"), gemessen über die Oberfläche der
jeweiligen ASIC 406 oder des Verbindungssubstrats 408,
in dem sie ausgebildet sind, auf. Die Breite der ASIC-Einbuchtungen 412 ist
vorzugsweise dieselbe wie die Breite der Verbindungssubstrat-Einbuchtungen 414,
die beide geeignet im Bereich von 3–5 mils liegen, wie z. B. 4
mils.
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Um die ASIC 406 am Verbindungssubstrat 408 zu
montieren, werden kleine Sphären
(Kugeln) 420 mit einem Durchmesser, der der Breite der
Einbuchtungen 412 und 414 vergleichbar ist, zwischen den
Einbuchtungen 412 und den entsprechenden Einbuchtungen 414 angeordnet,
um eine genaue Ausrichtung der ASIC 406 auf der vorderen
Oberfläche
des Verbindungssubstrats 408 sicherzustellen. Der Durchmesser
der Kugeln 4200 ist vorzugsweise geringfügig, wie
z. B. 2 + 1 mils, größer als
die Breite (Weite) der Einbuchtungen 412 und 414,
was dazu führt,
dass ein kleiner Spalt mit gesteuerter Abmessung zwischen der hinteren
(oberen, wie gesehen) Oberfläche
der ASIC 406 und der vorderen (unteren, wie gesehen) Oberfläche des
Verbindungssubstrats 408 vorhanden ist. Die Abmessung des
Spalts (vertikal, wie gesehen) liegt beispielsweise im Bereich von 2–5 mils.
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Ein geeigneter Klebstoff (nicht dargestellt), der
vorzugsweise wärmeleitend
ist, wird im Spalt (d. h. zwischen den gegenüberliegenden Flächen der ASIC
und des Verbindungssubstrats) angeordnet, um die ASIC am Verbindungssubstrat
zu befestigen. Ein Beispiel eines geeigneten Klebstoffs ist mit
Silber gefülltes
Epoxy und der Klebstoff sollte vorzugsweise von einer Art sein,
die ermöglicht,
dass eine fehlerhafte ASIC entfernt (wie z. B. mit einem geeigneten Lösungsmittel
oder mit Wärme)
und ersetzt wird.
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Es liegt innerhalb des Schutzbereichs
dieser Erfindung, dass ein beliebiger geeigneter Mechanismus zum
Ausrichten der ASICs auf das Verbindungssubstrat verwendet wird.
Es liegt beispielsweise innerhalb des Schutzbereichs dieser Erfindung,
dass die Rückseite
der ASIC mit einer kalibrierbaren (wie z. B. rechteckigen, 10 mils
mal 20 mils) Lotstruktur versehen wird, dass die Vorderseite des
Verbindungssubstrats mit einer vergleichbaren kalibrierbaren Lotstruktur
versehen wird und dass eine Lot(oder Gold-Zinn-) Vorform zwischen
diesen angeordnet und aufgeschmolzen wird, woraufhin die Oberflächenspannung,
die durch das Lot in seinem flüssigen Zustand
ausgeübt
wird, eine genaue Ausrichtung der ASIC auf das Verbindungssubstrat
sicherstellt.
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VERBINDUNG
DER ASICS MIT DEM VERBINDUNGSSUBSTRAT
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Wie vorstehend erwähnt, werden
die ASICs mit dem Verbindungssubstrat unter Verwendung von herkömmlichen
Drahtbondverfahren geeignet elektrisch verbunden.
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Zum Einschalten einer Vielzahl von
DUTs, die sich auf einem WUT befinden, für den Zweck der Voralterung
der DUTs, ist eine relativ große
Menge an elektrischer Leistung erforderlich. Beispielsweise in der
Größenordnung
von Hunderten von Watt für
einen gesamten WUT. Aufgrund der physikalischen Anordnung des Systems
der vorliegenden Erfindung ist es bevorzugt, diese elektrische Leistung über die ASICs
und über
die entsprechenden Federkontaktelemente zu liefern. In der Beschreibung,
die folgt, wird ein Verfahren zum Speisen von Leistung "direkt durch" die ASICs dargestellt.
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5 stellt
eine ASIC 506 (vergleiche 106, 206, 306, 326, 346 und 406)
dar, die gewöhnlich
mit Bonddrähten
(nicht dargestellt, siehe 510) mit einem Verbindungssubstrat 508 (vergleiche 108)
elektrisch verbunden wäre.
Im Gegensatz dazu, dass relativ wenig Verbindungen erforderlich
sind, um einzuleiten, dass die ASIC Signale zum DUT (nicht dargestellt)
liefert, um die DUTs einzuschalten, um die Voralterung zu bewirken,
ist eine beträchtliche
Menge an Leistung erforderlich, was eine entsprechende beträchtliche
Anzahl von Bonddrahtverbindungen zwischen der ASIC und dem Verbindungssubstrat
erfordert. Die Anzahl von Bonddrahtverbindungen zwischen der ASIC
und dem Verbindungssubstrat wäre ungefähr gleich
der Anzahl von Leistungsverbindungen, die (z. B. über Federkontaktelemente 110)
mit dem DUT (z. B. 102) hergestellt werden, die einhundert
oder mehr sein könnten.
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Gemäß einem Aspekt der Erfindung
wird Leistung zwischen dem Verbindungssubstrat und der ASIC unter
Verwendung von Verbindungsmitteln übertragen, die in der Lage
sind, mehr Leistung (Watt) zu übertragen
als herkömmliche
Bonddrähte, wodurch
die Anzahl von erforderlichen Verbindungen verringert wird.
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5A, 5B und 5C stellen ein Verfahren 500 zum
Bewirken von elektrischen Verbindungen zwischen einer ASIC und einem
Verbindungssubstrat dar.
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5A stellt
eine ASIC 526 (vergleiche 106, 206, 306, 326, 406 und 506)
mit einer kleinen Vielzahl (eines ist gezeigt) von Löchern 522 dar,
die sich vollständig
durch den Körper
der ASIC 526 von ihrer vorderen Oberfläche 526a zu ihrer
hinteren Oberfläche 528b erstrecken.
Diese Löcher 522 werden
geeigneterweise in einer Weise ähnlich
zu jener ausgebildet, die verwendet wurde, um die Einbuchtungen 308 in
der vorderen Oberfläche
der ASIC 306 und die Einbuchtungen 412 in der
hinteren Oberfläche
der ASIC 406 zu erzeugen – es wird nämlich eine Einbuchtung (erster
Teil des Lochs 522) 522a in der vorderen Oberfläche 526a der
ASIC 526 mit einer Tiefe von mindestens der Hälfte der
Dicke (vertikal, wie gesehen) der ASIC 526 ausgebildet
und eine Einbuchtung (zweiter Teil des Lochs 522) 522b wird
in der hinteren Oberfläche 526b der
ASIC 526 mit einer Tiefe ausgebildet, die ausreicht, damit
der zweite Lochteil 522b zum ersten Lochteil 522a benachbart
ist. Die Abmessungen der Lochteile 522a und 522b sind derart,
dass sichergestellt wird, dass eine kontinuierliche Öffnung besteht,
die sich durch den ASIC-Chip 526 erstreckt.
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5B stellt
einen nächsten
Schritt in dem Prozess dar, in dem eine leitende Schicht (z. B.
Wolfram, Titan-Wolfram usw.) wie z. B. durch Sputtern in die ersten
und zweiten Lochteile abgeschieden wird, was zu einem ersten Teil 524a einer
leitenden Schicht, der sich in den ersten Lochteil 522a erstreckt,
und einem zweiten Teil 524b einer leitenden Schicht, der
sich in den zweiten Lochteil 522b erstreckt, führt. Wie
dargestellt, besteht eine Unstetigkeit zwischen diesen zwei Teilen 524a und 524b der leitenden
Schicht. Wie dargestellt, erstrecken sich die Teile 524a und 524b der
leitenden Schicht vorzugsweise von innerhalb der jeweiligen Lochteile
auf die jeweiligen Oberflächen 526a und 526b der
ASIC 526. In der Praxis kann eine Seite (links oder rechts, wie
gesehen) jedes Lochteils 522a und 522b mehr Material
vom Sputtern erhalten als eine entgegengesetzte (rechts oder links,
wie gesehen) Seite des Lochteils.
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5C stellt
einen nächsten
Schritt in dem Prozess dar, in dem die Unstetigkeit zwischen den zwei
Teilen 524a und 524b der leitenden Schicht durch
eine Masse 528 aus leitendem Material (z. B. Gold, Nickel
usw.) verbunden (überbrückt) wird,
welche geeigneterweise durch Plattieren (d. h. Eintauchen der ASIC
in ein Plattierungsbad und ausreichendes Plattieren, um die zwei
Teile der leitenden Schicht zu verbinden) aufgebracht wird.
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Der für das Ausbilden von leitenden
Kontaktlöchern
in der ASIC beschriebene Prozess ist gleichermaßen auf das Verbindungssubstrat
der vorliegenden Erfindung anwendbar.
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Es liegt innerhalb des Schutzbereichs
dieser Erfindung, dass eine Menge an leitendem Material (z. B. mit
Silber gefülltes
Epoxy) innerhalb der Lochteile angeordnet wird, um die Unstetigkeit
zu überbrücken (d.
h. anstatt zu plattieren, um die Unstetigkeit zu überbrücken).
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FEDERKONTAKTELEMENTE
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Frei stehende, längliche Federkontaktelemente,
wie sie z. B. in 1 (Elemente 110)
und 2 (Elemente 210)
gezeigt wurden, und Verfahren zum Montieren solcher Federkontaktelemente
an Substraten, einschließlich
Halbleiterbauelementen, sind im einzelnen in vielen der vorstehend
erwähnten US-
und PCT-Patentanmeldungen, beispielsweise in der US-Patentanmeldung
Nr. 08/452 255 und ihrem Gegenstück,
der PCT-Patentanmeldung Nr. US95/14909, beschrieben. Solche Federkontaktelemente,
wie darin beschrieben, werden auch als "zusammengesetzte Verbindungselemente", "elastische Kontaktstrukturen" und dergleichen
bezeichnet und beinhalten im Allgemeinen Drahtbonden eines weichen
(z. B. Gold) Drahts an einen Anschluss eines elektronischen Bauelements,
das Formen und Trennen des Drahts in einen Drahtschaft mit einer federungsfähigen Form
und das Überziehen
des Drahtschafts und des benachbarten Bereichs des Anschlusses mit
mindestens einer Schicht aus einem harten Material (z. B. Nickel).
Solche zusammengesetzten Verbindungselemente können auch auf Opfersubstraten
hergestellt und anschließend
an dem elektronischen Bauelement montiert werden.
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Es liegt innerhalb des Schutzbereichs
dieser Erfindung, dass beliebige geeignete Federkontaktelemente
verwendet werden, um das Voralterungs- und Testsystem auf Waferebene
der vorliegenden Erfindung zu realisieren.
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6A–6C stellen ein alternatives
Verfahren zum Ausbilden von Federkontaktelementen dar, die bei der
vorliegenden Erfindung verwendet werden können. Diese Federkontaktelemente
sind vielmehr "gefertigt" als "zusammengesetzt".
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Wie in 6A dargestellt,
beinhaltet ein Beispiel eines Verfahrens 600 zur Herstellung
von elastischen, frei stehenden Kontaktstrukturen das Aufbringen
einer Anzahl (drei sind gezeigt) von strukturierten Isolationsschichten 604, 606, 608 auf
einem Halbleiterbauelement 602. Das Halbleiterbauelement 602 weist
eine Vielzahl (eine ist gezeigt) von Bondkontaktstellen 612 auf
seiner Oberfläche
auf (oder die von seiner Oberfläche
aus zugänglich
sind). Die Schichten werden so strukturiert, dass sie Öffnungen (wie
gezeigt) aufweisen, die auf die Bondkontaktstelle(n) ausgerichtet
sind, und die Öffnungen
sind so bemessen und geformt, dass sich eine Öffnung in einer Schicht (z.
B. 608, 606) weiter von der Bondkontaktstelle
erstreckt als eine Öffnung
in einer darunterliegenden Schicht (z. B. 606, bzw. 604).
Eine Schicht aus leitendem Material 614 wird in die Öffnung eingebracht.
Als nächstes
kann eine Masse aus leitenden Material 620 in der (den) Öffnung en)
wie z. B. durch Elektroplattieren ausgebildet werden. Wie dargestellt,
wird diese Masse an der Bondkontaktstelle 412 verankert,
und nachdem die Isolationsschichten entfernt sind (wie am besten
in 6B zu sehen), ist
sie frei stehend (nur an einem Ende derselben befestigt). Durch
geeignete Wahl des Materials und der Geometrie können diese Massen 620 als
elastische, frei stehende Kontaktstrukturen wirken. Wie am besten
in 4C zu sehen, erstrecken
sich die hergestellten Kontaktstrukturen 620 von 6A und 6B nicht nur vertikal über der
Oberfläche
des Bauelements 602, sondern auch seitlich. In dieser Weise
werden die Kontaktstrukturen 620 leicht so konstruiert,
dass sie sowohl in der Z-Achse (wie durch den Pfeil 622 dargestellt)
als auch in der x-y-Ebene (parallel zur Oberfläche des Bauelements 602,
wie durch den Pfeil 624 dargestellt) nachgiebig sind.
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VORALTERUNG
DER DUTs
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Der Prozess der Voralterung eines
Halbleiterbauelements beinhaltet das Einschalten der Bauelemente
mit einer erhöhten
Temperatur, um den Ausfall eines latenten fehlerhaften Chips zu
beschleunigen (d. h. um absichtlich eine "Anfangssterblichkeit" zu verursachen). Es ist bekannt, dass
diese Beschleunigung durch Erhöhen
der Temperatur und der angelegten Betriebsspannung verbessert werden kann.
Wenn die Halbleiterbauelemente jedoch bereits gekapselt sind, erlegen
die Materialien des Gehäuses
(z. B. Kunststoff) den Temperaturen, denen die gekapselten Halbleiterbauelemente
in einem Voralterungsofen ausgesetzt werden können, Begrenzungen (eine Barriere)
auf. Sehr wenige Gehäuse können es
tolerieren, verlängert
hohen Temperaturen ausgesetzt zu werden, insbesondere wenn organische
Materialien in dem Gehäuse
enthalten sind.
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Eine übliche Voralterungsbetriebsweise
beinhaltet das Erhitzen des gekapselten Halbleiterbauelements auf
eine Temperatur von 125°C
für einen Zeitraum
von 96 Stunden. Im Allgemeinen kann die Voralterungszeit für jeden
Anstieg der Übergangstemperatur
von 10 Grad Celsius halbiert werden. Wenn DUTs beispielsweise bei
150°C einen
Tag Voralterung benötigen,
können
sie bei 160°C
wirksam in einem halben Tag vorgealtert werden.
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Eine weitere Barriere für die Erhöhung der Voralterungstemperatur
besteht darin, dass irgendein Testbeauelement, das sich im Voralterungsofen
befindet, auch aufgeheizt wird, was seinen Ausfall beschleunigen
kann. Die ASICs der vorliegenden Erfindung würden beispielsweise beschleunigte
Ausfälle
erleiden, wenn sie denselben Voralterungstemperaturen ausgesetzt
werden würden
wie die DUTs.
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Gemäß einem Aspekt der Erfindung
wird die Voralterung bei einer Temperatur von mindestens 150°C durchgeführt. Da
die DUTs noch nicht gekapselt sind und da die Federkontaktelemente,
die an den DUTs (oder an den ASICs) montiert sind, vollständig metallisch
sind, ist es in dieser Stufe des Prozesses möglich, die DUTs Temperaturen
auszusetzen, die ansonsten die gekapselten Halbleiterbauelemente,
die Materialien enthalten, die solche erhöhten Temperaturen nicht ertragen
können,
zerstören
würden.
Die Voralterung kann an allen der auf dem Wafer befindlichen (nicht
zertrennten) Halbleiterbauelemente (DUTs) oder an ausgewählten Teilen
der auf dem Wafer befindlichen Halbleiterbauelemente durchgeführt werden.
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Wie vorstehend erwähnt, werden
die ASICs (106) und der WUT (102) leicht in einem
Gefäß angeordnet,
das ausgepumpt werden kann, um ein wesentliches Vakuum zu erzeugen,
und der WUT (102) wird leicht auf einer temperaturgeregelten
Aufspannplatte (104) montiert. Da die elektrische Leistung,
die erforderlich ist, um die Voralterung einzuleiten, Wärme, in
den meisten Fällen
mehr als genügend
Wärme,
um die DUTs auf die gewünschte
Voralterungstemperatur zu erhöhen,
erzeugt, arbeitet die temperaturgeregelte Aufspannplatte (104)
in einer Kühlbetriebsart.
Da ein Vakuum vorhanden ist, besteht ein minimaler thermischer Weg
zwischen den DUTs und den RSICs im Gegensatz zu den Federkontaktelementen
(110), wodurch ermöglicht
wird, dass die ASICs bei wesentlich niedrigeren Temperaturen arbeiten als
der Voralterungstemperatur der DUTs.
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VERRINGERTE
ANSCHLUSSMÖGLICHKEIT
ERFORDERLICH UND ANDERE VORTEILE
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7 stellt
eine konkrete Darstellung des Systems 700 (vergleiche 100)
der vorliegenden Erfindung dar, welche eine Anzahl von Merkmalen
darstellt, die auf eine Vielfalt von konkreten Darstellungen des
Verfahrens der vorliegenden Erfindung anwendbar wären. Diese
Merkmale sind eine Vielzahl von ASICs 706 (vergleiche 106),
die an einem Verbindungs- (Träger-)
Substrat 708 (vergleiche 108) montiert sind, und
eine Vielzahl von DUTs 702 (vergleiche 102) mit
Federkontaktelementen 710 (vergleiche 110), die
an ihren vorderen Oberflächen
montiert sind, um mit den vorderen Oberflächen der ASICs einen Kontakt
herzustellen. Eine Stromversorgung 718 (vergleiche 118)
liefert Leistung über
das Verbindungssubstrat 708, über die ASIC 706 und über das
Mittel 710 zum Verbinden der ASICs und der DUTs zu den
DUTs 702, um sie für
die Voralterung einzuschalten.
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Eine Hauptsteuereinheit 716 (vergleiche 116)
liefert über
das Verbindungssubstrat 708 Signale zu den ASICs 706.
Sehr wenig Signale müssen
zu jeder ASIC 706 geliefert werden, beispielsweise ein serieller
Datenstrom, um die Vielzahl (eine von vielen ist gezeigt) von ASICs 706,
die am Verbindungssubstrat 708 montiert sind, einzeln zu
steuern.
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Die in 7 dargestellte
konkrete Darstellung ist ein Beispiel eines Systems zum Testen von DUTs,
die Speicherbauelemente sind. Die Hauptsteuereinheit 716 ist
mit der Vielzahl von ASICs 708 über einen Datenbus verbunden,
der sehr wenig (z. B. vier) Leitungen benötigt: eine Leitung für den Datenausgang
(mit DATENAUSGANG bezeichnet), eine Leitung für den Datenrückweg (mit
DATENRÜCKWEG
bezeichnet), eine Leitung für
das Rücksetzen
der ASICs (mit HAUPTRÜCKSETZUNG
bezeichnet) und eine Leitung, die ein Taktsignal (mit TAKT bezeichnet) überträgt. Alle
der am Verbindungssubstrat montierten ASICs sind mit diesen VIER "gemeinsamen" Leitungen verbunden,
die im Verbindungssubstrat mit allen der ASICs verbunden sind. Dies
stellt die Einfachheit bei der Realisierung (d. h. Herstellung)
eines Verbindungssubstrats (708) dar, welches bei der Verwendung
zum Testen einer Vielzahl von komplizierten elektronischen Bauelementen
(DUTs) ausgelegt ist.
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Leistungs- (mit +V bezeichnet) und
Erd- (mit ERDUNG bezeichnet) Verbindungen werden ebenso leicht in
dem Verbindungssubstrat gehandhabt. Im Wesentlichen sind nur zwei
Leitungen im Verbindungssubstrat erforderlich, die vorzugsweise
als Ebenen (d. h. eine Leistungsebene und eine Erdungsebene) in
einem Mehrschicht-Verbindungssubstrat ausgeführt sind.
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Ein mit Verfahren des Standes der
Technik verbundenes Problem des Einschaltens einer Vielzahl von
DUTs ist der Spannungsabfall durch das Verbindungssubstrat hindurch.
Dieses Problem wird durch die vorliegende Erfindung durch Liefern
einer erhöhten
Spannung zu den ASICs (706) und Integrieren eines Spannungsreglers
(mit SPANNUNGSREGLER bezeichnet) in die ASICs beseitigt.
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Ein Fachmann, den die vorliegende
Erfindung am nächsten
betrifft, wird erkennen, dass eine zusätzliche Funktionalität, die nicht
speziell dargestellt ist, leicht in die ASICs integriert werden
kann. Beispielsweise Versehen jeder ASIC mit einer eindeutigen Adresse
und einer Adressendecodierfunktion, um ihre Reaktion auf einen seriellen
Datenstrom, der von der Steuereinheit 716 stammt, zu individualisieren.
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Wie vorstehend angemerkt, erfordert
das Verbindungssubstrat sehr wenig unterschiedliche Leitungen oder
Knoten. Dennoch kann jede ASIC leicht über eine große Anzahl
von Verbindungselementen (Federkontaktelementen) direkt mit dem DUT
kommunizieren, mit dem sie direkt verbunden ist. Und die vielen
ASICs, die sich auf dem Verbindungssubstrat befinden, können Vielfache
der großen
Anzahl von Verbindungen zwischen den ASICs und den DUTs übertragen.
Dies ist ein nicht-trivialer Vorteil gegenüber Verfahren des Standes der
Technik. Wenn man beispielsweise das System des Matsushita-Patents
konkret darstellen würde,
wäre in
einer Anwendung, die das Testen einer Anzahl (z. B. fünfhundert)
von nicht-trivialen DUTs (z. B. 16 Mb DRAMs) erfordert, das Verbindungssubstrat
(4) sehr komplex (das z. B. 30000 Verbindungen zwischen
jedem Stift der Testschaltungschips (2) und jedem der entsprechenden
30000 Kontaktelementen zwischen dem Verbindungssubstrat (4)
und den DUTs (1) vorsieht) und wäre folglich sehr schwierig
herzustellen und hervorzubringen.
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Ein tiefgreifender Vorteil der vorliegenden
Erfindung besteht darin, dass die gesamte "Verbindungsanzahl" im wesentlichen verringert werden kann,
am merklichsten im Verbindungssubstrat. Wie vorstehend erwähnt, kann
ein Wafer von 8" 500
16 Mb DRAMs mit jeweils 60 Bondkontaktstellen für insgesamt
30000 Verbindungen enthalten. Unter Verwendung des Verfahrens der
vorliegenden Erfindung werden diese 30000 Verbindungen direkt zwischen den
ASICs und den DUTs hergestellt. Aus den ASICs, durch das Verbindungs(Träger-) Substrat
hindurch, zurück
zur Hauptsteuereinheit. Beispielsweise Leistung (2 Leitungen)
und ein serieller Signalweg (nicht mehr als zwei Leitungen, einschließlich der Erdleitung
von der Stromquelle). Dies steht in deutlichem Gegensatz zu Verfahren
irgendeines Standes der Technik, die, selbst wenn sie die ASICs
der vorliegenden Erfindung oder eine ähnliche Instrumentalität verwenden
würden,
die Verbindung der ASICs über
ein Verbindungssubstrat mit einem Mittel, das das Verbindungssubstrat
mit den DUTs verbindet, erfordern würden. Die vorliegende Erfindung
beseitigt dieses Problem vollständig
und verringert die Anzahl der Knoten, die auf dem Verbindungssubstrat
erforderlich sind, wesentlich durch Bewirken von Verbindungen direkt
zwischen den ASICs und den DUTs.
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Ein weiterer Vorteil der vorliegenden
Erfindung besteht darin, dass sich die ASICs auf der WUT-Seite des
Trägersubstrats
befinden, wodurch der Signalweg zwischen den ASICs und den DUTs minimiert
wird und das Testen der DUTs mit Geschwindigkeit erleichtert wird.
Wenn die Anordnung anders wäre,
beispielsweise die ASICs auf der entgegengesetzten (von dem WUT)
Seite des Träger(Verdrahtungs-)
Substrats montiert wären,
wären Signalverzögerungen
und unerwünschte
parasitäre
Effekte vorhanden, wodurch zusätzliche
Entwurfsherausforderungen verursacht werden, um ein realisierbares System
zu implementieren.
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Folglich wurde ein Verfahren beschrieben, das
den folgenden Ausgangsablauf bereitstellt: Herstellung von Verbindungselementen
(z. B. Federkontaktelementen) auf den unzertrennten Halbleiterbauelementen;
Voralterung & Test
auf Waferebene (wobei die Voralterung bei höherer Temperatur erleichtert
wird; (wahlweise) Verkappung; Geschwindigkeitssortieren auf Waferebene;
Wafersägen & Zertrennung;
Produkt versenden.
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Obwohl die Erfindung in den Zeichnungen und
in der vorangehenden Beschreibung im einzelnen dargestellt und beschrieben
wurde, soll dasselbe als im Charakter erläuternd und nicht einschränkend betrachtet
werden – wobei
es selbstverständlich
ist, dass nur bevorzugte Ausführungsbeispiele
gezeigt und beschrieben wurden und dass es erwünscht ist, dass alle Änderungen
und Modifikationen, die in den Schutzbereich der Erfindung fallen,
geschützt
sind. Zweifellos fallen einem Fachmann, den die vorliegende Erfindung
am nächsten
betrifft, viele andere "Variationen" für die vorstehend
dargelegten "Themen" ein und solche Variationen
sollen innerhalb des Schutzbereichs der Erfindung, wie hierin offenbart, liegen.
Verschiedene dieser Variationen sind in der HAUPTAKTE dargelegt.
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Es liegt beispielsweise innerhalb
des Schutzbereichs dieser Erfindung, dass das Testen auch während der
Voralterung und mit aktiven Halbleiterbauelementen wie z.B. ASICs,
die sich auf dem Testsubstrat befinden, durchgeführt werden kann, bestimmte
Testsequenzen mit relativ wenig Signalen für die ASIC gesteuert werden
können
und bestimmte Ergebnisse erhalten und Handlungen als Reaktion auf
diese durch die ASIC eingeleitet werden können.
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Anstatt eine Vielzahl von ASICs an
einem einzelnen Träger(Verbindungs-)
Substrat zu montieren, kann das Verbindungssubstrat beispielsweise ein
Siliziumwafer sein und die ASICs können unter Verwendung von herkömmlichen
Halbleiterfertigungsverfahren direkt im Wafer ausgebildet werden. In
einem solchen Fall wäre
es vorteilhaft, redundante Testelemente im Wafer bereitzustellen,
den Wafer zu testen und sicherzustellen, dass Elemente, die als funktionstüchtig festgestellt
werden, eingeschaltet werden (und jene, die als nicht funktionstüchtig festgestellt
werden, abgeschaltet werden).