DE69517629T2 - Verfahren zur selektiven Herstellung von Halbleitergebieten - Google Patents

Verfahren zur selektiven Herstellung von Halbleitergebieten

Info

Publication number
DE69517629T2
DE69517629T2 DE69517629T DE69517629T DE69517629T2 DE 69517629 T2 DE69517629 T2 DE 69517629T2 DE 69517629 T DE69517629 T DE 69517629T DE 69517629 T DE69517629 T DE 69517629T DE 69517629 T2 DE69517629 T2 DE 69517629T2
Authority
DE
Germany
Prior art keywords
substrate
temperature
exposing
semiconductor
hydrogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69517629T
Other languages
English (en)
Other versions
DE69517629D1 (de
Inventor
Edouard De Fresart
John W. Steele
David N. Theodore
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of DE69517629D1 publication Critical patent/DE69517629D1/de
Application granted granted Critical
Publication of DE69517629T2 publication Critical patent/DE69517629T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H01L21/205—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Description

    Hintergrund der Erfindung und Stand der Technik
  • Die Erfindung betrifft grundsätzlich Halbleitereinrichtungen und insbesondere ein Verfahren zur selektiven Herstellung von Halbleiterbereichen aus Halbleitersubstraten.
  • Verfahren zur selektiven Herstellung von Halbleiterbereichen wurden in der Vergangenheit vorgestellt. Typischerweise wird ein strukturierter oder mit Mustern versehener Halbleiterwafer, der freigelegte Oxidbereiche und freigelegte Siliciumbereiche aufweist, zum selektiven Auftragen von Silicium in eine chemische Aufdampf- (CVD, von chemical vapor deposition) Reaktionsvorrichtung oder einen chemischen Aufdampf-Reaktor eingebracht und erhöhten Temperaturen und einem Chlor beinhaltenden Silicium-Quellengas (SiClxHy) und Wasserstoff ausgesetzt (im folgenden wird für den Begriff "Reaktionsvorrichtung" insbesondere auch "Reaktor" verwendet). Unter bestimmten Umständen wird ein Wasserstoffchlorid-(HCl)- Gas mit Chlor beinhaltendem Silicium-Quellengas und Wasserstoff verwendet.
  • Grundsätzlich sind durch Steuerung oder Regelung der Temperatur und des Drucks des Reaktors und die Konzentrationen der Chlor- und Siliciumquellen die Verfahrensbedingungen derart, daß sich einkristalline Siliciumbereiche in den freigelegten Siliciumbereichen bilden. Diese Bedingungen verhindern auch die Bildung von Polysilicium auf den freigelegten Oxidbereichen, das in einer selektiven Herstellung von einkristallinen Siliciumbereichen resultiert.
  • Ein anderes bekanntes Verfahren beinhaltet das Benutzen von Germaniumwasserstoff (GeH&sub4;) anstelle oder zusätzlich zum HCl. Unter geeigneten Verfahrensbedingungen bilden sich einkristalline Silicium- odereinkristalline Silicium-Germaniumbereiche auf den freigelegten Siliciumbereichen. Die Anwesenheit von Germaniumwasserstoff konkurriert mit der Siliciumquelle für Keimbildungsstellen auf den freigelegten Oxidbereichen, was dazu führt, daß Silicium oder Silicium-Germanium nicht auf den freigelegten Oxidbereichen gebildet wird.
  • Ein Artikel mit dem Titel "Selective silicon epitaxial growth by LPCVD using silane" von G. J. Parker und C. M. K. Starbuck in Electronics Letters, vol. 26, Nr. 13 (21.06.1990), Stevenage, Herts, GB, Seiten 831 bis 832, offenbart ein Verfahren für das selektive epitaktische Siliciumwachstum unter Benutzung von 100% Silan. Nach einem Wasserstoffheizschritt bei 950ºC wurden Siliciumwafer, die Oxidinseln aufweisen, mit 100% Silan bei einem Totaldruck von 1 mbar und einer Temperatur von 950º C ausgesetzt, um selektiv Siliciumbereiche wachsen zu lassen. Nach dem Aufbringen wurden die Siliciumwafer wieder Wasserstoff bei 950ºC ausgesetzt, bevor diese entnommen wurden. Die PCT-Anmeldung Nr. WO-A-91/03834 offenbart ein Verfahren zum selektiven Aufbringen von Materialien auf Substrate, ohne daß die Materialien auf einer benachbarten Maskenschicht aufgebracht werden. Diese beiden Techniken verhindern ein Wachstum von Material auf Maskenschichten (d. h. Oxiden), während Material auf freigelegten Teilen des Substratmaterials aufgewachsen wird.
  • Diese selektiven Wachstumstechniken haben verschiedene Nachteile. Beispielsweise sind beide der oben genannten Techniken empfindlich für das Verhältnis des freigelegten Siliciums zum freigelegten Oxid. Dieses wird oft als "load dependent" oder lastabhängig bezeichnet, was bedeutet, daß sich bei einer anwachsenden Menge von freigelegtem Silicium auf einem Halbleiterwafer und dadurch einer verringerten Menge von freigelegtem Oxid die Gleichmäßigkeit der Dicken der selektiv hergestellten Siliciumbereiche über den Wafer verringert. Außerdem sind die oben genannten Techniken empfindlich bezüglich der Charakteristika der freigelegten Passivierungsbereiche. Verschiedene Passivierungstypen wie atmosphärisch gewachsene Oxide, aufgebrachte Oxide und aufgebrachte Nitride verlangen vom Hersteller, die selektiven epitaktischen Wachstumsverfahrensparameter, die von den Arten der auf dem Wafer vorhandenen Passivierungsfilme abhängen, abzuändern und fein einzustellen. Dieses ver schlechtert signifikant den Herstellungsdurchsatz und die Kosten. Außerdem sind die vorgenannten Techniken anfällig für die Bildung von Facettendefekten.
  • Aus diesem Grunde besteht ein Bedürfnis für ein selektives epitaktisches Wachstumsverfahren, das nicht load dependent oder lastabhängig ist, daß von einem Hersteller nicht verlangt, Verfahrenseinstellungen in Abhängigkeit der Arten von vorhandenen freigelegten Passivierungsschichten vorzunehmen, und daß weniger anfällig für Facettendefekte ist.
    • Kurze Beschreibung der Erfindung
  • Gemäß der vorliegenden Erfindung wird ein Verfahren zur selektiven Herstellung von Halbleiterbereichen, wie in Anspruch 1 der angefügten Ansprüche angegeben ist, zur Verfügung gestellt.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1 stellt ein Verfahrensflußdiagramm gemäß der vorliegenden Erfindung dar;
  • Fig. 2-5 stellen stark vergrößerte Querschnittsansichten eines Ausführungsbeispiels gemäß der vorliegenden Erfindung dar; und
  • Fig. 6-13 stellen stark vergrößerte Querschnittsansichten eines zweiten Ausführungsbeispiels gemäß der vorliegenden Erfindung dar.
    • Detaillierte Beschreibung der Zeichnungen
  • Grundsätzlich betrifft die vorliegende Erfindung ein Verfahren zur selektiven Herstellung von Halbleiterbereichen, das chemische Aufdampf-(CVD)-Techniken verwendet. Das Verfahren ist zur selektiven Herstellung von Halbleiterbereichen geeignet, wobei Halbleiterquellengase, die im wesentlichen frei von Halogenen sind, benutzt werden. Die Bezeichnung im wesentlichen frei von Halogenen bedeutet, daß Halogene in dem Quellengas unterhalb einer Spurenmenge vorhanden sind. Beispiele derartiger Quellengase umfassen Silan, Disilan und Germaniumwasserstoff.
  • Das Verfahren wird benutzt, um selektiv Halbleiterbereiche zu bilden, die beispielsweise Silicium, Silicium-Germanium, kohlenstoffdotiertes Silicium oder kohlenstoffdotiertes Silicium-Germanium umfassen. Die selektiv hergestellten Bereiche können einkristallin, amorph oder polykristallin sein. Zusätzlich können die selektiv hergestellten Bereiche p-dotiert oder n-dotiert sein. Außerdem wird das Verfahren benutzt, um selektiv Mehrfachschichtstrukturen herzustellen. Das Verfahren ist geeignet, um isolierte Bereiche zur Herstellung von Halbleitereinrichtungen herzustellen.
  • Die vorliegende Erfindung kann unter Bezugnahme auf die Fig. 1-13 detaillierter beschrieben werden. In einem bevorzugten Ausführungsbeispiel eines Verfahrens zur selektiven Herstellung von Halbleiterbereichen wird ein chemischer Aufdampf-Reaktor mit Atmosphärendruck (APCUD, von atmospheric pressure chemical vapor deposition) oder ein chemischer Aufdampf-Reaktor bei reduziertem Druck (RPCVD, von reduced pressure chemical vapor deposition) (im folgenden CVD-Reaktor genannt) zur Verfügung gestellt, dem es möglich ist, schnelle Heizrampenraten zu ermöglichen, wie durch Block 3 des Prozeßflußdiagrams, das in Fig. 1 dargestellt ist, indiziert ist. Der CVD- Reaktor umfaßt eine Mehrzahl von Quellengaszuleitungen für Wasserstoff, die Halbleiterquellengase und Dotiergase, wie beispielsweise Arsin, Phosphin und Borethan (diborane). Fachleute, die im Stand der Technik bewandert sind, kennen viele verschiedene geeignete CVD-Reaktoren, wie beispielsweise ein ASM Epsilon 2e Rp, ein Applied Materials 7810 und dergleichen.
  • Um den CVD-Reaktor für das chemische Aufdampfen bzw. das chemische Dampfphasenaufbringen vorzubereiten, wird eine Heliumleckprüfung an dem CVD-Reaktor, wie durch Block 4 der Fig. 1 dargestellt, durchgeführt. Der CVD-Reaktor muß eine Heliumleckprüfung oder -dichtigkeit von weniger als ungefähr 1,33 · 10&supmin;&sup6; Pa (1 · 10&supmin;&sup8; mm Hg) erfüllen. Ein CVD-Reaktor, der diese Bedingungen erfüllt, stellt sicher, daß Verunreinigungen wie beispielsweise Sauerstoff und Wasserdampf nicht in den Reaktor eindringen und eine Oxidschicht auf einem freigelegten oder exponierten Halbleitersubstrat bilden, über dem eine Halbleiterdeckschicht gebildet wird. Außerdem stellt das Erfüllen der Heliumleckprüfung oder -dichtigkeit sicher, daß bei Benutzung von hochreaktiven Gasen während des Verfahrens potentielle nachteilige Reaktionen vermieden werden. Ein CVD-Reaktor, der den Heliumlecktest nicht besteht, muß repariert werden und erneut getestet werden, bis dieser die Bedingungen erfüllt, wie dieses durch den Schleifenteil (Block 5) der Fig. 1 dargestellt ist. Ein CVD-Reaktor, der den Heliumlecktest erfüllt, wird ultra-sauberer Reaktor genannt.
  • Die Heliumleckprüfung kann beispielsweise durch Verbinden eines Turbo-Heliumleckdetektors mit dem CVD-Reaktor, Bedecken eines äußeren Teils der Flansche oder Verbindungen, die mit dem Reaktor mit Helium verbunden sind, und Überprüfen, ob Helium in dem CVD-Reaktor vorliegt, durchgeführt werden. Heliumleckprüfungen und Verfahren zum Durchführen von Heliumleckprüfungen sind für Fachleute wohlbekannt.
  • In dem bevorzugten Ausführungsbeispiel ist ein strukturiertes oder mit Mustern versehenes Substrat, das freigelegte Bereiche aus Halbleitermaterial und Passivierungsbereiche, umfassend freigelegtes Oxid, aufweist, in einer geeigneten CVD-Reaktorkammer, beispielsweise ein ASM Epsilon 2e Rp angeordnet. Dieses Verfahren wird durch Block 6 der Fig. 1 dargestellt. Die Passivierungsbereiche umfassen eine freigelegte Oxidschicht, wobei das Oxid vorzugsweise entweder ein thermisches Oxid (thermal oxide) oder ein verdichtetes aufgebrachtes Oxid (densified deposited oxide) ist. Alternativ können die Passivierungsbereiche eine Nicht-Oxidschicht unter der freigelegten Oxidschicht wie beispielsweise eine Nitridschicht, eine Hochtemperatur-Metallschicht (high-temperature metal layer), wie beispielsweise Titanium, oder eine Hochtemperatur-Nitridschicht, wie beispielsweise Titanium-Nitrid, umfassen.
  • Außerdem kann das Halbleitersubstrat mehrfache Passivierungsbereiche, die freigelegte Oxidschichten umfassen, und/oder Passivierungsbereiche, die freigelegte Nicht- Oxidschichten, wie beispielsweise freigelegte Nitrid schichten, aufweisen. Wie im folgenden erläutert wird, stellt die freigelegte Oxidschicht die Möglichkeit der selektiven Herstellung von Halbleiterbereichen durch das selektive Entfernen von aufgebrachten polykristallinem Halbleitermaterial, das über den freigelegten Oxidschichten gebildet wurde, zur Verfügung.
  • Vorzugsweise wird das strukturierte oder mit Mustern versehene Substrat, wie in Block 2 der Fig. 1 dargestellt, vor dem Einfügen in die CVD-Reaktorkammer gereinigt. In dem am meisten bevorzugten Ausführungsbeispiel wird das strukturierte oder mit Mustern versehene Substrat in einem Bad, bestehend aus ungefähr 18 : 1 Volumenanteilen Schwefelsäure (H&sub2;SO&sub4;):Wasserstoffperoxid (H&sub2;O&sub2;) bei ungefähr 100 bis 120ºC für 5 bis 15 Minuten, gefolgt von einem Bad, das ungefähr 50 : 1 Volumenanteile H&sub2;O : Flußsäure (HF) bei ungefähr 15 bis 30º 0 für 1 bis 5 Minuten umfaßt, gereinigt. Als nächstes wird das strukturierte oder mit Mustern versehene Substrat in einem Bad, umfassend ungefähr 2,5 : 2,5 : 12 Volumenanteile von Ammoniak (NH&sub4;OH) : H&sub2;O&sub2; : H&sub2;O bei ungefähr 45 bis 65ºC für 8 bis 12 Minuten, gereinigt, gefolgt von einem Bad, das ungefähr 2,5 : 2,5 : 12 Volumenanteile von Salzsäure (HCl) : H&sub2;O&sub2; : H&sub2;O bei ungefähr 40 bis 60ºC für 8 bis 12 Minuten umfaßt.
  • Alternativ hierzu wird das strukturierte oder mit Mustern versehene Substrat (das im folgenden nur noch strukturiertes Substrat genannt wird, womit auch ein mit Mustern versehenes Substrat gemeint sein soll) in situ durch Benutzung beispielsweise eines Cluster-Werkzeugapparats (cluster tool apparatus), das eine Kammer zum Reinigen eines Substrats umfaßt, die von der CVD-Kammer getrennt ist, gereinigt. Ein Gas wie beispielsweise Chlorwasserstoff-Gas kann benutzt werden, um das Substrat zu reinigen und derartige Reinigungstechniken sind den Fachleuten wohlbekannt.
  • Nachdem das strukturierte Substrat in die Reaktorkammer eingebracht wurde, wird die Reaktortemperatur auf eine Vorheiztemperatur zwischen 900 und 1000ºC durch Benutzung einer Temperaturrampenrate von ungefähr 20ºC/Sekunde erhöht, wie durch Block 7 in Fig. 1 dargestellt. Wenn ein CVD-Reaktor mit verringertem Druck benutzt wird, wird der Reaktor auf einen Druck von ungefähr 5,33 x 10³ bis 1,07 · 10&sup4; (Anmerkung des Übersetzers: es sind vermutlich 5,33 · 10&supmin;³ bis 1,07 · 10&supmin;&sup4; Pa gemeint) (40 bis 80 torr) heruntergepumpt, und zwar bevor begonnen wird, mit einer Rampe den Reaktor zur Vorheiztemperatur zu heizen. Dieser Druckbereich wird während des gesamten Verfahrens benutzt, wenn ein RPCVD-Reaktor verwendet wird.
  • Nachdem der Reaktor die Vorheiztemperatur erreicht hat, wird das strukurierte Substrat einer Atmosphäre ausgesetzt, die im wesentlichen aus Wasserstoff besteht, um jegliches natürliches Oxid, das auf dem strukturierten Substrat als Resultat des Vorreinigungsschritts vorhanden ist, zu reduzieren. Dieses Verfahren ist als Block 8 in Fig. 1 dargestellt. Vorzugsweise umfaßt die Vorheizatmosphäre im wesentlichen Wasserstoff und das strukturierte Substrat wird der Vorheiztemperatur und der Wasserstoffatmosphäre für ungefähr 5 Minuten mit einer Wasserstoffflußrate von ungefähr 20 bis 200 Standardliter pro Minute (slm) ausgesetzt. In dem am meisten bevorzugten Ausführungsbeispiel beträgt die Wasserstoffflußrate ungefähr 100 slm.
  • Nach dem Vorheizschritt wird der CVD-Reaktor auf die Halbleiterschicht-Wachstumstemperatur von zwischen 650 und 850ºC verringert, wie durch Block 9 in Fig. 1 dargestellt. Vorzugsweise wird eine Rampenrate von ungefähr -10ºC/Sekunde benutzt. Die bevorzugte Wachstumstemperatur liegt zwischen 750 und 800ºC. Während der Reaktor mit einer Rampe auf die Wachstumstemperatur ansteigt, werden die Halbleiterquellengasleitungen mit Wasserstoff gespült. Sobald die Reaktorkammer die Wachstumstemperatur erreicht hat und die Halbleiterquellengasleitungen gespült sind, wird das Halbleiterquellengas mit einem Wasserstoffträgergas bei einer Flußrate von 20 bis 200 slm mit einer bevorzugten Flußrate von 100 slm in die Reaktorkammer eingeführt. Während des Wachstumsschritts sind Halogene in dem Reaktor im wesentlichen abwesend. Unter diesen Bedingungen kann ein Halbleiterdeckfilm oder eine Halbleiterdeckschicht über dem strukturierten Halbleitersubstrat, wie durch Block 10 der Fig. 1 dargestellt, gebildet werden. Da eine Deckschicht gebildet wird, ist das Verfahren nicht load dependent bzw. lastabhängig, es ist weniger empfindlich bezüglich der Charakteristika der freigelegten Passivierungsbereiche, und es ist weniger anfällig für die Bildung von Facettendefekten.
  • Die Halbleiterdeckschicht umfaßt polykristallines Halbleitermaterial über der freigelegten Oxidschicht. Wenn das strukturierte Substrat außerdem freigelegte Nicht- Oxidschichten wie beispielsweise Siliciumnitrid umfaßt, bildet sich auch polykristallines Halbleitermaterial über der Nicht-Oxidschicht. Die Halbleiterdeckschicht umfaßt ferner einkristallines Halbleitermaterial, wo das freigelegte Halbleitermaterial auf dem strukturierten Substrat einkristallines Halbleitermaterial ist. Mit einem Halbleiterquellengas, das Silan ist, wird eine Wachstumstemperatur von ungefähr 750ºC, und bei einer Silan-Flußrate von ungefähr 5 slm eine Wachstumsrate von ungefähr 0,04 um/Minute erreicht. Außerdem wird bei Benutzung eines Silan-Quellengases bevorzugterweise ein 2 % Silan in Wasserstoff-Quellengas benutzt, das eine Reinheit von 99,99999% hat.
  • In dem am meisten bevorzugten Ausführungsbeispiel sind Gasreinigungsfilter an sämtliche Gasleitungen angebracht, um ultra-trockene oder extrem-trockene Gase und eine Atmosphäre innerhalb der Reaktorkammer zur Verfügung zu stellen, die im wesentlichen frei von Feuchtigkeit ist. Bevorzugterweise resultieren die Gasleitungsreinigungsfilter in weniger als 5 · 10¹&sup8; Atomen/cm³ von Sauerstoff in der Halbleiterdeckschicht, wie gemessen beispielsweise durch Benutzen einer Sekundärionen-Massenspektrometrie. Beispiele derartiger Gasreinigungsfilter umfassen das Nanochem® Hydrogen 3000, Nitrogen 1400, und Silan IV, die von der Semigas Systems Inc. erhältlich sind.
  • Während der Herstellung der Halbleiterdeckschicht können Dotierstoffe wie Bor, Phosphor oder Arsen in die Deckschicht durch Benutzung von Dotier-Quellengasen wie beispielweise Borethan, Phosphin oder Arsin eingebracht werden. Außerdem kann die Halbleiterdeckschicht mit Germanium durch Benutzung eines Germaniumwasserstoff- Quellengases und/oder Kohlenstoff durch Benutzung eines Propan-Quellengases dotiert werden, um bandlückenangepaßte Einrichtungen zur Verfügung zu stellen. Wenn Germaniumwasserstoff benutzt wird, um germaniumdotierte Siliciumeinrichtungen herzustellen, wird die Germaniumwasserstoffkonzentration unter 5,0 · 10²&sup0; Atome/cm³ gehalten, um eine Selektivität oder Trennschärfe des polykristallinen Materials beim Herstellen der Halbleiterdeckschicht zu verhindern.
  • Sobald die Halbleiterdeckschicht die gewünschte Dicke erreicht, wird das Halbleiterquellengas und jedes Dotiergas von der Reaktorkammer getrennt und die Reaktorkammer und die Gasleitungen werden für ungefähr 2 Minuten mit Wasserstoff gespült. Während die Reaktorkammer und die Gasleitungen gespült werden, wird die Reaktorkammertemperatur auf eine innere Heiztemperatur oder Innenheiztemperatur zwischen 900 und 1200ºC erhöht, wobei eine Temperaturrampenrate von 20ºC/Sekunde benutzt wird, wie durch Block 11 in Fig. 1 dargestellt. Während des Innenheizschritts, wie durch Block 12 der Fig. 1 dargestellt, fließt Wasserstoff in die Reaktorkammer mit Flußraten zwischen 20 und 200 slm mit einer bevorzugten Flußrate von 100 slm.
  • Durch Aussetzen des strukturierten Substrats mit einer erhöhten Temperatur und Wasserstoff wird der Teil der Deckschicht mit polykristallinem Halbleitermaterial über der zuvor freigelegten Oxidschicht selektiv entfernt, wodurch ein verbleibender Teil der Deckschicht, die einkristallines Halbleitermaterial ist, zurückbleibt. Es wird ferner ein Teil der darunter liegenden und zuvor freigelegten Oxidschicht in einer Menge, die von unter anderem der Zeit, der Temperatur und den Charakteristika der freigelegten Oxidschicht abhängt, entfernt. Außerdem wird der Teil der Deckschicht, der über einer freigelegten Nicht-Oxidschicht liegt, wie beispielsweise Siliciumnitrid, nicht entfernt. Vorzugsweise besteht die Atmosphäre in dem CVD-Reaktor während des inneren Heizschritts oder Innenheizschritts im wesentlichen aus Wasserstoff.
  • Vorzugsweise wird das strukturierten Substrat einer Temperatur von ungefähr 1100ºC für eine Zeitdauer ausgesetzt, die ausreichend ist, um das polykristalline Halbleitermaterial über der freigelegten Oxidschicht zu entfernen. Es wurde festgestellt, daß ungefähr 10 Sekunden bei ungefähr 1100ºC ausreichend sind, um ungefähr 100 nm (1000 Ångstrom) polykristallinen Halbleitermaterials und ungefähr 500 nm (5000 Angstrom) freigelegten Oxids unter dem polykristallinen Halbleitermaterials zu entfernen.
  • Es wird angenommen, daß das selektive Entfernen von polykristallinem Halbleitermaterial und der freigelegten Oxidschicht unter dem polykristallinen Material von einer Reihe von Reaktionsschritten, beinhaltend die Oberflächenadsorption von Wasserstoff auf das Polysilicium, die Oberflächendissoziation von Wasserstoff, die Oberflächendiffusion von Wasserstoff zur Grenzfläche zwischen dem polykristallinen Material und dem freigelegten Oxid, die Oberflächenreduktion von Silicium, um adsorbiertes Silicium zu erzeugen, und die Reaktion von adsorbierten Silicium mit dem freigelegten Oxid, um flüchtiges Siliciumoxid (SiO) zu erzeugen, herrührt.
  • In einem weiteren Ausführungsbeispiel wird das strukturierte Substrat aus der CVD-Reaktorkammer entfernt, nachdem die Halbleiterdeckschicht gewachsen ist. Der strukturierte Wafer wird dann erhöhten Temperaturen und Wasserstoff ausgesetzt, und zwar durch Benutzung eines Wärmeausheilsystems (thermal anneal system), dem es möglich ist, schnelle Heizrampenraten und eine Wasserstoffatmosphäre zur Verfügung zu stellen. Ein Beispiel eines derartig schnellen Wärmeausheilsystems ist ein AST SHS2000. Es ist, wie auch immer, bevorzugt, daß sowohl der Wachstumsschritts als auch der innere Heizschritt oder Innenheizschritt in situ innerhalb des CVD-Reaktors stattfindet, um die Herstellungskosten und die Investierung von Kapital zu minimieren. Außerdem reduziert das In-situ-Verfahren das Aussetzen des Substrats mit Partikeln und Verunreinigungen, die unter anderem mit exzessiven Substrathandhabungen oder Substrat-Handling zusammenhängen.
  • Fig. 2-5 stellen Querschnittsdarstellungen eines Beispiels eines Verfahrens zur selektiven Herstellung von Halbleiterbereichen durch selektives Entfernen polykristallinen Halbleitermaterials und freigelegten Oxids gemäß der vorliegenden Erfindung dar. Fig. 2 zeigt eine Querschnittsdarstellung eines Halbleitersubstrats 21, das eine Oxidschicht 22, eine Nicht-Oxidschicht 23 und eine freigelegte Oxidschicht 24 aufweist, die während eines Stadiums der Herstellung darauf gebildet sind. Die Nicht-Oxidschicht 23 umfaßt beispielsweise eine Nitridschicht.
  • Fig. 3 zeigt ein Halbleitersubstrat 21 zu einem späteren Stadium der Herstellung, nachdem Standardphotolithographietechniken benutzt wurden, um Öffnungen 26 und 27 herzustellen. Die Öffnungen 26 und 27 legen Teile des Halbleitersubstrats 21 frei. Nachdem die Öffnungen 26 und 27 gebildet wurden, wird das Substrat 21 durch Anwendung der mit dem Block 2 der Fig. 1 beschriebenen Techniken gereinigt. Nachdem das Substrat 21 gereinigt wurde, wird es in einen CVD-Reaktor eingebracht, der den Heliumlecktest, wie mit den Blöcken 3-6 der Fig. 1 wurde, passiert hat.
  • Fig. 4 zeigt das Substrat 21, nachdem eine Deckschicht auf dem Substrat 21, wie mit dem Block 10 der Fig. 1 beschrieben wurde, gewachsen ist. Die Deckschicht weist einkristalline Halbleiterbereiche 28 auf, die auf Öffnungen 26 und 27 gebildet sind, und polykristalline Bereiche 29, die auf der freigelegten Oxidschicht 24 gebildet sind. Nachdem die Deckschicht auf dem Substrat 21 hergestellt wurde, wird das Substrat 21 der hohen Temperatur und der Atmosphäre, wie mit dem Block 12 der Fig. 1 beschrieben wurde, ausgesetzt, um die polykristallinen Bereiche 29 und die freigelegte Oxidschicht 24 zu entfernen, um einkristalline Halbleitermaterialbereiche 28, die Nicht-Oxidschicht 23 und die Oxidschicht 22 auf dem Substrat 21, wie in Fig. 5 dargestellt, zu belassen. Die Dicke der freigelegten Oxidschicht 24 wird derart gewählt, daß die gesamte freigelegte Oxidschicht 24 oder nur ein Teil der freigelegten Oxidschicht 24 während des inneren Heizschritts oder Innenheizschritts entfernt wird.
  • Fig. 6-13 stellen stark vergrößerte Querschnittsdarstellungen eines zweiten Beispiels eines Verfahrens gemäß der vorliegenden Erfindung darf Das zweite Beispiel benutzt die vorliegende Erfindung während der Herstellung einer bipolaren komplementären Metall-Oxid- Halbleitereinrichtung (BICMOS, von bipolar-complementary metal-oxide semiconductor). Fig. 6 zeigt eine Querschnittsdarstellung eines Halbleitersubstrats 34, umfassend einen npn-bipolar-Einrichtungsbereich 36, einen n-MOS-Einrichtungsbereich 37 und einen p-MOS-Einrichtungsbereich 38 in einem Zwischenschritt der Herstellung. Vorzugsweise weist das Substrat 34 einkristallines Silicium auf. Es sollte verstanden werden, daß die Dotierkonfiguration nur als Beispiel dargestellt ist und daß andere möglich sind.
  • In dem dargestellten Ausführungsbeispiel ist das Substrat 34 ein Substrat vom Typ p mit einer Dotierkonzentration in der Größenordnung von 2,0 bis 7,0 · 10¹&sup5; Atome/cm³. Der bipolare Einrichtungsbereich 36, der n- MOS-Einrichtungsbereich 37 und der p-MOS-Einrichtungsbereich 38 werden durch Benutzen der Passivierungsbereiche 51 passiviert. Die Passivierungsbereiche 51 umfassen vorzugsweise ein Siliciumoxid und werden üblicherweise als Feldoxide (field oxide) bezeichnet. Verfahren zur Herstellung der Passivierungsbereiche 51 sind im Stand der Technik bekannt. Grabenisolationen 52 isolieren ferner den bipolaren Einrichtungsbereich 36 von dem n- MOS-Einrichtungsbereich 37 und dem p-MOS-Einrichtungsbereich 38. Optional umfaßt die Grabenisolation 52 einen polykristallinen Halbleiterbereich 50. Der polykristalline Halbleiterbereich 50 stellt eine spannungsvermindernde Wiederbefüllung (stress relieved refill) für die Grabenisolationen 52 dar. Verfahren zur Herstellung von Grabenisolationen 52 sind im Stand der Technik bekannt.
  • Der bipolare Einrichtungsbereich 36 umfaßt einen verdeckten Schichtbereich 42 vom n-Typ (n-type buried layer region), der eine Dotierkonzentration in der Größenordnung von 0,5 bis 1,0 · 10¹&sup9; Atome/cm³ aufweist, einen Kollektorbereich 43 vom n-Typ, der eine Dotierkonzentration von 0,5 bis 1,0 · 10¹&sup6; Atome/cm³ aufweist und einen tiefen Kontaktbereich 49 vom n-Typ, der eine Ootierkonzentration in der Größenordnung von 0,5 bis 1,0 · 10¹&sup9; Atome/cm³ aufweist. Es sollte verstanden werden, daß andere Dotierbereiche anwendbar sind, die von den bestimmten Einrichtungs- oder Bauelementspezifikationen oder -anforderungen abhängen. Die Öffnung 41 stellt einen Zugriff auf den Kollektorbereich 43 vom n-Typ für das spätere Herstellen von Basis- und Emitterbereichen zur Verfügung. Verfahren zur Herstellung der Öffnung 41 sind im Stand der Technik bekannt.
  • Der n-MOS-Bereich 37 umfaßt eine verdeckte Schicht 44 vom p-Typ, der eine Dotierkonzentration in der Größenordnung von 0,1 bis 1,0 · 1019 Atome/cm³ und einen Wannenbereich (well region) 46 vom p-Typ, der eine Dotierkonzentration in der Größenordnung von 0,5 bis 5,0 · 10¹&sup6; Atome/cm³ aufweist. Der p-MOS-Bereich 38 umfaßt eine verdeckte Schicht (buried layer) 47 vom n-Typ, der eine Dotierkonzentration in der Größenordnung von 0,5 bis 1,0 · 10¹&sup9; Atome/cm³ aufweist und einen Wannenbereich 48 vom n-Typ, der eine Dotierkonzentration in der Größenordnung von 5,0 · 10¹³ bis 1,0 · 10¹&sup5; Atome/cm³ aufweist. Es sollte verstanden werden, daß andere Dotierbereiche in Abhängigkeit der bestimmten Einrichtungs- oder Bauelementanforderungen anwendbar sind. Verfahren zur Herstellung der verdeckten Schicht 42 vom n-Typ, des Kollektorbereichs 43 vom n-Typ, des tiefen Kontakts 49 vom n-Typ, der verdeckten Schicht 44 vom p-Typ, der Wanne 46 vom p-Typ, der verdeckten Schicht 47 vom n-Typ und des Wannenbereichs 48 vom n-Typ sind im Stand der Technik bekannt.
  • Das Substrat 34 umfaßt ferner eine strukturierte oder mit Mustern versehene Passivierungsschicht 53 über dem n-MOS-Bereich und dem p-MOS-Bereich 38. Vorzugsweise umfaßt die Passivierungsschicht 53 ein Oxid und ist in der Größenordnung von 20 bis 100 nm (200 bis 1000 Angstrom) dick. Die strukturierte Passivierungsschicht 53 schützt den n-MOS-Bereich 37 und den p-MOS-Bereich 38 während anschließender Verfahrensschritten vor dem bipolaren Einrichtungsbereich 36 (to bipolar device region 36). Außerdem kann die strukturierte Passivierungsschicht 53 als ein Opfergateoxid oder ein Schutz gateoxid (sacrificial gate oxide) fungieren. Verfahren zur Herstellung der strukturierten Passivierungsschicht 53 sind im Stand der Technik bekannt.
  • Fig. 7 zeigt das Substrat 34 bei einem späteren Verfahren in der Herstellung. Eine Deckschicht, umfassend Polysiliciumbereiche 56 und einkristalline Siliciumbereiche 54 und 55, ist über der Oberfläche des Substrats 34 gebildet. Die Deckschicht wird bevorzugterweise durch Benutzung des Verfahrens, das mit den Blöcken 2-10 der Fig. 1 dargestellt ist, hergestellt. Vorzugsweise ist die Deckschicht nicht dotiert. Sofern die Deckschicht dotiert ist, ist sie mit Bor bei einer Dotierkonzentration von 1,0 bis 5,0 · 10¹&sup6; Atome/cm³ dotiert, sofern der bipolare Einrichtungsbereich 36 einen npn-Transistor umfaßt. Der einkristalline Siliciumbereich 54 agiert als eine Pufferschicht zwischen dem Kollektorbereich 43 vom n-Typ und dem Basisbereich 64, der in Fig. 10 dargestellt ist, um Dotierstoffbewegungen während anschließender Hochtemperatur-Verfahrensschritten Rechnung zu tragen. Sofern die Deckschicht schwach mit Bor dotiert ist, muß die Konzentration des tiefen Kontakts 49 vom n-Typ hoch genug sein, um die Dotierung vom p-Typ im Siliciumbereich 55 während anschließender Hochtemperatur-Verfahrensschritten zu kompensieren. Der tiefe Kontakt 49 vom n-Typ wird optional während des Aufbringens der Deckschicht mit einem Oxid bedeckt und die Polysiliciumbereiche 56 reichen über das Oxid oberhalb vom tiefen Kontakt 49 vom n-Typ.
  • Fig. 8 zeigt das Substrat 34 bei einem späteren Schritt der Herstellung. Eine Serie von Passivierungsschichten sind über der Deckschicht gebildet, wobei die Serie von Passivierungsschichten vorzugsweise die Siliciumoxidschicht 57, die Siliciumnitridschicht 58 und die Sili ciumoxidschicht 59 umfaßt. Die Siliciumoxidschicht 57 hat eine Dicke in der Größenordnung von 10 bis 20 nm (I00 bis 200 Angstrom), die Siliciumnitridschicht 58 hat eine Dicke in der Größenordnung von 50 bis 150 nm (500 bis 1500 Angstrom) und die Siliciumoxidschicht 59 hat eine Dicke in der Größenordnung von 10 bis 300 nm (100 bis 3000 Angstrom). Vorzugsweise wird die Siliciumoxidschicht 57 durch chemisches Aufdampfen mit Niedrigdruck (LPCVD, von low pressure chemical vapor deposition) und einer Tetraethylorthosilicat-(TEOS, von tetraethylorthosilicate)-quelle hergestellt. Die Siliciumnitridschicht 58 wird durch Benutzung entweder einer plasmaunterstützten CVD (PECUD) oder LPCVD hergestellt, und die Siliciumoxidschicht wird durch Benutzung von LPCUD TEOS hergestellt.
  • Wie in Fig. 9 dargestellt, ist eine Öffnung 63 durch einen Teil der Siliciumoxidschicht 59, der Siliciumnitridschicht 58 und der Siliciumoxidschicht 57 gebildet, um Zugriff auf einen Teil des bipolaren Einrichtungsbereich 36 zu schaffen. Verfahren zur Herstellung der Öffnung 63 durch die Siliciumoxidschicht 59, die Siliciumnitridschicht 58 und die Siliciumoxidschicht 57 sind im Stand der Technik bekannt.
  • Wie in Fig. 10 dargestellt, ist eine Deckschicht, umfassend den Polysiliciumbereich 66 und den einkristallinen Siliciumbereich 64, durch das Verfahren, das mit den Blöcken 2-10 der Fig. 1 dargestellt ist, gebildet, nachdem die Öffnung 63 gebildet wurde. Vorzugsweise ist die Deckschicht mit Bor dotiert und hat eine Dotierkonzentration im Bereich von 5,0 · 10¹&sup6; bis 5,0 · 10¹&sup9; Atome/cm³, sofern der Bipolarbereich 36 für einen npn- Transistor ausgestaltet ist. Der einkristalline Siliciumbereich 64 bildet einen verbleibenden Teil der Basis des bipolaren Einrichtungsbereichs 36. Die Deckschicht, umfassend Bereiche 66 und 64, wird optional mit Germanium dotiert, um eine Heteroübergangseinrichtung zur Verfügung zu stellen.
  • Wie in Fig. 11 dargestellt, wird das Substrat 34 hohen Temperaturen und einer Wasserstoffatmosphäre, wie in dem Block 12 der Fig. 1 gezeigt ist, ausgesetzt, nachdem die Deckschicht, die den Polysiliciumbereich 66 und den einkristallinen Siliciumbereich 64 umfaßt, gebildet wurde, um selektiv Teile der Polysiliciumschicht 66 und der Polysiliciumschicht 56 zu entfernen. Das Aussetzen des Substrats 34 mit hohen Temperaturen und der Wasserstoffatmosphäre entfernt auch die Oxidschicht 59, nicht jedoch die Siliciumnitridschicht 58. Außerdem ermöglicht das Aussetzen des Substrats 34 mit hohen Temperaturen und der Wasserstoffatmosphäre zusammen mit dem Oxid der Siliciumoxidschicht 57 und den Oxidschichten 51, die benachbart zu den einkristallinen Siliciumbereichen 54 und 64 sind, die Bildung von Öffnungen 69 und 71 durch die Polysiliciumschichten 66 und 56.
  • Fig. 12 zeigt das Substrat 34 bei einem späteren Schritt der Herstellung. Standardphotolithographie und Ätzverfahren sind benutzt worden oder werden benutzt, um die Siliciumnitridschicht 58, die Siliciumoxidschicht 57, Teile des Polysiliciumbereichs 56 und die Oxidschicht 53 zu entfernen.
  • Fig. 13 zeigt den bipolaren Einrichtungsbereich 36, der eine vollständige bipolare Einrichtung oder ein Bipolarbauelement aufweist. Die Oxidschicht 72 ist über die gesamte Oberfläche des Substrats 34 gebildet die Oxidschicht 72 umfaßt vorzugsweise Siliciumoxid, das durch Benutzung von LPCVD TEOS hergestellt wurde. Die Oxid schicht 72 ist strukturiert, um die Bildung des Emitterbereichs 73 zu ermöglichen. Verfahren zur Strukturierung der Oxidschicht 72 und des Ausbildens des Emitterbereichs 73 sind im Stand der Technik bekannt. Die Oxidschicht 72 wird weiterhin strukturiert und die Kontaktschichten 74, 76, und 77 werden ausgebildet, um entsprechend den Kollektorbereich 43 vom n-Typ, den Emitterbereich 73 und Basisbereiche 54 und 64 zu kontaktieren. Vorzugsweise umfassen die Kontaktschichten 74, 76 und 77 dotiertes Polysilicium. Verfahren zur Herstellung von Kontaktschichten 74, 76 und 77 sind im Stand der Technik bekannt. Feldeffekttransistor-(FET)-Einrichtungen werden dann in den n-MOS-Bereich 37 und den p-MOS-Bereich auf konventionelle Art hergestellt. Die FET-Einrichtungen werden optional vor der Herstellung der Kontaktschichten 74, 76 und 77 hergestellt.
  • Es sollte nun anerkannt werden, daß ein Verfahren zur selektiven Herstellung von Halbleiterbereichen zur Verfügung gestellt wurde. Durch Aussetzen eines strukturierten oder mit Mustern versehenen Substrats, das freigelegte Halbleitermaterialbereiche und freigelegte Oxidbereiche aufweist, mit einer ersten Temperatur und einem Halbleiterquellengas und Wasserstoff in einer Atmosphäre, in der im wesentlichen keine Halogene vorhanden sind, wird eine Halbleiterdeckschicht über den freigelegten Bereichen des Halbleitermaterials gebildet. Die Abwesenheit von Halogenen ermöglicht die Herstellung der Halbleiterschicht. Polykristallines Halbleitermaterial wird über den freigelegten Bereichen des Oxids gebildet. Durch weiteres Aussetzen des strukturierten oder mit Mustern versehenen Substrats mit einer zweiten Temperatur, die größer ist als die erste Temperatur, in einer Wasserstoffatmosphäre, werden das polykristalline Halb leitermaterial, das über den freigelegten Oxidbereichen ausgebildet ist, und die freigelegten Oxidbereiche selbst selektiv entfernt, wodurch der Teil der Halbleiterdeckschicht verbleibt, der über dem freigelegten Bereich des Halbleitermaterials liegt. Da das Verfahren die Herstellung einer Halbleiterdeckschicht verwendet, ist das Verfahren nicht load dependent oder lastabhängig; ein Hersteller muß keine Verfahrenseinstellungen in Abhängigkeit der Art der vorhandenen freigelegten Passivierungsschicht einstellen und es ist weniger anfällig für die Bildung von Facettendefekten.

Claims (7)

1. Verfahren zur selektiven Herstellung von einkristallinen Halbleiterbereichen, umfassend die folgenden Verfahrensschritte:
Plazieren eines Substrats (21, 34), umfassend einen ersten Bereich mit freigelegtem Halbleitermaterial (26, 27, 43, 49) und einen zweiten Bereich mit freigelegtem Oxid (24, 51, 53, 59), in eine CVD-Reaktionsvorrichtung oder einen CVD-Reaktor (3);
Bilden einer Halbleiterdeckschicht über dem ersten Bereich (26, 27, 43, 49) und dem zweiten Bereich (24, 51, 53, 59) durch Aussetzens des Substrats (21, 34) mit einem Halbleiterquellengas und Wasserstoff bei einer ersten Temperatur in einer Atmosphäre, in der Halogene und Feuchtigkeit im wesentlichen nicht vorhanden sind, wobei der Teil der Halbleiterdeckschicht, der über dem zweiten Bereich (24, 51, 53, 59) gebildet ist, ein polykristallines Halbleitermaterial (29, 56, 66) umfaßt, und der Teil der Halbleiterdeckschicht, der über dem ersten Bereich gebildet ist, ein Einkristall ist oder einkristallin ist; und
Aussetzen des Substrats (21, 34) mit einer zweiten Temperatur, die höher als die erste Temperatur ist, und mit Wasserstoff, um das polykristalline Halbleitermaterial (29, 56, 66) über dem zweiten Bereich (24, 51, 53, 59) selektiv zu entfernen, während ein verbleibender Teil (28, 53, 55, 64) der Halbleiterdeckschicht über dem ersten Bereich (26, 27, 43, 49) verbleibt.
2. Verfahren nach Anspruch 1, gekennzeichnet durch die folgenden weiteren Schritte:
Reinigen des Substrats (21, 34) vor Plazieren des Substrats (21, 34) in die CVD-Reaktionsvorrichtung (3) oder den CVD-Reaktor (3);
Entleeren der CVD-Reaktionsvorrichtung (3) oder des CVD-Reaktors (3) von dem Halbleiterquellengas vor dem Schritt des Aussetzens des Substrats (21, 34) mit der zweiten Temperatur; und
Aussetzen des Substrats (21, 34) mit einer dritten Temperatur, die höher als die erste Temperatur und kleiner oder gleich ist als die zweite Temperatur, und zwar in einer Atmosphäre, die im wesentlichen aus Wasserstoff besteht, und zwar vor dem Schritt des Aussetzens des Substrats (21, 34) mit einer ersten Temperatur und dem Halbleiterquellengas und Wasserstoff.
3. Verfahren nach Anspruch 2, wobei der Schritt des Aussetzens des Substrats (21, 34) mit einer dritten Temperatur das Aussetzen des Substrats (21, 34) mit einer Temperatur von ungefähr 900ºC umfaßt, und wobei der Schritt des Aussetzens des Substrats (21, 34) mit der ersten Temperatur mit dem Halbleiterquellengas und dem Wasserstoff das Aussetzen des Substrats (21, 34) mit einem Silan-Quellengas und Wasserstoff bei einer Temperatur zwischen 650ºC und 850ºC umfaßt, und wobei der Schritt des Aussetzens des Substrats (21, 34) mit einer zweiten Temperatur das Aussetzen des Substrats (21, 34) mit einer Temperatur zwischen 900ºC und 1200ºC umfaßt.
4. Verfahren nach Anspruch 3, wobei die Schritte des Aussetzens des Substrats (21, 34) mit einer Temperatur von ungefähr 900ºC, das Aussetzen des Substrats (21, 34) mit dem Silan-Quellengas und Wasserstoff bei einer Temperatur zwischen 650ºC und 850ºC, und das Aussetzen des Substrats (21, 34) mit einer Temperatur zwischen 900ºC und 1200ºC ohne Aussetzen des Substrats (21, 34) mit einer Außenumgebung der CVD-Reaktionsvorrichtung (3) oder des CVD-Reaktors (3) stattfindet.
5. Verfahren nach Anspruch 1, wobei der Schritt des Aussetzens des Substrats (21, 34) mit einer zweiten Tempe ratur in einem Schnellwarmbehandlungssystem oder Schnellheizausheilsystem (rapid thermal anneal system) stattfindet.
6. Verfahren nach Anspruch 1, wobei der Schritt des Bildens der Halbleiterdeckschicht das Aussetzen des Substrats mit Silan, Germaniumwasserstoff und Wasserstoff beinhaltet.
7. Verfahren nach Anspruch 1, gekennzeichnet durch den weiteren Schritt des Bildens einer Halbleitereinrichtung, wobei der verbleibende Teil der Deckschicht verwendet wird.
DE69517629T 1994-05-02 1995-04-18 Verfahren zur selektiven Herstellung von Halbleitergebieten Expired - Fee Related DE69517629T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/236,054 US5498578A (en) 1994-05-02 1994-05-02 Method for selectively forming semiconductor regions

Publications (2)

Publication Number Publication Date
DE69517629D1 DE69517629D1 (de) 2000-08-03
DE69517629T2 true DE69517629T2 (de) 2001-03-01

Family

ID=22887947

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69517629T Expired - Fee Related DE69517629T2 (de) 1994-05-02 1995-04-18 Verfahren zur selektiven Herstellung von Halbleitergebieten

Country Status (6)

Country Link
US (1) US5498578A (de)
EP (1) EP0681315B1 (de)
JP (1) JPH07302760A (de)
KR (1) KR950034506A (de)
CN (1) CN1055565C (de)
DE (1) DE69517629T2 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0799495A4 (de) * 1994-11-10 1999-11-03 Lawrence Semiconductor Researc Silizium-germanium-kohlenstoff-verbindung und dazugehörende prozesse
US5614249A (en) * 1995-08-28 1997-03-25 Lsi Logic Corporation Leak detection system for a gas manifold of a chemical vapor deposition apparatus
US7232728B1 (en) * 1996-01-30 2007-06-19 Micron Technology, Inc. High quality oxide on an epitaxial layer
KR100417646B1 (ko) * 1996-12-28 2004-04-13 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 세정방법
US5904542A (en) * 1997-03-26 1999-05-18 Advanced Micro Devices, Inc. Performing a semiconductor fabrication sequence within a common chamber and without opening the chamber beginning with forming a field dielectric and concluding with a gate dielectric
US5937308A (en) * 1997-03-26 1999-08-10 Advanced Micro Devices, Inc. Semiconductor trench isolation structure formed substantially within a single chamber
US5891793A (en) * 1997-04-04 1999-04-06 Advanced Micro Devices, Inc. Transistor fabrication process employing a common chamber for gate oxide and gate conductor formation
US5989948A (en) * 1997-09-22 1999-11-23 Vlsi Technology, Inc. Methods of forming pairs of transistors, and methods of forming pairs of transistors having different voltage tolerances
US6271070B2 (en) * 1997-12-25 2001-08-07 Matsushita Electronics Corporation Method of manufacturing semiconductor device
DE19824142A1 (de) 1998-05-29 1999-12-09 Siemens Ag Verfahren zum Ätzen von flourwasserstofflöslichen Schichten
EP1114210A4 (de) * 1998-08-26 2003-04-16 Semitool Inc Niedrigtemperaturverfahren zur herstellung epitaktischer schichten auf ein halbleitersubstrat
DE19845792A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Verfahren zur Erzeugung einer amorphen oder polykristallinen Schicht auf einem Isolatorgebiet
US6404007B1 (en) * 1999-04-05 2002-06-11 Fairchild Semiconductor Corporation Trench transistor with superior gate dielectric
JP4655321B2 (ja) * 1999-08-27 2011-03-23 東京エレクトロン株式会社 熱処理方法
KR20030035152A (ko) * 2001-10-30 2003-05-09 주식회사 하이닉스반도체 반도체웨이퍼 제조방법
JP2003234402A (ja) * 2002-02-12 2003-08-22 Tokyo Electron Ltd 半導体製造方法及び半導体製造装置
US20040026255A1 (en) * 2002-08-06 2004-02-12 Applied Materials, Inc Insoluble anode loop in copper electrodeposition cell for interconnect formation
US20050082172A1 (en) * 2003-10-21 2005-04-21 Applied Materials, Inc. Copper replenishment for copper plating with insoluble anode
US7226842B2 (en) * 2004-02-17 2007-06-05 Intel Corporation Fabricating strained channel epitaxial source/drain transistors
KR20080026168A (ko) * 2005-07-13 2008-03-24 후지필름 디마틱스, 인크. 유체 증착 클러스터 툴
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US10249493B2 (en) * 2015-12-30 2019-04-02 Siltronic Ag Method for depositing a layer on a semiconductor wafer by vapor deposition in a process chamber

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5553415A (en) * 1978-10-16 1980-04-18 Mitsubishi Electric Corp Selective epitaxial growing
WO1991003834A1 (en) * 1989-09-05 1991-03-21 Mcnc Method for selectively depositing material on substrates
US5190792A (en) * 1989-09-27 1993-03-02 International Business Machines Corporation High-throughput, low-temperature process for depositing oxides
US5214002A (en) * 1989-10-25 1993-05-25 Agency Of Industrial Science And Technology Process for depositing a thermal CVD film of Si or Ge using a hydrogen post-treatment step and an optional hydrogen pre-treatment step
US5242530A (en) * 1991-08-05 1993-09-07 International Business Machines Corporation Pulsed gas plasma-enhanced chemical vapor deposition of silicon
US5227330A (en) * 1991-10-31 1993-07-13 International Business Machines Corporation Comprehensive process for low temperature SI epit axial growth

Also Published As

Publication number Publication date
EP0681315B1 (de) 2000-06-28
KR950034506A (ko) 1995-12-28
DE69517629D1 (de) 2000-08-03
JPH07302760A (ja) 1995-11-14
US5498578A (en) 1996-03-12
EP0681315A1 (de) 1995-11-08
CN1055565C (zh) 2000-08-16
CN1113033A (zh) 1995-12-06

Similar Documents

Publication Publication Date Title
DE69517629T2 (de) Verfahren zur selektiven Herstellung von Halbleitergebieten
DE60223662T2 (de) Abscheidungsverfahren auf mischsubstraten mittels trisilan
DE102008050511B4 (de) Selektive Bildung einer Silizium-Kohlenstoff-Epitaxialschicht
DE112007001523T5 (de) Vorreinigung von Substraten in Epitaxiekammern
DE68918049T2 (de) Verfahren und Vorrichtung zur epitaktischen Züchtung.
US6391749B1 (en) Selective epitaxial growth method in semiconductor device
DE112006000151B4 (de) Herstellungsverfahren für CMOS Transistsorübergangsbereiche, die durch ein CVD Ätzen gebildet sind und eine Ablagerungsabfolge in ein und derselben Kammer
DE69209901T2 (de) Heteroepitaktisches Aufwachsen von Germanium auf Silizium mittels Ultra-Hochvakuum-CVD
DE112007001814T5 (de) Verfahren zum Bilden kohlenstoffhaltiger Siliziumepitaxieschichten
DE3851417T2 (de) Epitaxiales Wachstumsverfahren aus der Gasphase.
DE69010298T2 (de) Niederdruck/Niedertemperatur-Prozess für Deposition von Siliciumdioxyd.
EP0518325B1 (de) Epitaxierte Halbleiterscheiben mit sauerstoffarmer Zone einstellbarer Ausdehnung und Verfahren zu ihrer Herstellung
DE10393440T5 (de) Verfahren zum Behandeln von Halbleitermaterial
DE69320540T2 (de) Herstellungsverfahren von Verbindungshalbleitern
DE69609307T2 (de) Herstellung einer halbleitereinrichtung mit einer selektiv abgeschiedenen halbleiterzone
EP2130214B1 (de) Selektives wachstum von polykristallinem siliziumhaltigen halbleitermaterial auf siliziumhaltiger halbleiteroberfläche
DE19635571A1 (de) Verfahren zur Herstellung einer kohlenstoffdotierten Verbindungshalbleiterschicht
JP3214505B2 (ja) 半導体装置の製造方法
DE10253895A1 (de) Herstellung von Bipolartransistoren, die eine Silicium-Germanium/Silicium-Heterojunction enthalten
DE2732582C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE4139159C2 (de) Verfahren zum Diffundieren von n-Störstellen in AIII-BV-Verbindungshalbleiter
WO2003012840A2 (de) Verfahren und vorrichtung zum herstellen dünner epitaktischer halbleiterschichten
EP1212786B1 (de) Schichtstruktur für bipolare transistoren und verfahren zu deren herstellung
EP1936670A2 (de) Verfahren zur Verbesserung des selektiven Epitaxial-Wachstumsprozesses
JPH097909A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee