DE69430292T2

DE69430292T2 - Steuereinrichtung für eine elektronische Frankiermaschine mit programmierbarer anwendungsspezifischer integrierter Schaltung

Info

Publication number: DE69430292T2
Application number: DE69430292T
Authority: DE
Inventors: Young W. Lee; Sungwon Moh; Arno Muller
Original assignee: Pitney Bowes Inc
Current assignee: Pitney Bowes Inc
Priority date: 1993-12-09
Filing date: 1994-12-09
Publication date: 2002-11-21
Anticipated expiration: 2014-12-10
Also published as: EP0657817B1; US5552991A; EP0657817A1; DE69430292D1; CA2137495A1; CA2137495C

Description

Die vorliegende Erfindung betrifft elektronische Frankiersysteme und ähnliche Systeme mit einem Mikroprozessor-Steuersystem unter Verwendung eines programmierbaren Mikroprozessors in Buskommunikation mit einer integrierten Schaltung.
EP-A-0 359 235 beschreibt ein Verfahren zum Zuordnen eines adressierbaren Bereichs eines Speichers zu einem Speicheradressenraum auf eine programmierbare Weise.
Ein Mikroprozessor-Steuersystem wird herkömmmlicherweise bei einer elektronischen Frankierung (EPM) zum Steuern von solchen Systemfunktionen wie einem Drucken, einem Kontieren, einem Zuführen zu einem Umschlag und einer Schnittstellenoperation des Frankiergeräts verwendet. Das Ausmaß einer Steuersystemkomplexität variiert in Abhängigkeit vom EPM-Modell, das gesteuert wird. Beispielsweise ist das Modell 6900 der Serie EPM von Pitney Bowes ein alleinstehender Freistempler mit Handzuführung mit einer sehr beschränkten Gruppe von Merkmalen, während das Freistemplermodell von Pitney Bowes der Serie 6500 ein Freistemplersystem bzw. Frankiersytem mit hohem Durchsatz ist, das an Skalen und automatische Umschlagszuführvorrichtungen angeschlossen werden kann. Aufgrund der Variation von Systemsteueranforderungen ist es herkömmlich gewesen, ein eindeutiges Mikroprozessor- Steuersystem für ein jeweiliges Frankierungsmodell bzw. Freistemplermodell zu entwickeln. Es sollte beachtet werden, daß der Unterschied zwischen Systemen nicht nur eine Sache der Größe und Funktionalität ist, sondern auch der Architektur. Beispielsweise verwenden Freistempler der Serie Modell 6900 Flachbett-Drucktechniken, während Freistempler der Serie Modell 6500 Rotationstrommel-Drucktechniken verwenden. Eine andere bekannte Drucktechnik, die zum Einsatz bei Frankiermaschinen geeignet ist, ist ein thermisches Drucken.
Als Ergebnis ist es für jedes Freistemplermodell gewöhnlich, ein eindeutiges Steuersystem zu haben, das unterschiedliche Mikroprozessoren, unterschiedliche anwenderspezifische integrierte Schaltungen (ASICs), unterschiedliche Speichervorrichtungen und eine Vielfalt von anderen elektrischen Komponenten enthält. Es sollte erkannt werden, daß die Hauptkosten und der Hauptzeitfaktor beim Entwickeln, Testen und Qualifizieren der verschiedenen ASICs entstehen.
Es ist eine Aufgabe der vorliegenden Erfindung, eine ASIC mit einem programmierbaren Modul zu präsentieren, so daß eine einzige ASIC für eine Anwendung in einem Bereich von Frankiergerätemodellen geeignet ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine ASIC zu präsentieren, die Register zum Empfangen von Parameterdaten von einem programmierbaren Mikroprozessor hat, wodurch die jeweiligen Module der ASIC gemäß den Parameterdaten rekonfigurierbar sind, so daß eine einzige ASIC zur Verwendung bei einer Anzahl von Frankiersystemen mit verschiedenen Funktionalitätsgruppen geeignet ist.
Gemäß der Erfindung ist ein Steuersystem zum Erzeugen von Steuersignalen zum Steuern elektrischer Komponenten eines elektronischen Frankiergeräts mit einem programmierbaren Mikroprozessor in Buskommunikation mit einer Vielzahl von Speichereinheiten geschaffen, und eine integrierte Schaltung mit einem Adressendecodiermodul, einem Taktmodul zum Erzeugen eines Systemtaktsignals, einem Zeitgebermodul zum Erzeugen eines Zeitgebersignals und einer Vielzahl von Steuermodulen zum Erzeugen jeweiliger Komponenten-Steuersignale; wobei das Adressendecodiermodul eine Einrichtung zum Erzeugen einer eindeutigen Kombination von Speichersteuersignalen in Antwort auf eine jeweilige Adresse aufweist, die durch den Mikroprozessor auf dem Bus angeordnet ist; wobei die Speichereinheiten zum Lesen und Schreiben von Daten von und zu den Speichereinheiten in Antwort auf jeweilige der Speichersteuersignale vom Adressendecodiermodul freigegeben werden; wobei die integrierte Schaltung eine Vielzahl von Registern zum Empfangen von Daten hat, die durch den Mikroprozessor in Antwort auf einzelne der Speichersteuersignale erzeugt werden; und wobei die Steuermodule in Antwort auf einen Adressenbefehl vom Mikroprozessor zum Lesen der Daten aus ausgewählten der Register freigegeben werden, so daß jedes Steuermodul Komponenten-Steuersignale gemäß den Daten erzeugt.
Für ein besseres Verstehen der Erfindung und zum Zeigen, wie dieselbe in die Praxis umgesetzt werden kann, wird nun anhand eines Beispiels auf die beigefügten Zeichnungen Bezug genommen werden, wobei:
Fig. 1 eine Schematik eines Mikrosteuerungssystems für ein thermisch druckendes EPM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist;
Fig. 2 eine schematische Ansicht einer programmierbaren ASIC ist;
Fig. 3 eine schematische Ansicht eines Adressendecodiersystems für die programmierbare ASIC ist;
Fig. 4 eine schematische Ansicht eines nichtflüchtigen Speicherwartezustandsgenerators ist; und
Fig. 5 eine schematische Ansicht eines programmierbaren Systemtakts ist.
Ein Steuersystem für ein EPM besteht aus einem programmierbaren Mikroprozessor 13 in Buskommunikation mit einer Vielzahl von nichtflüchtigen Speichereinheiten MU zum Kontieren für die Frankierung, die durch eine Druckeinheit in Antwort auf die Programmierung des Mikroprozessors gedruckt wird. Der programmierbare Mikroprozessor ist auch in Buskommunikation mit einem ROM oder Programmspeicher und einem Direktzugriffsspeicher (RAM) und einer anwenderspezifischen integrierten Schaltung (15) (ASIC). Die ASIC besteht aus einer Anzahl von Systemmodulen, wie beispielsweise einem Mikroprozessorschnittstellenmodul 19, einem Adressendecodierermodul 20, einem Unterbrechungssteuerungsmodul 700 zum Erzeugen von Unterbrechungssteuersignalen, einem Taktmodul 1100, einem Zeitgebermodul 600, einem Modul 400 für eine Sicherheitssteuerung für einen nichtflüchtigen Speicher zum Erzeugen von Speichersteuersignalen, einem Druckermodul, einem Kommunikationsmodul 300, einem Druckkopf- Steuerungsmodul 1300 zum Erzeugen von Druckkopf- Steuersignalen, einem Modul 200 für eine graphische Schnittstelle und einem CCD-Schnittstellenmodul 1250.
Die ASIC enthält auch eine Vielzahl von adressierbaren Registern 8, auf welche auf ein Hochfahren des Systems als Teil der Systeminitialisierungsprozedur hin durch den Mikroprozessor 13 zugegriffen wird und in welche die verschiedenen Betriebsparameter für jedes Modul geschrieben werden. Ebenso während dieser Prozedur schreibt der Mikroprozessor Daten zu bestimmten der ASIC-Register 8, die bestimmte Betriebsmodenzustände für interne ASIC-Funktionen einstellen. Beispielsweise kann der Mikroprozessor zum Einstellen eines der ASIC-Register 8 zum Bilden der Systemtaktfrequenz ASIC programmiert werden, damit sie mit derjenigen übereinstimmt, die für den Mikroprozessor erforderlich ist.
Die Programmierbarkeit der ASIC auf diese Weise läßt zu, daß die ASIC unter einer Softwaresteuerung für das bestimmte Frankiergerätesystem rekonfiguriert wird. Dieser und andere Vorteile werden aus der nachfolgenden detaillierten Beschreibung des bevorzugten Ausführungsbeispiels klar werden.
Nimmt man detaillierter Bezug auf Fig. 1, besteht ein Mikroprozessor-Steuersystem, das allgemein als 11 gezeigt, und das vorzugsweise zum Steuern einer Familie von thermisch druckenden und Tintenstrahl-Frankiergeräten (nicht gezeigt) beabsichtigt ist, aus einem Mikroprozessor 13 in Buskommunikation (über einen Datenbus 17 und einen Adressenbus 18) mit einer anwenderspezifischen integrierten Schaltung (ASIC) 15 und einer Vielzahl von Speichereinheiten (MU). Die ASIC 15 besteht aus einer Anzahl von integrierten Schaltungen, wie beispielsweise einem ASIC-Signalmanager 19, einem Adressendecodierer 20, einem Takt 1100, einem Zeitgebermodul 600, einem UART-Modul 300, einer Anwender-I/O 1200, einer Tastatur- und einer Anzeigeschnittstelle 1000, einer Unterbrechungssteuerung 700, einer Verschlüsselungs- und Entschlüsselungsmaschine 800, einer Speichersteuerung 400, einem Mehrfach-PWM-Generator und einer Sensorschnittstelle 500, einer Slogan-Schnittstelle 200 und einer CCD-Schnittstelle 1250. Es sollte erkannt werden, daß es innerhalb der Absicht der vorliegenden Erfindung ist, daß die integrierten Schaltungsmodule, die die ASIC 15 bilden, variieren können, und die hier identifizierten Module das bevorzugte Ausführungsbeispiel der Erfindung darstellen sollen.
Die ASIC hat einen internen Datenbus (IDB) und eine Vielzahl von Steuerleitungen (CL), von welchen Steuerleitungen eine Gruppe Modul-Unterbrechungsleitungen (IR) sind. Bestimmte der Module sind in Kommunikation mit einem Puffer 50 über I/O- Leitungen. Der Puffer 50 ist in Kommunikation mit einem Koppler 23. Der Koppler 23 ist in Kommunikation mit verschiedenen Frankiervorrichtungen, wie beispielsweise der Tastatur und der Anzeige (KDI), dem Druckkopf-Puffer (PHB) und Motortreibern 550, die jeweilige Motoren 552 treiben. In Fig. 1 sind die Busleitungen IDB, die Steuerleitungen IR und die CL- und I/O-Leitungen der Klarheit halber auf eine vereinfachte Weise gezeigt.
Gemäß Fig. 2 ist der Mikroprozessor 13 beim bevorzugten Ausführungsbeispiel ein Modell MC68EC000 von Motorola, welches die in einer Tabelle 1 aufgezeigten Steuersignale zwischen dem Mikroprozessor 13 und der Mikroprozessor- Schnittstellenschaltung 19 der ASIC entlang den I/O-Bus-CL führt.

Tabelle 1

Asynchrone Bussteuerung
AS Adressenhinweis
R/W Lese/Schreib-Signal
UDS Hinweisen auf obere Daten
LDS Hinweisen auf untere Daten
DTACK Datenübertragungsbestätigung
Unterbrechungssteuerung
IPL0, IPL1, LPL2 Unterbrechungsprioritätspegel
Prozessorzustandssteuerungen
FC0, FC1 & FC2 Funktionscodes
Systemsteuerung
BERR Busfehler
RESET Rücksetzen
Der Steuersystem-Adressenbus wird durch den ASIC- Adressendecodierer 20 empfangen, der das nötige Steuersignal auf dem internen ASIC-Steuerbus IR erzeugt, um die jeweiligen Steuermodule gemäß dem Adressenbefehl vom Mikroprozessor 13 freizugeben. Daten niedriger Ordnung vom Systemdatenbus 17 werden durch die Schnittstelle 19 empfangen und auf dem internen Datenbus der ASIC angeordnet, um in den ASIC- Registern 8 angeordnet zu werden, wenn sie durch den Adressendecodierer freigegeben sind. Die Adresse ermöglicht in Antwort auf einen Adressenbefehl vom Mikroprozessor ein Schreiben in die ASIC-Register 8. Die in den ASIC-Registern 8 angeordneten Daten sind die Betriebsparameter oder Modenauswahldaten für die jeweiligen Steuermodule, auf die durch das jeweilige Modul zugegriffen wird, wenn das jeweilige Steuermodul durch den Adressendecodierer 20 freigegeben worden ist, um jeweilige Steuersignale zu erzeugen.
Gemäß Fig. 3 wird es zum Konfigurieren der ASIC 15 für eine bestimmte Frankiergeräte-Steuersystemanwendung nötig sein, den Adressendecodierer 20 relativ zum adressierbaren Raum der Speichereinheiten, die einen Teil des Systems bilden, einzustellen. Die Adressenhinweis-(AS)-Ausgabe vom Mikroprozessor 13 wird zu einem Speicherdecodierabschnitt 28 und durch einen Inverter 90 zu einem UND-Gatter 71 geführt, das zu der Schaltung 70 zur Erfassung einer unrichtigen Adresse des Systems gehört. Der Decodierer 28 kommuniziert auch mit dem Adressenbus 17 (Adressenbusleitungen 23-20, 19- 12), um 12-Bit-Adresseninformationen vom Mikroprozessor 13 zu empfangen. Ebenso ist eine Speicherüberschreib- Komparatorschaltung (OVR) 30 und eine Funktionsdecodiereinheit 32 vorgesehen.
Die Ausgabe vom Speichergrößenregister 24 wird durch den internen 8-Bit-Bus "A" getragen, und die Ausgabe vom Decodierer 28 wird durch den internen 8-Bit-Bus "B" getragen.
Die jeweilige Eingabe zu jedem einer Vielzahl von Komparatoren 35 bis 42 ist in Kommunikation mit dem internen Bus A und dem internen Bus B. Die Ausgabe des Komparators 35 wird zu UND-Gattern 43 und 44 geführt, und die Ausgabe des Komparators 36 wird zu einem ODER-Gatter 45 geführt. Die Ausgabe vom Komparator 44 wird intern zum ROM-Anschlußflecken 46 der ASIC geführt. Die Ausgabe des ODER-Gatters 45 wird intern zum RAM-Anschlußflecken 48 der ASIC geführt. Die Ausgabe von den Komparatoren 37 und 38 werden jeweils intern zu ASIC-Anschlußflecken 50 und 52 geführt und sollen ein Speicher-Schreibfreigabesignal für externe Vorrichtungen zur Verfügung stellen, die mit dem Steuersystem verbunden sein können. Die Ausgabe der Komparatoren 39, 40 und 41 wird jeweils intern zu Chipauswahl-Anschlußflecken 54, 56 und 58 geführt.
Ein Steuersignal OVR von der Mikrosteuerung wird zur Eingangsseite des Overlay-Komparatorchips 30 geführt und ermöglicht ein Zugreifen auf die vom Decodierer 28 des Speicher-Overlay-Blocks zugeführte Speichergröße. Die Funktion des freigegebenen ROM-RAM besteht im Bestimmen, ob das Betriebsprogramm bei einer Datenübertragung ist oder in einem Programmholmode, um durch den Mikroprozessor zu ermöglichen, denselben Adressenbereich in Abhängigkeit vom Zustand von Steuersignalen "FC0", "FC1" und "FC2" zu verwenden. Die Steuersignale "FC0", "FC1" und "FC2" werden von der Mikrosteuerung zur Eingangsseite eines Funktionsdecodierers 32 geführt. Die Ausgaben von der Overlay-Komparatorschaltung 30 und dem Funktionsdecodierer 32 werden zu einem UND-Gatter 60 geführt, das eine Ausgabe hat, die zum inversen Eingang eines Gatters 44 und einem Eingang eines Gatters 43 geführt wird. Die Ausgabe des Komparators 42 wird zum Eingang eines ASIC-Decodierers 62 geführt. Die Ausgabe des ASIC-Decodierers 62 wird zum Bereitstellen einer internen Adressierung der ASIC 15 verwendet. Eine Steuerausgabe der ASIC 62 wird zum MSR 24 gerichtet, welcher die Speichergrößenregister zum Schreiben während eines Hochfahrens des Systems freigibt.
Nimmt man wieder Bezug auf die Komparatoren 37 bis 41, die Gatter 44 und 45, wird die Ausgabe von jedem von ihnen auch zu einem ODER-Gatter 64 geführt, das eine Ausgabe hat, die mit "DTACK" bezeichnet ist, wenn irgendeine der Komparatorausgaben auf aktiv geht. Ebenso wird die Ausgabe von jedem Komparator 39, 40 und 41 zu einem Wartegenerator 66 geführt bzw. gerichtet. Die Ausgabe des Wartegenerators 66 wird zum Gatter 65 und zum Detektor 70 für eine unrichtige Adresse geführt. Der Wartegenerator 66 gibt aus, wenn er aktiv ist, verzögert die Ausgabe des DTACK-Signals für eine programmierte Zeitperiode und unterdrückt auch den Detektor 70 für eine unrichtige Adresse für dieselbe Zeit. Der Zweck eines Verzögerns von DTACK basiert auf der Tatsache, daß die Schreibzeit für externe Vorrichtungen in die Länge gezogen sein kann. Daher wird zum Vermeiden, daß der Mikroprozessor den Buszyklus abschließt, das Ausgeben des DTACK-Signals um einen geeigneten Zeitbetrag verzögert.
Eine Erfassungsschaltung für eine unrichtige Adresse, die allgemein als 70 gezeigt ist, ist vorgesehen und enthält ein Gatter 71, das das Rücksetzsignal von der Schnittstellenschaltung 19 empfängt, das Adressenhinweis- (AS)-Signal vom Mikroprozessor und das DTACK-Signal vom Gatter 65. Daher wird es dann, wenn eine Adresse in einem unrichtigen Bereich ausgegeben worden ist, kein ausgegebenes DTACK-Signal geben, was veranlaßt, daß die Ausgabe des Gatters 70 auf aktiv geht, was die Prozessorschnittstelle 19 über einen Busfehler informiert. Es sollte erkannt werden, daß die Prozessorschnittstelle 19 in Kombination mit der nachfolgend beschriebenen Unterbrechungssteuerung 700 mit einem Kommunizieren der richtigen Unterbrechung zum Mikroprozessor 13 geladen ist. Eine detaillierte Beschreibung ist in der US-Patentanmeldung mit der Seriennummer 08/163,790 mit dem Titel "Address Decoder With Memory Allocation For a Micro-Controller System" präsentiert, das gemeinsam abgetreten ist.
Nimmt man Bezug auf Fig. 4, verwendet das Frankiergeräte- Steuersystem, wie es angemerkt ist, nichtflüchtige Speicher zum Speichern kritischer Kontierungsdaten. Zum Unterbringen unterschiedlicher Arten von nichtflüchtigen Speichern, die eine variierende Datenbus-Zugriffszeit erfordern, enthält die ASIC eine Schaltung für einen dualen Wartezustand. Der Wartegenerator 66 besteht aus einem NAND-Gatter 1902 mit den Chipauswahlen NVM1, NVM2 und NVM3 als Eingaben. Die Ausgabe des NAND-Gatters 1902 wird zum Eingang von NAND 1904 geführt. Die Ausgabe vom NAND-Gatter 1902 wird auch zum Dateneingang zum Flip-Flop 1906 geführt. Das Systemtaktsignal wird auch zum Takteingang des Flip-Flops 1906 geführt. Das Systemtaktsignal wird auch zum Takteingang eines Flip-Flops 1908 geführt. Die Dateneingabe zum Flip-Flop 1908 empfängt die hohe Ausgabe vom Flip-Flop 1906. Die hohe Ausgabe vom Flip-Flop 1908 wird zum anderen Eingang des NAND-Gatters 1904 geführt. Es wird beobachtet, daß dann, wenn eines der Chipauswahlsignale NVM1_B, NVN2_B oder NVM3_B (_B-Signale sind aktiv niedrig) auf aktxv geht, die Ausgabe vom NAND- Gatter 1902 auf hoch geht. Jedoch verzögert das Vorhandensein von Flip-Flops 1906 und 1908 das NAND-Gatter 1904 vom Gehen auf aktiv für eine Verzögerungsperiode, die ausreicht, um eine adäquate Zeit für ein Schreiben zu den nichtflüchtigen Speichern durch Verzögern der Ausgabe des DTACK-Signals zum Signalmanager 19 sicherzustellen. Die Verzögerungszeit ist eine Funktion des Typs und der Anzahl von Flip-Flops 1906 und 1908, die verwendet werden.
Wenn das NAND-Gatter 1904 auf aktiv geht, geht das NAND- Gatter 1910 auf aktiv, um zu veranlassen, daß das ODER-Gatter 1914 auf aktiv geht. Wenn das ODER-Gatter 1914 auf aktiv geht, geht ein UND-Gatter 1116 auf aktiv. Die Ausgabe des UND-Gatters 1916 wird zum Dateneingang eines Flip-Flops 1918 geführt, was darin resultiert, daß das Flip-Flop 1918 das DTACK-Signal ausgibt. Wie es früher angegeben ist, wird auch das DTACK-Signal ausgegeben, wenn eines der Chipauswahlsignale CS1, CS2, RAM, ROM und ASIC aktiv ist. Wenn eines der Signale CS1, CS2, RAM oder ROM aktiv ist, wird das NAND-Gatter 1912 aktiv, was das ODER-Gatter 1914 dazu bringt, aktiv zu werden, und was veranlaßt, daß das DTACK- Signal ausgegeben wird, wie es zuvor beschrieben ist. Es ist anzumerken, daß, wie es zuvor angegeben ist, wenn CS1 oder CS2 auf aktiv geht, das DTACK-Signal verzögert wird, bis das WARTE-Signal auf inaktiv geht. Eine detailliertere Beschreibung ist in der europäischen Patentanmeldung entsprechend der US-Patentanmeldung mit der Seriennummer 08/163,812 mit dem Titel "ADDRESS DECODER WITH MEMORY WAIT STATE CIRCUIT" präsentiert.
Gemäß Fig. 5 ist das Taktmodul 1100 zum Anpassen an den ASIC- Systemtakt programmierbar, wobei das Taktmodul 1100 ein erstes Flip-Flop 1102 enthält, dessen hohe Ausgabe zu einem XOR-Gatter 1103 geführt wird. Die niedrige Ausgabe des Flip- Flops 1102 wird zurück zum Dateneingang dieses Flip-Flops geführt. Der Systemoszillator wird zum Takteingang des Flip- Flops 1102 geführt. Die hohe Ausgabe vom Flip-Flop 1102 wird auch zu einem Eingang eines Multiplexschalters 1108 und eines Multiplexschalters 1112 geführt. Die Ausgabe vom XOR-Gatter 1104 wird zum Dateneingang eines Flip-Flops 1106 geführt, das auch das oszillierende Signal an seinem Takteingang empfängt. Die hohe Ausgabe vom Flip-Flop 1106 wird zum anderen Eingang des XOR-Gatters 1103 und zum anderen Eingang des Multiplexschalters 1108 geführt. Ein Taktrücksetzsignal wird zu den Rücksetzanschlüssen beider Flip-Flops 1102 und 1106 geführt.
Die Ausgabe vom Multiplexschalter 1108 wird zu einem Verstärker 1110 geführt, dessen Ausgabe als Systemtakt für den Systemtakteinsatz bestimmt wird und auch zum anderen Eingang des Multiplexschalters 1112 geführt wird. Die Ausgabe des Multiplexschalters 1112 wird zu einem Verstärker 1141 geführt, dessen Ausgabe als der Takt von 8 Megahertz bestimmt wird. Enthalten sind ein Register 1116 mit einem Dateneingang, einem Schreibeingang und einem Löscheingang. Eine der Ausgaben vom Register 1116 wird zum Multiplexschalter 1108 geführt, und die andere Ausgabe wird zum Multiplexschalter 1112 geführt.
Es wird nun beobachtet, daß beim Hochfahren des Systems der Mikroprozessor ein Schreiben zu den Registern 1116 und anderen Registern der ASIC-Register 8 durch Adressieren des Adressendecodiermoduls 20 veranlaßt, das dann eine Schreibfreigabe des Registers 1116 auf eine herkömmliche Weise durchführt. Der Mikroprozessor bringt die geeigneten bzw. richtigen Daten zum Schreiben in das Register 1116 auf eine gewöhnliche Weise auf die Datenleitungen. In Abhängigkeit vom Datenschreiben versetzt die Ausgabe von den Registern die Multiplexschalter in die richtige Schaltposition zum Treiben der Taktfrequenzen, die in Tabelle 2 aufgezeigt sind, in Abhängigkeit von der Frequenz des oszillierenden Kristalls, wie es spezifisch in Tabelle 2 gezeigt ist. Tabelle 2
Daher wird beobachtet, daß man bei irgendeiner gegebenen Kristallfrequenz die in Tabelle 2 unter der Systemtakt-Spalte oder der Spalte von Takt 8 MHz angezeigten Taktfrequenzen erreichen wird. Als Ergebnis bietet das System den Vorteil, daß es zuläßt, daß die ASIC bei größeren Systemen durch Ersetzen der Kristalls durch einen Kristall von 32 MHz zu verwenden ist, um Signale von 16 MHz und 4 MHz zu empfangen, oder eines Verwendens eines Takts von 16 MHz, um Taktfrequenzkombinationen von 8 MHz oder 4 MHz zu bekommen.
Es sollte nun erkannt werden, daß die Steuerparameter eines Moduls eingestellt werden können, wenn der Mikroprozessor zu den ASIC-Registern schreibt. Die obige Beschreibung stellt das bevorzugte Ausführungsbeispiel dar und sollte nicht als beschränkend angesehen werden. Der Schutzumfang der Erfindung ist in den Ansprüchen gezeigt.

Claims

1. Steuersystem zum Erzeugen von Steuersignalen zum Steuern elektrischer Komponenten eines elektronischen Frankiergeräts mit:

einem programmierbaren Mikroprozessor (13) in Buskommunikation mit einer Vielzahl von Speichereinheiten (MU) und einer integrierten Schaltung (15), einer ASIC (15), mit einem Adressendecodiermodul (20), einem Taktmodul (1100) zum Erzeugen eines Systemtaktsignals, einem Zeitgebermodul (600) zum Erzeugen eines Zeitgebersignals und einer Vielzahl von Steuermodulen (400, 700, 1300) zum Erzeugen jeweiliger Komponenten- Steuersignale;

wobei das Adressendecodiermodul (20) eine Einrichtung zum Erzeugen einer eindeutigen Kombination von Speichersteuersignalen in Antwort auf eine jeweilige Adresse hat, die durch den Mikroprozessor (13) auf dem Bus angeordnet wird;

wobei die Speichereinheiten zum Lesen und Schreiben von Daten von und zu den Speichereinheiten in Antwort auf jeweilige der Speichersteuersignale vom Adressendecodiermodul (20) freigegeben werden;

wobei die integrierte Schaltung eine Vielzahl von Registern (8) zum Empfangen von Daten hat, die durch den Mikroprozessor (13) erzeugt werden, in Antwort auf jeweilige der Speichersteuersignale; und

wobei die Steuermodule in Antwort auf einen Adressenbefehl vom Mikroprozessor zum Lesen der Daten von ausgewählten der Register (8) freigegeben werden, so daß jedes Steuermodul Komponentensteuersignale gemäß den Daten erzeugt.

2. Steuersystem nach Anspruch 1, wobei eine der Speichereinheiten ein Programmspeicher ist und andere der Speichereinheiten nichtflüchtige Speichereinheiten sind.

3. Steuersystem nach Anspruch 1 oder 2, wobei das Taktmodul (1100) eine Einrichtung zum Lesen der Daten von ausgewählten der Register und zum Erzeugen eines Taktsignals gemäß den Daten hat.

4. Steuersystem nach Anspruch 1, 2 oder 3, wobei das Zeitgebermodul eine Einrichtung zum Lesen der Daten von ausgewählten der Register und zum Erzeugen eines Zeitgebersignals gemäß den Daten hat.

5. Steuersystem nach einem der vorangehenden Ansprüche, wobei der Adressendecodierer (20) weiterhin eine Einrichtung zum Aufteilen der Speichereinheiten in gültige adressierbare Bereiche in Antwort auf die Daten in einzelnen der Register (8) enthält.

6. Steuersystem nach einem der vorangehenden Ansprüche, wobei der Mikroprozessor (13) eine Einrichtung zum Empfangen eines Datenübertragungs-Bestätigungssignals enthält und die ASIC eine Einrichtung zum Erzeugen des Datenübertragungs-Bestätigungssignals hat, wobei die ASIC eine Einrichtung zum Verzögern einer Erzeugung des Datenübertragungs-Bestätigungssignals hat, wenn der Adressenbefehl von dem Mikroprozessor einen der nichtflüchtigen Speicher anleitet, freigegeben zu werden.

7. Elektronisches Frankiergeräte- oder Versandmaschinensystem mit einem Steuersystem nach einem der vorangehenden Ansprüche.