DE69323445T2

DE69323445T2 - Verarbeitungsschaltung für digitale Signale

Info

Publication number: DE69323445T2
Application number: DE69323445T
Authority: DE
Inventors: Shiro Katano-Shi Osaka 576 Dosho; Tatsuro Osaka-Shi Osaka 534 Juri
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1992-05-19
Filing date: 1993-05-14
Publication date: 1999-06-24
Anticipated expiration: 2013-05-15
Also published as: JPH0690466A; US5495296A; JP2732772B2; DE69323445D1; EP0570862B1; EP0570862A3; EP0570862A2

Description

Die Erfindung bezieht sich auf eine Verarbeitungsschaltung für digitale Signale zum Ausdünnen von Signalen und zum Interpolieren, was für die Kompression von Bilddaten eines Bildsignals erforderlich ist.
Wenn bei dem ein Bildsignal als digitales Signal auf einem Videoband für allgemeine Verwendung aufgezeichnet wird, muß diese Information auf ein Zehntel komprimiert werden. Im allgemeinen ist es für die Kompression des Bildsignals, das aus einem Luminanzsignal und Farbdifferenzsignalen besteht, erforderlich, daß die Farbdifferenzsignale komprimiert werden.
Aus Philips Research Reports, vol. 28, 28. Juni 1973, Seite 377-390 ist ein Verfahren für die Standardumwandlung eines TV-Signals mit 625 Zeilen in ein Videophon-Signal mit 313 Zeilen bekannt, bei dem zwei Addierschaltungen verwendet werden, die erste Eingänge haben, denen das Eingangs-Videosignal direkt zugeführt wird, und zweite Eingänge, denen das Video- Eingangssignal über eine Verzögerungsleitung zugeführt wird. Die Ausgänge der Addierschaltungen sind mit den Eingängen eines Multiplexers verbunden, der die ausgedünnten Signale in einem 313-Zeilensystem ausgibt.
Aus Philips Research Reports, vol. 29, 29. September 1974, Seite 413-428 ist ein entsprechendes System zum Rückumwandeln eines Videophon-Signals mit 313 Zeilen in ein TV-Signal mit 625 Zeilen bekannt, bei dem ebenfalls zwei parallele Addier schaltungen, eine Verzögerungsleitung und ein Multiplexer verwendet werden.
Für Farb-TV-Übertragungen existieren mehrere Signalübertragungen auf der ganzen Welt. Das NTSC-Verfahren wird hauptsächlich in den USA und Japan verwendet, während das PAL-Verfahren hauptsächlich in Europa Anwendung findet. Da jedes Verfahren ein anderes Übertragungssystem für das Luminanzsignal und die Farbdifferenzsignale hat, verlangt jedes Verfahren ein anderes Kompressionsverfahren zum Komprimieren des Bildsignals (hauptsächlich die Farbdifferenzsignale). Die Übertragungssysteme für das Luminanzsignal und die Farbdifferenzsignale eines Bildes im NTSC- und PAL-Verfahren sind jeweils in Fig. 4(a) und (b) gezeigt. Bei den entsprechenden Verfahren besteht ein Signal eines Bildes im allgemeinen aus Luminanzsignalen Y und zwei Arten von Farbdifferenzsignalen Cr, Cb. Die Farbdifferenzsignale Cr, Cb sind abwechselnd in horizontaler Richtung des Bildes verteilt. Die Zahl der horizontalen Bildelemente des Luminanzsignals Y beträgt 858 beim NTSC-Verfahren und 864 beim PAL-Verfahren. Die Anzahl der horizontalen Zeilen beträgt 525 beim NTSC- und 625 beim PAL- Verfahren. Das Bildsignal wird im allgemeinen derart komprimiert, daß die Farbdifferenzsignale Cr, Cb mit einer Rate von 1/2 ausgedünnt, die ausgedünnten Farbdifferenzsignale Cr, Cb seriell gemäß einer DCT (Diskrete Cosinus-Umformung) oder dergleichen zusammen mit dem Luminanzsignal Y übersetzt werden und anschließend ein Kennzeichen, das das seriell übersetzte Signal kennzeichnet, derart übersetzt wird, daß es ein Kennzeichen mit minimaler Entropie ist. Um mit der Signalrate von 1/2 auszudünnen, werden beim NTSC-Verfahren die Farbdif ferenzsignale Cr, Cb in einer horizontalen Richtung des Bildes, wie in Fig. 5(a) gezeigt, und beim PAL-Verfahren die Farbdifferenzsignale Cr, Cb einzeln in einer senkrechten Richtung alle zwei Zeilen, wie in Fig. 5(b) gezeigt, ausgedünnt. Der Grund für die Ausdünnung der Farbdifferenzsignale Cr, Cb in senkrechter Richtung des Bildes bei PAL-Verfahren besteht darin, daß es schwierig ist, eine Verschlechterung der Bildqualität zu verursachen, da die Zahl der senkrechten Zeilen im Bild beim PAL-Verfahren 100 Zeilen mehr beträgt als beim NTSC-Verfahren.
Wenn die Farbdifferenzsignale ausgedünnt werden, wird ein Bildelement-Wert vor der Ausdünnung nicht direkt als ein Farbdifferenz-Signalwert (Bildelement-Wert) Y nach dem Ausdünnen verwendet, sondern man erhält den Farbdifferenz- Signalwert Y nach dem Ausdünnen durch Reflektieren von drei aufeinanderfolgenden Bildelement-Werten vor dem Ausdünnen auf den Bildelement-Wert Y nach dem Ausdünnen. Eine Formel (1) zum Berechnen des Bildelement-Wertes Y wird häufig verwendet.
Y = X&sub2;/4+z&supmin;¹X&sub1;/2+z&supmin;²X&sub0;/4... (1)
Xn: Bildelement-Wert des Eingangssignals
z&supmin;¹: Verzögerung des z-Vollbildes
(NTSC-Verfahren: ein Bildelement)
(PAL: eine horizontale Zeile)
Für den Fall, bei dem das ausgedünnte Bildsignal auf einem Band oder dergleichen aufgezeichnet und das aufgezeichnete, ausgedünnte Signal regeneriert wird, ist es notwendig zwischen den aufgezeichneten Farbdifferenzsignale zu interpolieren. Der Bildelement-Wert Y eines interpolierten Farbdifferenzsignals, das sich zwischen den aufgezeichneten Farbsigna len (ausgedünnten Signalen) befindet, wir im allgemeinen mit einer Formel (2) errechnet, wobei nachfolgende ausgedünnte Signale verwendet werden (X1 existiert nicht in der Formel (2), um ausgedünnt zu werden).
Y = X&sub2;/2+z&supmin;²X&sub0;/2... (2)
Xn: Bildelement-Wert des Eingangssignals
z&supmin;¹: Verzögerung des z-Vollbildes
(NTSC-Verfahren: ein Bildelement)
(PAL-Verfahren: eine horizontale Zeile)
Um die Formeln (1), (2) in der Praxis einzusetzen, ist es im allgemeinen üblich, daß das Eingangssignal mit zwei Verzögerungsschaltungen D verzögert wird, die vorgesehen sind, wie es in Fig. 6 (a) und (b) gezeigt ist.
Mit der Anordnung zur Signalausdünnung in Fig. 6(a) und zur Signalinterpolation in Fig. 6(b) vergrößert sich jedoch die Schaltungsgröße beim PAL-Verfahren, während die Schaltungsgröße beim NTSC-Verfahren klein ist.
Wenn im Detail beim NTSC-Verfahren drei aufeinander folgende Farbdifferenzsignale nacheinander eingegeben werden, wird ein Bildelement-Wert nach der Ausdünnung mit der Formel (1) zu diesem Zeitpunkt errechnet, da das Farbdifferenzsignal in der horizontalen Richtung des Bildes ausgedünnt wird. Somit reichen lediglich zwei Verzögerungsschaltungen für ein Bildelement (normalerweise zwei D-Flip-Flops) aus. Im Fall einer Interpolation unter Verwendung des Signals nach der Ausdünnung wird, wenn zwei ausgedünnte Signale nacheinander eingegeben werden, der Bildelementwert nach der Interpolation mit der Formel (2) zu diesem Zeitpunkt errechnet. Somit sind le diglich zwei Verzögerungsschaltungen für ein Bildelement wie auch für das Ausdünnen ausreichend. Beim PAL-Verfahren, bei dem das Farbdifferenzsignal in senkrechter Bildrichtung ausgedünnt wird, wird andererseits nur bei aufeinanderfolgender Eingabe der Farbdifferenzsignale von drei aufeinanderfolgenden Zeilen der Bildelement-Wert nach dem Ausdünnen mit der Formel (1) errechnet. Nur wenn die Farbdifferenzsignale von zwei Zeilen nach dem Ausdünnen nacheinander eingegeben werden, wird ebenso bei der Interpolation der Bildelement-Wert nach der Interpolation mit der Formel (2) errechnet. Somit sind zwei Verzögerungsschaltungen zum Speichern und Verzögern der Farbdifferenzsignale um eine Zeile erforderlich. Da im Detail, wie in Fig. 4 gezeigt, die Zahl der tatsächlichen Bildelemente für eine Zeile 720 (ohne die 144 Bildpunkte, die einem Verdunkelungsbereich aller 864 Bildelemente in einer Zeile entsprechen) beim PAL-Verfahren beträgt, sind in der Regel zwei 360-FIFO-Speicher (First-In-First-Out-Pufferspeicher) für das Farbdifferenzsignal Cr bzw. das Farbdifferenzsignal Cb erforderlich. Dies führt zu einer Vergrößerung der Schaltung. Dieser Nachteil betrifft nicht nur das PAL-Verfahren, sondern auch einen Fall, bei dem ein Bildsignal in der senkrechten Richtung für eine Aufzeichnung ausgedünnt wird und das ausgedünnte Signal bei der Regeneration des aufgezeichneten Bildsignals interpoliert wird.

ÜBERSICHT ÜBER DIE ERFINDUNG

Da die zuvor erwähnten Philips Research Reports bereits Signalverarbeitungsschaltungen für digitale Signale zum Aus dünnen oder Interpolieren eines Bildsignals in senkrechter Richtung beim PAL-Verfahren oder dergleichen mit weniger FIFO-Speichern und verminderter Größe angeben, ist es Aufgabe der vorliegenden Erfindung, eine andere dieser Signalverarbeitungsschaltungen für digitale Signale anzugeben. Um diese Aufgabe zu erfüllen werden bei der vorliegenden Erfindung in einer Senkrecht-Ausdünnungsschaltung eines Bildsignals ein unmittelbar-vorausgehender Wert und ein vor-vorausgehender Wert des Farbdifferenzsignals hinzugefügt und in einer einzigen Verzögerungsschaltung gespeichert, anstelle den unmittelbar-vorausgehenden Wert und den vor-vorausgehenden Wert desselben einzeln in zwei Verzögerungsschaltungen zu speichern. Weiterhin wird in einer Senkrecht-Interpolationsschaltung eines Bildsignals ein identisches Bildsignal mit einer einzelnen einzigen Verzögerungsschaltung nochmals verzögert, anstelle einer Verzögerung mit zwei Verzögerungsschaltungen. Somit werden die zwei Verzögerungsschaltungen, die die Bildelemente für eine Zeile im herkömmlichen Fall speichern, auf eine Schaltung reduziert, was zu einer kleinen Verarbeitungsschaltung für digitale Signale führt.
Im Detail ist eine digitale Signalverarbeitungsschaltung zum Ausgeben eines ausgedünnten Signals eines Eingangssignals Gegenstand von Anspruch 1.
Weiterhin ist bei der vorliegenden Erfindung eine Verarbeitungsschaltung für digitale Signale zum Ausgeben eines ausgedünnten Signals und eines Interpolationssignals eines Eingangssignals Gegenstand von Anspruch 2.
Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Die Verarbeitungschaltung für digitale Signale der vorliegenden Erfindung wird für ein Bildsignal eines Fernsehsystems im PAL-Verfahren verwendet.
Wird mit dem oben erwähnten Aufbau bei der vorliegenden Erfindung ein Eingangssignal in Übereinstimmung mit dem Schalten des Multiplexers ausgedünnt, speichert nur eine Verzögerungsschaltung ein hinzugefügtes Ergebnis verzögerter Eingabe-Signaldaten und des gegenwärtigen Eingangssignals, anstelle das Eingangssignal in zwei Verzögerungsschaltungen zu speichern. Somit wird mit nur einer Verzögerungsschaltung die Schaltungsgröße verringert.
Weiterhin wird die Verarbeitungsschaltung für digitale Signale als Schaltung zum Ausdünnen und Interpolieren eines Bildsignals eines Fernsehsystems im PAL-Verfahren verwendet. Wird gemäß der Verarbeitungsschaltung für digitale Signale in der vorliegenden Erfindung ein Bildsignal durch Ausdünnen in der senkrechten Bildrichtung komprimiert und ausgedünnt, speichert demzufolge die Verzögerungsschaltung ein hinzugefügtes Ergebnis von zwei verzögerten Bildsignalen, anstelle daß die Verzögerungsschaltung lediglich das verzögerte Bildsignal speichert. Wird das ausgedünnte Signal bei der Regeneration des ausgedünnten Bildsignals interpoliert, verzögert und speichert die Verzögerungsschaltung das Bildsignal, das mit derselben Verzögerungsschaltung verzögert wurde. Daher ist lediglich eine Verzögerungsschaltung zum Speichern von Bildelementen für eine Zeile ausreichend, wodurch die Schaltungsgröße verringert wird. Insbesondere wenn die senkrechte Ausdünnung und Interpolation für ein Bildsignal in einer einzigen Schaltung ausgeführt werden, wird die Konstruktion vereinfacht, da elektronische Bauteile, wie etwa die Verzögerungsschaltung, gemeinsam genutzt werden.
Die oben genannte Aufgabe und die neuen Eigenschaften der vorliegenden Erfindung werden unter Bezugnahme auf die beiliegenden Zeichnungen im Verlauf der folgenden Beschreibung besser verständlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die beiliegenden Zeichnungen zeigen bevorzugte Ausführungsformen der vorliegenden Erfindung. In diesen ist/sind:
Fig. 1 ein Blockschaltbild, das den Aufbau einer Verarbeitungsschaltung für digitale Signale gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 ein Blockschaltbild, das den Aufbau einer Verarbeitungsschaltung für digitale Signale gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 3 und 4 erläuternde Zeichnungen, die jeweils eine Bildsignalform im NTSC- und PAL-Verfahren zeigen;
Fig. 5(a) und (b) erläuternde Zeichnungen, die jeweils ein Bildsignal-Ausdünnungsverfahren im NTSC- und PAL-Verfahren zeigen;
Fig. 6(a) und (b) Blockschaltbilder, die jeweils herkömmliche Ausdünnungs- und Interpolationsverfahren mit drei Abgriffen für ein Bildsignal zeigen;
Fig. 7 eine erläuternde Zeichnung, die einen Schaltungsbetrieb in der ersten Ausführungsform der Erfindung zeigt;
Fig. 8 ein Blockschaltbild, das den Gesamtaufbau einer Verarbeitungsschaltung für digitale Signale in einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 9 ein Blockschaltbild, das eine Signal-Ausdünnungs/Interpolations-Schaltung zeigt, die einen Teil der Verarbeitungsschaltung für digitale Signale in der dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 10 und 11 Tabellen, die jeweils die Beziehung zwischen einem Steuersignal und einer senkrechten Zeile eines tatsächlichen Bildes in der Verarbeitungsschaltung für digitale Signale beim Ausdünnen und Interpolieren in der dritten Ausführungsform der vorliegenden Erfindung zeigen.
Fig. 12 ist eine Tabelle, die den Fluß eines Bildsignals in der Verarbeitungsschaltung für digitale Signale in der vierten Ausführungsform der vorliegenden Erfindung zeigt.

BEVORZUGTE AUSFÜHRUNGSFORMEN DER VORLIEGENDEN ERFINDUNG

Unter Bezugnahme auf die beiliegenden Zeichnungen erfolgt nun die Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung.
Fig. 1 ist ein Blockdiagramm, das den Aufbau einer Verarbeitungsschaltung für digitale Signale gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Bezugszeichen 1 kennzeichnet eine erste Addierschaltung. 2 ist ein Multiplexer. 3 ist eine Verzögerungsschaltung. 4 ist eine zweite Addierschaltung. 5 ist eine Steuereinrichtung zum Steuern des Multiplexers. Die erste Addierschaltung 1 addiert ein Eingangssignal und eine Ausgabe der Verzögerungsschaltung 3. Der Multiplexer 2 empfängt das Eingangssignal und eine Ausgabe der ersten Addierschaltung 1 und wählt die Ausgabe entweder des Eingangssignals oder der Ausgabe der ersten Addierschaltung. Eine Ausgabe des Multiplexers 2 wird in die Verzögerungsschaltung 3 eingegeben. Die Verzögerungsschaltung 3 speichert die Eingabe an jedem Eingang und gibt ein zuvor gespeichertes Signal aus. Eine Ausgabe der Verzögerungsschaltung 3 wird in die erste Addierschaltung 1 und die zweite Addierschaltung 4 eingegeben. Die zweite Addierschaltung addiert die Ausgabe der Verzögerungsschaltung 3 und das Eingangssignal. Die Steuereinrichtung 5 schaltet alternativ den Multiplexer 2, um entweder das Eingangssignal oder die Ausgabe der ersten Addierschaltung 1 auszugeben.
Als nächstes wird der Vorgang zum Ausdünnen eines Bildsignals in einer senkrechten Bildrichtung unter Verwendung der Verarbeitungsschaltung für digitale Signale unter Bezugnahme auf Fig. 7 beschrieben. Für den "MULTIPLEXER-EINGANG" in Fig. 7 bedeutet "EINGABE" ein Eingangssignal und "ADDIERSCHALTUNG" bedeutet die erste Addierschaltung 1 in Fig. 1.
Bezüglich der ersten horizontalen Zeile (achte Zeile in Fig. 7) wird der Multiplexer 2 eingestellt, um das Eingangssignal so auszugeben, daß eine Bilddateneinheit der achten Zeile in der Verzögerungsschaltung gespeichert wird. Die Ausgabe der Digitalsignal-Ausdünnungsschaltung, d. h. die Ausgabe der zweiten Addierschaltung 4, ist ein addiertes Ergebnis eines Signals, das in der Verzögerungsschaltung 3 gespeichert ist, und des Eingangssignals. Für den Fall ohne Speicherung in der Verzögerungsschaltung 3 ist die Ausgabe der zweiten Addierschaltung 4 das Eingangssignal der achten Zeile an sich. Normalerweise wird, wie in Fig. 7 gezeigt, das addierte Ergebnis der Bilddaten einer sechsten Zeile und einer siebten Zeile gespeichert, wodurch ein addiertes Ergebnis des addierten Ergebnisses und des Eingangssignals ausgegeben wird.
Betreffend eine nächste horizontale Zeile (neunte Zeile in Fig. 7) gibt die Verzögerungsschaltung 3 die Bilddaten der achten Zeile an die erste Addierschaltung 1 und die zweite Addierschaltung 4 aus. Die erste Addierschaltung 1 addiert die Bilddaten der achten Zeile aus der Verzögerungsschaltung 3 und die Bilddaten der neunten Zeile. Da der Multiplexer 2 geschaltet wird, um die Ausgabe der ersten Addierschaltung 1 auszugeben, wird ein addiertes Ergebnis der Bilddaten der achten Zeile aus der ersten Addierschaltung 1 und das Eingangssignal der neunten Zeile in die Verzögerungsschaltung 3 eingegeben, und die Ausgabe der Digitalsignal-Ausdünnungsschaltung, d. h. die Ausgabe der zweiten Addierschaltung 4 ist ein addiertes Ergebnis der Bilddaten der achten Zeile und des Eingangssignals der neunten Zeile. Die Ausgabe wird noch nicht als ausgedünntes Signal verwendet.
Bezogen auf eine nächste Zeile (die zehnte Zeile in Fig. 7) wird der Multiplexer 2 eingestellt, um das Eingangssignal auszugeben. Dementsprechend speichert die Verzögerungsschaltung 3 das Eingangssignal der zehnten Zeile und gibt ein addiertes Ergebnis der Bilddaten der achten Zeile und der neunten Zeile aus. Anschließend gibt die zweite Addierschaltung 4 ein addiertes Ergebnis des addierten Ergebnisses der Bilddaten der achten Zeile und der neunten Zeile von der Verzögerungsschaltung 3 und eines Eingangssignals der zehnten Zeile aus. Die Daten werden als ausgedünntes Signal ausgegeben. Wie aus Fig. 7 zu schließen ist, sind somit, es sei denn, die Daten sind die ersten Daten des Bildes, die gespeicherten Daten in der Verzögerungsschaltung 3 die Daten der gegenwärtigen Zeile oder ein addiertes Ergebnis der Daten der gegenwärtigen Zeile und der Daten einer um eine Zeile vorausgehenden Zeile an jeder zweiten Zeile. In Übereinstimmung damit gibt die Digitalsignal-Ausdünnungsschaltung das addierte Ergebnis der Bilddaten von drei Zeilen alle zwei Zeilen aus, wodurch das Bildsignal in der senkrechten Bildrichtung ausgedünnt wird.
Bei der ersten Ausführungsform wird aus Gründen der Einfachheit ein Beispiel eines Ausdünnungsfilters beschrieben, in dem die Eingangssignale der nachfolgenden drei senkrechten Zeilen lediglich addiert werden. Sind jedoch Multiplikatoren vor jeder Eingabe der ersten Addierschaltung 1 und der zweiten Addierschaltung 2 vorgesehen, wird ein Ausdünnfilter mit drei Abgriffen mit einem optionalen Koeffizient in Erwägung gezogen, in dem beispielsweise ein Koeffizient eines um zwei Zeilen vorausgehenden Eingangssignals X&sub0; auf 1/4, der eines um eine Zeile vorausgehenden Eingangssignals X&sub1; auf 1/4 und der eines gegenwärtigen Eingangssignals X&sub2; auf 1/4 eingestellt wird, wegen der Berechnungsformel (1), die ein Bildelement nach dem Ausdünnen zeigt.
Fig. 2 ist ein Blockschaltbild, das den Aufbau einer Digitalsignal-Ausdünnungs-/Interpolationsschaltung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 2 kennzeichnet Bezugszeichen 20 eine erste Addierschaltung. 21 ist ein erster Multiplexer. 22 ist ein zweiter Multiplexer. 23 ist eine Verzögerungsschaltung. 24 ist eine zweite Addierschaltung. 25 ist ein dritter Multiplexer. 26 ist eine erste Steuereinrichtung zum Steuern des zweiten Multiplexers. 27 ist eine zweite Steuereinrichtung zum Steuern des ersten Multiplexers 21. 28 ist eine dritte Steuereinrichtung zum Steuern des dritten Multiplexers 25.
Im Detail ist für einen Signalausdünnungsvorgang unter Verwendung der Schaltung der zweite Multiplexer 22 fixiert, um die Ausgabe der ersten Addierschaltung 20 auszugeben, und der dritte Multiplexer 25 ist fixiert, um die Ausgabe der zweiten Addierschaltung 24 auszugeben. In diesem Fall dient die erste Addierschaltung 20 als die erste Addierschaltung 1 in Fig. 1, der erste Multiplexer 21 als der Multiplexer 2 in Fig. 1, die Verzögerungsschaltung 23 als die Verzögerungsschaltung 3 in Fig. 1 und die zweite Addierschaltung 24 als die zweite Addierschaltung 4 in Fig. 1. Der erste Multiplexer 21 wird alternativ bei jeder Eingabe des Eingangssignals geschaltet, um entweder das Eingangssignal oder das Ausgangssignal des zweiten Multiplexers 22 auszugeben.
Andererseits ist für einen Signalinterpolationsvorgang unter Verwendung der Schaltung der zweite Multiplexer 22 fixiert, um die Ausgabe der Verzögerungsschaltung 23 auszugeben. Wird ein Eingangssignal eingegeben, wird der erste Multiplexer 21 geschaltet, um das Eingangssignal auszugeben, und der dritte Multiplexer 25 wird geschaltet, um die Ausgabe der zweiten Addierschaltung 24 auszugeben. Wird das nächste Eingangssignal eingegeben, wird der erste Multiplexer 21 geschaltet, um die Ausgabe des zweiten Multiplexers 22 auszugeben, und der dritte Multiplexer 25 wird geschaltet, um die Ausgabe der Verzögerungsschaltung 23 auszugeben. Die Schaltvorgänge werden wiederholt.
Mit dem oben erwähnten Vorgang, führt die Verarbeitungsschaltung für digitale Signale in der zweiten Ausführungsform denselben Vorgang aus, wie die Ausdünnungsschaltung in der ersten Ausführungsform und in Fig. 1 für den Signalausdünnungsvorgang, und arbeitet alternativ als eine Interpolationsschaltung für den Signalinterpolationsvorgang.
Fig. 8 und 9 zeigen die dritte Ausführungsform der vorliegenden Erfindung, die eine Bildsignal-Ausdünnungs- /Interpolationsschaltung darstellt. Gemäß der Schaltung in Fig. 8 und 9, wird ein 8-Bit-Bildsignal auf der Basis einer Formel (3)
Y = (z&supmin;²X&sub0;+2xz&supmin;¹X&sub1;+X&sub2;)/4... (3)
ausgedünnt und auf der Basis einer Formel
Y = (z&supmin;²X&sub0;+X&sub2;)/2... (4)
interpoliert.
In Fig. 8 kennzeichnet Bezugszeichen 30 eine Senkrecht-Ausdünnungs-/Interpolationsschaltung für ein Farbdifferenzsignal Cr. Ihr detaillierter Aufbau ist in Fig. 9 gezeigt. 31 kennzeichnet eine Senkrecht-Ausdünnungs-/Interpolationsschaltung für ein Farbdifferenzsignal Cb, die denselben Aufbau wie die Schaltung 30 für das Farbdifferenzsignal Cr hat und in Fig. 9 gezeigt ist.
Bezugszeichen 32 kennzeichnet einen ersten Multiplexer, der die Farbdifferenzsignale Cr, Cb als Eingangssignale empfängt und zwischen diesen auswählt. Wird das Farbdifferenzsignal Cr ausgewählt, gibt der erste Multiplexer 32 das Farbdifferenzsignal Cr an die Senkrecht-Ausdünnungs- /Interpolationsschaltung 30 für das Farbdifferenzsignal Cr aus. Wird das Farbdifferenzsignal Cb ausgewählt, gibt der erste Multiplexer das Farbdifferenzsignal Cb an die Senkrecht- Ausdünnungs-/Interpolationsschaltung 31 für das Farbdifferenzsignal Cb aus. 33 ist ein zweiter Multiplexer, der ein ausgedünntes Signal, das von der Schaltung 30 für das Farbdifferenzsignal ausgegeben wird, und ein ausgedünntes Signal, das von der Schaltung 31 für das Farbdifferenzsignal Cb ausgegeben wird, als Eingangssignale empfängt und eines der ausgedünnten Signale wählt, um diese an eine Bildaufzeichnungsvorrichtung für die Aufzeichnung auszugeben. Interpolationssignale, die von den beiden Senkrecht-Ausdünnungs- /Interpolationsschaltungen 30, 31 ausgegeben werden, werden direkt an eine Bildwiedergabevorrichtung ausgegeben.
Bezugszeichen 34 kennzeichnet eine Steuereinrichtung, die ein Halbbild- oder Vollbild-Synchronsignal eines Bildes empfängt. Darin untergebracht (nicht gezeigt) befinden sich ein Horizontalzähler zum horizontal gerichteten Zählen der Zahl von Bildelementen in einer Zeile für ein Bild in Übereinstimmung mit dem eingegebenen Synchronsignal und ein Senkrechtzähler zum Zählen der Zahl senkrechter Linien zu jedem Zeitpunkt, da der Horizontalzähler alle Bildelemente (864) in einer Zeile abzählt. Die Steuereinrichtung 34 steuert den ersten und zweiten Multiplexer 32, 33 und die beiden Senkrecht-Ausdünnungs-/Interpolationsschaltungen 30, 31 auf der Basis der Zählung von horizontalem und vertikalem Zähler, die sich in ihr befinden.
Als nächstes erfolgt die Beschreibung der Senkrecht-Ausdünnungs-/Interpolationsschaltung 30 für das Farbdifferenzsignal Cr, die in Fig. 9 gezeigt ist. Da die andere Senkrecht-Ausdünnungs-/Interpolationsschaltung für das Farbdifferenzsignal Cb denselben Aufbau hat, wird auf eine Beschreibung derselben verzichtet. Da die Senkrecht-Ausdünnungs- /Interpolationsschaltung 30 in Fig. 9 denselben Aufbau hat, wie die Senkrecht-Ausdünnungs-/Interpolationsschaltung in Fig. 2, sind die jeweils identischen Bezugsziffern den jeweils identischen Elementen zugeordnet.
In Fig. 8 kennzeichnet Bezugsziffer 20 eine erste Addierschaltung. 21 ist ein erster Multiplexer (im folgenden wird sich auf den Multiplexer mit Wählschaltung bezogen). 22 ist eine zweite Wählschaltung. 23 ist eine Verzögerungsschaltung, die aus einem FIFO-Speicher besteht. 24 ist eine zweite Addierschaltung. 24b ist eine zweite Addierschaltung zum Interpolieren. 25 ist eine dritte Wählschaltung.
Bezugszeichen 40 kennzeichnet eine Bit-Addierschaltung zum Addieren eines höchstwertigen Bits und eines geringstwertigen Bits zu einem 8-Bit-Eingangssignal. 41 ist eine 2-Bit-Linksverschiebschaltung zum Verschieben des Eingangssignals um zwei Bits nach links. 42 ist eine 2-Bit-Rechtsverschiebeschaltung zum Verschieben eines Signals, das von der Verzögerungsschaltung 23 ausgegeben wird, um zwei Bits nach rechts. 43 ist eine Bitlöschschaltung zum Löschen der unteren beiden Bits des Signals, das von der Verzögerungsschaltung 23 ausgegeben wird, um es mit 1/4 zu multiplizieren. 44 ist eine Bit- Addierschaltung zum Addieren eines höchstwertigen Bits und eines geringstwertigen Bits zu einer Ausgabe aus der Bitlöschschaltung 43.
Bezugszeichen 50 kennzeichnet eine vierte Wählschaltung zum Ausdünnen und Interpolieren, um eine der Ausgaben aus der zweiten Addierschaltung 24a zum Ausdünnen und eine Ausgabe aus der zweiten Addierschaltung 24b zum Interpolieren auszu wählen. 51 ist eine zweite 2-Bit-Rechtsverschiebeschaltung zum Verschieben einer Ausgabe der vierten Wählschaltung 50 um zwei Bits nach rechts. 52 ist eine fünfte Wählschaltung zum Wählen einer der Ausgaben aus der vierten Wählschaltung, die mit der zweiten 2-Bit-Rechtsverschiebeschaltung 51 nach rechts verschoben ist, und eines Signals, damit die unteren zwei Bits einer Ausgabe der Verzögerungsschaltung 23 mit der Bitlöschschaltung 43 gelöscht werden. Eine Ausgabe der fünften Wählschaltung 52 wird in die zweite Wählschaltung 33 in Fig. 8 als ausgedünntes Signal eingegeben.
Bezugszeichen 55 kennzeichnet eine sechste Wählschaltung für eine horizontale Verdunkelung. Befindet sich ein Interpolationssignal, das von der dritten Wählschaltung 25 ausgegeben wird, innerhalb eines Verdunkelungsbereiches, der in Fig. 4 gezeigt ist, wird die sechste Wählschaltung 55 auf die "128"- Seite geschaltet, deren Eingabe eine Ergänzung von "2" ist, um die Ausgabe des Interpolationssignals auf der Basis einer Ausgabe des Horizontalzählers in der Steuereinrichtung 34 in Fig. 8 abzuschneiden, und gibt "0" anstelle des Interpolationssignals aus. Eine Ausgabe der sechsten Wählschaltung 55 wird in die Bildregenerations-Vorrichtung als Interpolationssignal eingegeben.
In Fig. 9 sind die Bezugszeichen 60-65 Verzögerungselemente als Verriegelungsschaltungen für die Synchronisation. Ziffern, wie etwa "8", "10" in Fig. 9 drücken Bit-Zahlen der Signale in der Nähe der Ziffern aus.
Als nächstes wird ein Vorgang der Senkrecht-Ausdünnungs- /Interpolationsschaltung 30 für das Farbdifferenzsignal Cr in Fig. 9 beschrieben.
Im Fall eines Ausdünnungsvorgangs werden die erste Wählschaltung 21 und die vierte Wählschaltung 50 auf HOCH geschaltet, so daß die erste Wählschaltung 21 die Ausgabe der ersten Addierschaltung 20 ausgibt, und die vierte Wählschaltung 50 gibt die Ausgabe der zweiten Addierschaltung 24a zum Ausdünnen aus. Angenommen, daß ein Steuersignal für die zweite Wählschaltung 22 s5 ist, ist jenes für die dritte Wählschaltung 25 h2 und jenes für die fünfte Wählschaltung 52 h5. Die Beziehung zwischen den Steuersignalen für die Wählschaltungen und der senkrechten Zeile eines tatsächlichen Bildes eines Eingangssignals für den Ausdünnungsvorgang ist in Fig. 10 gezeigt. Beim Ausdünnungsvorgang in Fig. 12 ist das ausgedünnte Signal bei geradzahligen Zeilen, wie etwa der zweiten oder vierten Zeile, erforderlich.
Ein Signalfluß wird unter Bezugnahme auf Fig. 9, 10 und 12 beschrieben. Zunächst wird ein Farbdifferenzsignal Cr der ersten Zeile eingegeben, die eine senkrechte Zeile des Bildes ist. Die Eingabe wird als R1 bezeichnet, und eine Eingabe in einer n-ten senkrechten Zeile wird als Rn eines 8-Bit-Datensignals bezeichnet. In der ersten Zeile ist das Steuersignal s5 für die zweite Wählschaltung 22 "0", R1 wird zu R100 eines 10-Bit-Signals durch Verschiebung von zwei Bits nach links mit der 2-Bit-Linksverschiebeschaltung 41, wird nämlich mit 4 multipliziert, und dann in die Verzögerungsschaltung 23 eingegeben und gespeichert.
In der zweiten Zeile, wird, da das Steuersignal s5 ebenso wie oben "0" ist, R2 mit 4 auf R200 multipliziert und in die Verzögerungsschaltung 23 eingegeben und gespeichert. Die Verzögerungsschaltung 23 gibt R100 aus, das mit 4 multipliziert ist. Die Ausgabe der Verzögerungsschaltung 23 hat 8 Bits vom neunten Bit zum zweiten Bit durch Löschen der unteren beiden Bits mit der Bitlöschschaltung 43 und wird nämlich zu R1, das mit 1/4 multipliziert wird. Da das Steuersignal h5 für die fünfte Wählschaltung 52 in der ersten bis zur dritten Zeile "1" ist, wird R1 von der Bitlöschschaltung 43 von der fünften Wählschaltung 52 durch eine weiter hinten angeordnete Verriegelungsschaltung 63 ausgegeben.
In der dritten Zeile wird R200, das mit 4 multipliziert ist, von der Verzögerungsschaltung 23 ausgegeben und mit 1/4 mit der ersten 2-Bit-Rechtsverschiebeschaltung 42 auf R2 multipliziert. R2 wird dann in die erste Addierschaltung 20 eingegeben. Die erste Addierschaltung 20 addiert R2 und 0R30, so daß R3 um ein Bit nach links durch Multiplizieren mit 2 verschoben wird, was von der Bit-Addierschaltung 40 ausgegeben wird. Da das Steuersignal s5 "1" ist, wird das addierte Ergebnis 0R30+R2 durch die erste Wählschaltung 21 an die Verzögerungsschaltung 23 ausgegeben und gespeichert. Nachdem R200, das von der Verzögerungsschaltung 23 ausgegeben wird, mit Hilfe der Bitlöschschaltung 43 mit 1/4 auf R2 multipliziert wurde, wird in der dritten Zeile R2 von der fünften Wählschaltung 52 über die weiter hinten angeordnete Verriegelungsschaltung 63 ausgegeben. In der dritten Zeile wird R2 als ausgedünntes Signal an die Bildaufzeichnungsvorrichtung über den zweiten Multiplexer 33 in Fig. 8 ausgegeben, aber die Bildaufzeichnungsvorrichtung sperrt die Eingabe das ausgedünnten Signals der dritten Zeile, die eine Zeile mit ungerader Zahl ist.
Da in der vierten Zeile das Steuersignal h5 für die fünfte Wählschaltung 52 "0" ist, addiert die zweite Addierschaltung 24a zum Ausdünnen 0R30+R2, das von der Verzögerungsschaltung 23 ausgegeben wird (ein addiertes Ergebnis von 0R30, das mit 2 und R2 multipliziert wird), und das Eingangssignal R4. Das addierte Signal 0R30+R2+R4 durchläuft die vierte Wählschaltung 50, wird mit 1/4 mit Hilfe der 2-Bit-Rechtsverschiebeschaltung 51 multipliziert und dann durch die fünfte Wählschaltung 52 als ausgedünntes Signal ausgegeben. Mit anderen Worten ist das Signal (0R30+R2+R4)/4, das von der fünften Wählschaltung 52 ausgegeben wird, 1/4 mal R2, 1/2 mal R3 und 1/4 mal R4. Dementsprechend führt die Schaltung aus Fig. 9 in der vierten Ausführungsform eine senkrechte Ausdünnung des Bildsignals auf der Basis von Formel (3) aus.
Unter Bezugnahme auf Fig. 9, 11 und 12 wird der Interpolationsvorgang mit der Schaltung aus Fig. 9 wie auch der Ausdünnungsvorgang beschrieben. Die erste Wählschaltung 21 wird geschaltet, um die Ausgabe der Verzögerungsschaltung 23 auszugeben, und die vierte Wählschaltung 50 wird geschaltet, um die Ausgabe der zweiten Addierschaltung 24b zum Interpolieren auszugeben.
Zunächst wird in der ersten Zeile, da das Steuersignal s5 für die zweite Wählschaltung 22 "0" ist, die zweite Wählschaltung 22 geschaltet, um die Ausgabe der 2-Bit-Linksverschiebeschaltung 41 auszugeben. Das Eingangssignal R1 wird mit Hilfe der 2-Bit-Linksverschiebeschaltung wie auch beim Ausdünnungsvorgang 41 mit 4 auf R100 multipliziert und dann in die Verzögerungsschaltung 23 eingegeben und gespeichert.
In der zweiten Zeile wird, da das Steuersignal h2 für die dritte Wählschaltung 25 "1" ist, die dritte Wählschaltung 25 geschaltet, um die Ausgabe der Verzögerungsschaltung 23 auszugeben. Das Ausgangssignal R100 der Verzögerungsschaltung 23 wird durch Löschen der unteren zwei Bits mit Hilfe der Bitlöschschaltung 43 zu R1 und dann durch die dritte und sechste Wählschaltung 25, 55 ausgegeben. Für den Interpolationsvorgang wird mit Hilfe der sechsten Wählschaltung 55 eine horizontale Verdunkelung in das Ausgangssignal als Bildsignal eingefügt. In der zweiten Zeile wird, da das Steuersignal s5 für die zweite Wählschaltung 22 "1" ist und die zweite Wählschaltung 22 geschaltet wird, um die Ausgabe der ersten Wählschaltung 21 auszugeben, d. h. die Ausgabe der Verzögerungsschaltung 23, die Ausgabe R100 der Verzögerungsschaltung 23 (R1 wird mit 4 multipliziert) in die Verzögerungsschaltung 23 über die erste und zweite Wählschaltung 21, 22 eingegeben. Für den Interpolationsvorgang gibt es in der zweiten Zeile gewöhnlich kein Eingangssignal für die Schaltung.
In der dritten Zeile wird, da das Steuersignal h2 für die dritte Wählschaltung 25 "0" ist, die dritte Wählschaltung 25 geschaltet, um die Ausgabe der vierten Wählschaltung 50, d. h. die Ausgabe der zweiten Addierschaltung 24b für die Interpolation, auszugeben. Somit ist das Ausgangssignal ein Signal, in dem die Ausgabe der zweiten Addierschaltung 24b zur Interpolation mit 1/4 durch die zweiten 2-Bit-Rechtsverschiebeschaltung multipliziert wird. Mit anderen Worten, das Ausgangssignal R 100 von der Verzögerungsschaltung 23 wird R1 durch Auslassen der unteren zwei Bits desselben durch die Bitlöschschaltung 43, wird 0R10 durch Addieren des höchstwertigen Bits und des geringstwertigen Bits dazu durch die Bit- Addierschaltung 44, und wird dann der zweiten Addierschaltung 24b zur Interpolation eingegeben. Dann addiert die Addierschaltung 24b die Signale 0R10 und 0R30, so daß das höchstwertige Bit und das geringstwertige Bit zum Eingangssignal R3 durch die Bit-Addierschaltung 40 addiert werden. Das addierte Ergebnis wird durch die zweite 2-Bit-Rechtsverschiebeschaltung 51 mit 1/4 multipliziert, um (R1 + R3) /2 zu ergeben, das heißt einen addierten Wert von 1/2 von R1 und 1/2 von R3 und dann als das Interpolationssignal ausgegeben.
Wie oben beschrieben werden mit der Schaltung in den Fig. 8 und 9 in der dritten Ausführungsform der vorliegenden Erfindung eine Senkrecht-Ausdünnschaltung und eine Senkrecht- Interpolationsschaltung in Anwendung beim PAL-Verfahren einfach miteinander kombiniert, wobei nur eine Verzögerungsschaltung 23 zur Speicherung der Bildelemente einer Zeile verwendet wird.
In der obigen Beschreibung wird die vorliegende Erfindung an einer Senkrecht-Ausdünnschaltung und einer Senkrecht-Interpolationsschaltung im PAL-Verfahren angewendet. Jedoch ist die vorliegende Erfindung nicht auf die Schaltung im PAL-Verfahren beschränkt, sondern auch bei einem Fall anwendbar, bei dem ein Bildsignal durch Ausdünnung in senkrechter Richtung aufgezeichnet wird, wie beispielsweise im hochauflösenden Fernsehen.

Claims

1. Digitalsignalverarbeitungsschaltung zum Ausgeben eines ausgedünnten Signals eines Eingangssignals, enthaltend:

eine erste Addierschaltung (1) und eine zweite Addierschaltung (4), denen jeweils an ersten Eingängen das Eingangssignal eingegeben wird,

eine Verzögerungsschaltung (3), deren Ausgang mit zweiten Eingängen jeder der ersten und zweiten Addierschaltungen (1, 4) verbunden ist,

einen Multiplexer (2), der erste und zweite Eingänge aufweist, deren erstem die Ausgabe der ersten Addierschaltung (1) eingegeben ist, und

eine Steuereinrichtung (5) zum Steuern des Multiplexers (2) um selektiv eines der Signale auszugeben, die an seinen Eingängen anliegen,

dadurch gekennzeichnet, daß

das Eingangssignal dem zweiten Eingang des Multiplexers (2) eingegeben ist,

die Ausgabe des Multiplexers (2) in die Verzögerungsschaltung (3) eingegeben ist, und

die zweite Addierschaltung (4) das ausgedünnte Signal ausgibt.

2. Digitale Verarbeitungsschaltung zum Ausgeben eines ausgedünnten Signals und eines Interpolationssignals eines Eingangssignals, enthaltend:

eine erste Addierschaltung (20) und eine zweite Addierschaltung (24), denen das Eingangssignal jeweils an ersten Eingängen eingegeben ist,

eine Verzögerungsschaltung (23), deren Ausgang mit zweiten Eingängen jeder der ersten und zweiten Addierschaltungen (20, 24) verbunden ist, sowie fernen verbunden ist mit einem dritten Multiplexer (25) zum Ausgeben des verarbeiteten Signals,

einen ersten Multiplexer (21), der einen ersten Eingang hat, der mit dem ersten Eingang der ersten Addierschaltung (20) verbunden ist, und dessen Ausgang mit dem Eingang der Verzögerungsschaltung (23) verbunden ist,

einen zweiten Multiplexer (22), der einen ersten Eingang hat, der mit dem Ausgang der ersten Addierschaltung (20) verbunden ist,

wobei der Ausgang der zweiten Addiersschaltung (24) mit dem zweiten Eingang des dritten Multiplexers (25) verbunden ist, eine erste Steuereinrichtung (26) zum Umschalten des zweiten Multiplexers (22), um wahlweise eines der an seinen Eingängen vorhandenen Signale auszugeben,

eine zweite Steuereinrichtung (27) zum Umschalten des ersten Multiplexers (21), um wahlweise eines der an seinen Eingängen vorhandenen Signale auszugeben, und

eine dritte Steuereinrichtung (28), um den dritten Multiplexer (25) umzuschalten, um wahlweise eines der an seinen Eingängen vorhandenen Signale auszugeben,

dadurch gekennzeichnet, daß

der zweite Eingang des ersten Multiplexers (21) mit dem Ausgang des zweiten Multiplexers (22) verbunden ist,

der Ausgang der zweiten Addierschaltung (24) mit dem zweiten Eingang des dritten Multiplexers (25) verbunden ist,

die dritte Steuereinrichtung (28) den dritten Multiplexer (25) umschaltet, um die Ausgabe der zweiten Addierschaltung auszugeben, wenn der erste Multiplexer (21) so geschaltet ist, daß er das Eingangssignal ausgibt, und den dritten Multiplexer (25) schaltet, um die Ausgabe der Verzögerungsschaltung (23) auszugeben, wenn der erste Multiplexer (21) so geschaltet ist, daß er die Ausgabe des zweiten Multiplexers (22) ausgibt, wobei die Ausgabe des dritten Multiplexers (25) das ausgedünnte Signal ist, wenn der zweite Multiplexer (22) so geschaltet ist, daß er die Ausgabe der ersten Addierschaltung (20) ausgibt, und die Ausgabe des dritten Multiplexers (25) das Interpolationssignal ist, wenn der zweite Multiplexer (22) so geschaltet ist, daß er die Ausgabe der Verzögerungsschaltung (23) ausgibt.

3. Digitalsignalverarbeitungsschaltung nach Anspruch 1 oder 2, bei der die digitale Signalverarbeitungsschaltung für ein Fernsehbildsignal im PAL-Verfahren verwendet wird.

4. Digitalsignalverarbeitungsschaltung nach Anspruch 2 oder 3, weiterhin enthaltend einen Multiplexer zur Sperrung der Ausgabe eines Interpolationssignals, wenn das Interpolationssignal innerhalb eines Verdunkelungsbereichs eines Bildes liegt.

5. Digitalsignalverarbeitungsschaltung nach einem der Ansprüche 1 bis 3, bei der die Steuereinrichtung zur Steuerung des Multiplexers einen Zähler enthält, der auf der Grundlage eines Halbbildsynchronsignals oder eines Vollbildsynchronsignals des Fersehbildsignals arbeitet.

6. Digitalsignalverarbeitungsschaltung nach einem der Ansprüche 1 bis 3, weiterhin enthaltend eine Bildaufzeichnungsvorrichtung zum Aufzeichnen des ausgedünnten Signals und zum Sperren der Eingabe eines unnötigen ausgedünnten Signals.

7. Digitalsignalverarbeitungsschaltung nach einem der Ansprüche 1 bis 3, weiterhin enthaltend eine Signalausdünnungsschaltung oder eine Signalinterpolationsschaltung zum individuellen Ausdünnen oder Interpolieren zweier Arten von Farbdifferenzsignalen aus dem Bildsignal.