DE69132766T2 - Gatter-Adressierungssystem für eine Logiksimulationsmaschine - Google Patents
Gatter-Adressierungssystem für eine LogiksimulationsmaschineInfo
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Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1842090 | 1990-01-29 | ||
| JP21782990 | 1990-08-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE69132766D1 DE69132766D1 (de) | 2001-11-22 |
| DE69132766T2 true DE69132766T2 (de) | 2002-04-25 |
Family
ID=26355092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69132766T Expired - Fee Related DE69132766T2 (de) | 1990-01-29 | 1991-01-29 | Gatter-Adressierungssystem für eine Logiksimulationsmaschine |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5245549A (enExample) |
| EP (3) | EP1115072A2 (enExample) |
| DE (1) | DE69132766T2 (enExample) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500808A (en) * | 1991-01-24 | 1996-03-19 | Synopsys, Inc. | Apparatus and method for estimating time delays using unmapped combinational logic networks |
| US5978571A (en) * | 1993-03-19 | 1999-11-02 | Digital Equipment Corporation | Method and apparatus for synchronous circuit simulation design by eliminating unneeded timing behaviors prior to simulation run-time |
| US5648911A (en) * | 1993-12-21 | 1997-07-15 | Grodstein; Joel Joseph | Method of minimizing area for fanout chains in high-speed networks |
| US10776543B2 (en) | 2018-06-25 | 2020-09-15 | International Business Machines Corporation | Automated region based optimization of chip manufacture |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593652A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | ハ−ド論理シミユレ−タ装置 |
| JPS5975347A (ja) * | 1982-10-21 | 1984-04-28 | Toshiba Corp | 論理回路のシミユレ−シヨン装置 |
| JPH0743733B2 (ja) * | 1985-12-11 | 1995-05-15 | 株式会社日立製作所 | 論理シミュレーション方法 |
| JPS6381567A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 論理シミユレ−シヨン処理装置 |
| JPS63204441A (ja) * | 1987-02-20 | 1988-08-24 | Fujitsu Ltd | 論理シミユレ−シヨン専用プロセツサの処理方式 |
| JP2699377B2 (ja) * | 1987-02-25 | 1998-01-19 | 日本電気株式会社 | ハードウエア論理シミユレータ |
| US4816999A (en) * | 1987-05-20 | 1989-03-28 | International Business Machines Corporation | Method of detecting constants and removing redundant connections in a logic network |
| US5051938A (en) * | 1989-06-23 | 1991-09-24 | Hyduke Stanley M | Simulation of selected logic circuit designs |
-
1991
- 1991-01-29 EP EP01200828A patent/EP1115072A2/en not_active Withdrawn
- 1991-01-29 DE DE69132766T patent/DE69132766T2/de not_active Expired - Fee Related
- 1991-01-29 EP EP01200829A patent/EP1187043A2/en not_active Withdrawn
- 1991-01-29 EP EP91400213A patent/EP0440553B1/en not_active Expired - Lifetime
- 1991-01-29 US US07/647,704 patent/US5245549A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1115072A2 (en) | 2001-07-11 |
| US5245549A (en) | 1993-09-14 |
| EP0440553A3 (enExample) | 1994-02-16 |
| EP0440553A2 (en) | 1991-08-07 |
| DE69132766D1 (de) | 2001-11-22 |
| EP1187043A2 (en) | 2002-03-13 |
| EP0440553B1 (en) | 2001-10-17 |
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