DE69021775T2 - Integrierte Speicherschaltung mit einem Leseverstärker. - Google Patents

Description

• Die Erfindung betrifft einen integrierten Feldeffekttransistor-Speicher mit einem Leseverstärker, der eine Parallelschaltung aus einem ersten und einem zweiten Stromzweig umfaßt, wobei jeder Stromzweig einen Kanal eines Steuertransistors und einen Kanal eines Lasttransistors umfaßt, welche Kanäle über einen betreffenden Knotenpunkt gekoppelt sind, wobei der Knotenpunkt in jedem Stromzweig mit dem Gate des Lasttransistors in dem anderen Stromzweig gekoppelt ist, mindestens einer der genannten Knotenpunkte einen Ausgang des genannten Leseverstarkers bildet, wobei die genannten Transistoren vom gleichen Leitungstyp sind, der Steuertransistor in einer Source-Folger-Konfiguration geschaltet ist, der betreffende Lasttransistor mit der Source des betreffenden Steuertransistors verbunden ist.
• Ein solcher integrierter Feldeffekttransistorspeicher Art ist aus US 4.069.475 und auch aus US 4.123.799 bekannt. Wenn der Leseverstärker gemäß diesen Veröffentlichungen eingeschaltet wird, entwickelt er in Reaktion auf ein an den Gates der Steuertransistoren angebotenes Eingangssignal am Ausgang eine Spannung. Der Leseverstarker verriegelt die Spannung am Ausgang in einen stabilen Zustand, bei dem die Spannung am Ausgang auf einem Extremwert gehalten wird, entsprechend einer der Versorgungsspannungen.
• US 4.479.202 beschreibt eine Speicherschaltung, in der in einem Leseverstarker von anderem Verriegelungstyp die Lasttransistoren sich eine Anzahl Leseverstärker teilen. In diesem Fall enthält jeder Leseverstarker zusätzliche Transistoren, um nur einen aktiven Leseverstärker mit den Lasttransistoren zu verbinden.
• Wenn ein neues Eingangssignal gelesen werden soll, muß der bekannte Verstärker zurückgestellt werden. Hierzu sind seine Knotenpunkte über den Kanal eines Rückstelltransistors verbunden. Um den Leseverstarker zurückzustellen, wird ein Rückstellsignal an das Gate des Rückstelltransistors gelegt, um den Kanal leitend zu machen.
• Die Notwendigkeit, den Leseverstarker zurückzustellen, ist nachteilig, da ein Rückstelltransistor benötigt wird und zeitlich sorgfältig festgelegte Signale zur Selek tion des Leseverstarkers.
• Aus JP Kokal 61-96587 ist ein integrierter Feldeffekttransistorspeicher bekannt, in dem die Steuerstransistoren vom n-Typ und die Lasttransistoren vom p-Typ sind.
• Die Bitleitungsspannungen in integrierten Speicherschaltungen liegen im allgemeinen in der Nähe der positiven Versorgungsspannung. Folglich haben Leseverstarker dieser Art den Nachteil, daß die Spannungen an den Drains der Transistoren Q1 und Q2 nur zwischen 1 und 2 Volt unter die positive Versorgungsspannung abnehmen dürfen, um sicherzustellen, daß die Steuertransistoren nur in den Sättigungszonen arbeiten, um einen möglichst schnellen Leseverstärker zu erhalten. Im Falle von Störungen ("VDD-Bumps") in der positiven Versorgungsspannung in negativer Richtung wird in den bekannten Leseverstarkern jedoch die Einstellung mindestens eines der Transistoren Q1 und Q2 immer noch die Sättigungszone verlassen, wodurch solche Leseverstarker langsamer werden.
• Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Speicherschaltung zu verschaffen, die keine Signale benötigt, um sie zurückzustellen.
• Der Erfindung liegt weiterhin die Aufgabe zugrunde, eine integrierte Speicherschaltung zu verschaffen, die schnell ist und deren Geschwindigkeit bei negativen Bumps auf der positiven Versorgungsspannung relativ unbeeinflußt bleibt. Hierzu ist eine erfindungsgemäße integrierte Speicherschaltung dadurch gekennzeichnet, daß die Transistoren so dimensioniert sind, daß ein Breiten/Längen- Verhältnis (W/L) des Lasttransistors in jedem Stromzweig mehr als zweimal so groß wie das Breiten/Längen-Verhältnis (W/L) des Steuertransistors in dem betreffenden Stromzweig ist, wodurch im Betrieb der Ausgang des Leseverstärkers nicht mit einer Versorgungsspannung verriegelt ist, wobei die Spannung am Ausgang dem Eingangssignal an einem Gate des Steuertransistors folgt, wenn ein neues Eingangssignal angeboten wird.
• Somit ist der erfindungsgemäße Leseverstärker vom selbstrückstellenden Typ, d.h. die Spannung am Ausgang des Leseverstarkers folgt automatisch der Spannung an seinem Eingang, wenn ein neues Eingangssignal angeboten wird.
• Eine andere Ausführungsform einer erfindungsgemaßen integrierten Speicherschaltung ist dadurch gekennzeichnet, daß die genannten Breiten/Längenverhältnisse (W/L) nahezu gleich sind. Daher können für die Lasttransistoren und die Steuertransistoren die gleichen Abmessungen gewählt werden, so daß das Chiplayout eines solchen Leseverstärkers sehr einfach ist.
• Eine andere Ausführungsform einer erfindungsgemäßen integrierten Spei cherschaltung, mit mehreren Leseverstärkern, die an der Ausgangsseite mit einem gleichen Bus verbunden sind, und auch mit einer Selektionsschaltung zur Selektion eines einzelnen Leseverstärkers, ist dadurch gekennzeichnet, daß die Selektionsschaltung einen ersten und einen zweiten Selektionstransistor in jedem Leseverstarker umfaßt, wobei ein Kanal der genannten Selektionstransistoren zwischen einem Versorgungsan schluß einerseits und einem Drain des jeweiligen Steuertransistors andererseits in den ersten bzw. den zweiten Stromzweig aufgenommen ist, wobei die gekoppelten Gates dieser Selektionstransistoren ein Selektionssignal für die selektive Aktivierung eines einzelnen Leseverstärkers empfangen. Wenn ein gewünschter Leseverstärker selektiert ist, werden die betreffenden Selektionstransistoren voll ausgesteuert, so daß die Drains der Steuertransistoren die gesamte oder nahezu die gesamte Versorgungsspannung empfangen. Daher arbeiten diese Transistoren weiterhin im Sättigungsgebiet.
• Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
• Fig. 1 eine Ausführungsform eines erfindungsgemaßen Leseverstärkers und
• Fig. 2 eine Ausführungsform eines integrierten Speichers mit mehreren erfindungsgemäßen Leseverstärkern.
• Fig. 1 zeigt eine Ausführungsform eines erfindungsgemaßen Leseverstärkers. Der Leseverstärker umfaßt 4 NMOS-Transistoren T1, T2, T3 und T4 und 2 PMOS-Transistoren T5 und T6. Die Sources von Selektionstransistoren TS und T6 sind mit einem Versorgungsanschluß VDD verbunden, während die Drains dieser Transistoren mit den Drains jeweiliger Steuertransistoren T1 und T2 verbunden sind. Die Sources der Steuertransistoren T1 und 12 sind mit jeweiligen Knotenpunkten A und B und den Drains jeweiliger Lasttransistoren T3 und T4 verbunden. Die Sources der Lasttran sistoren T3 und T4 sind mit einem Versorgungsanschluß VSS verbunden. Die Gates der Selektionstransistoren T5 und T6 empfangen ein Selektionssignal YSEL, während die Gates der Lasttransistoren T3 und T4 mit jeweiligen Knotenpunkten B und A verbunden sind. Die Gates der Steuertransistoren T1 und T2 sind mit Bideitungen BL und BLN gekoppelt. Die Bitleitungen BL und BLN selbst sind mit Speicherzellen in einer Speicherspalte verbunden, die in der Figur nicht dargestellt sind. Die Selektionstransistoren T5 und T6 können jedoch auch N-Transistoren sein, wenn ihre Gates beim Selektieren des Leseverstarkers eine genügend hohe Selektionsspannung empfangen.
• Die Funktionsweise der in Fig. 1 gezeigten Schaltung ist folgende: Wenn das Selektionssignal YSEL zum Selektieren des abgebildeten Leseverstärkers logisch niedrig ist, werden die Selektionstransistoren T5 und T6 leitend. Die Drains der Steuertransistoren T1 und T2 empfangen somit die gesamte oder nahezu die gesamte Versorgungsspannung VDD. Die Transistoren T1 und T2 sind als Source-Folger geschaltet. Die Eingangssignale auf den Bitleitungen BL und BLN werden mit Hilfe der Transistoren T1, T2 und T3, T4 verstärkt und stehen an den Knotenpunkten A und B zur Verfügung. Die Transistoren T1 und T2 haben als Source-Folger eine Verstärkung von ungefähr 1, aber die kreuzweise gekoppelten Transistoren T3 und T4 geben die Signale auf den Bitleitungen BL und BLN doch verstärkt an die Knotenpunkte A und B weiter. Wenn die Breiten/Längen-Verhältnisse (W/L) der Transistoren T3 und T4 mehr als zweimal so groß sind als die W/L-Verhältnisse der Transistoren T1 und T2, verstärkt der Leseverstarker die Signale auf den Bitleitungen BL und BLN so, daß am Ausgang (Knotenpunkte A und B) des Leseverstärkers die Spannungen nicht mit der Versorgungsspannung VDD und VSS bzw. VSS und VDD verriegelt werden. Dies bietet den Vorteil, daß solch ein Leseverstärker vom selbstrückstellenden Typ ist. Das heißt, die Spannung am Ausgang des Leseverstärkers folgt automatisch der Spannung an seinem Eingang, wenn ein neues Eingangssignal angeboten wird. Daher ist ein erfindungsgemäßer Leseverstarker schneller, weil ein Ein- und Ausschalten des Leseverstärkers mittels eines Steuersignals, wie in dem in der japanischen Bezugsschrift beschriebenen Leseverstärker, entfallen kann.
• Fig. 2 zeigt eine Ausführungsform einer ertindungsgemaßen integrierten Speicherschaltung mit mehreren Leseverstärkern 40, 41 usw. Elemente in Fig. 2, die Elementen von Fig. 1 entsprechen, haben gleiche Bezugszeichen. Die Ausgänge der Leseverstärker 40, 41 usw. sind mit den gemeinsamen Datenleitungen DL und DLN verbunden. Die Leseverstarker 41 usw. sind in gleicher Weise ausgeführt wie die Leseverstärker 40. Die kreuzweise gekoppelten Transistoren T13 und T14, analog zu T3 und T4 von Fig. 1, sind in dieser Schaltung nur einmal vorgesehen und sind mit den Datenleitungen DL und DLN gekoppelt. Weiterhin ist eine weitere Verstärkerstufe 20 mit den Datenleitungen DL und DLN verbunden. Eine Pufferschaltung 30, die ein Ausgangssignal am Ausgang Y erzeugt, ist mit dem Ausgang X der Verstärkerstufe 20 verbunden.
• Die Funktionsweise der in Fig. 2 gezeigten Schaltung ist die folgende: Nach der Selektion eines einzelnen gewünschten Leseverstärkers mit Hilfe eines Selektionssignals YSEL werden die Bitleitungssignale der betreffenden Speicherspalte den Transistoren T13 und T14 über die Datenleitungen DL und DLN zugeführt. Die Signale auf diesen Datenleitungen werden von den Transistoren T13 und T14 verstärkt und der weiteren Verstarkerstufe 20 zugeführt. In dieser Verstärkerstufe werden die Signale weiter verstärkt und über den Ausgang X einer Pufferschaltung 30 zugeführt. Der Ausgang Y der Pufferschaltung 30 liefert ein Ausgangssignal mit CMOS-Ausgangspegeln. Weil die Transistoren T13 und T14 für mehrere mit den Datenleitungen DL und DLN verbundene Leseverstarker nur einmal vorgesehen sind, enthalten diese Leseverstärker nur eine geringe Anzahl Komponenten, so daß sie nur wenig Chipoberfläche benötigen und leicht in den "Zwischenabstand" einer Speicherspalte passen.

Claims (5)

1. Integrierter Feldeffekttransistor-Speicher mit einem Leseverstärker, der eine Parallelschaltung aus einem ersten und einem zweiten Stromzweig umfaßt, wobei jeder Stromzweig einen Kanal eines Steuertransistors (T1, T2) und einen Kanal eines Lasttransistors (T3, T4) umfaßt, welche Kanäle über einen betreffenden Knotenpunkt (A, B) gekoppelt sind, wobei der Knotenpunkt (A, B) in jedem. Stromzweig mit dem Gate des Lasttransistors (T3, T4) in dem anderen Stromzweig gekoppelt ist, mindestens einer der genannten Knotenpunkte (A, B) einen Ausgang (DL, DLN) des genannten Leseverstärkers bildet, wobei die genannten Transistoren (T1, T2, T3, T4) vom gleichen Leitungstyp sind, der Steuertransistor (T1, 12) in einer Source-Folger-Konfiguration geschaltet ist, der betreffende Lasttransistor (T3, T4) mit der Source des betreffenden Steuertransistors (T1, T2) verbunden ist, dadurch gekennzeichnet, daß die Transistoren (T1, T2, T3, T4) so dimensioniert sind, daß ein Breiten/Längen-Verhältnis (W/L) des Lasttransistors (T3, T4) in jedem Stromzweig nicht mehr als zweimal so groß wie das Breiten/Längen-Verhältnis (W/L) des Steuertransistors in dem betreffenden Stromzweig ist, wodurch im Betrieb der Ausgang (DL, DLN) des Leseverstärkers nicht mit einer Versorgungsspannung (Vss, Vdd) verriegelt ist, wobei die Spannung am Ausgang (DL, DLN) dem Eingangssignal an einem Gate des Steuertransistors (BL, BLN) folgt, wenn ein neues Eingangssignal angeboten wird.

2. Integrierte Feldeffekttransistor-Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die genannten Breiten/Längenverhältnisse (W/L) nahezu gleich sind.

3, Integrierte Feldeffekttransistor-Speicherschaltung nach Anspruch 1 oder 2, mit mehreren Leseverstärkern (40, 41), die an der Ausgangsseite mit dem gleichen Bus (DL, DLN) verbunden sind, und auch mit einer Selektionsschaltung (T5, T6) zur Selektion eines einzelnen Leseverstärkers (40, 41), weiterhin dadurch gekennzeichnet, daß die Selektionsschaltung einen ersten und einen zweiten Transistor (T5, T6) in jedem Leseverstarker (40, 41) umfaßt, wobei ein Kanal dieses ersten und zweiten Transistors (T5, T6) zwischen einem Versorgungsanschluß (Vdd) einerseits und einem Drain des jeweiligen Steuertransistors (T1, T2) andererseits in den ersten bzw. den zweiten Stromzweig aufgenommen ist, wobei die gekoppelten Gates dieses ersten und zweiten Transistors (T5, T6) ein Selektionssignal (Ysel) für die selektive Aktivierung eines einzelnen Leseverstarkers (40, 41) empfangen.

4, Integrierte Feldeffekttransistor-Speicherschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Speicherschaltung mehrere Leseverstärker (40, 41) umfaßt, die zusammen ein einzelnes gemeinsames Paar von Lesttransistoren (T3, T4) umfassen, wobei die Lasttransistoren zwischen den Bus (DL, DLN) und einen ersten Versorgungsanschluß (Vss) geschaltet sind, wobei eine Selektionsschaltung (T5, T6) zur selektiven Aktivierung eines einzelnen Leseverstarkers (40, 41) verschafft wird.

5. Integrierte Feldeffekttransistor-Speicherschaltung nach Anspruch 4, in der die Selektionsschaltung Selektionstransistoren (T5, T6) umfaßt, dadurch gekennzeichnet, daß Kanäle der betreffenden Selektionstransistoren (T5, T6) zwischen ein Drain des betreffenden Steuertransistors (T1, T2) und einen zweiten Versorgungsanschluß (Vdd) geschaltet sind.